JPH11259155A - スレショルド電圧補償回路 - Google Patents
スレショルド電圧補償回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 スレショルド電圧の不均一性および変化を補
償できるスレショルド電圧補償回路を提供する。 【解決手段】 スレショルド電圧補償回路は，ＮＭＯＳ
トランジスタ２４と，ＮＭＯＳトランジスタのゲート電
極２８とドレーン端２７との間をスイッチングする第１
スイッチング素子２１と，ＮＭＯＳトランジスタのゲー
ト電極と第１スイッチング素子との接点にアノードが連
結され，ＮＭＯＳトランジスタのスレショルド電圧を認
識および貯蔵する第１キャパシタ２５と，第１キャパシ
タのカソードとＮＭＯＳトランジスタのソース端２９と
の間をスイッチングする第２スイッチング素子２３と，
ＮＭＯＳトランジスタのソース端と接地端との間に連結
され，ソース端の電流を貯蔵する第２キャパシタ２６
と，第１キャパシタのカソードに対する入力電圧をスイ
ッチングする第３スイッチング素子２２とから構成され
ている。
償できるスレショルド電圧補償回路を提供する。 【解決手段】 スレショルド電圧補償回路は，ＮＭＯＳ
トランジスタ２４と，ＮＭＯＳトランジスタのゲート電
極２８とドレーン端２７との間をスイッチングする第１
スイッチング素子２１と，ＮＭＯＳトランジスタのゲー
ト電極と第１スイッチング素子との接点にアノードが連
結され，ＮＭＯＳトランジスタのスレショルド電圧を認
識および貯蔵する第１キャパシタ２５と，第１キャパシ
タのカソードとＮＭＯＳトランジスタのソース端２９と
の間をスイッチングする第２スイッチング素子２３と，
ＮＭＯＳトランジスタのソース端と接地端との間に連結
され，ソース端の電流を貯蔵する第２キャパシタ２６
と，第１キャパシタのカソードに対する入力電圧をスイ
ッチングする第３スイッチング素子２２とから構成され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は，スレショルド電圧
（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を有する半導
体素子，例えば，トランジスタ（ｔｒａｎｓｉｓｔｏ
ｒ）のスレショルド電圧の不均一性（ｎｏｎｕｎｉｆｏ
ｒｍｉｔｙ）および変化（ｖａｒｉａｔｉｏｎ）を補償
することが可能なスレショルド電圧補償回路に関するも
のである。
（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を有する半導
体素子，例えば，トランジスタ（ｔｒａｎｓｉｓｔｏ
ｒ）のスレショルド電圧の不均一性（ｎｏｎｕｎｉｆｏ
ｒｍｉｔｙ）および変化（ｖａｒｉａｔｉｏｎ）を補償
することが可能なスレショルド電圧補償回路に関するも
のである。
【０００２】
【従来の技術】スレショルド電圧を有する主な半導体素
子，例えば，ＭＯＳトランジスタには，単結晶シリコン
トランジスタ，薄膜ポリシリコントランジスタ，非晶質
シリコントランジスタ等の多様な種類がある。
子，例えば，ＭＯＳトランジスタには，単結晶シリコン
トランジスタ，薄膜ポリシリコントランジスタ，非晶質
シリコントランジスタ等の多様な種類がある。
【０００３】ＭＯＳトランジスタは，オン／オフのため
ゲート端子とソース端子との間にスレショルド電圧を有
し，そのスレショルド電圧は，ゲート電極とチャンネル
（ｃｈａｎｎｅｌ）領域との間に形成されるゲート絶縁
膜の厚さ，チャンネルのド−ピング（ｄｏｐｉｎｇ）濃
度等の関数として表現される。
ゲート端子とソース端子との間にスレショルド電圧を有
し，そのスレショルド電圧は，ゲート電極とチャンネル
（ｃｈａｎｎｅｌ）領域との間に形成されるゲート絶縁
膜の厚さ，チャンネルのド−ピング（ｄｏｐｉｎｇ）濃
度等の関数として表現される。
【０００４】スレショルド電圧は，トランジスタの製造
工程上の条件等によって不均一となり，あるいは，変化
してしまう。このスレショルド電圧の不均一性および変
化は，回路動作に致命的な誤動作または歪曲された出力
を発生させる。
工程上の条件等によって不均一となり，あるいは，変化
してしまう。このスレショルド電圧の不均一性および変
化は，回路動作に致命的な誤動作または歪曲された出力
を発生させる。
【０００５】ところが，スレショルド電圧の不均一性お
よび変化が回路動作に大きな影響を及ぼすにもかかわら
ず，現在までスレショルド電圧に対する特別な対策が提
示されていなかった。特に，スレショルド電圧の不均一
性および変化が著しいポリシリコントランジスタおよび
非晶質シリコントランジスタを用いてアナログ回路を構
成することは困難であった。
よび変化が回路動作に大きな影響を及ぼすにもかかわら
ず，現在までスレショルド電圧に対する特別な対策が提
示されていなかった。特に，スレショルド電圧の不均一
性および変化が著しいポリシリコントランジスタおよび
非晶質シリコントランジスタを用いてアナログ回路を構
成することは困難であった。
【０００６】また，単結晶シリコントランジスタによっ
て回路を構成する場合にも，スレショルド電圧の不均一
性および変化は，回路外部において補償されていた。し
かし，これは容易な方法ではなく，回路外部において補
償が不可能な場合，回路は，精密に動作しないおそれが
あった。
て回路を構成する場合にも，スレショルド電圧の不均一
性および変化は，回路外部において補償されていた。し
かし，これは容易な方法ではなく，回路外部において補
償が不可能な場合，回路は，精密に動作しないおそれが
あった。
【０００７】従来のトランジスタ回路について図面を参
照して説明する。
照して説明する。
【０００８】図１２は，従来のドレーン共通（ｓｏｕｒ
ｃｅ−ｆｏｌｌｏｗｅｒ）ＭＯＳトランジスタ回路を示
すものである。従来のトランジスタ回路は，ゲート電極
１２，ドレーン端１１，およびソース端１３を備え，ス
レショルド電圧を有するＮチャネル型ＭＯＳトランジス
タ（以下，「ＮＭＯＳトランジスタ」という。）１５
と，ソース端１３と接地端との間に連結されるキャパシ
タ（ｃａｐａｃｉｔｏｒ）１４とから構成されている。
そして，ドレーン端１１には定電圧ＶＤＤが供給されて
いる。
ｃｅ−ｆｏｌｌｏｗｅｒ）ＭＯＳトランジスタ回路を示
すものである。従来のトランジスタ回路は，ゲート電極
１２，ドレーン端１１，およびソース端１３を備え，ス
レショルド電圧を有するＮチャネル型ＭＯＳトランジス
タ（以下，「ＮＭＯＳトランジスタ」という。）１５
と，ソース端１３と接地端との間に連結されるキャパシ
タ（ｃａｐａｃｉｔｏｒ）１４とから構成されている。
そして，ドレーン端１１には定電圧ＶＤＤが供給されて
いる。
【０００９】次に，従来のトランジスタ回路の動作につ
いて説明する。ゲート電極１２にスレショルド電圧以上
の電圧が印加されるとＮＭＯＳトランジスタ１５が”オ
ン”し，ドレーン端１１からソース端１３方向に電流が
流れる。この電流によってキャパシタ１４が充電され，
ソース端１３の電位が上昇する。ソース端１３の電位が
ゲート電極１２の入力電圧とＮＭＯＳトランジスタ１５
のスレショルド電圧の差に達すると，ＮＭＯＳトランジ
スタ１５は，”オフ”し，出力，すなわち，ソース端１
３には入力電圧とスレショルド電圧との差が発生する。
このような従来の回路構成ではスレショルド電圧が不均
一あるいは変化した場合，出力電圧がスレショルド電圧
の変化量に応じて変化することになる。つまり，スレシ
ョルド電圧の不均一性および変化が出力の歪曲を発生さ
せていた。
いて説明する。ゲート電極１２にスレショルド電圧以上
の電圧が印加されるとＮＭＯＳトランジスタ１５が”オ
ン”し，ドレーン端１１からソース端１３方向に電流が
流れる。この電流によってキャパシタ１４が充電され，
ソース端１３の電位が上昇する。ソース端１３の電位が
ゲート電極１２の入力電圧とＮＭＯＳトランジスタ１５
のスレショルド電圧の差に達すると，ＮＭＯＳトランジ
スタ１５は，”オフ”し，出力，すなわち，ソース端１
３には入力電圧とスレショルド電圧との差が発生する。
このような従来の回路構成ではスレショルド電圧が不均
一あるいは変化した場合，出力電圧がスレショルド電圧
の変化量に応じて変化することになる。つまり，スレシ
ョルド電圧の不均一性および変化が出力の歪曲を発生さ
せていた。
【００１０】図１３は，ＮＭＯＳトランジスタ１５とＰ
チャネル型ＭＯＳトランジスタ（以下，「ＰＭＯＳトラ
ンジスタ」という。）１９で構成された従来のトランジ
スタ回路を示すものである。ＮＭＯＳトランジスタ１５
とＰＭＯＳトランジスタ１９で構成された従来のトラン
ジスタ回路は，ゲート電極１２，ドレーン端１１，およ
びソース端１３を備え，スレショルド電圧を有するＮＭ
ＯＳトランジスタ１５と，ゲート電極１８，ソース端１
６，およびドレーン端１７を備え，スレショルド電圧を
有するＰＭＯＳトランジスタ１９と，ＮＭＯＳトランジ
スタ１５のゲート電極１２と接地端との間をスイッチン
グする第１スイッチング素子１と，入力端とゲート電極
１２との間をスイッチングする第２スイッチング素子２
と，ＮＭＯＳトランジスタ１５のソース端１３と出力端
との間をスイッチングする第３スイッチング素子３と，
ＰＭＯＳトランジスタ１９のソース端１６と出力端との
間をスイッチングする第４スイッチング素子４と，ＰＭ
ＯＳトランジスタ１９のゲート電極１８と入力端との間
をスイッチングする第５スイッチング素子５と，ＰＭＯ
Ｓトランジスタ１９のゲート電極１８と定電圧端ＶＤＤ
との間をスイッチングする第６スイッチング素子６とか
ら構成されている。そして，ＮＭＯＳトランジスタ１５
のドレーン端１１には定電圧ＶＤＤが印加されている。
チャネル型ＭＯＳトランジスタ（以下，「ＰＭＯＳトラ
ンジスタ」という。）１９で構成された従来のトランジ
スタ回路を示すものである。ＮＭＯＳトランジスタ１５
とＰＭＯＳトランジスタ１９で構成された従来のトラン
ジスタ回路は，ゲート電極１２，ドレーン端１１，およ
びソース端１３を備え，スレショルド電圧を有するＮＭ
ＯＳトランジスタ１５と，ゲート電極１８，ソース端１
６，およびドレーン端１７を備え，スレショルド電圧を
有するＰＭＯＳトランジスタ１９と，ＮＭＯＳトランジ
スタ１５のゲート電極１２と接地端との間をスイッチン
グする第１スイッチング素子１と，入力端とゲート電極
１２との間をスイッチングする第２スイッチング素子２
と，ＮＭＯＳトランジスタ１５のソース端１３と出力端
との間をスイッチングする第３スイッチング素子３と，
ＰＭＯＳトランジスタ１９のソース端１６と出力端との
間をスイッチングする第４スイッチング素子４と，ＰＭ
ＯＳトランジスタ１９のゲート電極１８と入力端との間
をスイッチングする第５スイッチング素子５と，ＰＭＯ
Ｓトランジスタ１９のゲート電極１８と定電圧端ＶＤＤ
との間をスイッチングする第６スイッチング素子６とか
ら構成されている。そして，ＮＭＯＳトランジスタ１５
のドレーン端１１には定電圧ＶＤＤが印加されている。
【００１１】
【発明が解決しようとする課題】ところで，全てのトラ
ンジスタにはオン／オフを区別するためのスレショルド
電圧が存在する。スレショルド電圧は，トランジスタの
製造工程における条件，および，ゲート絶縁膜の材質や
厚さ，チャンネル領域ド−ピング濃度等によって変化す
る。したがって，ＮＭＯＳトランジスタ，ＰＭＯＳトラ
ンジスタ等で構成された従来の回路によれば，スレショ
ルド電圧の不均一性および変化によって回路の誤動作ま
たは出力の歪曲が発生するおそれがあった。
ンジスタにはオン／オフを区別するためのスレショルド
電圧が存在する。スレショルド電圧は，トランジスタの
製造工程における条件，および，ゲート絶縁膜の材質や
厚さ，チャンネル領域ド−ピング濃度等によって変化す
る。したがって，ＮＭＯＳトランジスタ，ＰＭＯＳトラ
ンジスタ等で構成された従来の回路によれば，スレショ
ルド電圧の不均一性および変化によって回路の誤動作ま
たは出力の歪曲が発生するおそれがあった。
【００１２】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，スレショルド電圧の不
均一性および変化を補償することが可能なスレショルド
電圧補償回路を提供することにある。
されたものであり，その目的は，スレショルド電圧の不
均一性および変化を補償することが可能なスレショルド
電圧補償回路を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に，本発明にかかるスレショルド電圧補償回路は，スレ
ショルド電圧を有するトランジスタと，トランジスタの
ゲート電極とドレーン端との間をスイッチングする第１
スイッチング素子と，トランジスタのゲート電極と第１
スイッチング素子の接点に第１電極が連結され，トラン
ジスタのスレショルド電圧を認識および貯蔵する第１キ
ャパシタと，第１キャパシタの第２電極とトランジスタ
のソース端との間をスイッチングする第２スイッチング
素子と，第１キャパシタの第２電極に対する入力電圧を
スイッチングする第３スイッチング素子とから構成され
る。
に，本発明にかかるスレショルド電圧補償回路は，スレ
ショルド電圧を有するトランジスタと，トランジスタの
ゲート電極とドレーン端との間をスイッチングする第１
スイッチング素子と，トランジスタのゲート電極と第１
スイッチング素子の接点に第１電極が連結され，トラン
ジスタのスレショルド電圧を認識および貯蔵する第１キ
ャパシタと，第１キャパシタの第２電極とトランジスタ
のソース端との間をスイッチングする第２スイッチング
素子と，第１キャパシタの第２電極に対する入力電圧を
スイッチングする第３スイッチング素子とから構成され
る。
【００１４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるスレショルド電圧補償回路の好適な実施
の形態について詳細に説明する。なお，以下の説明およ
び添付された図面において，略同一の機能および構成を
有する構成要素については，同一符号を付することによ
って重複説明を省略する。
本発明にかかるスレショルド電圧補償回路の好適な実施
の形態について詳細に説明する。なお，以下の説明およ
び添付された図面において，略同一の機能および構成を
有する構成要素については，同一符号を付することによ
って重複説明を省略する。
【００１５】（第１の実施の形態）本発明の第１の実施
の形態にかかるスレショルド電圧補償回路を図１に示
す。第１の実施の形態にかかる半導体素子のスレショル
ド電圧補償回路は，ゲート電極２８，ソース端２９，お
よびドレーン端２７を備え，スレショルド電圧を有する
ＮＭＯＳトランジスタ２４と，ＮＭＯＳトランジスタ２
４のゲート電極２８とＮＭＯＳトランジスタ２４のドレ
ーン端２７との間をスイッチングする第１スイッチング
素子２１と，ＮＭＯＳトランジスタ２４のゲート電極２
８と第１スイッチング素子２１との接点にアノード（ａ
ｎｏｄｅ）が連結され，ＮＭＯＳトランジスタ２４のス
レショルド電圧を認識および貯蔵する第１キャパシタ２
５と，第１キャパシタ２５のカソード（ｃａｔｈｏｄ
ｅ）とＮＭＯＳトランジスタ２４のソース端２９との間
をスイッチングする第２スイッチング素子２３と，ＮＭ
ＯＳトランジスタ２４のソース端２９と接地端との間に
連結され，ソース端２９の電流を貯蔵する第２キャパシ
タ２６と，第１キャパシタ２５のカソードに対する入力
電圧をスイッチングする第３スイッチング素子２２とか
ら構成されている。
の形態にかかるスレショルド電圧補償回路を図１に示
す。第１の実施の形態にかかる半導体素子のスレショル
ド電圧補償回路は，ゲート電極２８，ソース端２９，お
よびドレーン端２７を備え，スレショルド電圧を有する
ＮＭＯＳトランジスタ２４と，ＮＭＯＳトランジスタ２
４のゲート電極２８とＮＭＯＳトランジスタ２４のドレ
ーン端２７との間をスイッチングする第１スイッチング
素子２１と，ＮＭＯＳトランジスタ２４のゲート電極２
８と第１スイッチング素子２１との接点にアノード（ａ
ｎｏｄｅ）が連結され，ＮＭＯＳトランジスタ２４のス
レショルド電圧を認識および貯蔵する第１キャパシタ２
５と，第１キャパシタ２５のカソード（ｃａｔｈｏｄ
ｅ）とＮＭＯＳトランジスタ２４のソース端２９との間
をスイッチングする第２スイッチング素子２３と，ＮＭ
ＯＳトランジスタ２４のソース端２９と接地端との間に
連結され，ソース端２９の電流を貯蔵する第２キャパシ
タ２６と，第１キャパシタ２５のカソードに対する入力
電圧をスイッチングする第３スイッチング素子２２とか
ら構成されている。
【００１６】以上のように構成された第１の実施の形態
にかかるスレショルド電圧補償回路の動作について説明
する。
にかかるスレショルド電圧補償回路の動作について説明
する。
【００１７】まず，第１スイッチング素子２１および第
２スイッチング素子２３が”オン”して第３スイッチン
グ素子２２が”オフ”すると，ＮＭＯＳトランジスタ２
４のドレーン端２７とゲート電極２８の電位は同一とな
る。この時，ＮＭＯＳトランジスタ２４のゲート電極２
８とソース端２９にはスレショルド電圧以上の電圧がか
かりＮＭＯＳトランジスタ２４は”オン”状態となる。
２スイッチング素子２３が”オン”して第３スイッチン
グ素子２２が”オフ”すると，ＮＭＯＳトランジスタ２
４のドレーン端２７とゲート電極２８の電位は同一とな
る。この時，ＮＭＯＳトランジスタ２４のゲート電極２
８とソース端２９にはスレショルド電圧以上の電圧がか
かりＮＭＯＳトランジスタ２４は”オン”状態となる。
【００１８】ＮＭＯＳトランジスタ２４が”オン”状態
になると，ドレーン端２７とソース端２９との間に電流
が流れ，第２キャパシタ２６に電荷が蓄積され，ソース
端２９の電位が上昇する。ソース端２９の電位が，ゲー
ト電極２８の電位とスレショルド電圧の差に達すると，
ＮＭＯＳトランジスタ２４は”オフ”し，電流はそれ以
上流れなくなる。この時，第１キャパシタ２５にはＮＭ
ＯＳトランジスタ２４のスレショルド電圧が認識および
貯蔵される。
になると，ドレーン端２７とソース端２９との間に電流
が流れ，第２キャパシタ２６に電荷が蓄積され，ソース
端２９の電位が上昇する。ソース端２９の電位が，ゲー
ト電極２８の電位とスレショルド電圧の差に達すると，
ＮＭＯＳトランジスタ２４は”オフ”し，電流はそれ以
上流れなくなる。この時，第１キャパシタ２５にはＮＭ
ＯＳトランジスタ２４のスレショルド電圧が認識および
貯蔵される。
【００１９】また，第１スイッチング素子２１，第２ス
イッチング素子２１，および第３スイッチング素子２２
が全て”オフ”すると，入力電圧が第１キャパシタ２５
のカソードに印加される。第１キャパシタ２５にはＮＭ
ＯＳトランジスタ２４のスレショルド電圧が貯蔵されて
いるため，ＮＭＯＳトランジスタ２４のゲート電極２８
には入力電圧とＮＭＯＳトランジスタ２４のスレショル
ド電圧との和の電位が発生する。
イッチング素子２１，および第３スイッチング素子２２
が全て”オフ”すると，入力電圧が第１キャパシタ２５
のカソードに印加される。第１キャパシタ２５にはＮＭ
ＯＳトランジスタ２４のスレショルド電圧が貯蔵されて
いるため，ＮＭＯＳトランジスタ２４のゲート電極２８
には入力電圧とＮＭＯＳトランジスタ２４のスレショル
ド電圧との和の電位が発生する。
【００２０】ＮＭＯＳトランジスタ２４のゲート電極２
８に入力電圧とＮＭＯＳトランジスタ２４のスレショル
ド電圧の和の電位が発生すると，ＮＭＯＳトランジスタ
２４のゲート電極２８とソース端２９との間にはさらに
スレショルド電圧以上の電圧がかかることになり，ＮＭ
ＯＳトランジスタ２４は”オン”し，ソース端２９の最
終的な電位は，ゲート電極２８の電位からスレショルド
電圧を引いた値，すなわち入力電圧となる。以上のよう
に，ソース端２９における電圧，すなわち出力電圧は，
スレショルド電圧の大きさに関係なく入力電圧になる。
すなわち，ＮＭＯＳトランジスタ２４のスレショルド電
圧が製造工程の条件等によって変化した場合であって
も，入力電圧と出力電圧は同一となる。
８に入力電圧とＮＭＯＳトランジスタ２４のスレショル
ド電圧の和の電位が発生すると，ＮＭＯＳトランジスタ
２４のゲート電極２８とソース端２９との間にはさらに
スレショルド電圧以上の電圧がかかることになり，ＮＭ
ＯＳトランジスタ２４は”オン”し，ソース端２９の最
終的な電位は，ゲート電極２８の電位からスレショルド
電圧を引いた値，すなわち入力電圧となる。以上のよう
に，ソース端２９における電圧，すなわち出力電圧は，
スレショルド電圧の大きさに関係なく入力電圧になる。
すなわち，ＮＭＯＳトランジスタ２４のスレショルド電
圧が製造工程の条件等によって変化した場合であって
も，入力電圧と出力電圧は同一となる。
【００２１】（第２の実施の形態）本発明の第２の実施
の形態にかかるスレショルド電圧補償回路を図２に示
す。第２の実施の形態にかかるスレショルド電圧補償回
路は，ゲート電極２８，ソース端２９，およびドレーン
端２７を備え，スレショルド電圧を有するＰＭＯＳトラ
ンジスタ３４と，ＰＭＯＳトランジスタ３４のゲート電
極２８とＰＭＯＳトランジスタ３４のドレーン端２７と
の間をスイッチングする第１スイッチング素子２１と，
ＰＭＯＳトランジスタ３４のゲート電極２８と第１スイ
ッチング素子２１の接点にアノードが連結され，ＰＭＯ
Ｓトランジスタ３４のスレショルド電圧を認識および貯
蔵する第１キャパシタ２５と，第１キャパシタ２５のカ
ソードとＰＭＯＳトランジスタ２４のソース端２９との
間をスイッチングする第２スイッチング素子２３と，Ｐ
ＭＯＳトランジスタ３４のソース端２９と定電圧端ＶＤ
Ｄとの間に連結され，ソース端２９の電流を貯蔵する第
２キャパシタ２６と，第１キャパシタ２５のカソードに
対する入力電圧をスイッチングする第３スイッチング素
子２２とから構成される。
の形態にかかるスレショルド電圧補償回路を図２に示
す。第２の実施の形態にかかるスレショルド電圧補償回
路は，ゲート電極２８，ソース端２９，およびドレーン
端２７を備え，スレショルド電圧を有するＰＭＯＳトラ
ンジスタ３４と，ＰＭＯＳトランジスタ３４のゲート電
極２８とＰＭＯＳトランジスタ３４のドレーン端２７と
の間をスイッチングする第１スイッチング素子２１と，
ＰＭＯＳトランジスタ３４のゲート電極２８と第１スイ
ッチング素子２１の接点にアノードが連結され，ＰＭＯ
Ｓトランジスタ３４のスレショルド電圧を認識および貯
蔵する第１キャパシタ２５と，第１キャパシタ２５のカ
ソードとＰＭＯＳトランジスタ２４のソース端２９との
間をスイッチングする第２スイッチング素子２３と，Ｐ
ＭＯＳトランジスタ３４のソース端２９と定電圧端ＶＤ
Ｄとの間に連結され，ソース端２９の電流を貯蔵する第
２キャパシタ２６と，第１キャパシタ２５のカソードに
対する入力電圧をスイッチングする第３スイッチング素
子２２とから構成される。
【００２２】以上のように構成された第２の実施の形態
にかかるスレショルド電圧補償回路の動作および効果
は，第１の実施の形態にかかるスレショルド電圧補償回
路の動作および効果と略同一であるためその説明を省略
する。
にかかるスレショルド電圧補償回路の動作および効果
は，第１の実施の形態にかかるスレショルド電圧補償回
路の動作および効果と略同一であるためその説明を省略
する。
【００２３】（第３の実施の形態）本発明の第３の実施
の形態にかかるスレショルド電圧補償回路を図３に示
す。第３の実施の形態にかかるスレショルド電圧補償回
路は，第１の実施の形態にかかるスレショルド電圧補償
回路と第２の実施の形態にかかるスレショルド電圧補償
回路とを直列に連結した構成を有するものである。
の形態にかかるスレショルド電圧補償回路を図３に示
す。第３の実施の形態にかかるスレショルド電圧補償回
路は，第１の実施の形態にかかるスレショルド電圧補償
回路と第２の実施の形態にかかるスレショルド電圧補償
回路とを直列に連結した構成を有するものである。
【００２４】すなわち，ゲート電極５２，ソース端５
３，およびドレーン端５１を備え，スレショルド電圧を
有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジ
スタ５０のゲート電極５２とＮＭＯＳトランジスタ５０
のドレーン端５１との間をスイッチングする第１スイッ
チング素子４１と，ＮＭＯＳトランジスタ５０のゲート
電極５２と第１スイッチング素子４１との接点にアノー
ドが連結され，ＮＭＯＳトランジスタ５０のスレショル
ド電圧を認識および貯蔵する第１キャパシタ４７と，第
１キャパシタ４７のカソードとＮＭＯＳトランジスタ５
０のソース端５３との間をスイッチングする第２スイッ
チング素子４３と，第１キャパシタ４７のカソードに対
する入力電圧をスイッチングする第３スイッチング素子
４２と，ゲート電極５６，ソース端５７，およびドレー
ン端５５を備え，スレショルド電圧を有するＰＭＯＳト
ランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート
電極５６とＰＭＯＳトランジスタ５４のドレーン端５５
との間をスイッチングする第４スイッチング素子４４
と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４
スイッチング素子４４との接点にアノードが連結され，
ＰＭＯＳトランジスタ５４のスレショルド電圧を認識お
よび貯蔵する第２キャパシタ４８と，第２キャパシタ４
８のカソードとＰＭＯＳトランジスタ５４のソース端５
７との間をスイッチングする第５スイッチング素子４６
と，ＰＭＯＳトランジスタ５４のソース端５７とＮＭＯ
Ｓトランジスタ５０のソース端５３との間に連結され，
ＰＭＯＳトランジスタ５４のソース端５７およびＮＭＯ
Ｓトランジスタ５０のソース端５３の電流を貯蔵する第
３キャパシタ４９と，第２キャパシタ４８のカソードに
対する入力電圧をスイッチングする第６スイッチング素
子４５と，第３キャパシタ４９の両端をスイッチングし
て出力端として機能する第７スイッチング素子５８とか
ら構成されている。
３，およびドレーン端５１を備え，スレショルド電圧を
有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジ
スタ５０のゲート電極５２とＮＭＯＳトランジスタ５０
のドレーン端５１との間をスイッチングする第１スイッ
チング素子４１と，ＮＭＯＳトランジスタ５０のゲート
電極５２と第１スイッチング素子４１との接点にアノー
ドが連結され，ＮＭＯＳトランジスタ５０のスレショル
ド電圧を認識および貯蔵する第１キャパシタ４７と，第
１キャパシタ４７のカソードとＮＭＯＳトランジスタ５
０のソース端５３との間をスイッチングする第２スイッ
チング素子４３と，第１キャパシタ４７のカソードに対
する入力電圧をスイッチングする第３スイッチング素子
４２と，ゲート電極５６，ソース端５７，およびドレー
ン端５５を備え，スレショルド電圧を有するＰＭＯＳト
ランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート
電極５６とＰＭＯＳトランジスタ５４のドレーン端５５
との間をスイッチングする第４スイッチング素子４４
と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４
スイッチング素子４４との接点にアノードが連結され，
ＰＭＯＳトランジスタ５４のスレショルド電圧を認識お
よび貯蔵する第２キャパシタ４８と，第２キャパシタ４
８のカソードとＰＭＯＳトランジスタ５４のソース端５
７との間をスイッチングする第５スイッチング素子４６
と，ＰＭＯＳトランジスタ５４のソース端５７とＮＭＯ
Ｓトランジスタ５０のソース端５３との間に連結され，
ＰＭＯＳトランジスタ５４のソース端５７およびＮＭＯ
Ｓトランジスタ５０のソース端５３の電流を貯蔵する第
３キャパシタ４９と，第２キャパシタ４８のカソードに
対する入力電圧をスイッチングする第６スイッチング素
子４５と，第３キャパシタ４９の両端をスイッチングし
て出力端として機能する第７スイッチング素子５８とか
ら構成されている。
【００２５】以上のように構成された第３の実施の形態
にかかるスレショルド電圧補償回路の動作について説明
する。
にかかるスレショルド電圧補償回路の動作について説明
する。
【００２６】まず，第１スイッチング素子４１，第２ス
イッチング素子４３，第４スイッチング素子４４，およ
び第５スイッチング素子４６が”オン”し，第３スイッ
チング素子４２，第６スイッチング素子４５，および第
７スイッチング素子５８が”オフ”すると，第１キャパ
シタ４７にはＮＭＯＳトランジスタ５０のスレショルド
電圧が認識および貯蔵され，第２キャパシタ４８にはＰ
ＭＯＳトランジスタ５４のスレショルド電圧が認識およ
び貯蔵される。
イッチング素子４３，第４スイッチング素子４４，およ
び第５スイッチング素子４６が”オン”し，第３スイッ
チング素子４２，第６スイッチング素子４５，および第
７スイッチング素子５８が”オフ”すると，第１キャパ
シタ４７にはＮＭＯＳトランジスタ５０のスレショルド
電圧が認識および貯蔵され，第２キャパシタ４８にはＰ
ＭＯＳトランジスタ５４のスレショルド電圧が認識およ
び貯蔵される。
【００２７】また，第１スイッチング素子４１，第２ス
イッチング素子４３，第４スイッチング素子４４，およ
び第５スイッチング素子４６が”オフ”して，第３スイ
ッチング素子４２，第６スイッチング素子４５，および
第７スイッチング素子５８が”オン”すると，入力電圧
が出力電圧として出力されることになる。
イッチング素子４３，第４スイッチング素子４４，およ
び第５スイッチング素子４６が”オフ”して，第３スイ
ッチング素子４２，第６スイッチング素子４５，および
第７スイッチング素子５８が”オン”すると，入力電圧
が出力電圧として出力されることになる。
【００２８】この時，入力電圧が上昇するとＮＭＯＳト
ランジスタ５０が”オン”し，ＰＭＯＳトランジスタ５
４が”オフ”し，出力電圧が上昇することになる。反対
に入力電圧が下降するとＮＭＯＳトランジスタ５０が”
オフ”し，ＰＭＯＳトランジスタ５４が”オン”し，出
力電圧が下降することになる。
ランジスタ５０が”オン”し，ＰＭＯＳトランジスタ５
４が”オフ”し，出力電圧が上昇することになる。反対
に入力電圧が下降するとＮＭＯＳトランジスタ５０が”
オフ”し，ＰＭＯＳトランジスタ５４が”オン”し，出
力電圧が下降することになる。
【００２９】以上のように，第３の実施の形態にかかる
スレショルド電圧補償回路によれば，スレショルド電圧
の変化に関係なく出力電圧の上昇と下降が自由に行われ
ることになるため，例えば，静電（ｓｔａｔｉｃ）電流
が存在しないアナログ増幅器に対して組み込むことも可
能となる。
スレショルド電圧補償回路によれば，スレショルド電圧
の変化に関係なく出力電圧の上昇と下降が自由に行われ
ることになるため，例えば，静電（ｓｔａｔｉｃ）電流
が存在しないアナログ増幅器に対して組み込むことも可
能となる。
【００３０】（第４の実施の形態）本発明の第４の実施
の形態にかかるスレショルド電圧補償回路を図４に示
す。第４の実施の形態にかかるスレショルド電圧補償回
路は，第１の実施の形態にかかるスレショルド電圧補償
回路と第２の実施の形態にかかるスレショルド電圧補償
回路を並列に連結した構造を有するものである。
の形態にかかるスレショルド電圧補償回路を図４に示
す。第４の実施の形態にかかるスレショルド電圧補償回
路は，第１の実施の形態にかかるスレショルド電圧補償
回路と第２の実施の形態にかかるスレショルド電圧補償
回路を並列に連結した構造を有するものである。
【００３１】すなわち，ゲート電極５２，ソース端５
３，およびドレーン端５１を備え，スレショルド電圧を
有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジ
スタ５０のゲート電極５２とＮＭＯＳトランジスタ５０
のドレーン端５１との間をスイッチングする第１スイッ
チング素子４１と，ＮＭＯＳトランジスタ５０のゲート
電極５２と第１スイッチング素子４１との接点にアノー
ドが連結され，ＮＭＯＳトランジスタ５０のスレショル
ド電圧を認識および貯蔵する第１キャパシタ４７と，第
１キャパシタ４７のカソードとＮＭＯＳトランジスタ５
０のソース端５３との間をスイッチングする第２スイッ
チング素子４３と，第１キャパシタ４７のカソードに対
する入力電圧をスイッチングする第３スイッチング素子
４２と，ゲート電極５６，ソース端５７，およびドレー
ン端５５を備え，スレショルド電圧を有するＰＭＯＳト
ランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート
電極５６とＰＭＯＳトランジスタ５４のドレーン端５５
との間をスイッチングする第４スイッチング素子４４
と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４
スイッチング素子４４との接点にアノードが連結され，
ＰＭＯＳトランジスタ５４のスレショルド電圧を認識お
よび貯蔵する第２キャパシタ４８と，第２キャパシタ４
８のカソードとＰＭＯＳトランジスタ５４のソース端５
７との間をスイッチングする第５スイッチング素子４６
と，ＮＭＯＳトランジスタ５０のソース端５３と接地端
との間に連結され，ＮＭＯＳトランジスタ５０のソース
端５３の電流を貯蔵する第３キャパシタ４９と，ＰＭＯ
Ｓトランジスタ５４のソース端５７と定電圧端との間に
連結され，ＰＭＯＳトランジスタ５４のソース端５７の
電流を貯蔵する第４キャパシタ７０と，第２キャパシタ
４８のカソードに対する入力電圧をスイッチングする第
６スイッチング素子４５と，ＮＭＯＳトランジスタ５０
のソース端５３と出力端との間をスイッチングする第７
スイッチング素子５８と，ＰＭＯＳトランジスタ５４の
ソース端５７と出力端との間をスイッチングする第８ス
イッチング素子８０とから構成されている。
３，およびドレーン端５１を備え，スレショルド電圧を
有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジ
スタ５０のゲート電極５２とＮＭＯＳトランジスタ５０
のドレーン端５１との間をスイッチングする第１スイッ
チング素子４１と，ＮＭＯＳトランジスタ５０のゲート
電極５２と第１スイッチング素子４１との接点にアノー
ドが連結され，ＮＭＯＳトランジスタ５０のスレショル
ド電圧を認識および貯蔵する第１キャパシタ４７と，第
１キャパシタ４７のカソードとＮＭＯＳトランジスタ５
０のソース端５３との間をスイッチングする第２スイッ
チング素子４３と，第１キャパシタ４７のカソードに対
する入力電圧をスイッチングする第３スイッチング素子
４２と，ゲート電極５６，ソース端５７，およびドレー
ン端５５を備え，スレショルド電圧を有するＰＭＯＳト
ランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート
電極５６とＰＭＯＳトランジスタ５４のドレーン端５５
との間をスイッチングする第４スイッチング素子４４
と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４
スイッチング素子４４との接点にアノードが連結され，
ＰＭＯＳトランジスタ５４のスレショルド電圧を認識お
よび貯蔵する第２キャパシタ４８と，第２キャパシタ４
８のカソードとＰＭＯＳトランジスタ５４のソース端５
７との間をスイッチングする第５スイッチング素子４６
と，ＮＭＯＳトランジスタ５０のソース端５３と接地端
との間に連結され，ＮＭＯＳトランジスタ５０のソース
端５３の電流を貯蔵する第３キャパシタ４９と，ＰＭＯ
Ｓトランジスタ５４のソース端５７と定電圧端との間に
連結され，ＰＭＯＳトランジスタ５４のソース端５７の
電流を貯蔵する第４キャパシタ７０と，第２キャパシタ
４８のカソードに対する入力電圧をスイッチングする第
６スイッチング素子４５と，ＮＭＯＳトランジスタ５０
のソース端５３と出力端との間をスイッチングする第７
スイッチング素子５８と，ＰＭＯＳトランジスタ５４の
ソース端５７と出力端との間をスイッチングする第８ス
イッチング素子８０とから構成されている。
【００３２】以上のように構成された第４の実施の形態
にかかるスレショルド電圧補償回路の動作について説明
する。
にかかるスレショルド電圧補償回路の動作について説明
する。
【００３３】第４の実施の形態にかかるスレショルド電
圧補償回路は，第７スイッチング素子５８および第８ス
イッチング素子８０を切り替えることによって，第１の
実施の形態にかかるスレショルド電圧補償回路と略同一
のスレショルド電圧補償回路，または，第２の実施の形
態にかかるスレショルド電圧補償回路と略同一のスレシ
ョルド電圧補償回路を選択して交互に動作させ，出力波
形を生成するものである。第７スイッチング素子５６お
よび第８スイッチング素子８０が交互に”オン／オフ”
させることによって，第１の実施の形態にかかるスレシ
ョルド電圧補償回路からの出力信号と略同一の出力信
号，または，第２の実施の形態にかかるスレショルド電
圧補償回路からの出力信号と略同一の出力信号が出力端
に伝達されることになる。第４の実施の形態にかかるス
レショルド電圧補償回路は，特に，入力信号が周期的に
上昇と下降を繰り返す場合に適用される。
圧補償回路は，第７スイッチング素子５８および第８ス
イッチング素子８０を切り替えることによって，第１の
実施の形態にかかるスレショルド電圧補償回路と略同一
のスレショルド電圧補償回路，または，第２の実施の形
態にかかるスレショルド電圧補償回路と略同一のスレシ
ョルド電圧補償回路を選択して交互に動作させ，出力波
形を生成するものである。第７スイッチング素子５６お
よび第８スイッチング素子８０が交互に”オン／オフ”
させることによって，第１の実施の形態にかかるスレシ
ョルド電圧補償回路からの出力信号と略同一の出力信
号，または，第２の実施の形態にかかるスレショルド電
圧補償回路からの出力信号と略同一の出力信号が出力端
に伝達されることになる。第４の実施の形態にかかるス
レショルド電圧補償回路は，特に，入力信号が周期的に
上昇と下降を繰り返す場合に適用される。
【００３４】（第５の実施の形態）本発明の第５の実施
の形態にかかるスレショルド電圧補償回路を図５に示
す。第５の実施の形態にかかるスレショルド電圧補償回
路は，ゲート電極８１，ソース端８３，およびドレーン
端８２を備え，スレショルド電圧を有するＮＭＯＳトラ
ンジスタ８４と，ＮＭＯＳトランジスタ８４のゲート電
極８１と第１入力電圧端とをスイッチングする第１スイ
ッチング素子８５と，ＮＭＯＳトランジスタ８４のゲー
ト電極８１と第１スイッチング素子８５の接点にアノー
ドが連結され，ＮＭＯＳトランジスタ８４のスレショル
ド電圧を認識して貯蔵する第１キャパシタ８６と，第１
キャパシタ８６のカソードとＮＭＯＳトランジスタ８４
のソース端８３との間をスイッチングする第２スイッチ
ング素子８７と，ＮＭＯＳトランジスタ８４のソース端
８３と接地端との間に連結され，ソース端８３の電流を
貯蔵する第２キャパシタ８８と，第１キャパシタ８６の
カソードに対する第２入力電圧をスイッチングする第３
スイッチング素子８９とから構成されている。
の形態にかかるスレショルド電圧補償回路を図５に示
す。第５の実施の形態にかかるスレショルド電圧補償回
路は，ゲート電極８１，ソース端８３，およびドレーン
端８２を備え，スレショルド電圧を有するＮＭＯＳトラ
ンジスタ８４と，ＮＭＯＳトランジスタ８４のゲート電
極８１と第１入力電圧端とをスイッチングする第１スイ
ッチング素子８５と，ＮＭＯＳトランジスタ８４のゲー
ト電極８１と第１スイッチング素子８５の接点にアノー
ドが連結され，ＮＭＯＳトランジスタ８４のスレショル
ド電圧を認識して貯蔵する第１キャパシタ８６と，第１
キャパシタ８６のカソードとＮＭＯＳトランジスタ８４
のソース端８３との間をスイッチングする第２スイッチ
ング素子８７と，ＮＭＯＳトランジスタ８４のソース端
８３と接地端との間に連結され，ソース端８３の電流を
貯蔵する第２キャパシタ８８と，第１キャパシタ８６の
カソードに対する第２入力電圧をスイッチングする第３
スイッチング素子８９とから構成されている。
【００３５】以上のように構成された第５の実施の形態
にかかるスレショルド電圧補償回路の動作および効果
は，第１の実施の形態にかかるスレショルド電圧補償回
路の動作および効果と略同一である。ただし，第１の実
施の形態にかかるスレショルド電圧補償回路は，第１ス
イッチング素子２１によって，ＮＭＯＳトランジスタ２
４のゲート電極２８に対してドレーン端２７と同じく定
電圧ＶＤＤが印加されるように構成されているが，第５
の実施の形態にかかるスレショルド電圧補償回路は，第
１スイッチング素子８５によって，ＮＭＯＳトランジス
タ８４のゲート電極８１に対して，任意の第１入力電圧
を印加することが可能とされている。
にかかるスレショルド電圧補償回路の動作および効果
は，第１の実施の形態にかかるスレショルド電圧補償回
路の動作および効果と略同一である。ただし，第１の実
施の形態にかかるスレショルド電圧補償回路は，第１ス
イッチング素子２１によって，ＮＭＯＳトランジスタ２
４のゲート電極２８に対してドレーン端２７と同じく定
電圧ＶＤＤが印加されるように構成されているが，第５
の実施の形態にかかるスレショルド電圧補償回路は，第
１スイッチング素子８５によって，ＮＭＯＳトランジス
タ８４のゲート電極８１に対して，任意の第１入力電圧
を印加することが可能とされている。
【００３６】（第６の実施の形態）本発明の第６の実施
の形態にかかるスレショルド電圧補償回路を図６に示
す。第６の実施の形態にかかるスレショルド電圧補償回
路は，ゲート電極９１，ソース端９２，およびドレーン
端９３を備え，スレショルド電圧を有するＰＭＯＳトラ
ンジスタ９４と，ＰＭＯＳトランジスタ９４のゲート電
極９１と第１入力電圧端との間をスイッチングする第１
スイッチング素子９５と，ＰＭＯＳトランジスタ９４の
ゲート電極９１と第１スイッチング素子９５との接点に
アノードが連結され，ＰＭＯＳトランジスタ９４のスレ
ショルド電圧を認識して貯蔵する第１キャパシタ９６
と，第１キャパシタ９６のカソードとＰＭＯＳトランジ
スタ９４のソース端９２との間をスイッチングする第２
スイッチング素子９７と，ＰＭＯＳトランジスタ９４の
ソース端９２と定電圧端ＶＤＤとの間に連結され，ソー
ス端９２の電流を貯蔵する第２キャパシタ９８と，第１
キャパシタ９６のカソードに対する第２入力電圧をスイ
ッチングする第３スイッチング素子９９とから構成され
ている。
の形態にかかるスレショルド電圧補償回路を図６に示
す。第６の実施の形態にかかるスレショルド電圧補償回
路は，ゲート電極９１，ソース端９２，およびドレーン
端９３を備え，スレショルド電圧を有するＰＭＯＳトラ
ンジスタ９４と，ＰＭＯＳトランジスタ９４のゲート電
極９１と第１入力電圧端との間をスイッチングする第１
スイッチング素子９５と，ＰＭＯＳトランジスタ９４の
ゲート電極９１と第１スイッチング素子９５との接点に
アノードが連結され，ＰＭＯＳトランジスタ９４のスレ
ショルド電圧を認識して貯蔵する第１キャパシタ９６
と，第１キャパシタ９６のカソードとＰＭＯＳトランジ
スタ９４のソース端９２との間をスイッチングする第２
スイッチング素子９７と，ＰＭＯＳトランジスタ９４の
ソース端９２と定電圧端ＶＤＤとの間に連結され，ソー
ス端９２の電流を貯蔵する第２キャパシタ９８と，第１
キャパシタ９６のカソードに対する第２入力電圧をスイ
ッチングする第３スイッチング素子９９とから構成され
ている。
【００３７】以上のように構成された第６の実施の形態
にかかるスレショルド電圧補償回路の動作は，第２の実
施の形態にかかるスレショルド電圧補償回路の動作およ
び効果と略同一である。ただし，第２の実施の形態にか
かるスレショルド電圧補償回路は，第１スイッチング素
子２１によって，ＰＭＯＳトランジスタ３４のゲート電
極２８に対してドレーン端２７と同じく接地電圧が印加
されるように構成されているが，第６の実施の形態にか
かるスレショルド電圧補償回路は，第１スイッチング素
子９５によって，ＰＭＯＳトランジスタ９４のゲート電
極９１に対して，任意の第１入力電圧を印加することが
可能とされている。
にかかるスレショルド電圧補償回路の動作は，第２の実
施の形態にかかるスレショルド電圧補償回路の動作およ
び効果と略同一である。ただし，第２の実施の形態にか
かるスレショルド電圧補償回路は，第１スイッチング素
子２１によって，ＰＭＯＳトランジスタ３４のゲート電
極２８に対してドレーン端２７と同じく接地電圧が印加
されるように構成されているが，第６の実施の形態にか
かるスレショルド電圧補償回路は，第１スイッチング素
子９５によって，ＰＭＯＳトランジスタ９４のゲート電
極９１に対して，任意の第１入力電圧を印加することが
可能とされている。
【００３８】上述の第１〜第６の実施の形態にかかるス
レショルド電圧補償回路に用いることが可能なスイッチ
ング素子の構成を図７，図８，図９に示す。すなわち，
第１〜第６の実施の形態にかかるスレショルド電圧補償
回路における各スイッチング素子は，図７に示したＮＭ
ＯＳトランジスタ，図８に示したＰＭＯＳトランジス
タ，または図９に示したトランスファゲート等で構成す
ることが可能である。
レショルド電圧補償回路に用いることが可能なスイッチ
ング素子の構成を図７，図８，図９に示す。すなわち，
第１〜第６の実施の形態にかかるスレショルド電圧補償
回路における各スイッチング素子は，図７に示したＮＭ
ＯＳトランジスタ，図８に示したＰＭＯＳトランジス
タ，または図９に示したトランスファゲート等で構成す
ることが可能である。
【００３９】ところで，上述の第１〜第６の実施の形態
にかかるスレショルド電圧補償回路を実際に構成しよう
とした場合，各スイッチング素子は，理想的ではなく寄
生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉ
ｔａｎｃｅ）が存在するため，スレショルド電圧が変化
する場合，出力電圧に多少の歪曲が生じることになる。
にかかるスレショルド電圧補償回路を実際に構成しよう
とした場合，各スイッチング素子は，理想的ではなく寄
生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉ
ｔａｎｃｅ）が存在するため，スレショルド電圧が変化
する場合，出力電圧に多少の歪曲が生じることになる。
【００４０】主な原因としては，スイッチング素子のオ
ン／オフ時に発生する電荷注入（ｃｈａｒｇｅ ｉｎｊ
ｅｃｔｉｏｎ），および，ゲートソース間の寄生キャパ
シタンスと入力キャパシタンス（ｉｎｐｕｔ ｃａｐａ
ｃｉｔａｎｃｅ）のカップリング（ｃｏｕｐｌｉｎｇ）
による影響が挙げられる。
ン／オフ時に発生する電荷注入（ｃｈａｒｇｅ ｉｎｊ
ｅｃｔｉｏｎ），および，ゲートソース間の寄生キャパ
シタンスと入力キャパシタンス（ｉｎｐｕｔ ｃａｐａ
ｃｉｔａｎｃｅ）のカップリング（ｃｏｕｐｌｉｎｇ）
による影響が挙げられる。
【００４１】実験結果から，入力キャパシタンスの値が
大きくなるほど出力電圧の変動量が減少することが明ら
かになっている。スレショルド電圧を２Ｖから７Ｖま
で，５Ｖ幅で変化させた場合の実験結果を表１に示す。
大きくなるほど出力電圧の変動量が減少することが明ら
かになっている。スレショルド電圧を２Ｖから７Ｖま
で，５Ｖ幅で変化させた場合の実験結果を表１に示す。
【００４２】
【表１】
【００４３】また，スレショルド電圧が同一な素材のう
ちでも，基体（ｂｏｄｙ）のバイアス（ｂｉａｓ）状態
によっても多少の変化が生じる。この現象は，入力電圧
の間隔に比して出力電圧の間隔が多少縮小されているこ
とによるものである。このような歪曲率も入力キャパシ
タンスの大きさによって多少変動する。この問題は，所
望する出力範囲に比して入力電圧の範囲を一定比率増加
させることにより解決可能である。
ちでも，基体（ｂｏｄｙ）のバイアス（ｂｉａｓ）状態
によっても多少の変化が生じる。この現象は，入力電圧
の間隔に比して出力電圧の間隔が多少縮小されているこ
とによるものである。このような歪曲率も入力キャパシ
タンスの大きさによって多少変動する。この問題は，所
望する出力範囲に比して入力電圧の範囲を一定比率増加
させることにより解決可能である。
【００４４】入力キャパシタンスの大きさに対する歪曲
率（入力／出力）を表２に示す。
率（入力／出力）を表２に示す。
【００４５】
【表２】
【００４６】図１０は，図１３に示した従来の回路構成
において，スレショルド電圧を変化させた場合の出力波
形を示しており，図１１は，図４に示した本発明の第４
の実施の形態にかかるスレショルド電圧補償回路におい
て，スレショルド電圧を変化させた場合の出力波形を示
している。なお，この波形の測定は，スレショルド電圧
を２Ｖから６Ｖまで変化させて，ＨＳＰＩＣＥによって
行われている。
において，スレショルド電圧を変化させた場合の出力波
形を示しており，図１１は，図４に示した本発明の第４
の実施の形態にかかるスレショルド電圧補償回路におい
て，スレショルド電圧を変化させた場合の出力波形を示
している。なお，この波形の測定は，スレショルド電圧
を２Ｖから６Ｖまで変化させて，ＨＳＰＩＣＥによって
行われている。
【００４７】図１０から明らかなように，図１３に示し
た従来の回路構造では，スレショルド電圧の変化量がそ
のまま出力されることになる。これに対して，図１１か
ら明らかなように，本発明の第４の実施の形態にかかる
スレショルド電圧補償回路によれば，出力の変化量は，
従来の回路構成の場合の１０％以内に抑えられることに
なる。
た従来の回路構造では，スレショルド電圧の変化量がそ
のまま出力されることになる。これに対して，図１１か
ら明らかなように，本発明の第４の実施の形態にかかる
スレショルド電圧補償回路によれば，出力の変化量は，
従来の回路構成の場合の１０％以内に抑えられることに
なる。
【００４８】以上，添付図面を参照しながら本発明の好
適な実施の形態について説明したが，本発明はかかる実
施の形態に限定されない。当業者であれば，特許請求の
範囲に記載された技術的思想の範疇内において各種の変
更例または修正例に想到し得ることは明らかであり，そ
れらについても当然に本発明の技術的範囲に属するもの
と了解される。
適な実施の形態について説明したが，本発明はかかる実
施の形態に限定されない。当業者であれば，特許請求の
範囲に記載された技術的思想の範疇内において各種の変
更例または修正例に想到し得ることは明らかであり，そ
れらについても当然に本発明の技術的範囲に属するもの
と了解される。
【００４９】
【発明の効果】以上説明したように，本発明によれば，
スレショルド電圧の不均一性および変化を補償すること
が可能となり，例えば，スレショルド電圧による出力信
号の電圧降下が防止されることになる。
スレショルド電圧の不均一性および変化を補償すること
が可能となり，例えば，スレショルド電圧による出力信
号の電圧降下が防止されることになる。
【図１】本発明の第１の実施の形態にかかるスレショル
ド電圧補償回路の回路図である。
ド電圧補償回路の回路図である。
【図２】本発明の第２の実施の形態にかかるスレショル
ド電圧補償回路の回路図である。
ド電圧補償回路の回路図である。
【図３】本発明の第３の実施の形態にかかるスレショル
ド電圧補償回路の回路図である。
ド電圧補償回路の回路図である。
【図４】本発明の第４の実施の形態にかかるスレショル
ド電圧補償回路の回路図である。
ド電圧補償回路の回路図である。
【図５】本発明の第５の実施の形態にかかるスレショル
ド電圧補償回路の回路図である。
ド電圧補償回路の回路図である。
【図６】本発明の第６の実施の形態にかかるスレショル
ド電圧補償回路の回路図である。
ド電圧補償回路の回路図である。
【図７】図１〜図６のスレショルド電圧補償回路におけ
るスイッチング素子の第１の構成を示す回路図である。
るスイッチング素子の第１の構成を示す回路図である。
【図８】図１〜図６のスレショルド電圧補償回路におけ
るスイッチング素子の第２の構成を示す回路図である。
るスイッチング素子の第２の構成を示す回路図である。
【図９】図１〜図６のスレショルド電圧補償回路におけ
るスイッチング素子の第３の構成を示す回路図である。
るスイッチング素子の第３の構成を示す回路図である。
【図１０】従来の回路構成における出力電圧信号を示す
波形図である。
波形図である。
【図１１】図４のスレショルド電圧補償回路における出
力電圧信号を示す波形図である。
力電圧信号を示す波形図である。
【図１２】従来のドレーン共通トランジスタの回路図で
ある。
ある。
【図１３】従来のＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとで構成されたトランジスタ回路の回路図であ
る。
ンジスタとで構成されたトランジスタ回路の回路図であ
る。
２１，４１，８５，９５ 第１スイッチング素子 ２２，４２，８９，９９ 第３スイッチング素子 ２３，４３，８７，９７ 第２スイッチング素子 ２４，５０，８４ ＮＭＯＳトランジスタ ２５，４７，８６，９６ 第１キャパシタ ２６，４８，８８，９８ 第２キャパシタ ２７，５１，５５，８２，９３ ドレーン端 ２８，５２，５６，８１，９１ ゲート電極 ２９，５３，５７，８３，９２ ソース端 ３４，５４，９４ ＰＭＯＳトランジスタ ４４ 第４スイッチング素子 ４５ 第６スイッチング素子 ４６ 第５スイッチング素子 ４９ 第３キャパシタ ５８ 第７スイッチング素子 ７０ 第４キャパシタ ８０ 第８スイッチング素子
Claims (13)
- 【請求項１】 トランジスタのスレショルド電圧の大き
さをキャパシタを利用して認識して補償することを特徴
とする，スレショルド電圧補償回路。 - 【請求項２】 スレショルド電圧を有するトランジスタ
と，前記トランジスタのゲート電極とドレーン端との間
をスイッチングする第１スイッチング素子と，前記トラ
ンジスタのゲート電極と前記第１スイッチング素子の接
点に第１電極が連結され，前記トランジスタのスレショ
ルド電圧を貯蔵する第１キャパシタと，前記第１キャパ
シタの第２電極と前記トランジスタのソース端との間を
スイッチングする第２スイッチング素子と，前記第１キ
ャパシタの第２電極に対する入力電圧をスイッチングす
る第３スイッチング素子と，を備えたことを特徴とす
る，スレショルド電圧補償回路。 - 【請求項３】 前記トランジスタのソース端と接地端と
の間に連結されて前記ソース端の電流を貯蔵する第２キ
ャパシタをさらに含むことを特徴とする，請求項２に記
載のスレショルド電圧補償回路。 - 【請求項４】 前記トランジスタは，Ｎチャネル型ＭＯ
Ｓトランジスタで構成されることを特徴とする，請求項
２または３に記載のスレショルド電圧補償回路。 - 【請求項５】 前記トランジスタは，Ｐチャネル型ＭＯ
Ｓトランジスタで構成されることを特徴とする，請求項
２または３に記載のスレショルド電圧補償回路。 - 【請求項６】 前記第１スイッチング素子，前記第２ス
イッチング素子，または前記第３スイッチング素子の少
なくともいずれか一つは，Ｎチャネル型ＭＯＳトランジ
スタで構成されることを特徴とする，請求項２，３，
４，または５に記載のスレショルド電圧補償回路。 - 【請求項７】 前記第１スイッチング素子，前記第２ス
イッチング素子，または前記第３スイッチング素子の少
なくともいずれか一つは，Ｐチャネル型ＭＯＳトランジ
スタで構成されることを特徴とする，請求項２，３，
４，または５に記載のスレショルド電圧補償回路。 - 【請求項８】 前記第１スイッチング素子，前記第２ス
イッチング素子，または前記第３スイッチング素子の少
なくともいずれか一つは，トランスファゲートで構成さ
れることを特徴とする，請求項２，３，４，または５に
記載のスレショルド電圧補償回路。 - 【請求項９】 スレショルド電圧を有するＮチャネル型
ＭＯＳトランジスタと，前記Ｎチャネル型ＭＯＳトラン
ジスタのゲート電極とドレーン端との間をスイッチング
する第１スイッチング素子と，前記Ｎチャネル型ＭＯＳ
トランジスタのゲート電極と前記第１スイッチング素子
の接点に第１電極が連結される第１キャパシタと，前記
第１キャパシタの第２電極と前記Ｎチャネル型ＭＯＳト
ランジスタのソース端との間をスイッチングする第２ス
イッチング素子と，前記第１キャパシタの第２電極に対
する入力電圧をスイッチングする第３スイッチング素子
と，スレショルド電圧を有するＰチャネル型ＭＯＳトラ
ンジスタと，前記Ｐチャネル型ＭＯＳトランジスタのゲ
ート電極とドレーン端との間をスイッチングする第４ス
イッチング素子と，前記Ｐチャネル型ＭＯＳトランジス
タのゲート電極と前記第４スイッチング素子の接点に第
１電極が連結される第２キャパシタと，前記第２キャパ
シタの第２電極と前記Ｐチャネル型ＭＯＳトランジスタ
のソース端との間をスイッチングする第５スイッチング
素子と，前記Ｐチャネル型ＭＯＳトランジスタのソース
端と前記Ｎチャネル型ＭＯＳトランジスタのソース端と
の間に連結される第３キャパシタと，前記第２キャパシ
タの第２電極に対する入力電圧をスイッチングする第６
スイッチング素子と，前記第３キャパシタの両端をスイ
ッチングする第７スイッチング素子と，を備えたことを
特徴とする，スレショルド電圧補償回路。 - 【請求項１０】 スレショルド電圧を有するＮチャネル
型ＭＯＳトランジスタと，前記Ｎチャネル型ＭＯＳトラ
ンジスタのゲート電極とドレーン端との間をスイッチン
グする第１スイッチング素子と，前記Ｎチャネル型ＭＯ
Ｓトランジスタのゲート電極と前記第１スイッチング素
子の接点に第１電極が連結される第１キャパシタと，前
記第１キャパシタの第２電極と前記Ｎチャネル型ＭＯＳ
トランジスタのソース端との間をスイッチングする第２
スイッチング素子と，前記第１キャパシタの第２電極に
対する入力電圧をスイッチングする第３スイッチング素
子と，スレショルド電圧を有するＰチャネル型ＭＯＳト
ランジスタと，前記Ｐチャネル型ＭＯＳトランジスタの
ゲート電極とドレーン端との間をスイッチングする第４
スイッチング素子と，前記Ｐチャネル型ＭＯＳトランジ
スタのゲート電極と前記第４スイッチング素子の接点に
第１電極が連結される第２キャパシタと，前記第２キャ
パシタの第２電極と前記Ｐチャネル型ＭＯＳトランジス
タのソース端との間をスイッチングする第５スイッチン
グ素子と，前記Ｎチャネル型ＭＯＳトランジスタのソー
ス端と接地端との間に連結される第３キャパシタと，前
記Ｐチャネル型ＭＯＳトランジスタのソース端と定電圧
端との間に連結される第４キャパシタと，前記第２キャ
パシタの第２電極に対する入力電圧をスイッチングする
第６スイッチング素子と，前記Ｎチャネル型ＭＯＳトラ
ンジスタのソース端と出力端との間をスイッチングする
第７スイッチング素子と，前記Ｐチャネル型ＭＯＳトラ
ンジスタとソース端と前記出力端との間をスイッチング
する第８スイッチング素子と，を備えたことを特徴とす
る，スレショルド電圧補償回路。 - 【請求項１１】 スレショルド電圧を有するトランジス
タと，前記トランジスタのゲート電極と第１入力電圧端
との間をスイッチングする第１スイッチング素子と，前
記トランジスタのゲート電極と前記第１スイッチング素
子の接点に第１電極が連結され，前記トランジスタのス
レショルド電圧を認識して貯蔵する第１キャパシタと，
前記第１キャパシタの第２電極と前記トランジスタのソ
ース端との間をスイッチングする第２スイッチング素子
と，前記第１キャパシタの第２電極と第２入力電圧端と
の間をスイッチングする第３スイッチング素子と，を備
えたことを特徴とする，スレショルド電圧補償回路。 - 【請求項１２】 前記トランジスタは，Ｎチャネル型Ｍ
ＯＳトランジスタであることを特徴とする，請求項１１
に記載のスレショルド電圧補償回路。 - 【請求項１３】 前記トランジスタは，Ｐチャネル型Ｍ
ＯＳトランジスタであることを特徴とする，請求項１１
に記載のスレショルド電圧補償回路。
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|---|---|---|---|
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| KR1998P1242 | 1998-01-16 |
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| Publication Number | Publication Date |
|---|---|
| JPH11259155A true JPH11259155A (ja) | 1999-09-24 |
| JP4430751B2 JP4430751B2 (ja) | 2010-03-10 |
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ID=19531659
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|---|---|---|---|
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|---|---|
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| KR (1) | KR100278608B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146916A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | カレントミラー回路及びこれを利用した駆動回路と駆動方法 |
| JP2015130222A (ja) * | 2014-01-07 | 2015-07-16 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | メモリセルのセンス増幅器 |
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| TWI253614B (en) * | 2003-06-20 | 2006-04-21 | Sanyo Electric Co | Display device |
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1998
- 1998-01-16 KR KR1019980001242A patent/KR100278608B1/ko not_active Expired - Fee Related
-
1999
- 1999-01-15 US US09/231,670 patent/US6130568A/en not_active Expired - Lifetime
- 1999-01-18 JP JP00980599A patent/JP4430751B2/ja not_active Expired - Lifetime
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| KR100278608B1 (ko) | 2001-02-01 |
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