JPS6233677B2

JPS6233677B2 -

Info

Publication number: JPS6233677B2
Application number: JP56127119A
Authority: JP
Inventors: Tadahiro Oomi; Akimasa Tanaka
Original assignee: Individual
Current assignee: Individual
Priority date: 1981-08-12
Filing date: 1981-08-12
Publication date: 1987-07-22
Also published as: JPS5829200A

Description

【発明の詳細な説明】本発明は、高速で動作しかつ駆動能力の大きい
走査回路に関する。

走査回路又はそのためのシフトレジスタ（以下
シフトレジスタ）は、集積回路の中で非常に多方
面にわたつて使用されており、極めて重要なもの
である。高速動作が行なえるものとして、N.コ
イケ著“MOS アリアセンサー：パート１
デザインコンシダレーシヨンアンドパフオ
ーマンスオブアンｎ―ｐ―ｎストラクチ
ヤーズ 484×384 エレメンツカラー MOS
イメージヤー”，アイトリプルイートランザ
クシヨンオンエレクトロンデバイス ED
―27巻８号 1676頁〜1681頁 1980年８月（N.
Koike et al.“MOS Area Sensor：Part1
Design Consideration and Performance of an
ｎ―ｐ―ｎ Structures 484×384 Elements
Color MOS Imager”，IEEE Trans.Electron
Devices，Vol.ED―27，No.8，pp.1676〜1681，
Aug.1980に提案されたシフトレジスタがある。

第１図にその回路構成とタイムチヤートを示
す。このシフトレジスタは、φ_１，φ_２という２
相クロツクとTr₁〜Tr₈の８個の絶縁ゲートトラ
ンジスタ（MOSトランジスタ）により１ビツト
が構成されている。またブートストラツプキヤパ
シタＣ_Bを入れることにより、閾値電圧の降下分
を補償している。Ｃ_Nは浮遊容量である。入力パ
ルスＰ_Sとクロツクパルスφ_１が同時に入るとR₁
の電位が高いレベルに維持され、R₂の電位は低
いレベルに保たれる。このとき容量Ｃ_B1は、充電
されることになる。次に、クロツクパルスφ_２が
入ると、Tr₃を通つてR₂が高いレベルに移行す
る。このときTr₄はOFF状態である。R₂はレベル
が上がつた量に応じてＣ_B1の電位が押し上げら
れ、Tr₃のゲート電位が上がることになり、R₂の
電位のTr₃の閾値電圧による降下分を補償するこ
とができる。同様な動作によりTr₇を通つてクロ
ツクパルスφ_１がO₁にPo₁パルスとして出力され
る。またＣ_B1，Ｃ_B2に蓄えられた電荷は、フイー
ドバツク線によりTr₂，Tr₆をON状態にすること
によつて夫々放電される。この様に入力パルスＰ
_Sに対して１ビツト遅れたパルスPo₁を取り出すこ
とができる。このシフトレジスタは高速で動作し
かつ直列につながれたMOSトランジスタが同時
に導通することがないため、消費電力が極めて小
さいという長所を有している。さらにシフトして
行くパルス間に重なりがないという特徴をもつて
いる。

第１図の回路構成は、上記の特徴を持つていて
優れた特性を示すが、回路内に１ビツト後の回路
からのフイードバツク線を有していることから、
浮遊容量Ｃ_Nが大きくなり易いこと、最終段の処
理が難しいことなどの欠点を併せもつている。こ
うした欠点を克服するものとして、第２図の回路
構成のシフトレジスタが提案されている（特開昭
52−95961号「固体走査回路」）。このシフトレジ
スタは、クロツクパルスφ_１，φ_２、電源Ｖ_DDに
より動作することは第１図の場合と同様である。
１ビツト10個のMOSトランジスタ（Tr₉，……，
Tr₁₈）で構成され、ブートストラツプキヤパシタ
Ｃ_B5，Ｃ_B6が設けられている。Tr₁₁，Tr₁₆のゲー
トは電源Ｖ_DDに接続されているから、常時ON状
態にある。即ち、Tr₁₀，Tr₁₁及びTr₁₅，Tr₁₆等の
ペアはＥ／Ｄ構成のインバータになつている。
Tr₁₃，Tr₁₈はON状態にあるとき、O₁，O₂の電位
は低いレベルになつている。MOSトランジスタ
の閾値を簡単のためすべてＶ_thとする。クロツク
φ_２とスタートパルスＰ_Sが同時に入ると、Tr₁₉
がON状態になることによつて、Ｐ_Sのパルス電圧
がＶ_DDであればD₁は（Ｖ_DD−Ｖ_th）になり、
Tr₁₀，Tr₁₂はON状態、Tr₁₃はOFF状態になり、
ブートストラツプキヤパシタＣ_B5は、（Ｖ_DD−Ｖ_t
_ｈ）に充電される。この状態で、クロツクφ_１が
入ると、ブートストラツプキヤパシタＣ_B5の働き
で、O₁にはクロツクパルスφ_１がそのまま現れ
る。つまりφ_１，φ_２のパルス電圧がＶ_DDであれ
ば，O₁にはＶ_DDのパルス電圧を持つたパルスが
現れる。同様な動作の繰り返しで、パルスがシフ
トして行くのである。その動作波形を第２図ｂに
示す。第２図のシフトレジスタは、D₁が充電状
態すなわちD₁を高いレベルにするとき、Tr₁₀，
Tr₁₁が両方導通するため電源から電流が流れる。
そのため、第１図の回路構成にくらべて消費電力
はやや大きくなる。しかし、第１図のものと同
様、(1)段数が増しても消費電力が増加しない、(2)
シフトするパルスに重なりを持たないようにでき
る、(3)高速動作が行なえる、等の特徴を有してい
る。

しかし、いずれも出力パルスがクロツクパルス
そのものであることから、外部に負荷を多数接続
した場合には、クロツクパルス自体の駆動能力を
大きくしなければならなくなる。さらに、クロツ
クパルスを外部に供給するMOSトランジスタ、
第１図であれば、Tr₃，Tr₇、第２図であれば
Tr₁₂，Tr₁₇の駆動能力を大きくしなければなら
ず、大きな面積のMOSトランジスタにしなけれ
ばならないという欠点を有する。

本発明の目的は、叙上の欠点を除去し、長所は
そのまま生かして、外部に供給するパルスを電源
から供給すべくなしたシフトレジスタを提供する
ことである。

以下図面を参照しながら本発明の実施例を説明
する。

第３図ａに本発明の１実施例のシフトレジスタ
の回路構成を示す。

このシフトレジスタは、Tr₁〜Tr₈，Tr₁₀₁，
Tr₁₀₂の10個のMOSトランジスタとブートストラ
ツプキヤパシタＣ_B1，Ｃ_B2により１ビツトが構成
されている。R₁〜R₇は各点での電位を表し、Ｓ
はスタートパルスの入力端子、Ｏはこのシフトレ
ジスタの１段の出力端子を表している。

このシフトレジスタの動作を第３図ａ及びｂを
参照しながら簡単に述べる。

第３図ｂは、このシフトレジスタの動作波形を
模式的に示している。はじめスタートパルスＰ_S
が低いレベルにあるときは、各部の電位R₁〜R₇
は低いレベルにある。スタートパルスφ_Sがクロ
ツクパルスφ_１と同時に高いレベルになると、Ｃ
_B1は電源電圧Ｖ_DDによつて充電されR₁は高いレベ
ルになる。ここで簡単の為、クロツクパルスφ
_１，φ_２及びスタートパルスＰ_Sのパルス電圧を
Ｖ_DD、全てのMOSトランジスタの閾値をＶ_thとす
る。この時Tr₂はR₅が低いレベルにあるのでOFF
状態、Tr₄はφ_１によつてON状態となつてい
る。従つてR₁の電位は（Ｖ_DD−Ｖ_th）でR₂は低い
レベルに保たれる。クロツクパルスφ_１とスター
トパルスＰ_Sが低いレベルになつた後、クロツク
パルスφ_２が高いレベルになるとR₂はTr₃を通つ
て高いレベルになる。この時Tr₄はOFF状態にな
つている。R₂の電位が上がつた量に応じてブー
トストラツプキヤパシタＣ_B1の働きによつてR₁の
電位もさらに持ち上がり、R₂の電位のTr₃の閾値
電圧による降下分を補償することができる。従つ
てR₂は高いレベルになる。

R₇が低いレベルにあるのでTr₆はOFF状態にな
つているので、R₂が高いレベルになるとTr₅を通
つてR₃は（Ｖ_DD−Ｖ_th）になる。この時Tr₈はφ
_２によつてON状態にあり、R₄は低いレベルにな
つている。φ_２が低いレベルになり、再びφ_１が
高いレベルになると、R₄はTr₇を通つて高いレベ
ルになる。この時Tr₈はOFF状態になつている。
ブートストラツプキヤパシタＣ_B2の働きによつて
R₄の電位のTr₇の閾値電圧による降下分が補償さ
れるのは前と同様である。この時Tr₄がON状態
になることによつてR₂の電位は再び低いレベル
になり、後述するようにR₅の電位も高いレベル
になるのでR₁の電位も低いレベルになる。

R₄がφ_１と同時に高いレベルになるときの動
作はスタートパルスφ_Sがφ_１と同時に高いレベ
ルになるときのシフトレジスタの動作と同じであ
る。従つてR₅はR₄と同時に高いレベルになり、
R₇はR₄から半ビツト遅れて高いレベルになる。
こ時Tr₆はON状態となり、R₃の電位は低いレベ
ルになる。

R₄が高いレベルになると、Tr₁₀₂は他のエンハ
ンスメントモードMOSトランジスタとは導電型
の異なるデイプレシヨンモードMOSトランジス
タとすると、Tr₁₀₁がON状態になりTr₁₀₂はOFF
状態となり、O₁の電位は（Ｖ_DD−Ｖ_th）となる。

φ_１が低いレベルになつた後、φ_２が高いレベ
ルになると、Tr₈がON状態となつてR₄は低いレ
ベルになる。

R₄は低いレベルになると先程とは逆にTr₁₀₁が
OFF状態となり、Tr₁₀₂がON状態となることで
O₁の電位は再び低いレベルになる。この様に入
力パルスＰ_Sに対して１ビツト遅れたパルスPo₁を
出力する。

Tr₁₀₂は、外部回路の側に一度高いレベルにな
つた状態を低いレベルに戻す機能が含まれていれ
ば、必ずしも必要はない。Tr₁₀₂は、第３図では
MOSトランジスタとして表示したが、接合型電
界効果トランジスタあるいは静電誘導トランジス
タでもよい。このシフトレジスタでは、高速、低
消費電力、シフトしていくパルスに重なりがな
い。さらに、電源から出力パルスを得るので大き
な駆動能力をもつ。

Tr₁₀₁，Tr₁₀₂に相当するトランジスタをR₂に接
続すれば、1/2ビツト遅れのシフトレジスタにな
る。出力パルスは、クロツクの半周期ずつ遅れる
わけであるが、外部回路に対しては、これで何等
さしつかえない。

第４図にその回路構成を示す。第４図に示した
シフトレジスタでは、低消費電力で、高速かつ高
集積度のものが得られ、大きな駆動能力をもたせ
ることができる。１ビツトはTr₁〜Tr₄，Tr₁₁₁，
Tr₁₁₂の６個のトランジスタで構成される。第３
図のTr₁₀₁、第４図のTr₁₁₁は、パルスをシフトさ
せる部分とは全く関係なく、別に設計することが
できる。

即ち、大きな駆動能力を持たせたい場合には、
外部回路にパルスを供給するトランジスタ
Tr₁₀₁，Tr₁₁₁を変換コンダクタンスの大きい、即
ち面積の大きいトランジスタにすればよい。パル
スのシフトを行なうトランジスタTr₁〜Tr₄と外
部回路を駆動するトランジスタTr₁₀₁，Tr₁₁₁は、
殆んど独立に設計することができる。即ち、
Tr₁₀₁，Tr₁₁₁は外部回路の駆動能力に合せて設計
すればよいし、Tr₁〜Tr₄はパルスシフトを最も
所望の状態で行なえるようにすればよい。
Tr₁₀₂，Tr₁₁₂は、他のエンハンスメントモード
MOSトランジスタとは、導電型の異なるデイプ
レシヨンモードMOSトランジスタである。第４
図ａのシフトレジスタの動作波形を第４図ｂに示
す。

第３図、第４図のようなフイードバツク線を持
たず、より高速な動作が行なえる本発明の実施例
の１つであるシフトレジスタを第５図に示す。第
２図の回路構成に、あらたにTr₁₂₁，Tr₁₂₂，
Tr₁₂₃，Tr₁₂₄が接続されている。Tr₁₂₂のゲート
はクロツクφ_２に接続され、クロツクパルスφ_２
がはいるたびにON状態になつて、O₁を接地す
る。Tr₁₂₁のゲートは、S₁に接続されている。
Tr₁₂₁の一端は電源に接続され、他端はTr₁₂₂の一
端と接続されて、この点が出力端子となり、外部
回路駆動用の出力線に接続され、Tr₁₂₂の他の一
端は接地されている。動作波形を第５図ｂに示
す。クロツクφ_１，φ_２毎にパルスはシフトす
る。第５図の回路では、全部のトランジスタは、
同一導電型のエンハンスメントMOSトランジス
タである。スタートパルスＰ_Sがクロツクパルス
φ_２と同時に入るとTr₉がON状態になることに
より、スタートパルスＰ_Sにより、ブートストラ
ツプキヤパシタＣ_Bは高レベルに充電され、D₁は
高いレベルになり、それまでOFF状態にあつた
Tr₁₀，Tr₁₂はON状態になり、Tr₁₃はOFF状態に
なる。簡単の為に全部のトランジスタの閾値電圧
をＶ_thとする。スタートパルスＰ_Sが電源と同じ
パルス電圧Ｖ_DDだとすると、Ｃ_Bは（Ｖ_DD−Ｖ_t
_ｈ）に電圧に充電され、D₁も同じ電圧となる。
D₁が高いレベルにあるとき、クロツクφ_１が入
ると、Ｃ_Bの働きでD₁の電圧はさらに高くなり、
パルスシフト端子にはクロツクパルス電圧（例え
ばＶ_DD）がそのまま現れる。出力端子O₁は、ク
ロツクφ_２が入るたびに、Tr₁₂₂がON状態になつ
て接地されており低いレベルになつている。S₁が
高いレベルになるとTr₁₂₁はON状態になり、出力
端子O₁が高いレベルになる。S₁が高いレベルに
あるとき、Tr₁₄は同時にON状態にあるから、D₂
は高いレベルになる。このとき、D₂の電位はD₁
と同じく（Ｖ_DD−Ｖ_th）になつている。Tr₁₄〜
Tr₁₈，Tr₁₂₃，Tr₁₂₄で構成される次段では、クロ
ツクパルスφ_１，φ_２の役割が、前段とは逆にな
つている。O₁，O₂に現われる出力パルス電圧は
（Ｖ_DD―Ｖ_th）である。出力端子に接続される負
荷が容量だけであり、その中に放電のための機能
が含まれていなければ、出力端子O₁，O₂の電圧
波形は結果的に第６図のようになる。S₁が高いレ
ベルになつて、Tr₁₂₁がON状態になり、出力端子
O₁の電圧が（Ｖ_DD−Ｖ_th）に充電されると、たと
えS₁が低いレベルに戻つても、出力端子O₁の電
圧は（Ｖ_DD−Ｖ_th）に保たれており、クロツクφ
_２が入つてTr₁₂₂がON状態になるまでそのまま保
たれることになる。結果的にシフトする出力パル
スPo₁，Po₂に重なりが生ずる。こうしたパルスの
重なりが不都合な場合には、第３図、第４図のよ
うに導電型の違うデイプレシヨンモードトランジ
スタを使うことになる。その例を１ビツト分だけ
第７図に示す。Tr₁₃₁，Tr₁₃₂がそれである。S₁が
Tr₁₃₁，Tr₁₃₂のゲートに接続されている。Tr₁₃₁
の一端は電源Ｖ_DDに接続されており、他の一端は
Tr₁₃₂の一端と接続され、この点が出力端子とな
る。Tr₁₃₂は、他のトランジスタとは導電型の異
なるデイプレシヨンモードMOSトランジスタで
ある。この例ではMOSトランジスタで説明して
あるが、接合型電界効果トランジスタあるいは静
電誘導トランジスタでもよい。この回路では、出
力端子に接続される負荷が容量であつても、第５
図ｂのように、重なりのないパルスシフトが行な
える。

第３図、第４図、第７図のように容易負荷のた
めに、他のトランジスタと異なるトランジスタを
導入することが、回路製造プロセス上工程数を増
して不都合な場合には、同一の導電型のデイプレ
シヨンモードMOSトランジスタを第８図のTr₁₃₃
のように導入すればよい。Tr₁₃₃はデイプレシヨ
ンモードMOSトランジスタである。ゲートは接
地されている。Tr₁₃₁がOFF状態にあるときは、
出力端子O₁はTr₁₃₃により接地されている。S₁が
高いレベルになるとTr₁₃₁は導通し、出力端子O₁
にほぼ（Ｖ_DD−Ｖ_th）の電圧が現れる。この時、
Tr₁₃₃の抵抗がTr₁₃₁にくらべて充分大きくなるよ
うに面積に差をつける。即ち、Tr₁₃₁は、Tr₁₃₃に
くらべれば充分に大きな（例えば少なくとも10倍
以上）トランジスタにしておき、ON状態にある
Tr₁₃₁の抵抗はTr₁₃₃にくらべて少なくとも1/10以
下になるように設計する。第８図の回路構成で
は、第５図ｂに示すようにパルスシフトに重なり
のないシフトレジスタが、外部回路が容量負荷で
あつても得られることになる。イメードセンサの
ように、多数の画素を同時に駆動することを考え
ると、Tr₁₃₁は大きな駆動能力が必要となる。
Tr₁₃₁は、他のトランジスタより大きく設計され
る。

次に、ブートストラツプキヤパシタＣ_Bの条件
についてMOSトランジスタを用いてシフトレジ
スタを構成した時を例として述べる。第３図、第
４図、第５図、第７図、第８図の実施例でブート
ストラツプキヤパシタＣ_Bの役割に関係した部分
を抜粋すると、基本的には第９図のように書くこ
とができる。MOSトランジスタQ₁，Q₂，Q₃とキ
ヤパシタＣ_N，Ｃ_Bより構成されている。キヤパシ
タＣ_Nは、ラインの浮遊容量等、点A₁が接地点や
電源ライン等に対して持つすべての容量の和であ
る。Ｃ_Bは、トランジスタQ₂のゲートとソースも
しくはドレインに当る主電極の一端（A₂）との間
に設けられたキヤパシタである。Ｃ_Bは、拡散や
イオン注入で構成される主電極領域となる拡散領
域を大きくして、薄いSiO₂やSi₃N₄等の絶縁膜を
介してゲート電極を対向させて形成してもよい
し、別途拡散領域、絶縁膜、低抵抗ポリシリコン
の３層構造を形成して作成してもよい。

クロツクパルス電圧は電源Ｖ_DDに等しいものと
する。パルスＰとクロツクφ_２が同時に入ると、
MOSトランジスタQ₁が導通することによつて点
A₁は（Ｖ_DD−Ｖ_th）に充電される。Ｖ_thはMOSト
ラントジスタの閾値電圧である。このとき点A₂
は低いレベルになつている。従つて、この状態で
キヤパシタＣ_N，Ｃ_Bは（Ｖ_DD−Ｖ_th）に充電され
る。Ｃ_N，Ｃ_Bに蓄積される電荷は、それぞれＣ_N
（Ｖ_DD−Ｖ_th），Ｃ_B（Ｖ_DD−Ｖ_th）である。Q₁，
Q₂，Q₃がｎチヤンネルMOSトランジスタであれ
ば、Ｖ_DD，Ｖ_thは正である。従つて、A₁点側に正
電荷が蓄積される。この状態でQ₂はON状態、Q₃
はOFF状態である。この状態で、クロツクパル
スφ_１が入る。パルス電圧はＶ_DDとする。この
時、点A₂の電圧がＶ_DDになるようでないとパル
スはシフトするにつれて減少してしまい、正規の
動作が実現されない。点A₂の電圧をＶ_A2とす
る。この状態で、点A₁の電圧をＶ_A1，Ｃ_BからＣ
_Nに移る電荷をΔＱとすると、Ｖ_DD−Ｖ_th＋ΔＱ／Ｃ_Ｎ＝Ｖ_A1 ……(1) Ｖ_DD−Ｖ_th−ΔＱ／Ｃ_Ｂ＝Ｖ_A1−Ｖ_A2 ……(2) となる。シフトレジスタが正常に動作するために
は、Ｖ_A2＝Ｖ_DDでなければならないから、式(1)，
(2)より ΔＱ＝Ｃ_ＮＣ_Ｂ／Ｃ_Ｎ＋Ｃ_ＢＶ_DD ……(3) Ｖ_A1＝Ｖ_DD−Ｖ_th＋Ｃ_Ｂ／Ｃ_Ｎ＋Ｃ_ＢＶ_DD ……(4) となる。式(4)右辺第３項が、クロツクφ_１が入る
ことによる点A₁の電圧の上昇分である。ところ
で、Q₂のゲート電圧がＶ_A1である時、点A₂に電
圧Ｖ_DDが現れるためには、Ｖ_A1−Ｖ_DDＶ_th ……(5) でなければならない、従つてＣ_Ｎ／Ｃ_ＢＶ_ＤＤ／２Ｖ_ｔｈ−１ ……(6) となる。従つて本発明のシフトレジスタに使われ
るMOSトランジスタの閾値電圧は、Ｖ_th＜Ｖ_ＤＤ／２ ……(7) でなければならない。即ち、電源電圧の半分より
Ｖ_thは小さくなければならない。式(6)はまた、と現すことができる・例えば、Ｖ_DD＝10V，Ｖ_th
＝1Vとすると、Ｃ_B／Ｃ_N0.25となる。Ｃ_BはＣ
_Nの1/4程度まで小さくすることができる。当然、
実際の集積回路の中では、MOSトランジスタの
閾値電圧Ｖ_thが完全に一定に保たれることはな
く、ある程度のばらつきを持つことになるから、
Ｃ_Bは式(8)の右辺で与えられる臨界値より大きく
しなければならない。Ｃ_Bを臨界値より大きくす
ればする程、たとえMOSトランジスタの閾値電
圧のばらつきが大きくても、シフトレジスタの動
作は安定に行なえる。Ｃ_Bを大きくすると、ブー
トストラツプキヤパシタを形成するために、広い
面積が必要となり、シフトレジスタ１段当りの面
積を小さくできないという欠点を生じる。本発明
のシフトレジスタのように、クロツクパルス周期
の半分を１ビツト遅れとして使う場合でも、１段
当り少なくとも５個のトランジスタが必要となる
ような回路ではキヤパシタＣ_Bに要する面積は小
さい程望ましい。特に、イメージセンサの周辺回
路にシフトレジスタを用いる場合には、たとえば
512×768画素というように極めて多段のシフトレ
ジスタが必要となる。１段当りの面積は少ない程
望ましい。式(6)あるいは式(8)から明らかなよう
に、Ｃ_BＣ_N／（Ｖ_ＤＤ／２Ｖ_ｔｈ−１）であるから、
Ｖ_DD／Ｖ_thが大きい程、またＣ_Nが小さい程Ｃ_Bは小さく
できる。第３図、第４図のものにくらべて、第５
図、第７図、第８図のものの方がフイードバツク
ラインがない分だけＣ_Nは小さくできる。即ち、
Ｃ_Bを小さくすることができる。

式(4)や式(8)から明らかなようにＣ_B／Ｃ_Nはある
値より大きくなければならない。これが大きい
程、トランジスタQ₂のゲート電圧が高くなり、
余裕のある動作が実現される。しかし、Ｃ_Bがあ
まり大きくなると、Q₁が導通している間に（Ｃ_B
＋Ｃ_N）が（Ｖ_DD―Ｖ_th）近くまで充電されず、
低い電圧までしか充電されないから次にクロツク
φ_１が入つたときのブートストラツプキヤパシタ
の効果で、たとえＣ_Ｂ／Ｃ_Ｂ＋Ｃ_ＮＶ_DDだけ電圧が高く
なつても動作に余裕がなくなつてしまう。

これまでに述べてきたシフトレジスタのＣ_B，
Ｃ_Nの充電過程について述べる。Ｃ_B，Ｃ_Nの充電
過程を説明するための回路は第１０図ａのように
書ける。MOSトランジスタＱとキヤパシタＣ
（Ｃ＝Ｃ_B＋Ｃ_N）が直列につながれている回路で
ある。簡単のために、Ｖ_g，Ｖ_dが第１０図ｂに示
すように単位関数状に加わつたものと考える。

MOS FETの電流電圧特性は、通常Ｉ_d＝β｛（Ｖ_g−Ｖ_th）Ｖ_d−Ｖ_ｄ ^２／２｝ ……(9) Ｖ_d＜Ｖ_g−Ｖ_th ……(10) Ｉ_d＝β／２（Ｖ_g−Ｖ_th）^２Ｖ_dＶ_g−Ｖ_th ただし、 β＝με_ｐｘＷ／ｔ_ｐｘＬ ……(11) で与えられる。ただし、Ｉ_d：ドレイン電流、Ｖ
_d：ドレイン電圧、Ｖ_g：ゲート電圧、ｔ_px：ゲー
ト絶縁膜厚、ε_px：ゲート絶縁膜誘電率、μ：キ
ヤリアの移動度、Ｌ：チヤンネル長、Ｗ：チヤン
ネル幅である。Ｖ_g，Ｖ_dがともに第１０図ｂに示
すように単位関数状にｔ＝Ｏの瞬間に電圧がＶ_DD
まで増加するものとする。MOSトランジスタＱ
に加わる電圧V₂、キヤパシタＣに加わる電圧V₁
（ただし、Ｖ_DD＝V₁＋V₂）とすると、MOSトラン
ジスタのゲートソース間電圧もV₂に等しいこと
になる。従つて第１０図ａの回路のMOSトラン
ジスタＱを流れる電流は式(10)で与えられることに
なる。第１０図ａの回路を流れる電流をｉ、キヤ
パシタＣに蓄積される電荷をＱとする。ただし、
Ｑ（Ｏ）＝Ｏである。

ｉ＝β／２（V₂−Ｖ_th）^２ ……(12) −ＣｄＶ_２／ｄ＋＝ｉ ……(13) 式（12），（13）よりｄＶ_２／（Ｖ_２−Ｖ_ｔｈ）^２＝−β／２Ｃ ……(14) 式（14）をｔ＝Ｏからｔまで積分する。ただ
し、V₂（Ｏ）＝Ｖ_DDである。

従つてキヤパシタＣに加わる電圧V₁（ｔ）
は、 V₁（ｔ）＝Ｖ_DD−V₂ V₁（ｔ）＝（Ｖ_DD−Ｖ_th）・ｔ／ｔ＋ｔｏ ……(16) ただし、 to＝２Ｃ／β（Ｖ_ＤＤ−Ｖ_ｔｈ） ……(17) である。V₁（ｔ）が時間と共に増加して行く様
子を第１１図に示す。クロツクパルスの幅をＴと
したときに、クロツクパルスが入つてMOSトラ
ンジスタＱがON状態にあるうちに、たとえばV₁
が最終充電電圧（Ｖ_DD−Ｖ_th）の90％にまで充電
されるためには、Ｔ／ｔｏ＞10 ……(18) でなければならない。式（17），（18）よりＣ_BＴ／２０β（Ｖ_DD−Ｖ_th）−Ｃ_N ……(19 となる。クロツクパルス幅のＴが短くなるにつれ
て、Ｃ_Bは小さくしなければならない。式（19）
の右辺を簡単に検討しておく。

右辺＝Ｔ／２０ με_ｐｘＷ／ｔ_ｐｘＬ（Ｖ_DD−Ｖ_th）−Ｃ_N……(2 0) ここでＣ_g＝ε_ｐｘＬＷ／ｔ_ｐｘをゲート容量とし、
Ｃ_N＝ nC_gとすると、右辺＝Ｃ_N｛Ｔ／２０_ｏ・μ／Ｌ^２（Ｖ_DD−Ｖ_th）−
１｝……(2 1) ただし、ｎは２とか３とかの数係数である。Ｔが
短くなつたときにはチヤンネル長Ｌを短くしなけ
ればならないことを式（21）は示している。

式(8)と式（19）がブートストラツプキヤパシタ
Ｃ_Bの値の範囲を与えている。Ｃ_Bはこの両不等式
を満足する値でなければならない。

Ｃ_Bが小さすぎると、ブートストラツプキヤパ
シタの働きが充分でなくて動作が安定せず、Ｃ_B
が大きすぎると（Ｃ_B＋Ｃ_N）の充電に時間がかか
りすぎて十分な動作が得られない様子を以下に示
す。この検討は、出力トランジスタをつけない第
５図及び第７図のシフトレジスタ（走査回路）に
ついてなされている。

検討した第５図及び第７図の走査回路構成の中
で変化させたのは、ブートストラツプキヤパシタ
Ｃ_Bだけであり、他の全ての回路要素は同一条件
で行なつた。第１２図、第１３図、第１４図にＣ
_Bを変化させたときの出力波形を示す。第１２図
はＣ_N／Ｃ_B＝0.5の場合である。第１２図に示さ
れた波形は、上からclockφ_１、φ_２波形、start
pulse波形、Ｐ_D1波形、Ｐ_D2波形、P₂波形、Ｐ_D3
波形、P₃波形でstart pulse波形から順次シフト
していく様子を示している。最後の４つの波形は
上の波形clockφ_１，φ_２波形、Ｐ_D2波形、P₂波
形を拡大したものである。この波形から、上に述
べたきた様にＣ_Bが多き過ぎると（Ｃ_B＋Ｃ_N）の
充電に時間がかかりすぎて十分な動作が得られ
ず、出力波形がclock波形に比べて鈍つた形にな
つている。第１３図はＣ_N／Ｃ_B＝4.0の場合であ
る。第１３図に示された波形は、上からclockφ
_２波形、start pulse波形、Ｐ_D1波形、P₁波形、
Ｐ_D2波形、P₂波形、Ｐ_D3波形、P₃波形で順次シフ
トしていく様子を示している。これらの波形から
も、既に述べた様にＣ_Bが小さすぎて、ブートス
トラツプキヤパシタの働きが充分でなく、出力波
形はclock pulse波形に比べて鈍つた形になつて
いる。この実験を通して明らかになつたことは、
ブートストラツプキヤパシタＣ_Bが大きくても小
さくてもシフトレジスタは正常な動作をしなく
て、正常な動作をするためのブートストラツプキ
ヤパシタンスＣ_Bはある限られた範囲内にあるこ
とである。実験結果から得られるブートストラツ
プキヤパシタＣ_B値の範囲は、0.7Ｃ_Ｎ／Ｃ_Ｂ3.0か
ら決められる。より望ましくは0.8Ｃ_Ｎ／Ｃ_Ｂ2.0である。

例えば寄生容量Ｃ_N＝0.12pFとするなら、
0.6PFＣ_B1.5pFと決まる。第１３図はＣ_Ｎ／Ｃ_Ｂ＝ 2.0の場合の出力波形である。この出力波形は、
クロツクパルスφ_１あるいはφ_２波形とほとんど
同じで、シフトレジスタが正常に動作しているこ
とを示している。

本発明のシフトレジスタは、消費電力が小さく
かつ高速の動作が行なえ、外部回路の駆動能力が
大きく、さらにシフトするパルスが重ならないよ
うにできるという特徴を有している。半導体集積
回路のイメージセンサの走査回路に用いた時に
は、このシフトするパルスが重ならないという特
徴は極めて有効である。即ち順次出力電圧を読み
出して行く各ラインの画素の出力が、まじり合う
ことなく完全に分離できることになる。さらに、
１本のラインを読み終つた後、次のラインの画素
を読み出す前に画素の出力ラインの電圧を放電し
て完全に０に戻しておくことができる。

極めて多くの用途に使えて、工業的価値が高
い。

【図面の簡単な説明】

第１図及び第２図はシフトレジスタでａは回路
構成、ｂは動作波形、第３図乃至第５図は本発明
のシフトレジスタでａは回路構成、ｂは動作波
形、第６図は出力線が容量負荷の場合の動作波
形、第７図及び第８図は本発明のシフトレジス
タ、第９図はブートストラツプキヤパシタの役割
を説明する回路、第１０図はＣ_B・Ｃ_Nの充電過程
を説明する回路、第１１図はV₁の時間変化の様
子、第１２図はＣ_N／Ｃ_B＝0.5の出力波形、第１
３図はＣ_N／Ｃ_B＝4.0のときの出力波形、第１４
図はＣ_N／Ｃ_B＝2.0の出力波形である。

Claims

【特許請求の範囲】１走査回路において、各段毎に走査パルスを発
生する回路の前記走査パルスを、前記走査パルス
を発生する回路とは別に各段毎に設けられかつ主
電極の一端が電源に接続された絶縁ゲートトラン
ジスタのゲートに導き、前記絶縁ゲートトランジ
スタの他方の主電極を前記走査回路の出力端子と
なしたことを特徴とする走査回路。２前記出力端子と接地点の間に、絶縁ゲートト
ランジスタを接続したことを特徴とする前記特許
請求の範囲第１項記載の走査回路。