JPH11259272A - ３入力加算器を備えた多重データ経路プロセッサ - Google Patents

３入力加算器を備えた多重データ経路プロセッサ

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JPH11259272A
JPH11259272A JP10333783A JP33378398A JPH11259272A JP H11259272 A JPH11259272 A JP H11259272A JP 10333783 A JP10333783 A JP 10333783A JP 33378398 A JP33378398 A JP 33378398A JP H11259272 A JPH11259272 A JP H11259272A
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adder
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input
inputs
processor
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Mazhar M Alidina
エム． アリディナ マッハー
Sivanand Simanapalli
シマナパリ シヴァナンド
Larry R Tat
アール． テイト ラリー
Mark Ernest Thierbach
アーネスト ヅエルバッハ マーク
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Nokia of America Corp
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Lucent Technologies Inc
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Abstract

(57)【要約】 【課題】 本発明は、多重データ経路プロセッサに関す
る。 【解決手段】 少なくとも二つの乗算／累算データ経路
（２４、２６；２８、３０）を備えたプロセッサが開示
されている。各乗算／累算データ経路には少なくとも一
つの乗算器（２４または２８）と少なくとも一つの加算
器（２６または３０）がある。乗算／累算データ経路の
少なくとも一つにおける加算器（３０）の一つは３入力
加算器である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して、多重デー
タ経路プロセッサに関し、特に３入力加算器を備えた多
重データ経路プロセッサに関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】多
重乗算／累算ディジタル信号プロセッサのような多重デ
ータ経路プロセッサは周知である。このようなディジタ
ル信号プロセッサは、例えば、通信とビデオ・アプリケ
ーションにおけるような数値演算を利用し、信号のディ
ジタル化表現を処理するアルゴリズムの実行に用いられ
る。多くの多重乗算／累算プロセッサは多数の２入力演
算論理装置を使用し積を累算する設計である。有限イン
パルス応答フィルタ・アルゴリズムにおけるような信号
のフィルタ処理時、２入力演算論理装置は、プログラマ
がハードウェアの制限に沿った計算を構造化することを
要求することによってプロセッサの性能を最大にする能
力に制限を加える。必要とされるものは有限インパルス
応答フィルタの個別出力サンプルを計算するような信号
処理に一層効率的な技法を提供する乗算／累算データ経
路である。
【０００３】
【課題を解決するための手段】本発明によれば、プロセ
ッサには少なくとも二つの乗算／累算データ経路が含ま
れる。各乗算／累算データ経路には少なくとも一つの乗
算器と少なくとも一つの加算器がある。乗算／累算デー
タ経路の少なくとも一つにおける加算器の少なくとも一
つは３入力加算器である。
【０００４】
【発明の実施の形態】図１は、集積回路の一部であるデ
ータ演算装置（ＤＡＵ）の一部の概略図である。前記集
積回路は、通信システムにおけるトランシーバの一部、
またはディジタル携帯電話のような通信システムの一部
である。ＤＡＵ２０はマイクロコントローラ、マイクロ
プロセッサまたはディジタル信号プロセッサのようなプ
ロセッサ２２の一部である。ＤＡＵ２０には複数の入力
から第一入力レジスタ３４への入力を選択するマルチプ
レクサ３２が含まれる。入力レジスタ３４はｘｈとｘｌ
として表される高部と低部に区分することができる。高
部と低部はそれぞれ通常ｎビットを含み、ここで、ｎは
任意の数である。好適な実施形態では、ｎは１６であ
る。第一入力レジスタ３４は高部と低部を有する２ｎビ
ット・レジスタである。ｎビット語は高部ｘｈと低部ｘ
ｌの各々に多重化することができる。２ｎビットという
表現は、ｎビットの語長の二倍＋適当な保護ビットにな
ることを意図したものである。ＤＡＵ２０には少なくと
も二つの乗算／累算データ経路が含まれる。乗算器２４
と加算器２６は第一乗算／累算データ経路を提供し、乗
算器２８と加算器３０は第二乗算／累算経データ経路を
提供する。マルチプレクサ３２は入力を加算器２６と３
０の出力からＸデータ・バスとも呼ばれる第一データ・
バス１６とフィードバック経路３６に結合することがで
きる。マルチプレクサ３８は複数の入力部からの入力を
ｙレジスタとも呼ばれる第二入力レジスタ４０への入力
として選択する。第二入力レジスタ４０はｙｈとｙｌで
表される高部と低部に区分することができる。高部と低
部は通常、それぞれｎビットを含む。同様に、第二入力
レジスタ４０は高部と低部を有する２ｎビット・レジス
タである。マルチプレクサ３８は加算器２６と３０の出
力からＹデータ・バスとも呼ばれる第二デ−タ・バス１
８とフィードバック経路３６に結合することができる。
【０００５】第二入力レジスタ４０のｙｈ部とｙｌ部か
らのビットはもとより、第一入力レジスタ３４のｘｈ部
とｘｌ部からのビットはクロスオーバ・マルチプレクサ
４２を介し独立に各乗算器２４と２８に利用される。ク
ロスオーバ・マルチプレクサ４２は各乗算器２４と２８
にそれぞれ二つの入力を供給する。入力４４と４６は乗
算器２４に供給され、入力４８と５０は乗算器２８に供
給される。ｎビット語はレジスタ３４と４０の各々の高
部１／２と低部１／２にそれぞれ多重化することができ
る。第一入力レジスタ３４または第二入力レジスタ４０
の何れかの高部１／２または低部１／２からの出力はク
ロスオーバ・マルチプレクサ４２によって乗算器２４と
２８への入力４４、４６、４８または５０の何れかを供
給することができる。各乗算器２４と２８は、これが受
け取る入力を乗算し、積出力を提供する。乗算器２４か
らの積出力は第一積レジスタ５２に格納され、マルチプ
レクサ５６と５８に入力として供給される。同様に、乗
算器２８からの積出力は第二積レジスタ５４に格納さ
れ、両マルチプレクサ５６と５８に入力として供給され
る。マルチプレクサ５６と５８は第二入力レジスタ４０
の内容を入力として利用することもできる。
【０００６】累算器ファイル６２は複数のレジスタ６４
を備える。累算器ファイル６２を備えるレジスタ６４
は、高部と低部によってアクセスがきる２ｎビット・レ
ジスタでもある。累算器ファイル６２の出力は、ライン
６６によって入力としてマルチプレクサ５６と加算器２
６に結合され、ライン６８によって入力としてマルチプ
レクサ５８と加算器３０に結合される。
【０００７】マルチプレクサ５６の出力は加算器２６へ
の入力を供給する。加算器２６からの合計出力は、飽和
ブロック７０を通過し、オーバフローの期間に極値に対
する出力を制限し、入力としてマルチプレクサ３２、３
８および６０に結合される。同様に、マルチプレクサ５
８の出力は加算器３０への入力を供給する。加算器３０
からの合計出力は飽和ブロック７２を通過し、オーバフ
ローの期間に極値に対する出力を制限し、入力としてマ
ルチプレクサ３２、３８および６０に結合される。マル
チプレクサ６０は累算器ファイル６２内のレジスタ６４
の何れにも加算器２６または３０の何れか一方出力を提
供することができる。
【０００８】様々なマルチプレクサに対する選択入力
は、図に示されていないプロセッサ構造の制御部におけ
る指令復号器によって設定され、出力としての適当な入
力の選択が行われる。
【０００９】好適な実施形態では、加算器３０は３入力
加算器であり、加算器２６は少なくとも二つの入力を有
する。加算器２６と３０はそれぞれ加算器入力の複合し
たものである合計出力を提供する。さらに、何れか一方
または両加算器は分割加算器であってもよい。分割加算
器は、二つの演算数の高次ビットと二つの演算数の低次
ビットを例えば複合することによって加算を二回または
減算を二回実行することができる。加算器２６はその特
徴が加算器として記述されてきたが、加算器２６は加算
と減算はもとより、論理演算を実行できる演算論理装置
にもなる。
【００１０】加算器２６はその入力のうちの一つを積レ
ジスタ５２、５４とマルチプレクサ５６を介し乗算器２
４または乗算器２８の何れか一方の出力から受け取るこ
とができる。同様に、加算器３０は、積レジスタ５２と
５４を介し乗算器２４と乗算器２８の出力から一つまた
は二つの入力を受け取ることができ、乗算器２４からの
出力の場合はマルチプレクサ５８を介し受け取ることが
できる。このようにして、第一データ経路における乗算
器２４の出力は第一データ経路の加算器２６または第二
データ経路の加算器３０の何れか一方あるいは両方への
入力として提供することができる。同様に、第二データ
経路の乗算器２８からの出力は第二データ経路の加算器
３０または第一データ経路の加算器２６の何れか一方、
あるいはその両方へ入力として提供することができる。
【００１１】加算器２６への二つの入力は、ライン６６
を介し累算器ファイル６２のレジスタ６４からの出力と
して提供することができる。加算器２６への入力の一つ
はレジスタ・ファイル６２の出力から直接提供すること
ができるが、他の入力はマルチプレクサ５６を介し提供
することができる。同じように、加算器３０への二つの
入力は、ライン６８を介し累算器ファイル６２のレジス
タ６４からの出力として提供することができる。加算器
３０への入力の一つは累算器ファイル６２のレジスタ６
４の出力に直接結合することができるが、加算器３０へ
の第二入力はライン６８を介しマルチプレクサ５８を通
じて結合される。
【００１２】データ経路に少なくとも一つの３入力加算
器を設けると、ユーザが有限インパルス応答フィルタの
二つのタップを算出したり、あるいは二つの独立したフ
ィルタの一つのタップを算出できるようになる。さら
に、二つの加算器の少なくとも一つを分割加算器として
設けると、さらに性能を上げることができる付加的なフ
レキシビリティが得られる。加算器の少なくとも一つが
分割加算器であれば、一回のクロック・サイクルで最大
三回の加算または減算操作を実行することができる。加
算器が両方とも分割加算器であれば、１クロック・サイ
クルで最大四回の加算または減算操作を行うことができ
る。
【図面の簡単な説明】
【図１】本発明のデータ演算装置の一部の概略図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シヴァナンド シマナパリ アメリカ合衆国 カリフォルニア，サンタ クララ，モンロー ストリート 2250 (72)発明者 ラリー アール． テイト アメリカ合衆国 60010 イリノイズ，サ ウス バーリントン，チッピング キャン プデン ドライヴ 12 (72)発明者 マーク アーネスト ヅエルバッハ アメリカ合衆国 18104 ペンシルヴァニ ア，アレンタウン，ウエア ミル ロード 2282

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 集積回路であって、 少なくとも二つの乗算／累算データ経路（２４、２６；
    ２８、３０）を有するプロセッサを備え、各乗算／累算
    データ経路が少なくとも一つの乗算器（２４または２
    ８）と少なくとも一つの加算器（２６または３０）とを
    有し、前記加算器（３０）の少なくとも一つが３入力加
    算器であることを特徴とする集積回路。
  2. 【請求項２】 請求項１に記載の集積回路であって、各
    データ経路において、前記乗算器（２４；２８）からの
    出力が入力として前記加算器へ結合することができるこ
    とを特徴とする集積回路。
  3. 【請求項３】 請求項１に記載の集積回路であって、さ
    らに、少なくとも二つのデータ経路の各々の少なくとも
    一つの加算器からの出力を受け取るためのレジスタ・フ
    ァイル（６２）を備えることを特徴とする集積回路。
  4. 【請求項４】 請求項１に記載の集積回路であって、前
    記加算器（２６または３０）の少なくとも一つが分割加
    算器であることを特徴とする集積回路。
  5. 【請求項５】 請求項１に記載の集積回路であって、各
    データ経路の加算器（２６；３０）が分割加算器である
    ことを特徴とする集積回路。
  6. 【請求項６】 プロセッサであって、 第一入力と第二入力を受け取ることができ、前記第一入
    力（４４）と第二入力（４６）との積である出力を提供
    することができる第一乗算器（２４）と、 少なくとも二つの入力を有し、前記少なくとも二つの入
    力のうちの第一入力が前記第一乗算器の出力に結合する
    ことができ、前記第一加算器入力を複合したものである
    第一合計出力を提供する第一加算器（２６）と、 第三入力（４８）と第四入力（５０）を受け取ることが
    でき、前記第三入力と第四入力との積である出力を提供
    することができる第二乗算器（２８）と、 三つの入力を受け取ることができ、前記第二加算器への
    第一入力が前記第二乗算器の出力に結合することがで
    き、前記第二加算器入力を複合したものである第二合計
    出力を提供する第二加算器（３０）とを備えることを特
    徴とするプロセッサ。
  7. 【請求項７】 請求項６に記載のプロセッサであって、 さらに、前記第一加算器（２６）からの前記第一合計出
    力と前記第二加算器（３０）からの前記第二合計出力を
    受け取るために結合することができるレジスタ・ファイ
    ル（６２）を備えることを特徴とするプロセッサ。
  8. 【請求項８】 請求項７に記載のプロセッサであって、
    前記第一加算器（２４）への入力（４４または４６）が
    前記レジスタ・ファイル（６２）からの出力を受け取る
    ために結合することができることを特徴とするプロセッ
    サ。
  9. 【請求項９】 請求項７に記載のプロセッサであって、
    前記第二加算器への第二入力が前記レジスタ・ファイル
    （６２）からの出力を受け取るために結合する（６６）
    ことができることを特徴とするプロセッサ。
  10. 【請求項１０】 請求項６に記載のプロセッサであっ
    て、前記第一乗算器からの出力が入力として前記第一加
    算器（２６）と前記第二加算器（３０）の両方へ結合す
    ることができることを特徴とするプロセッサ。
  11. 【請求項１１】 請求項６に記載のプロセッサであっ
    て、前記第二乗算器（２８）からの出力が入力として前
    記第一加算器（２６）と前記第二加算器の両方へ結合す
    ることができることを特徴とするプロセッサ。
  12. 【請求項１２】 請求項１０に記載のプロセッサであっ
    て、前記第二乗算器（２８）からの出力が入力として前
    記第一加算器（２６）と前記第二加算器（３０）の両方
    へ結合することができることを特徴とするプロセッサ。
  13. 【請求項１３】 請求項６に記載のプロセッサであっ
    て、前記第一、第二乗算器の一方（２４または２８）へ
    の入力が前記第一加算器（２６）へ入力として結合する
    ことができることを特徴とするプロセッサ。
  14. 【請求項１４】 請求項６に記載のプロセッサであっ
    て、前記第一、第二乗算器の一方（２４または２８）へ
    の入力が前記第二加算器（３０）へ入力として結合する
    ことができることを特徴とするプロセッサ。
  15. 【請求項１５】 請求項６に記載のプロセッサであっ
    て、前記第一、第二乗算器の一方（２４または２８）へ
    の入力が前記第一加算器（２６）と前記第二加算器（２
    ８）の両方へ入力として結合することができることを特
    徴とするプロセッサ。
  16. 【請求項１６】 請求項６に記載のプロセッサであっ
    て、前記第一合計出力が前記第一、第二、第三および第
    四入力の一つとして結合することができることを特徴と
    するプロセッサ。
  17. 【請求項１７】 請求項６に記載のプロセッサであっ
    て、前記第二合計出力が前記第一、第二、第三および第
    四入力の一つとして結合することができることを特徴と
    するプロセッサ。
  18. 【請求項１８】 請求項６に記載のプロセッサであっ
    て、前記第一合計出力が前記第一、第二、第三および第
    四入力の一つとして結合することができ、前記第二合計
    出力が前記第一、第二、第三および第四入力の他の一つ
    として結合することができることを特徴とするプロセッ
    サ。
  19. 【請求項１９】 請求項６に記載のプロセッサであっ
    て、前記第一合計出力が前記第一加算器（２６）への少
    なくとも二つの入力のうちの二つとして結合することが
    できることを特徴とするプロセッサ。
  20. 【請求項２０】 請求項６に記載のプロセッサであっ
    て、前記第二合計出力が前記第二加算器（３０）への入
    力のうちの二つとして結合することができることを特徴
    とするプロセッサ。
  21. 【請求項２１】 請求項６に記載のプロセッサであっ
    て、前記第一合計出力が前記第二加算器（３０）への入
    力のうちの二つとして結合することができることを特徴
    とするプロセッサ。
  22. 【請求項２２】 請求項６に記載のプロセッサであっ
    て、前記第二合計出力が前記第一加算器（２６）への少
    なくとも二つの入力のうちの二つとして結合することが
    できることを特徴とするプロセッサ。
  23. 【請求項２３】 請求項６に記載のプロセッサであっ
    て、前記第一加算器（２６）が分割加算器であることを
    特徴とするプロセッサ。
  24. 【請求項２４】 請求項６に記載のプロセッサであっ
    て、前記第二加算器（３０）が分割加算器であることを
    特徴とするプロセッサ。
  25. 【請求項２５】 請求項６に記載のプロセッサであっ
    て、前記第一加算器（２６）と第二加算器（３０）の両
    方が分割加算器であることを特徴とするプロセッサ。
  26. 【請求項２６】 請求項６に記載のプロセッサであっ
    て、該プロセッサが集積回路に組み込まれていることを
    特徴とするプロセッサ。
  27. 【請求項２７】 請求項６に記載のプロセッサであっ
    て、該プロセッサがディジタル信号プロセッサであるこ
    とを特徴とするプロセッサ。
  28. 【請求項２８】 集積回路であって、 第一、第二、第三および第四入力を受け取ることがで
    き、前記第一、第二、第三および第四入力を出力として
    提供することができる第一マルチプレクサ（４２）と、 前記第一、第二、第三および第四入力のうちの二つを入
    力として受け取ることができ、前記二つの第一乗算器入
    力の積である出力を提供することができる第一乗算器
    （２４）と、 前記第一、第二、第三および第四入力のうちの二つを入
    力として受け取ることができ、前記二つの第二乗算器入
    力の積である出力を提供することができる第二乗算器
    （２８）と、 前記第一乗算器（２４）からの出力と前記第二乗算器
    （２８）からの出力を入力として受け取ることができ、
    前記入力の一つを出力として提供する第二マルチプレク
    サ（５６）と、 前記第一乗算器からの出力を入力の一つとして受け取る
    ことができ、前記入力の一つを出力として提供すること
    ができる第三マルチプレクサ（５８）と、 少なくとも二つの入力を有し、前記少なくとも二つの入
    力のうちの第一入力が前記第二マルチプレクサ（５６）
    の出力に結合することができ、前記少なくとも二つの入
    力の複合したものである第一合計出力を提供する第一加
    算器（２６）と、 少なくとも三つの入力を受け取ることができ、第一入力
    が前記第三マルチプレクサの出力に結合することがで
    き、前記少なくとも三つの入力の複合したものである第
    二合計出力を提供する第二加算器（３０）とを備えるこ
    とを特徴とする集積回路。
  29. 【請求項２９】 請求項２８に記載の集積回路であっ
    て、前記第一マルチプレクサ（４２）への前記第一、第
    二、第三および第四入力のうちの少なくとも一つが入力
    として前記第二マルチプレクサ（５６）へも供給される
    ことを特徴とする集積回路。
  30. 【請求項３０】 請求項２８に記載の集積回路であっ
    て、前記第一マルチプレクサ（４２）への前記第一、第
    二、第三および第四入力のうちの少なくとも一つが入力
    として前記第三マルチプレクサ（５８）へも供給される
    ことを特徴とする集積回路。
  31. 【請求項３１】 請求項２８に記載の集積回路であっ
    て、前記第一マルチプレクサ（４２）への前記第一、第
    二、第三および第四入力のうちの少なくとも一つが入力
    として前記第二、第三マルチプレクサ（５６、５８）の
    両方へも供給されることを特徴とする集積回路。
  32. 【請求項３２】 請求項２８に記載の集積回路であっ
    て、さらに、レジスタ（６４）の累算器ファイル（６
    ２）を備え、該記累算器ファイル（６２）が前記第一加
    算器（２６）と第二加算器（３０）からの出力を受け取
    り、格納でき、前記累算器ファイル（６２）が出力を提
    供できることを特徴とする集積回路。
  33. 【請求項３３】 請求項３２に記載の集積回路であっ
    て、前記レジスタ・ファイル（６２）からの出力が前記
    第一加算器（２６）への入力を提供することを特徴とす
    る集積回路。
  34. 【請求項３４】 請求項３２に記載の集積回路であっ
    て、前記レジスタ・ファイル（６２）からの出力が前記
    第二マルチプレクサ（５６）への入力を提供することを
    特徴とする集積回路。
  35. 【請求項３５】 請求項３２に記載の集積回路であっ
    て、前記レジスタ・ファイル（６２）からの出力が前記
    第二加算器（３０）への入力を提供することを特徴とす
    る集積回路。
  36. 【請求項３６】 請求項３２に記載の集積回路であっ
    て、前記レジスタ・ファイルからの出力が前記第三マル
    チプレクサへの入力を提供することを特徴とする集積回
    路。
  37. 【請求項３７】 請求項３２に記載の集積回路であっ
    て、さらに、前記第一加算器（２６）と第二加算器（３
    ０）からの出力を入力として受け取ることができ、前記
    第一加算器（２６）と第二加算器（３０）からの出力を
    前記累算器ファイル（６２）の前記レジスタ（６４）へ
    出力として提供することができる第四マルチプレクサ
    （６０）を備えることを特徴とする集積回路。
  38. 【請求項３８】 請求項３７に記載の集積回路であっ
    て、前記第一マルチプレクサ（４２）への前記第一、第
    二、第三および第四入力のうちの少なくとも一つが前記
    第四マルチプレクサ（６０）からの出力であることを特
    徴とする集積回路。
JP10333783A 1997-11-25 1998-11-25 ３入力加算器を備えた多重データ経路プロセッサ Pending JPH11259272A (ja)

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