JPH11259328A - エミュレーション装置 - Google Patents
エミュレーション装置Info
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- JPH11259328A JPH11259328A JP10058683A JP5868398A JPH11259328A JP H11259328 A JPH11259328 A JP H11259328A JP 10058683 A JP10058683 A JP 10058683A JP 5868398 A JP5868398 A JP 5868398A JP H11259328 A JPH11259328 A JP H11259328A
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- Japan
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- logic circuit
- connection
- circuit
- fpga
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Abstract
(57)【要約】
【課題】 書き込み前に診断プログラム等を流すことに
より、事前に不良個所の故障検出を行い、その不良素子
を避けて、論理回路や結線の書き込みを行うことのでき
るエミュレーション装置を提供すること。 【解決手段】 入力部８と表示部７と記憶部２とを接続
した制御装置１によって、最初に書き込みを行おうとす
るエミュレータ回路全体の各書き込み可能な素子：ＦＰ
ＧＡ５1〜５mとＦＰＩＡ６1〜６nへのマッピングを行
い、次に診断プログラムを流して、このＦＰＧＡ５1〜
５mとＦＰＩＡ６1〜６nの不良個所を検出し、もし検出
された場合には不良の素子を避けて正しい素子のみへの
再マッピングを行った後に、上記ＦＰＧＡ,ＦＰＩＡへ
の書き込み処理を行う。
より、事前に不良個所の故障検出を行い、その不良素子
を避けて、論理回路や結線の書き込みを行うことのでき
るエミュレーション装置を提供すること。 【解決手段】 入力部８と表示部７と記憶部２とを接続
した制御装置１によって、最初に書き込みを行おうとす
るエミュレータ回路全体の各書き込み可能な素子：ＦＰ
ＧＡ５1〜５mとＦＰＩＡ６1〜６nへのマッピングを行
い、次に診断プログラムを流して、このＦＰＧＡ５1〜
５mとＦＰＩＡ６1〜６nの不良個所を検出し、もし検出
された場合には不良の素子を避けて正しい素子のみへの
再マッピングを行った後に、上記ＦＰＧＡ,ＦＰＩＡへ
の書き込み処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、書き換え可能な論
理回路素子と書き換え可能な結線素子とを備えて、これ
らの素子への書き込み前に、その故障検出を診断プログ
ラムを流すことにより行うエミュレーション装置に関す
る。
理回路素子と書き換え可能な結線素子とを備えて、これ
らの素子への書き込み前に、その故障検出を診断プログ
ラムを流すことにより行うエミュレーション装置に関す
る。
【０００２】
【従来の技術】エミュレータ等の装置は、エミュレート
する対象となる回路自体が複雑かつ大規模になっている
ため、その構成が大規模になり、かつその動作速度も高
速化する傾向がある。例えば、あるＬＳＩをエミュレー
トするエミュレータを考えると、その構成上必要とされ
る機能を、ディスクリート素子によって実現するもので
あるから、一般的に複数の論理回路素子を搭載した基板
を複数個必要とし、その基板間の配線を各種ケーブルに
よって行うことになる。そして、そのエミュレータに何
らかの故障が発生した場合、あるいは、回路変更が必要
になった場合に、基板上に搭載されている論理回路素子
や結線素子を、回路変更を施したものと交換したりする
ことが要求されていた。
する対象となる回路自体が複雑かつ大規模になっている
ため、その構成が大規模になり、かつその動作速度も高
速化する傾向がある。例えば、あるＬＳＩをエミュレー
トするエミュレータを考えると、その構成上必要とされ
る機能を、ディスクリート素子によって実現するもので
あるから、一般的に複数の論理回路素子を搭載した基板
を複数個必要とし、その基板間の配線を各種ケーブルに
よって行うことになる。そして、そのエミュレータに何
らかの故障が発生した場合、あるいは、回路変更が必要
になった場合に、基板上に搭載されている論理回路素子
や結線素子を、回路変更を施したものと交換したりする
ことが要求されていた。
【０００３】
【発明が解決しようとする課題】上記の従来装置の例で
は、エミュレータの一部の回路もしくは結線の故障や変
更のために、エミュレータ全体が使用不可能になるか
ら、エミュレータを用いた開発全体の作業効率の低下が
避けられない。
は、エミュレータの一部の回路もしくは結線の故障や変
更のために、エミュレータ全体が使用不可能になるか
ら、エミュレータを用いた開発全体の作業効率の低下が
避けられない。
【０００４】また、エミュレータの蔵する回路規模の増
加および要求される動作速度の高速化によって、さらな
る回路部品点数の増加および基板上の配線長の短縮のた
めの基板の小型化についての要求がある。しかし、部品
点数の増加は回路の故障確率を増加させ、基板の小型化
はメンテナンスのやりにくさを導く。さらに、エミュレ
ータは、通常のシステムと異なり、開発途中の未完成の
回路をエミュレートするため、操作を誤ったりして、信
号線同士を衝突させ、素子を破壊させたり、素子にスト
レスを与えて性能を劣化させることが起こり易いという
問題がある。
加および要求される動作速度の高速化によって、さらな
る回路部品点数の増加および基板上の配線長の短縮のた
めの基板の小型化についての要求がある。しかし、部品
点数の増加は回路の故障確率を増加させ、基板の小型化
はメンテナンスのやりにくさを導く。さらに、エミュレ
ータは、通常のシステムと異なり、開発途中の未完成の
回路をエミュレートするため、操作を誤ったりして、信
号線同士を衝突させ、素子を破壊させたり、素子にスト
レスを与えて性能を劣化させることが起こり易いという
問題がある。
【０００５】本発明はこのような事情に鑑みてなされた
もので、エミュレーション実行前に走らせる診断プログ
ラムの結果に基づいて、エミュレータの基板上の書き換
え可能な論理回路素子および結線素子の内容を書き換え
ることにより、基板上の素子数や素子間の配線を変更せ
ずに、論理回路素子および結線素子を制御する制御装置
からオンラインで、短時間で回路変更や不良個所の修正
に対応できるエミュレーション装置を提供することを目
的とする。
もので、エミュレーション実行前に走らせる診断プログ
ラムの結果に基づいて、エミュレータの基板上の書き換
え可能な論理回路素子および結線素子の内容を書き換え
ることにより、基板上の素子数や素子間の配線を変更せ
ずに、論理回路素子および結線素子を制御する制御装置
からオンラインで、短時間で回路変更や不良個所の修正
に対応できるエミュレーション装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、内部の論理回路情報が書き換え可能な複数の論理回
路素子と、内部の結線情報が書き換え可能な複数の結線
素子と、上記論理回路情報と上記結線情報とが記憶され
ている記憶部と、上記論理回路情報と上記結線情報の作
成ならびに上記論理回路素子と上記結線素子と上記記憶
部の書き込みおよび読み出しを行う制御回路とからなる
エミュレーション装置において、上記論理回路素子の各
々は上記結線素子の各々との間で、複数の固定的な結線
を予め持っているエミュレーション装置である。請求項
２記載の発明は、請求項１に記載のエミュレーション装
置において、上記制御回路は、上記書き込みを行う前に
診断プログラムによって上記論理回路素子および上記結
線素子の各々が正しく機能するかを診断し、正しくない
場合には新しい論理回路情報および新しい結線情報を作
成して上記の書き込みを行うことを特徴としている。請
求項３記載の発明は、請求項１ないし２に記載のエミュ
レーション装置において、上記の一定の数の固定的な結
線は、２本の固定的な結線であることを特徴としてい
る。請求項４記載の発明は、請求項１ないし３のいずれ
かに記載のエミュレーション装置において、上記結線素
子に代えて、書き換え可能な論理回路素子を用いること
を特徴としている。
は、内部の論理回路情報が書き換え可能な複数の論理回
路素子と、内部の結線情報が書き換え可能な複数の結線
素子と、上記論理回路情報と上記結線情報とが記憶され
ている記憶部と、上記論理回路情報と上記結線情報の作
成ならびに上記論理回路素子と上記結線素子と上記記憶
部の書き込みおよび読み出しを行う制御回路とからなる
エミュレーション装置において、上記論理回路素子の各
々は上記結線素子の各々との間で、複数の固定的な結線
を予め持っているエミュレーション装置である。請求項
２記載の発明は、請求項１に記載のエミュレーション装
置において、上記制御回路は、上記書き込みを行う前に
診断プログラムによって上記論理回路素子および上記結
線素子の各々が正しく機能するかを診断し、正しくない
場合には新しい論理回路情報および新しい結線情報を作
成して上記の書き込みを行うことを特徴としている。請
求項３記載の発明は、請求項１ないし２に記載のエミュ
レーション装置において、上記の一定の数の固定的な結
線は、２本の固定的な結線であることを特徴としてい
る。請求項４記載の発明は、請求項１ないし３のいずれ
かに記載のエミュレーション装置において、上記結線素
子に代えて、書き換え可能な論理回路素子を用いること
を特徴としている。
【０００７】
【発明の実施の形態】以下、本発明の一実施形態による
エミュレーション装置を図面を参照しつつ説明する。図
１は、本実施形態によるエミュレーション装置のブロッ
ク図である。ここで、符号５1，５2，…，５mは、その
内部に論理回路を持ち、この論理回路情報を外部から書
き換えることが可能なｍ個のＦＰＧＡ（Field Programm
able GateArray）である。符号６1，６2，…，６nは、
その内部に結線回路を持ち、この結線情報を外部から書
き換えることが可能なｎ個のＦＰＩＡ（Field Programm
ableInterconnection Array）である。ＦＰＧＡ５1，５
2，…，５mの各々は、ＦＰＩＡ６1，６2，…，６nの各
々と一定の数の２本づつの結線を予め施されているもの
とする。つまり全てのＦＰＧＡは全てのＦＰＩＡと２本
の接続を持っている。このＦＰＧＡ７，８，…，ｎとＦ
ＰＩＡ６1，６2，…，６nとを包含するエミュレータ９
は、エミュレーション装置内部で制御線３とデータ線４
とを介して制御装置１と接続されている。
エミュレーション装置を図面を参照しつつ説明する。図
１は、本実施形態によるエミュレーション装置のブロッ
ク図である。ここで、符号５1，５2，…，５mは、その
内部に論理回路を持ち、この論理回路情報を外部から書
き換えることが可能なｍ個のＦＰＧＡ（Field Programm
able GateArray）である。符号６1，６2，…，６nは、
その内部に結線回路を持ち、この結線情報を外部から書
き換えることが可能なｎ個のＦＰＩＡ（Field Programm
ableInterconnection Array）である。ＦＰＧＡ５1，５
2，…，５mの各々は、ＦＰＩＡ６1，６2，…，６nの各
々と一定の数の２本づつの結線を予め施されているもの
とする。つまり全てのＦＰＧＡは全てのＦＰＩＡと２本
の接続を持っている。このＦＰＧＡ７，８，…，ｎとＦ
ＰＩＡ６1，６2，…，６nとを包含するエミュレータ９
は、エミュレーション装置内部で制御線３とデータ線４
とを介して制御装置１と接続されている。
【０００８】また、このエミュレータ９は、エミュレー
ション装置の外部の機器（図示せず）と、制御線１０と
データ線１１とを介して接続される。記憶部２には、Ｆ
ＰＧＡ５1，５2，…，５mの論理回路情報とＦＰＩＡ
６1，６2，…，６nの結線情報および制御装置１が用い
る診断プログラムが格納される。制御装置１は、上記論
理回路情報と結線情報を記憶部２から必要に応じて読み
出して、制御線３とデータ線４とを使ってＦＰＧＡ
５1，５2，…，５mとＦＰＩＡ６1，６2，…，６nの各々
に順次それぞれ書き込み、またそれらの情報を各ＦＰＧ
ＡやＦＰＩＡから読み出して記憶部２に書き込む。ま
た、制御装置１は、これらの書き込みあるいは読み出し
の情報を用いて上記診断プログラムに従って、ＦＰＧＡ
やＦＰＩＡの故障検出を行う。
ション装置の外部の機器（図示せず）と、制御線１０と
データ線１１とを介して接続される。記憶部２には、Ｆ
ＰＧＡ５1，５2，…，５mの論理回路情報とＦＰＩＡ
６1，６2，…，６nの結線情報および制御装置１が用い
る診断プログラムが格納される。制御装置１は、上記論
理回路情報と結線情報を記憶部２から必要に応じて読み
出して、制御線３とデータ線４とを使ってＦＰＧＡ
５1，５2，…，５mとＦＰＩＡ６1，６2，…，６nの各々
に順次それぞれ書き込み、またそれらの情報を各ＦＰＧ
ＡやＦＰＩＡから読み出して記憶部２に書き込む。ま
た、制御装置１は、これらの書き込みあるいは読み出し
の情報を用いて上記診断プログラムに従って、ＦＰＧＡ
やＦＰＩＡの故障検出を行う。
【０００９】さらに、制御装置１は、書き込み情報の各
ＦＰＧＡと各ＦＰＩＡへの割り当て処理（以下、これを
マッピングと呼ぶ）も行う。データ線４は、書き込みあ
るいは読み出しのデータの転送に使用され、制御線３
は、その際に使用される各ＦＰＧＡやＦＰＩＡの選択信
号及び書き込み制御信号や読み出し制御信号を含むもの
とする。符号７は、表示部であり、本エミュレーション
装置の操作者に対して各種情報を表示するのに用いられ
る。符号８は、入力部であり、本エミュレーション装置
の操作者が本エミュレーション装置に対して動作や処理
の命令を与える際に入力装置として用いられる。
ＦＰＧＡと各ＦＰＩＡへの割り当て処理（以下、これを
マッピングと呼ぶ）も行う。データ線４は、書き込みあ
るいは読み出しのデータの転送に使用され、制御線３
は、その際に使用される各ＦＰＧＡやＦＰＩＡの選択信
号及び書き込み制御信号や読み出し制御信号を含むもの
とする。符号７は、表示部であり、本エミュレーション
装置の操作者に対して各種情報を表示するのに用いられ
る。符号８は、入力部であり、本エミュレーション装置
の操作者が本エミュレーション装置に対して動作や処理
の命令を与える際に入力装置として用いられる。
【００１０】次に、本実施形態によるエミュレーション
装置に対する書き込み処理の説明を図１と図２とを併せ
て用いて行う。図２は、本エミュレーション装置に対す
る書き込み処理を示すフローチャートである。このフロ
ーチャートにおいて、まず、処理が開始されると、ステ
ップＳ２０において、制御装置１は、まず全体の回路を
各ＦＰＧＡの規模に納まる規模の回路ブロックに分割し
た後に、これをＦＰＧＡ５1，５2，…，５mの各々にど
のように割り当てるかというマッピング処理を行う。そ
してこの結果を一旦、記憶部２に格納する。
装置に対する書き込み処理の説明を図１と図２とを併せ
て用いて行う。図２は、本エミュレーション装置に対す
る書き込み処理を示すフローチャートである。このフロ
ーチャートにおいて、まず、処理が開始されると、ステ
ップＳ２０において、制御装置１は、まず全体の回路を
各ＦＰＧＡの規模に納まる規模の回路ブロックに分割し
た後に、これをＦＰＧＡ５1，５2，…，５mの各々にど
のように割り当てるかというマッピング処理を行う。そ
してこの結果を一旦、記憶部２に格納する。
【００１１】次に、制御装置１は、この結果に基づい
て、各ＦＰＧＡと各ＦＰＩＡとの間に予め施されている
２本の配線を用いて、どのように配線処理を行うかを決
定した後に、ＦＰＩＡ６1，６2，…，６nに書き込む結
線情報をＦＰＩＡ６1，６2，…，６nの各々にどのよう
に割り当てるかというマッピング処理を同様に行う。そ
して、この結果を記憶部２に格納する。次に、制御装置
１はステップＳ２１において、各ＦＰＧＡと各ＦＰＩ
Ａ、およびエミュレータ上の配線等について、診断プロ
グラムを走らせる。この結果を用いて、制御装置１はス
テップＳ２２で、これらが正常であるか否かを調べる。
ここで、各ＦＰＧＡおよび各ＦＰＩＡ、配線等が正常で
あることが確認された場合には、ステップＳ２４におい
て、ステップＳ２０でのマッピング結果に基づき、制御
装置１は、記憶部２から上記のマッピング結果を読み出
した後に、各ＦＰＧＡと各ＦＰＩＡに対して制御線３と
データ線４とを用いて必要な信号を送り、１個づつ順次
書き込み処理を行う。
て、各ＦＰＧＡと各ＦＰＩＡとの間に予め施されている
２本の配線を用いて、どのように配線処理を行うかを決
定した後に、ＦＰＩＡ６1，６2，…，６nに書き込む結
線情報をＦＰＩＡ６1，６2，…，６nの各々にどのよう
に割り当てるかというマッピング処理を同様に行う。そ
して、この結果を記憶部２に格納する。次に、制御装置
１はステップＳ２１において、各ＦＰＧＡと各ＦＰＩ
Ａ、およびエミュレータ上の配線等について、診断プロ
グラムを走らせる。この結果を用いて、制御装置１はス
テップＳ２２で、これらが正常であるか否かを調べる。
ここで、各ＦＰＧＡおよび各ＦＰＩＡ、配線等が正常で
あることが確認された場合には、ステップＳ２４におい
て、ステップＳ２０でのマッピング結果に基づき、制御
装置１は、記憶部２から上記のマッピング結果を読み出
した後に、各ＦＰＧＡと各ＦＰＩＡに対して制御線３と
データ線４とを用いて必要な信号を送り、１個づつ順次
書き込み処理を行う。
【００１２】ステップＳ２２において、ＦＰＧＡ、ＦＰ
ＩＡ、配線等のどこかに異常が検出された場合には、ス
テップＳ２３において、制御装置１は、ステップＳ２０
における前回のマッピングとは異なるマッピング処理を
行う。そして、その結果を記憶部２に格納する。ステッ
プＳ２４において、このステップＳ２３でのマッピング
結果に基づき、制御装置１は、記憶部２から上記のマッ
ピング結果を読み出した後に、各ＦＰＧＡと各ＦＰＩＡ
に対して制御線３とデータ線４とを用いて必要な信号を
送り、１個づつ順次書き込み処理を行う。そして、この
ステップＳ２４における書き込みが完了した後に、本フ
ローチャートの全ての処理を終了する。
ＩＡ、配線等のどこかに異常が検出された場合には、ス
テップＳ２３において、制御装置１は、ステップＳ２０
における前回のマッピングとは異なるマッピング処理を
行う。そして、その結果を記憶部２に格納する。ステッ
プＳ２４において、このステップＳ２３でのマッピング
結果に基づき、制御装置１は、記憶部２から上記のマッ
ピング結果を読み出した後に、各ＦＰＧＡと各ＦＰＩＡ
に対して制御線３とデータ線４とを用いて必要な信号を
送り、１個づつ順次書き込み処理を行う。そして、この
ステップＳ２４における書き込みが完了した後に、本フ
ローチャートの全ての処理を終了する。
【００１３】次に、具体的な回路を用いて、上述のフロ
ーチャートである図で示した、エミュレーション装置へ
の書き込み処理例を詳しく説明する。回路例として、図
３の論理回路を取り上げる。ここでは、排他的論理和回
路（ＥＯＲ）３１と論理和回路（ＯＲ）３２と論理積回
路（ＡＮＤ）３３とが使用され、その各回路間の配線
Ａ，Ｂ，Ｃ，Ｄ，Ｅを図示するごとく定義する。そし
て、制御装置１は、まずこの回路を複数の回路ブロック
に分割する。本例では、ＥＯＲ３１をブロック３０１
に、ＯＲ３２をブロック３０２に、ＡＮＤ３３をブロッ
ク３０３に割り当てる。従って、本回路例を実現するの
に、３個のＦＰＧＡ３１０，３２０，３３０（後述の図
４に図示）を用いて、上記のブロック３０１をＦＰＧＡ
３１０に、ブロック３０２をＦＰＧＡ３２０に、ブロッ
ク３０３をＦＰＧＡ３３０にそれぞれ対応させて、それ
ぞれの論理回路情報を書き込むものとする。
ーチャートである図で示した、エミュレーション装置へ
の書き込み処理例を詳しく説明する。回路例として、図
３の論理回路を取り上げる。ここでは、排他的論理和回
路（ＥＯＲ）３１と論理和回路（ＯＲ）３２と論理積回
路（ＡＮＤ）３３とが使用され、その各回路間の配線
Ａ，Ｂ，Ｃ，Ｄ，Ｅを図示するごとく定義する。そし
て、制御装置１は、まずこの回路を複数の回路ブロック
に分割する。本例では、ＥＯＲ３１をブロック３０１
に、ＯＲ３２をブロック３０２に、ＡＮＤ３３をブロッ
ク３０３に割り当てる。従って、本回路例を実現するの
に、３個のＦＰＧＡ３１０，３２０，３３０（後述の図
４に図示）を用いて、上記のブロック３０１をＦＰＧＡ
３１０に、ブロック３０２をＦＰＧＡ３２０に、ブロッ
ク３０３をＦＰＧＡ３３０にそれぞれ対応させて、それ
ぞれの論理回路情報を書き込むものとする。
【００１４】次に、ステップＳ２０に示す各ＦＰＧＡお
よび各ＦＰＩＡへのマッピング処理を行う。ＦＰＧＡへ
のマッピングは本例では１個の論理回路に１個のＦＰＧ
Ａが対応するので割愛する。各ＦＰＧＡ間の配線Ａ，
Ｂ，Ｃ，Ｄ，Ｅは、結線素子であるＦＰＩＡを用いて、
これに結線情報を書き込むことによって実現される。こ
の結線情報の生成について、以下で詳述する。まず、図
６（ａ）に示すような信号名リストを作成する。図６
は、横軸にＦＰＧＡ（本例では３個）を、縦軸には信号
（本例ではＡ…Ｅ）を割り当ててある。これは、図３と
見比べると、例えば信号Ａがブロック３０１の入力とブ
ロック３０２の入力とに接続されているから、図６
（ａ）の信号Ａが相当する第１行では、ＦＰＧＡ３１０
とＦＰＧＡ３２０の列に＊がマークされている。次に、
信号Ｂに関しては、ブロック３０１にのみ、接続されて
いるので、図６（ａ）の第２行において、ＦＰＧＡ３１
０の列にのみ＊がマークされている。
よび各ＦＰＩＡへのマッピング処理を行う。ＦＰＧＡへ
のマッピングは本例では１個の論理回路に１個のＦＰＧ
Ａが対応するので割愛する。各ＦＰＧＡ間の配線Ａ，
Ｂ，Ｃ，Ｄ，Ｅは、結線素子であるＦＰＩＡを用いて、
これに結線情報を書き込むことによって実現される。こ
の結線情報の生成について、以下で詳述する。まず、図
６（ａ）に示すような信号名リストを作成する。図６
は、横軸にＦＰＧＡ（本例では３個）を、縦軸には信号
（本例ではＡ…Ｅ）を割り当ててある。これは、図３と
見比べると、例えば信号Ａがブロック３０１の入力とブ
ロック３０２の入力とに接続されているから、図６
（ａ）の信号Ａが相当する第１行では、ＦＰＧＡ３１０
とＦＰＧＡ３２０の列に＊がマークされている。次に、
信号Ｂに関しては、ブロック３０１にのみ、接続されて
いるので、図６（ａ）の第２行において、ＦＰＧＡ３１
０の列にのみ＊がマークされている。
【００１５】こうして、順次信号Ｅまでのリストを作成
した後に、これを図６（ｂ）の信号名リストに示すよう
に、分岐の多い順に信号の行を並べ替える。ここでは、
信号Ｃが３個のブロックつまりＦＰＧＡに接続されてお
り分岐数が最も多いので、第１行目に入れ替えられてい
る。本例では、各ＦＰＧＡと各ＦＰＩＡとは全て２本の
一定の数の結線が予め施されているので、こうして得ら
れたリストの上の行から順に、なるべく各列が最大値の
２となるように各行の和を取って、詰める。図６（ｂ）
では、第１行と第２行との和を取ると、第２行第２列の
項のみ、空欄となるのでこれにさらに第５行を和する
と、全ての欄が満たされて最大の効率となる。こうして
得られたのが図７（ａ）に示すＦＰＩＡ信号リストであ
る。
した後に、これを図６（ｂ）の信号名リストに示すよう
に、分岐の多い順に信号の行を並べ替える。ここでは、
信号Ｃが３個のブロックつまりＦＰＧＡに接続されてお
り分岐数が最も多いので、第１行目に入れ替えられてい
る。本例では、各ＦＰＧＡと各ＦＰＩＡとは全て２本の
一定の数の結線が予め施されているので、こうして得ら
れたリストの上の行から順に、なるべく各列が最大値の
２となるように各行の和を取って、詰める。図６（ｂ）
では、第１行と第２行との和を取ると、第２行第２列の
項のみ、空欄となるのでこれにさらに第５行を和する
と、全ての欄が満たされて最大の効率となる。こうして
得られたのが図７（ａ）に示すＦＰＩＡ信号リストであ
る。
【００１６】図７（ａ）の各ＦＰＩＡごとの各２行が、
ＦＰＩＡの２本の予め施されている接続用結線に対応す
る。この結果を回路図として表したものが図４の回路図
である。ここで、ＦＰＩＡ４０１の持つ各端子には、各
ＦＰＧＡに対して２本の接続を持つために、ＦＰＧＡ３
１０との間に端子ｘ10，ｘ11、ＦＰＧＡ３２０との間に
端子ｙ10，ｙ11、ＦＰＧＡ３２０との間には端子ｚ10，
ｚ11が用意されている。ＦＰＩＡ４０２も同様に、ＦＰ
ＧＡ３１０との間に端子ｘ20，ｘ21、ＦＰＧＡ３２０と
の間に端子ｙ20，ｙ21、ＦＰＧＡ３２０との間には端子
ｚ20，ｚ21が用意されている。この端子とＦＰＩＡ信号
リストとの関係を示したものが図７（ｃ）である。こう
してマッピングを終えた後に、制御装置１は、この結果
を記憶部２に格納し、次のステップＳ２１において、各
ＦＰＧＡ、各ＦＰＩＡおよび配線等に対して記憶部２に
格納されている診断プログラムを流すことによって、そ
れぞれが正常であるか否かを診断する。この結果、ステ
ップＳ２２において、全てが正常であればステップＳ２
４において、実際に各ＦＰＧＡおよび各ＦＰＩＡに対し
て書き込みを行い、全ての処理を終了する。
ＦＰＩＡの２本の予め施されている接続用結線に対応す
る。この結果を回路図として表したものが図４の回路図
である。ここで、ＦＰＩＡ４０１の持つ各端子には、各
ＦＰＧＡに対して２本の接続を持つために、ＦＰＧＡ３
１０との間に端子ｘ10，ｘ11、ＦＰＧＡ３２０との間に
端子ｙ10，ｙ11、ＦＰＧＡ３２０との間には端子ｚ10，
ｚ11が用意されている。ＦＰＩＡ４０２も同様に、ＦＰ
ＧＡ３１０との間に端子ｘ20，ｘ21、ＦＰＧＡ３２０と
の間に端子ｙ20，ｙ21、ＦＰＧＡ３２０との間には端子
ｚ20，ｚ21が用意されている。この端子とＦＰＩＡ信号
リストとの関係を示したものが図７（ｃ）である。こう
してマッピングを終えた後に、制御装置１は、この結果
を記憶部２に格納し、次のステップＳ２１において、各
ＦＰＧＡ、各ＦＰＩＡおよび配線等に対して記憶部２に
格納されている診断プログラムを流すことによって、そ
れぞれが正常であるか否かを診断する。この結果、ステ
ップＳ２２において、全てが正常であればステップＳ２
４において、実際に各ＦＰＧＡおよび各ＦＰＩＡに対し
て書き込みを行い、全ての処理を終了する。
【００１７】しかし、ステップＳ２２において、故障個
所が検出された場合にはステップＳ２３において、上記
のステップＳ２０とは異なる再マッピングを施す。ここ
では、図４のＦＰＩＡ４０２の端子ｙ20，ｚ20で故障が
検出されたと仮定する。すると図７（ａ）のＤがある第
１行の２つの欄（×）が使用不可能となるので、図７
（ｂ）のＦＰＩＡ信号リストに示すように今まで空欄だ
ったＦＰＩＡ４０２の第２行目のそれぞれの直下にＤを
記入する。つまりＦＰＩＡ４０２とＦＰＧＡ３２０およ
びＦＰＧＡ３３０との間の２本の結線の内、１本づつに
故障が検出されたために、残りの１本づつの端子ｙ21，
ｚ21をそれぞれ使用するものである。
所が検出された場合にはステップＳ２３において、上記
のステップＳ２０とは異なる再マッピングを施す。ここ
では、図４のＦＰＩＡ４０２の端子ｙ20，ｚ20で故障が
検出されたと仮定する。すると図７（ａ）のＤがある第
１行の２つの欄（×）が使用不可能となるので、図７
（ｂ）のＦＰＩＡ信号リストに示すように今まで空欄だ
ったＦＰＩＡ４０２の第２行目のそれぞれの直下にＤを
記入する。つまりＦＰＩＡ４０２とＦＰＧＡ３２０およ
びＦＰＧＡ３３０との間の２本の結線の内、１本づつに
故障が検出されたために、残りの１本づつの端子ｙ21，
ｚ21をそれぞれ使用するものである。
【００１８】この再マッピングの結果、図５に示すよう
に、ＦＰＩＡ４０２の端子ｙ21，ｚ 21があらたにＦＰＧ
Ａ３２０，３３０との結線に使用される。こうして再マ
ッピングを終えた後に、ステップＳ２４においてこの結
果に基づいて各ＦＰＧＡおよび各ＦＰＩＡに対して書き
込み処理を行い、全ての処理を終了する。
に、ＦＰＩＡ４０２の端子ｙ21，ｚ 21があらたにＦＰＧ
Ａ３２０，３３０との結線に使用される。こうして再マ
ッピングを終えた後に、ステップＳ２４においてこの結
果に基づいて各ＦＰＧＡおよび各ＦＰＩＡに対して書き
込み処理を行い、全ての処理を終了する。
【００１９】また、上述した実施形態においては、ＦＰ
ＧＡと独立にＦＰＩＡの素子を用いたが、本発明の実施
には、このＦＰＩＡに代えて、統一的にＦＰＧＡを用い
ることも可能である。つまり、基板上にＦＰＧＡを予め
多数用意しておき、論理回路の実現にも結線にもどちら
にもＦＰＧＡを使用するものである。
ＧＡと独立にＦＰＩＡの素子を用いたが、本発明の実施
には、このＦＰＩＡに代えて、統一的にＦＰＧＡを用い
ることも可能である。つまり、基板上にＦＰＧＡを予め
多数用意しておき、論理回路の実現にも結線にもどちら
にもＦＰＧＡを使用するものである。
【００２０】
【発明の効果】以上説明したように、この発明によるエ
ミュレーション装置によれば、下記の効果を得ることが
できる。エミュレーション実行前に走らせる診断プログ
ラムの結果に基づいて、エミュレータの基板上の書き換
え可能な論理回路素子および結線素子の内容を書き換え
ることにより、基板上の素子数や素子間の配線を変更せ
ずに、論理回路素子および結線素子を制御する制御装置
からオンラインで、短時間で回路変更や不良個所の修正
に対応できる。
ミュレーション装置によれば、下記の効果を得ることが
できる。エミュレーション実行前に走らせる診断プログ
ラムの結果に基づいて、エミュレータの基板上の書き換
え可能な論理回路素子および結線素子の内容を書き換え
ることにより、基板上の素子数や素子間の配線を変更せ
ずに、論理回路素子および結線素子を制御する制御装置
からオンラインで、短時間で回路変更や不良個所の修正
に対応できる。
【図１】 本発明による一実施形態によるエミュレーシ
ョン装置のブロック図である。
ョン装置のブロック図である。
【図２】 本発明による一実施形態によるエミュレーシ
ョン装置に対する書き込み処理を示すフローチャートで
ある。
ョン装置に対する書き込み処理を示すフローチャートで
ある。
【図３】 論理回路図である。
【図４】 図３の論理回路のマッピング後の回路図であ
る。
る。
【図５】 図３の論理回路の再マッピング後の回路図で
ある。
ある。
【図６】 本発明による一実施形態における信号名リス
トである。
トである。
【図７】 本発明による一実施形態におけるＦＰＩＡ信
号リストである。
号リストである。
１…制御装置 ２…記憶部 ３、１０…制御線 ４、１１…データ線 ５1，５2，…，５m…ＦＰＧＡ ６1，６2，…，６n…ＦＰＩＡ ７…表示部 ８…入力部 ９…エミュレータ ３１…排他的論理和（ＥＯＲ）回路 ３２…論理和（ＯＲ）回路 ３３…論理積（ＡＮＤ）回路 ３０１，３０２，３０３…ブロック ３１０，３２０，３３０…ＦＰＧＡ ４０１，４０２…ＦＰＩＡ
Claims (4)
- 【請求項１】 内部の論理回路情報が書き換え可能な複
数の論理回路素子と、内部の結線情報が書き換え可能な
複数の結線素子と、上記論理回路情報と上記結線情報と
が記憶されている記憶部と、上記論理回路情報と上記結
線情報の作成ならびに上記論理回路素子と上記結線素子
と上記記憶部の書き込みおよび読み出しを行う制御回路
とからなるエミュレーション装置において、 上記論理回路素子の各々は上記結線素子の各々との間
で、複数の固定的な結線を予め持っているエミュレーシ
ョン装置。 - 【請求項２】 上記制御回路は、上記書き込みを行う前
に診断プログラムによって上記論理回路素子および上記
結線素子の各々が正しく機能するかを診断し、正しくな
い場合には新しい論理回路情報および新しい結線情報を
作成して上記の書き込みを行うことを特徴とする請求項
１に記載のエミュレーション装置。 - 【請求項３】 上記の一定の数の固定的な結線は、２本
の固定的な結線であることを特徴とする請求項１または
２に記載のエミュレーション装置。 - 【請求項４】 上記結線素子に代えて、書き換え可能な
論理回路素子を用いることを特徴とする請求項１ないし
３のいずれかに記載のエミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10058683A JPH11259328A (ja) | 1998-03-10 | 1998-03-10 | エミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10058683A JPH11259328A (ja) | 1998-03-10 | 1998-03-10 | エミュレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259328A true JPH11259328A (ja) | 1999-09-24 |
Family
ID=13091367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10058683A Pending JPH11259328A (ja) | 1998-03-10 | 1998-03-10 | エミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259328A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008164361A (ja) * | 2006-12-27 | 2008-07-17 | Mitsubishi Electric Corp | 半導体デバイスのマッピング装置 |
| US8683404B2 (en) | 2008-08-05 | 2014-03-25 | Nec Corporation | Semiconductor verification apparatus, method, and program |
-
1998
- 1998-03-10 JP JP10058683A patent/JPH11259328A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008164361A (ja) * | 2006-12-27 | 2008-07-17 | Mitsubishi Electric Corp | 半導体デバイスのマッピング装置 |
| US8683404B2 (en) | 2008-08-05 | 2014-03-25 | Nec Corporation | Semiconductor verification apparatus, method, and program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071204 |