JPS6238746B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、デイスクメモリやデイスプレイ端末
のような入出力装置をホストプロセツサに接続す
るべくマイクロプログラムされている入出力制御
装置（以下、「IOC」と略称）のオペレーシヨン
をテストする方法に係る。さらに詳しくいえば、
この入出力制御装置の動作を制御するための制御
メモリの内容を検査する方法に係る。

〔背景技術〕

本発明が対象としている代表的なデータ処理シ
ステムの構成を第１図に示す。このシステムは、
主記憶装置１１、CPU１２及びコンソール１３
を備えたホストプロセツサ１０を含む。ホストプ
ロセツサ１０と入出力（Ｉ／Ｏ）装置３０の接続
はIOC２０を介して行われる。IOC２０は、ホス
トプロセツサ１０をＩ／Ｏチヤネル１５を介して
Ｉ／Ｏ装置３０に接続するインターフエース回路
２１と、インターフエース回路２１の動作を制御
するマイクロプロセツサ２２と、マイクロプロセ
ツサ２２がその制御に為の必要とする２つのメモ
リ・即ち読取り専用メモリ（ROS）２３及びラ
ンダムアクセスメモリ（RAM）２４とを含んで
いる。ROS２３及びRAM２４（以下、これらの
メモリを「制御メモリ」ともいう）は母線２５を
介してマイクロプロセツサ２５に接続される。

上述のようなシステムにおいては、出荷前ある
いは出荷後にIOC２０及びＩ／Ｏ装置３０をテス
トすることがしばしば要求される。このようなテ
ストを実施するためには、ROS２３及びRAM２
４の内容の検査、RAM２４の書替え、並びに指
定されたデータ、特にＩ／Ｏ装置３０から送られ
てきたデータの表示が可能であることが望まし
い。従来は、Ｉ／Ｏチヤネル１５を介してIOC２
０をホストプロセツサ１０とは別の「Ｉ／Ｏ接続
機構コンソール」と呼ばれるテスト装置へ接続す
るのが普通であつた。その一例が米国特許第
426890号に開示されている。

上記米国特許に記載の如きテスト装置はIOCの
所望の機能をテストすることができるが、次のよ
うな問題がある。まず、機械のカバーを外してケ
ーブルの接続をやり直さなければならないので、
テスト装置のセツトアツプに時間がかかる。この
セツトアツプ中は、データ処理システム全体のオ
ペレーシヨンを停止しなければならない。更に
は、テスト装置の存在自体が例えば電磁気的な干
渉のような問題を引起こすことがある。これが生
じると、多くの場合、問題の原因を見つけるのは
極めて困難である。

テスト装置を用いる代りに、デバツギングプロ
グラムを走らせることによつてIOCをテストする
方法も提案されているが、そのためにはユーザプ
ログラムを大幅に変更する必要があるので、それ
程実用的とは云えない。

〔発明の目的〕

本発明の目的は、テストされるべきIOCを構成
要素として含むデータ処理システムの通常のオペ
レーシヨンをそれ程乱すことなく、且つユーザプ
ログラムを変更することなく、IOCの所定の機能
をテストするための方法を提供することにある。

〔発明の概要〕

主記憶装置及びコンソールを有するホストプロ
セツサと、入出力制御装置と、この入出力制御装
置に配置され入出力制御装置の動作を制御するた
めの情報を有する制御メモリと、を具備するデー
タ処理システムにおいて、入出力制御装置の所定
の機能をテストするために、入出力制御装置の制
御メモリの内容を検査する本発明の方法は、(a)制
御メモリの所定の領域へテストプログラムをロー
ドするステツプと、(b)主記憶装置の所定の記憶域
をクリアするステツプと、(c)コンソールを介して
検査情報を前記記憶域へ入力するステツプと、(d)
テストプログラムの制御の下に検査情報をサイク
ルスチール方式で前記記憶域から入出力制御装置
へ転送するステツプと、(e)検査情報に応答して制
御メモリの内容をサイクルスチール方式で前記記
憶域へ転送しこれを前記コンソールに表示するス
テツプと、を有することを特徴とする。

実施例によれば、まずテストプログラムがホス
トプロセツサからIOCのRAMへロードされる。
このプログラムロードはサイクルスチール方式で
行われるので、ホストプロセツサのオペレーシヨ
ンはそれ程影響を受けない。次いで、ホストプロ
セツサの主記憶装置において所定の記憶域がクリ
アされる。この記憶域に書込まれていたデータは
保管のためにIOCのRAMへ転送される。主記憶
装置のクリアされた記憶域は、テストのために命
令及びデータをIOCへ送るのに用いられる。

IOCをテストする際、ユーザはホストプロセツ
サのコンソールから主記憶装置のクリアされた記
憶域へ命令及びデータを入力することができる。
これらの命令及びデータは、最初にIOCへ転送さ
れたテストプログラムの制御のもとにサイクルス
チール方式でIOCへ送られる。IOCへ送られてき
た命令は、例えばプログラミング上の問題点を修
正するためのデータをIOCのRAMの指定された
記憶位置へ転送したり、IOCのRAMに書込まれ
ているデータをホストプロセツサへ転送してコン
ソールで表示させたりする。IOCのROSの内容も
同様にしてコンソールで表示できる。

〔実施例の説明〕

本発明に従つてIOC２０をテストするために
は、まず最初にテストプログラムをIOC２０の
RAM２４にロードすることが必要である。これ
は、ホストプロセツサ１０（例えば、IBMシリー
ズ／１プロセツサ）のIPL機能を利用することに
より達成できる。RAM２４には、第２図〜第５
図に示されているフローチヤートを実現させるた
めのプログラムがロードされる。

RAM２４へのテストプログラムのロードに続
いて、ホストプロセツサ１０の主記憶装置１１に
おいて所定の記憶域がクリアされる。クリアされ
た記憶域は、命令及びデータをRAM２４へ転送
したり、RAM２４及びROS２３からのデータを
受取つたりするのに用いられる。ユーザは診断の
ために、クリアされた記憶域に受取つたデータを
コンソール１３で表示させることができる。これ
によりユーザーはRAM２４やROS２３の内容を
テストすることができる（このテスト内容に誤り
があれば、後で説明する“変更モード”によりそ
の内容を修正することができる）。このモードは
“表示モード”である。図には示していないが、
コンソール１３は１列に並んだ16個のインデイケ
ータランプを有しており、それによつて２バイト
のデータを表示させることができる。本実施例で
は、主記憶装置１０の記憶位置0004〜0019にある
データが保管のためにRAM２４へ転送されるも
のとする。保管されたデータはテスト終了時に主
記憶装置１１に戻される。記憶位置0000〜0003に
あるデータは手操作で保管しなければならない。
その理由についてはあとで述べる。

テストプログラムがRAM２４へロードされ、
主記憶装置１１の最初の20バイトが保管されてし
まうと、IOC２０の実際のテストを開始すること
ができる。前にも述べたように、このテストは、
主記憶装置１１のクリアされた最初の20の記憶位
置0000〜0019を用いて行われる。これら20の記憶
位置のうち、0000及び0001はROS２３又はRAM
２４のアドレスを示すのに用いられ、0002及び
0003は実行コードを保持するのに用いられ残りの
0004〜0019は例えば最初の２つの記憶位置にある
アドレスで指定されたRAM２４中の記憶位置に
書込むべきデータを記憶するのに用いられる。こ
の例では、実行コードを“83”とする。この数値
を選んだ理由は、それがシリーズ／１プロセツサ
のどの機能にも該当しないからである。勿論、他
の数値を用いることも可能である。

IOC２０にはサービスループルーチンが組込ま
れており、それによりIOC２０は主記憶装置１１
の記憶位置0002及び0003の内容を定期的に検査す
る。そのとき、もし実行コード“83”が見つかる
と、IOC２０はデータフイールドによつて指定さ
れた特定のテストオペレーシヨンを遂行する。

次に第６Ａ図〜第６Ｅ図を参照しながら、テス
ト・オペレーシヨンの５種類のモードについて説
明する。

第６Ａ図は、ROS２３又はRAM２４の内容を
表示する表示モードにおける主記憶装置１１の記
憶位置0000〜0019（図では普通の10進数の書き方
になつている）の内容を示している。記憶装置
0000及び0001は、ホストプロセツサ１０へ転送さ
れてそのコンソール１３で表示されるべきデータ
の開始アドレス（ROS２３又はRAM２４のアド
レス）を保持する。実行コード“83”は記憶位置
0002に置かれる。記憶位置0003の最初の４ビツト
ニブルは16進数“Ｄ”に設定され、表示モードで
あることを示す。記憶位置0003の２番目のニブル
は、ROS２３又はRAM２４から読取られるべき
バイトの数を指定する。この数は16進数の“０”
（０バイトではなくて16バイト）から“Ｆ”（15バ
イト）までの間にある。残りの記憶位置0004〜
0019は指定されたアドレスから読取られたデータ
を含む。ただし、記憶位置0003の第２ニブルで指
定されたバイト数が16未満のときは、それに応じ
た数の記憶位置だけがデータを保持することにな
る。

第６Ｂ図に示す変更モードの場合は、記憶位置
0000及び0001は、RAM２４において変更すべき
データの開始アドレスを書込まれる。実行コード
“83”は、主記憶装置１１の20の記憶位置0000〜
0019のうち記憶位置0002以外の19の記憶位置への
書込みが終つた後に記憶位置0002に書込まれる。
というのは、IOC２０は実行コード“83”を見出
すと直ちにテストルーチンを開始してしまうから
である。記憶位置0003の第１ニブルは変更モード
を示す16進数“Ａ”に設定され、第２ニブルは
RAM２４の変更すべきバイトの数を指定する。
これは第６Ａ図の場合と同様に、“０”（16バイ
ト）から“Ｆ”（15バイト）までの間にある。記
憶位置0004〜0019は、RAM２４に書込むべき変
更データを指定されたバイト数だけ含んでいる。

第６Ｃ図はテーブルモードにおける主記憶装置
１１の記憶位置0000〜0019の内容を示している。
テーブルモードは、自動ローダ指令を実行するの
に用いられ、またＩ／Ｏ装置３０がデイスクメモ
リの場合には、メモリポインタを特定のシリン
ダ、ヘツド及びセクタヘセツトするのに用いられ
る。テーブルモードでは主記憶装置１１の記憶位
置0000及び0001は使用されない。記憶位置0003の
第１ニブルはテーブルモードを示す“３”にセツ
トされ、第２ニブルは前の２つのモードのときと
同じくバイト数を指定する。記憶位置0004〜0019
はメモリポインタをどこにセツトすべきかを指定
するテーブルデータを含む。

第６Ｄ図は記憶位置0000〜0019のデータを保管
する保管モードを示し、第６Ｅ図はそのデータを
主記憶装置１１へ戻す復帰モードを示している。
記憶位置0003の第１ニブルは“５”又は“６”に
セツトされる。

次に第２図〜第５図を参照しながら、上述の各
モードにおけるテストオペレーシヨンの遂行につ
いて説明する。

IOC２０はまず第２図の最初のステツプで指令
が実行中かどうかを調べる。もし実行中であれ
は、プログラムはＰ点へ分岐し、メインプログラ
ムに戻る（第５図）。実行中でなければ、特定の
スイツチ（IBMタイプ4966IOCではスイツチ
SZR10）をターンオフすることによつてテーブル
モードがターンオフされる。次にサイクルスチー
ル（フローチヤートではサイクルスチールを
“CS”で表わしてある）の方向がホストプロセツ
サ１０から出る方向に設定され、それが終るとサ
イクルスチールカウントがXX04（Ｘはいわゆる
「ドントケア」を示す）にセツトされる。次にサ
イクルスチール動作のためのセツトアツプが行わ
れる。

第２図の右下部分及び第３図の左上部分にこの
セツトアツプの詳細を示す。まず、読取り記憶域
アドレスの正しいバイトがRAMサイクルスチー
ルアドレスに置かれる。次にサイクルスチール開
始指令が進行中であることを示す特定のビツトが
ターンオンされ、残余アドレス及び残余カウント
がサイクルスチール動作によつて乱されるのを阻
止する。次に第３図の左上部分へ進んで、サイク
ルスチールアドレスが0000にセツトされ、サイク
ルスチールカウントの第１（左側）バイトが00に
セツトされ、そして記憶キーが00にセツトされ
る。最後に、読取り記憶域アドレス又は保管記憶
域アドレスの第１バイトがRAMサイクルスチー
ルアドレスに置かれる。

第２図に戻つて、上述のセツトアツプ後、サイ
クルスチール動作が行われ、それが終るとサイク
ルスチール状況ビツトがリセツトされる。かくて
IOC２０は主記憶装置１１の記憶位置0002に書込
まれていた内容を調べることができる。もしその
内容が“83”でなければ、Ｐ点の方へ分岐し、メ
インプログラムに戻る。“83”であれば、IOC２
０は診断モードから出て、次の記憶位置0003の内
容を調べる。

まず、記憶位置0003の第１ニブルが“５”を含
んでいると、主記憶装置１１の記憶位置0000〜
0019の内容がRAM２４へ転送されてそこに保管
される。（このオペレーシヨンを遂行するために
は記憶位置0000〜0003を必要とするから、ユーザ
はこれらの記憶位置の内容を手操作で調べてどこ
かに書きとめておき、テスト手順の終了後に、書
きとめておいた内容を入力する必要がある。）保
管モードであれば、Ｎ点から第５図の方へ分岐す
る。

保管モードにおいては、保管記憶域アドレスが
RAMサイクルスチールアドレスとして使用さ
れ、バイトカウントが19（20バイト）にセツトさ
れる。次いで第２図で説明したようなサイクルス
チール手順を経た後、テーブルモードのオペレー
シヨンを遂行すべきかどうかが調べられる。もし
イエスであればメインプログラムに戻り、されな
ければ次の判断ステツプで、復帰モードのオペレ
ーシヨンを遂行すべきかどうかが調べられる。も
しイエスであればメインプログラムに戻り、さも
なければ主記憶装置１１の記憶位置0002の内容を
再びサイクルスチール方式で読取る事により、そ
こに“83”が書込まれているかどうかが調べられ
る。もしノーであればメインプログラムに戻り、
さもなければＣ点から第３図の方へ分岐する。

第２図に戻つて、記憶位置0003の第１ニブルが
“５”でなければ、次の判断ステツプでそれが
“６”かどうかが調べられる。もし“６”であれ
ば、Ｍ点から第５図の方へ分岐し、復帰モードの
オペレーシヨンが遂行される。まずサイクルスチ
ール転送の方向がRAM２４からホストプロセツ
サ１０へ向う方向に設定され、次にRAM２４の
保管記憶域に保管されている記憶位置0002の内容
“83”が“00”に変更される。これが終ると、前
記のＮ点以降のステツプが実行される。記憶位置
0003の第１ニブルが“５”でも“６”でもなけれ
ば、次に“Ａ”かどうかが調べられる。もし
“Ａ”であれば、変更モードのオペレーシヨンを
遂行するために、Ｇ点から第３図の方へ分岐す
る。その場合、記憶位置0000及び0001からのアド
レスがマイクロプロセツサ２２のデータアドレス
レジスタ（DAR）に置かれる。次に、このアド
レスがIOC２０の“ページ１”アドレスかどうか
が調べられる。もしノーであればＣ点へ分岐し、
イエスであれば記憶位置0003の第２ニブルから変
更バイト数が取出されて調べられる。もしこの値
が０（16バイトを示す）であれば、カウントは16
進数の“10“に設定される。

Ｊ点から第４図に進んで、変更カウントが
DAR３（図示せず）へ移される。０が実際には
16を表わしているという事実を反映するようにカ
ウントを適切に設定した後、そのカウントに４が
加算され、その結果がサイクルスチールカウント
の第２（右側）バイトに書込まれる。次いで補助
DARが選択されて、その中にコンソール読取り
記憶域アドレスがセツトされる。それが終ると主
DARが選択される。今は表示モードではないか
ら、次にサイクルスチールの方向がホストプロセ
ツサ１０からRAM２４へ向う方向に設定され
る。次いて前述のようにしてサイクルスチール動
作が行われ、主記憶装置１１の記憶位置0004〜
0019の内容が指定されたバイト数だけRAM２４
へ転送される。

サイクルスチール転送が終ると、サイクルスチ
ール状況ビツトがターンオフされる。変更モード
ではテーブルモードは選択されないので、Ｋ点か
ら第５図の方分岐する。まず変更アドレスが
DARにセツトされ、補助DARが選択される。読
取り記憶域からパツチデータが取出され、主
DARが選択されて、それによつて指定されたア
ドレスのところにパツチデータが書込まれる。次
にバイトカウントが１だけ減らされる。バイトカ
ウントの終りに達していなければ、図示のよう
に、補助DARを選択するステツプから同じプロ
セスが繰返される。終りに達するとＣ点への分岐
が行われる（第３図）。

再び第２図に戻つて、変更モードの代りに表示
モード“Ｄ”が選択されていた場合も同じＧ点へ
の分岐が行われる。その場合は、第４図における
２番目の判断ステツプ（表示モードか）でイエス
の方へ分岐し、開示されるべきバイトが主DAR
を用いて取出される。補助DARが選択され、そ
れによつて指定された読取り／書込み記憶域に表
示データが書込まれる。主DARが選択され、バ
イトカウントが１だけ減らされる。バイトカウン
トの終りに達していなければ上述のプロセスが再
び繰返されるが、終りに達するとＥ点へ分岐する
（第３図）。

第２図に戻つて、保管、復帰、変更及び表示の
どのモードも選択されておらず、テーブルモード
“３”が選択されていた場合にはＨ点（第３図）
へ分岐し、あとは変更モードのところで説明した
ステツプが実行される。ただし、第４図における
最後の判断ステツプ（テーブルモードか）ではイ
エスの方へ分岐し、読取り記憶域のアドレスに４
を加算した値がマイクロプロセツサ２２の現エン
トリアドレステーブルポインタ中にセツトされ
る。次いでＢ点から第３図へ進んで、テーブルモ
ードの実行を示すビツトSZR１０がターンオンさ
れる。あとは前に説明したとおりである。

第２図〜第５図のフローチヤートはIBMシリー
ズ／１プロセツサ及び4966入出力接続機構を考慮
しているが、勿論本発明は他のデータ処理システ
ムにも等しく適用できる。

【図面の簡単な説明】

第１図は本発明を適用し得る公知のデータ処理
システムのブロツク図。第２図乃至第５図は本発
明に従つてIOCをテストするための手順を示すフ
ローチヤート。第６Ａ図乃至第６Ｅ図はIOCのテ
ストで使用される制御ワードのフオーマツトを示
す図。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置及びコンソールを有するホストプ
   ロセツサと、入出力制御装置と、該入出力制御装
   置に配置され該入出力制御装置の動作を制御する
   ための情報を有する制御メモリと、を具備するデ
   ータ処理システムにおいて、前記入出力制御装置
   の前記制御メモリの内容を検査する方法であつ
   て、 (a) 前記制御メモリの所定の領域へテストプログ
   ラムをロードするステツプと、 (b) 前記主記憶装置の所定の記憶域をクリアする
   ステツプと、 (c) 前記コンソールを介して検査情報を前記記憶
   域の入力するステツプと、 (d) 前記テストプログラムの制御の下に前記検査
   情報をサイクルスチール方式で前記記憶域から
   前記入出力制御装置へ転送するステツプと、 (e) 前記検査情報に応答して前記制御メモリの内
   容をサイクルスチール方式で前記記憶域へ転送
   しこれを前記コンソールに表示するステツプ
   と、 を有することを特徴とする入出力制御装置の制御
   メモリの内容を検査する方法。