JPH11260099A

JPH11260099A - テスト機能を有するメモリ・アレイ及びメモリ・アレイ・テスト方法

Info

Publication number: JPH11260099A
Application number: JP10362093A
Authority: JP
Inventors: Nicholas Storino Salvatore; サルバトーレ・ニコラス・ストリノ; John Wurman Gregory; グレゴリー・ジョン・ウールマン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1998-01-02
Filing date: 1998-12-21
Publication date: 1999-09-24
Anticipated expiration: 2018-12-21
Also published as: JP3272315B2; KR100283359B1; US5973971A; KR19990066810A

Abstract

(57)【要約】【課題】独立の読出し及び書込みを検証することが可
能なメモリ・アレイ及びテスト方法を提供することであ
る。【解決手段】メモリ・アレイは、所定値をアレイの複
数の部分に同時に挿入するビット・インサータを含む。
各行は対応する行ビット・インサータ２０を有する。或
いはまたはそれに加えて、各メモリ・セルは記憶素子ビ
ット・インサータ３４、５０、５６を有し得る。行ビッ
ト・インサータ２０は、行書込みポート１６の入力に所
定値を配置する。記憶素子ビット・インサータは、メモ
リ・セルを所定値に事前設定する。読出し回路をテスト
するため、記憶素子ビット・インサータが所定値にセッ
トされ読出しが実行される。書込み回路をテストするた
めに、行ビット・インサータが所定値にセットされる。
書込みが実行され、次に読出しが実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ・セルをテ
ストするための装置を有する汎用レジスタまたはメモリ
・アレイに関する。

【０００２】

【従来の技術】メモリ・アレイは他の電子回路要素同
様、製造欠陥及び故障を受けやすい。メモリ・アレイは
通常、集積回路チップ上に形成され、こうしたチップは
専用のメモリ・チップであるか、または他の回路要素を
含み得る。メモリ・アレイ内の欠陥は、製造上のエラー
や不適切な処理により引き起こされる。環境要因、寿命
または不適正な使用が、任意の時期にメモリ・アレイの
故障を引き起こし得る。

【０００３】メモリ・アレイは製造欠陥及び故障を受け
やすいことから、それらをテストする手段が積極的に開
発されてきた。こうした手段の１つは機能テストと呼ば
れ、これはメモリ・アレイへの１つ以上のデータ・パタ
ーンの書込み、それに続くメモリ・アレイからのデータ
・パターンの読出し及び書込まれたパターンと読出され
たパターンとの比較を含む。そしてそれらの不一致が、
欠陥または故障を示す。こうした機能テストは、テスト
機能専用の回路要素をチップ内に含ませる必要がないと
いう利点を有する。追加の利点は、各ビットが独立にテ
ストされ得ることである。機能テストの主な欠点は、チ
ップがメモリ・アレイ全体に渡り正規に動作されるため
に比較的低速であることである。更に、読出しポート回
路と書込みポート回路とが独立にテストされない。従っ
て、書込まれたデータと読出されたデータとの不一致の
原因を分離することが不可能である。なぜなら、不一致
は書込みポート、読出しポート、メモリ・セル記憶素子
またはこれらの要素の組み合わせにより生じ得るからで
ある。

【０００４】別のテスト手段は、組み込み自己テスト
（ＢＩＳＴ：built-in-self-test）回路をチップ内に組
み込むことである。ＢＩＳＴは、それぞれのあらゆるメ
モリ・セルをテストするので完全である。こうしたテス
トの細分性は、非常に望ましい。ＢＩＳＴはまた、メモ
リ・セルを直接動作させるので、メモリ・アレイを合理
的に高速にテストすることができる。ＢＩＳＴの主な欠
点は、その要素がチップ上の多大な量のスペースまたは
資源を占有することである。余分な要素はまた、不必要
に信号負荷を増加させる。

【０００５】

【発明が解決しようとする課題】従って、ＢＩＳＴテス
ト及び機能パターン・テストの両方の利点のいくつかを
含む、メモリ・アレイ・テスト装置及び方法を提供する
ことが望ましい。これらの問題が本発明により後述のよ
うに満足される。

【０００６】

【課題を解決するための手段】本発明は、独立の読出し
及び書込みを検証することが可能なメモリ・アレイ及び
メモリ・アレイ・テスト方法に関して、そこではアレイ
内に含まれるビット・インサータが、アレイの複数部分
を同時に所定値にセットするために使用される。本願で
使用される用語"メモリ・アレイ"は、汎用記憶レジスタ
を含む全てのタイプのメモリ・アレイを含むものであ
る。メモリ・アレイは、物理的には違っていても少なく
とも概念的には、メモリ・セルの行及び列として構成さ
れる。各行は、その行の各列のメモリ・セルに接続され
る行書込みポートを有する。用語"行"及び"列"は便宜上
使用され、任意の特定の方向またはデータ・ワード定義
を指定せず、単にアレイの第１及び第２の次元の好都合
な名前である。行が列として等価に述べられてもよい
し、またその逆であってもよい。更に、各メモリ・セル
は記憶素子、ビット書込みポート及びビット読出しポー
トを有する。

【０００７】各行は、それぞれの行書込みポートの入力
に接続される対応する行ビット・インサータを有する。
行ビット・インサータの制御入力は一緒に接続され、そ
れらを同時に制御する。行ビット・インサータの制御入
力を所定値にセットすることにより、全ての行書込みポ
ートの入力に所定値が配置される。この値はハイまたは
ロウ論理レベルを表す。制御入力に応答して、この論理
レベルを生成するために、好適なトランジスタ回路が含
まれ得る。この回路は、固定論理レベルまたは選択可能
な論理レベルを生成し得る。次に、列に対して従来式に
書込み操作を実行し、この値を列のメモリ・セルに書込
む。

【０００８】加えてまたは代わりに、各メモリ・セルが
記憶素子ビット・インサータを有してもよい。記憶素子
ビット・インサータの制御入力が、列に対応して一緒に
接続され、それらを同時に制御する。列の記憶素子ビッ
ト・インサータの制御入力を所定値にセットすることに
より、その列のビット記憶素子に所定値が配置される。
その値はハイ論理レベルまたはロウ論理レベルを表す。
制御入力に応答して、この論理レベルを生成するため
に、好適なトランジスタ回路が含まれ得る。この回路
は、固定論理レベルまたは選択可能な論理レベルを生成
し得る。次に、列に対して従来式に書込み操作を実行
し、この値を列のメモリ・セルに書込む。

【０００９】前述のビット・インサータ回路を使用して
メモリ・アレイをテストする方法は、列の記憶素子ビッ
ト・インサータ制御入力を所定値にセットするステップ
を含む。その結果、ある値がその列のメモリ・セルの記
憶素子に記憶される。次に読出し操作が列に対して実行
される。列のメモリ・セルから読出された値が、記憶素
子ビット・インサータにセットされた値と一致しない場
合、記憶素子自身またはビット読出しポートのいずれか
が適切に機能していないと推論される。なぜなら、ビッ
ト値が記憶素子ビット・インサータにより、ビット書込
みポートをバイパスして直接記憶素子に挿入されたから
である。値が一致する場合には、記憶素子と読出しポー
トの両方が適切に機能していると推論される。

【００１０】これらのステップに加え、または代わりに
本方法はビット書込みポートをテストするステップを含
み得る。列の行ビット・インサータ制御入力が、所定値
にセットされる。次に列に対して書込み操作が実行さ
れ、続いて読出し操作が実行される。列のメモリ・セル
から読出された値が、行ビット・インサータにセットさ
れた値と一致すると、ビット書込みポートは適切に機能
していると推論される。値が一致しないが、前述のテス
トから記憶素子及び読出しポートが適切に機能している
と判断された場合、ビット書込みポートが適切に機能し
ていないと推論される。

【００１１】従来のＢＩＳＴと比較して、本発明は、既
存のメモリ・アレイ設計に組み込むチップ資源が比較的
小さくてよいので、機能テスト方法だけによる従来技術
の利点が得られる。更に本発明は、アレイのあらゆるメ
モリ・セルを動作させることができるので、相当なチッ
プ資源を犠牲にしていた従来のＢＩＳＴ技術の利点が簡
単に得られる。

【００１２】

【発明の実施の形態】図１に示されるように、メモリ・
アレイは、行１２及び列１４として構成されるメモリ・
セル１０を含む。各行１２及び各列１４は、任意の好適
な数のメモリ・セル１０を有し、各々は好適には、従来
のメモリ・アレイ同様少なくとも２個のメモリ・セルを
有する。説明の都合上、一般的なメモリ・アレイは６４
の行１２と３２の列１４を有する。メモリ・アレイは好
適には、適切な集積回路チップ上に形成される。チップ
は専用のメモリ・チップまたはより多彩な機能を有する
チップであり、そうした機能の１つはデータの記憶であ
る。各行１２は、対応する行書込みポート１６及び行読
出しポート１７を有する。それぞれの行書込みポート１
６及び行読出しポート１７は従来通りの設計であり、そ
の対応する行１２の各メモリ・セル１０に接続される。

【００１３】メモリ・アレイは６４本のビット・ライン
１８を含み、各々は行１２の１つに対応する。従来のメ
モリ・アレイでは、各ビット・ライン１８が直接、対応
する行の行書込みポート１６の入力に接続される。しか
しながら、本発明の図示の実施例では、各ビット・ライ
ン１８が行ビット・インサータ２０の入力に接続され、
後者が対応する行の行書込みポート１６の入力に接続さ
れる。列１４の各行ビット・インサータ２０は制御入力
を有し、これは図５乃至図７に関連して後述されるよう
に、その列１４の他の全ての行ビット・インサータ２０
の制御入力及び１つ以上の行ビット・インサータ制御信
号２２に接続される。従って、制御信号２２は列１４の
全ての行ビット・インサータ２０を同時に制御する。制
御信号２２を後述のようにセットすることにより、所定
の論理レベルまたは値が、全ての行書込みポート１６の
入力に配置される。（後述のように、論理レベルはビッ
ト・インサータ制御信号２２の所定のまたは事前定義さ
れた値または値の組み合わせに応答して決定されると言
う意味において、"事前設定（predetermined）"され
る。）各列１４の全てのメモリ・セル１０は、対応する
書込み許可信号２４を受信する。メモリ・アレイをテス
トする方法に関連して後述されるように、対応する書込
み許可信号２４をアサートすることにより、列１４に書
込み操作を実行すると、行書込みポート１６の入力に配
置された値がその列１４のメモリ・セル１０に書込まれ
る。

【００１４】列１４のメモリ・セル１０はまた、１つ以
上の対応する記憶素子ビット・インサータ制御信号２６
を受信する。後述のように制御信号２６をセットするこ
とにより、対応する列１４の各メモリ・セル１０が所定
の論理レベルまたは値にセットされる。換言すると、制
御信号２６の各々が、その対応する列の全てのメモリ・
セル１０を同時に制御する。

【００１５】図２に示されるように、所与の行１２の行
書込みポート１６の出力は、メモリ・セル１０のビット
入力と、図２には示されていないが、その行１２の他の
列１４のメモリ・セル１０に接続される。行書込みポー
ト１６は、書込み保持時間を提供するために必要な遅延
を表す４個のインバータ２７を含むように示されるが、
この表現は説明的な意味で示されたに過ぎず、任意の好
適な書込みポート回路が含まれ得る。メモリ・セル１０
は記憶素子２８、ビット書込みポート３０、ビット読出
しポート３２及び記憶素子ビット・インサータ３４を含
む。

【００１６】ビット書込みポート３０は任意の好適な設
計であってよい。説明の都合上、それは一般にＰチャネ
ル電界効果トランジスタ（ＰＦＥＴ）３６、Ｎチャネル
電界効果トランジスタ（ＮＦＥＴ）３８及びインバータ
４０を含む従来式の設計である。書込み許可信号２４の
１つがＰＦＥＴ３６に供給され、その反転信号がインバ
ータ４０を介してＮＦＥＴ３８に供給される。ビット読
出しポート３２も同様に、任意の好適な設計であるので
改めて詳述しない。記憶素子２８に記憶されるデータ
は、読出し許可信号４１に応答して出力３９に供給され
る。記憶素子２８は、ビット書込みポート３０及びビッ
ト読出しポート３２に関連して、一般に従来式に構成さ
れる２個のインバータ４２及び４４を含む。

【００１７】記憶素子ビット・インサータ３４はＮＦＥ
Ｔ４６を含み、そのゲート端子は、この実施例の記憶素
子ビット・インサータ制御信号２６の１つである制御信
号４８に接続される。図２では示されていないが、その
同一の制御信号４８がその列１４の他の全ての行１２の
記憶素子ビット・インサータ３４に接続される。ＮＦＥ
Ｔ４６のソース端子はグラウンドに接続され、ドレイン
端子は記憶素子２８に接続される。従って、制御信号４
８をアサートすると、記憶素子２８がロウ論理レベルま
たは２進数"０"を表すグラウンドにセットされる。

【００１８】図３は別の記憶素子ビット・インサータ５
０を含む代替メモリ・セル１０を示している。図３に示
されるように、所与の行１２の行書込みポート１６の出
力は、代替メモリ・セル１０のビット入力及び図３には
示されていないが、その行１２の他の全ての列１４のメ
モリ・セル１０に接続される。行書込みポート１６は、
図２に関連して前述された構造を有する。メモリ・セル
１０は記憶素子２８、ビット書込みポート３０、ビット
読出しポート３２及び記憶素子ビット・インサータ５０
を含む。

【００１９】ビット書込みポート３０は任意の好適な設
計であってよいが、説明の都合上、それは図２に関連し
て前述された形態である。ビット読出しポート３２及び
記憶素子２８も同様に、図２に関連して前述された形態
であり得る。

【００２０】記憶素子ビット・インサータ５０はＰＦＥ
Ｔ５２を含み、そのゲート端子は、この実施例の記憶素
子ビット・インサータ制御信号２６の１つである制御信
号５４に接続される。図３では示されていないが、その
同一の制御信号５４が、その列１４の他の全ての行１２
の記憶素子ビット・インサータ５０に接続される。ＰＦ
ＥＴ５２のソース端子は基準電源（Ｖ_DD）に接続され、
ドレイン端子は記憶素子２８に接続される。従って、制
御信号５４をアサートすると、記憶素子２８がハイ論理
レベルまたは２進数"１"を表すＶ_DDにセットされる。

【００２１】図４は更に別の記憶素子ビット・インサー
タ５６を含む代替メモリ・セル１０を示している。図４
に示されるように、所与の行１２の行書込みポート１６
の出力は別の代替メモリ・セル１０のビット入力と、図
４には示されていないが、その行１２の他の全ての列１
４のメモリ・セル１０に接続される。行書込みポート１
６は、図２及び図３に関連して前述された構造を有す
る。メモリ・セル１０は記憶素子２８、ビット書込みポ
ート３０、ビット読出しポート３２及び記憶素子ビット
・インサータ５６を含む。

【００２２】ビット書込みポート３０は任意の好適な設
計であってよいが、説明の都合上、それは図２及び図３
に関連して前述された形態である。ビット読出しポート
３２及び記憶素子２８も同様に、図２及び図３に関連し
て前述された形態であり得る。

【００２３】記憶素子ビット・インサータ５６は、ハイ
またはロウの論理レベルの選択を可能にするトライステ
ート回路である。記憶素子ビット・インサータ５６は、
トライステート・インバータ５８を含む。トライステー
ト・インバータ５８のデータ入力は制御信号６０に接続
される。トライステート・インバータ５８の出力は、記
憶素子２８に接続される。トライステート・インバータ
５８のトライステート入力は、それぞれ制御信号６２及
びインバータ６４を介して、その反転信号に接続され
る。制御信号６０及び６２は、この実施例の記憶素子ビ
ット・インサータ制御信号２６である。図４には示され
ていないが、制御信号６０及び６２は同様にして、その
列１４の他の全ての行１２の記憶素子ビット・インサー
タ５６にも接続される。従って、制御信号６２をアサー
トすると、記憶素子２８が制御信号６０の状態または論
理レベルに依存して、ハイ論理レベルまたは２進数"１"
を表すＶ_DDか、ロウ論理レベルまたは２進数"０"を表す
グラウンドにセットされる。

【００２４】図５に示されるように、所与の行１２の行
ビット・インサータ２０の出力は、行書込みポート１６
の入力に接続され、その出力はメモリ・セル１０のビッ
ト入力に接続される。行ビット・インサータ２０はＮＦ
ＥＴ６６を含み、そのゲート端子は、この実施例の行ビ
ット・インサータ制御信号２２の１つである制御信号６
８に接続される。図５には示されていないが、制御信号
６８は他の全ての行１２の行ビット・インサータ２０に
も接続される。ＮＦＥＴ６６のソース端子はグラウンド
に接続され、ドレイン端子は行書込みポート１６の入力
に接続される。従って、制御信号６８をアサートする
と、行書込みポート１６の入力がロウ論理レベルまたは
２進数"０"を表すグラウンドにセットされる。

【００２５】メモリ・セル１０は記憶素子２８、ビット
書込みポート３０及びビット読出しポート３２を含み、
これら全ては図２乃至図４に関連して前述された形態で
ある。或いはメモリ・セル１０が、図２乃至図４に示さ
れる任意の代替実施例であってもよい。

【００２６】図６は別の行ビット・インサータ２０を示
している。図６に示されるように、所与の行１２の代替
の行ビット・インサータ２０の出力は、行書込みポート
１６の入力に接続され、その出力はメモリ・セル１０の
ビット入力に接続される。行ビット・インサータ２０は
ＰＦＥＴ７０を含み、そのゲート端子は、この実施例の
行ビット・インサータ制御信号２２の１つである制御信
号７２に接続される。図６には示されていないが、制御
信号７２は他の全ての行１２の行ビット・インサータ２
０にも接続される。ＰＦＥＴ７０のソース端子は基準電
源Ｖ_DDに接続され、ドレイン端子は行書込みポート１６
の入力に接続される。従って、制御信号７２をアサート
すると、行書込みポート１６の入力がハイ論理レベルま
たは２進数"１"を表すＶ_DDにセットされる。

【００２７】メモリ・セル１０は記憶素子２８、ビット
書込みポート３０及びビット読出しポート３２を含み、
これら全ては図２乃至図４に関連して前述された形態で
ある。或いはメモリ・セル１０が図２乃至図４に示され
る任意の代替実施例であってもよい。

【００２８】図７は更に別の行ビット・インサータ２０
を示している。図７に示されるように、所与の行１２の
別の代替の行ビット・インサータ２０の出力は行書込み
ポート１６の入力に接続され、その出力はメモリ・セル
１０のビット入力に接続される。行ビット・インサータ
２０は、トライステート・インバータ７４を含む。トラ
イステート・インバータ７４のデータ入力は、制御信号
７６に接続される。トライステート・インバータ７４の
出力は、行書込みポート１６の入力に接続される。トラ
イステート・インバータ７４のトライステート入力は、
それぞれ制御信号７８及びインバータ８０を介して、そ
の反転信号に接続される。制御信号７６及び７８は、こ
の実施例の行ビット・インサータ制御信号２２である。
図７には示されていないが、制御信号７６及び７８は、
同様にして、他の全ての行の行ビット・インサータ２０
に接続される。従って、制御信号７８をアサートする
と、行書込みポート１６の入力が、制御信号７６の状態
または論理レベルに依存して、ハイ論理レベルまたは２
進数"１"を表すＶ_DDか、ロウ論理レベルまたは２進数"
０"を表すグラウンドにセットされる。

【００２９】メモリ・セル１０は記憶素子２８、ビット
書込みポート３０及びビット読出しポート３２を含み、
これら全ては図２乃至図４に関連して前述された形態で
ある。或いはメモリ・セル１０が図２乃至図４に示され
る任意の代替実施例であってもよい。

【００３０】要するに、図２乃至図４は記憶素子ビット
・インサータ３４の３つの典型的な実施例を示し、図５
乃至図７は行ビット・インサータ２０の３つの典型的な
実施例を示す。図２乃至図４の３つの典型的な実施例の
いずれかを含む任意の好適な記憶素子ビット・インサー
タが、それ単独で、若しくは図５乃至図７の３つの典型
的な実施例のいずれかを含む任意の好適な行ビット・イ
ンサータと組み合わされてメモリ・アレイ内に含まれて
もよい。逆に、図５乃至図７の３つの典型的な実施例の
いずれかを含む任意の好適な行ビット・インサータが、
それ単独で、若しくは図２乃至図４の３つの典型的な実
施例のいずれかを含む任意の好適な記憶素子ビット・イ
ンサータと組み合わされて、メモリ・アレイ内に含まれ
てもよい。

【００３１】図８は、前述の回路を用いてメモリ・アレ
イをテストする方法を示す。図２乃至図４に示される任
意の実施例に関連して前述したように、ステップ８２で
制御信号２６によりメモリ・セル１０を所定論理レベル
にセットする。例えば、メモリ・セル１０が図２に示さ
れるように実現されるメモリ・アレイでは論理レベルは
ロウである。メモリ・セル１０が図３に示されるように
実現されるメモリ・アレイでは論理レベルはハイであ
る。メモリ・セル１０が図４に示されるように実現され
るメモリ・アレイでは、ハイ論理レベルまたはロウ論理
レベルのいずれかが選択される。ステップ８４で、メモ
リ・セル１０に対して読出し操作が実行される。ステッ
プ８６で、メモリ・セル１０から読出された値が、メモ
リ・セル１０にセットされた値と比較される。メモリ・
セル１０から読出された値が、メモリ・セル１０にセッ
トされた値と一致しない場合、そのメモリ・セル１０の
記憶素子２８またはビット読出しポート３２の一方（ま
たは両方）が、適切に機能していないと推論され、適切
な指示がステップ８８で提供される。値が一致する場合
には、記憶素子２８及びビット読出しポート３２の両方
が適切に機能していると推論される。両者が適切に機能
していることが知れると、ビット書込みポート３０及び
行書込みポート１６がテストされる。

【００３２】図５乃至図７に示される任意の実施例に関
連して前述したように、ステップ９０で、制御信号２２
により行書込みポート１６の入力を所定論理レベルにセ
ットする。ステップ９２で、メモリ・セル１０に対して
書込み操作が実行される。ステップ９４で、メモリ・セ
ル１０に対して読出し操作が実行される。ステップ９６
で、メモリ・セル１０から読出された値が、メモリ・セ
ル１０に書込まれた値と比較される。メモリ・セル１０
から読出された値が、そのメモリ・セル１０にセットさ
れた値と一致しない場合、ビット書込みポート３０また
は行書込みポート１６のいずれかが適切に機能していな
いと推論され、適切な指示がステップ９８で提供され
る。値が一致する場合には、ビット書込みポート３０及
び行書込みポート１６の両方が適切に機能していると推
論され、適切な指示がステップ１００で提供される。

【００３３】列１４は前述の方法により、個々にまたは
グループとしてテストされ得る。列はデータ・ワードに
たとえられる。従って、本発明は、メモリ・アレイをビ
ット・ベースではなしにワード・ベースでテストするも
のとして概念化される。本発明は、メモリ・アレイが、
テストの間にあらゆるビットに影響を与える一体的な回
路要素を含む点で、従来の組み込み自己テスト（ＢＩＳ
Ｔ）の幾つかの利点を提供する。しかしながら、本発明
ではテストがワード・ベースであり、ＢＩＳＴの場合の
ようにビット・ベースではない。従って、本発明は高速
であり、必要とする回路要素数も少なくてよい。

【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３５】（１）各行が当該行の各メモリ・セルに接
続される行書込みポートを有し、前記メモリ・セルの各
々がビット記憶素子を有する、複数の行及び複数の列に
構成されるメモリ・セルのアレイと、各々が１つの行の
前記行書込みポートの入力に接続される複数の行ビット
・インサータであって、前記行ビット・インサータの各
々が、他の全ての前記行ビット・インサータの制御入力
に接続される制御入力を有する、行ビット・インサータ
とを含む、メモリ・アレイ。（２）前記行ビット・インサータの各々が、前記行書込
みポートの入力をハイ論理状態を表す電圧レベルにセッ
トするトランジスタを含む、前記（１）記載のメモリ・
アレイ。（３）前記トランジスタが、前記行書込みポートの入力
を電源電圧Ｖ_DDにセットするＰチャネル電界効果トラン
ジスタ（ＰＦＥＴ）である、前記（２）記載のメモリ・
アレイ。（４）前記行ビット・インサータの各々が、前記行書込
みポートの入力をロウ論理状態を表す電圧レベルにセッ
トするトランジスタを含む、前記（１）記載のメモリ・
アレイ。（５）前記トランジスタが、前記行書込みポートの入力
をグラウンドにセットするＮチャネル電界効果トランジ
スタ（ＮＦＥＴ）である、前記（４）記載のメモリ・ア
レイ。（６）前記行ビット・インサータが、状態制御入力及び
データ入力を有するトライステート・インバータを含
み、前記データ入力が第１の論理状態を表す電圧を有す
るとき、前記行書込みポートの入力をハイ論理状態を表
す電圧レベルにセットし、前記データ入力が第２の論理
状態を表す電圧を有するとき、前記行書込みポートの入
力をロウ論理状態を表す電圧レベルにセットする、前記
（１）記載のメモリ・アレイ。（７）各列のそれぞれの前記ビット記憶素子に接続され
る、複数の記憶素子ビット・インサータを含み、１つの
列の前記記憶素子ビット・インサータの各々が、その列
の他の全ての前記記憶素子ビット・インサータの制御入
力に接続される制御入力を有する、前記（１）記載のメ
モリ・アレイ。（８）前記記憶素子ビット・インサータの各々が、前記
ビット記憶素子をハイ論理状態を表す電圧レベルにセッ
トするトランジスタを含む、前記（７）記載のメモリ・
アレイ。（９）前記トランジスタが、前記ビット記憶素子を電源
電圧Ｖ_DDにセットするＰチャネル電界効果トランジスタ
（ＰＦＥＴ）である、前記（８）記載のメモリ・アレ
イ。（１０）前記記憶素子ビット・インサータの各々が、前
記ビット記憶素子をロウ論理状態を表す電圧レベルにセ
ットするトランジスタを含む、前記（７）記載のメモリ
・アレイ。（１１）前記トランジスタが、前記ビット記憶素子をグ
ラウンドにセットするＮチャネル電界効果トランジスタ
（ＮＦＥＴ）である、前記（１０）記載のメモリ・アレ
イ。（１２）前記記憶素子ビット・インサータが、状態制御
入力及びデータ入力を有するトライステート・インバー
タを含み、前記データ入力が第１の論理状態を表す電圧
を有するとき、前記ビット記憶素子をハイ論理状態を表
す電圧レベルにセットし、前記データ入力が第２の論理
状態を表す電圧を有するとき、前記ビット記憶素子をロ
ウ論理状態を表す電圧レベルにセットする、前記（７）
記載のメモリ・アレイ。（１３）各行が当該行の各メモリ・セルに接続される行
書込みポートを有し、前記メモリ・セルの各々がビット
記憶素子を有する、複数の行及び複数の列に構成される
メモリ・セルのアレイと、各列のそれぞれの前記ビット
記憶素子に接続される、複数の記憶素子ビット・インサ
ータであって、１つの列の前記記憶素子ビット・インサ
ータの各々が、その列の他の全ての前記記憶素子ビット
・インサータの制御入力に接続され、他の列の前記記憶
素子ビット・インサータ制御入力には接続されない制御
入力を有する、記憶素子ビット・インサータとを含む、
メモリ・アレイ。（１４）前記記憶素子ビット・インサータの各々が、前
記ビット記憶素子をハイ論理状態を表す電圧レベルにセ
ットするトランジスタを含む、前記（１３）記載のメモ
リ・アレイ。（１５）前記トランジスタが、前記ビット記憶素子を電
源電圧Ｖ_DDにセットするＰチャネル電界効果トランジス
タ（ＰＦＥＴ）である、前記（１４）記載のメモリ・ア
レイ。（１６）前記記憶素子ビット・インサータの各々が、前
記ビット記憶素子をロウ論理状態を表す電圧レベルにセ
ットするトランジスタを含む、前記（１３）記載のメモ
リ・アレイ。（１７）前記トランジスタが、前記ビット記憶素子をグ
ラウンドにセットするＮチャネル電界効果トランジスタ
（ＮＦＥＴ）である、前記（１６）記載のメモリ・アレ
イ。（１８）前記記憶素子ビット・インサータが、状態制御
入力及びデータ入力を有するトライステート・インバー
タを含み、前記データ入力が第１の論理状態を表す電圧
を有するとき、前記ビット記憶素子をハイ論理状態を表
す電圧レベルにセットし、前記データ入力が第２の論理
状態を表す電圧を有するとき、前記ビット記憶素子をロ
ウ論理状態を表す電圧レベルにセットする、前記（１
３）記載のメモリ・アレイ。（１９）複数の行及び複数の列に構成されるメモリ・セ
ルのアレイを含む、メモリ・アレイをテストする方法で
あって、各行が当該行の各メモリ・セルに接続される行
書込みポートを有し、前記メモリ・セルの各々がビット
記憶素子を有し、前記メモリ・アレイが更に、各々が１
つの行の前記行書込みポートの入力に接続される複数の
行ビット・インサータを含み、前記行ビット・インサー
タの各々が、他の全ての前記行ビット・インサータの制
御入力に接続される制御入力を有するものにおいて、前
記行ビット・インサータの前記制御入力により、前記行
書込みポートの前記入力を、所定の論理状態を表す電圧
レベルにセットするステップと、所定の列に対して書込
み操作を実行するステップと、前記列からの読出し操作
を実行し、前記列の前記ビット記憶素子の各々の論理状
態を判断するステップと、前記読出し操作により判断さ
れた、前記列の前記ビット記憶素子の各々の前記論理状
態を、前記所定の論理状態と比較するステップとを含
む、方法。（２０）複数の行及び複数の列に構成されるメモリ・セ
ルのアレイを含む、メモリ・アレイをテストする方法で
あって、前記メモリ・セルの各々がビット記憶素子を有
し、前記メモリ・アレイが更に、各列のそれぞれの前記
メモリ・セルの前記ビット記憶素子に接続される、複数
の記憶素子ビット・インサータを含み、１つの列の前記
記憶素子ビット・インサータの各々が、その列の他の全
ての前記記憶素子ビット・インサータの制御入力に接続
される制御入力を有するものにおいて、前記記憶素子ビ
ット・インサータの前記制御入力をセットし、所定の列
のそれぞれの前記メモリ・セルの前記ビット記憶素子に
おいて、所定の論理状態を表す電圧レベルを生成するス
テップと、前記列からの読出し操作を実行し、前記列の
前記ビット記憶素子の各々の論理状態を判断するステッ
プと、前記読出し操作により判断された、前記列の前記
ビット記憶素子の各々の前記論理状態を、前記所定の論
理状態と比較するステップとを含む、方法。（２１）複数の行及び複数の列に構成されるメモリ・セ
ルのアレイを含む、メモリ・アレイをテストする方法で
あって、各行が当該行の各メモリ・セルに接続される行
読出しポート及び行書込みポートを有し、前記メモリ・
セルの各々がビット記憶素子を有し、前記メモリ・アレ
イが更に、各々が１つの行の前記行書込みポートの入力
に接続される複数の行ビット・インサータを含み、前記
行ビット・インサータの各々が、他の全ての前記行ビッ
ト・インサータの制御入力に接続される制御入力を有
し、前記メモリ・アレイが更に、各列のそれぞれの前記
メモリ・セルの前記ビット記憶素子に接続される、複数
の記憶素子ビット・インサータを含み、１つの列の前記
記憶素子ビット・インサータの各々が、その列の他の全
ての前記記憶素子ビット・インサータの制御入力に接続
される制御入力を有するものにおいて、前記記憶素子ビ
ット・インサータの前記制御入力をセットし、所定の列
のそれぞれの前記メモリ・セルの前記ビット記憶素子に
おいて、所定の論理状態を表す電圧レベルを生成するス
テップと、前記列からの読出し操作を実行し、前記列の
前記ビット記憶素子の各々の論理状態を判断するステッ
プと、前記読出し操作により判断された、前記列の前記
ビット記憶素子の各々の前記論理状態を、前記所定の論
理状態と比較するステップと、前記行ビット・インサー
タの前記制御入力により、前記行書込みポートの前記入
力を、所定の論理状態を表す電圧レベルにセットするス
テップと、所定の列に対して書込み操作を実行するステ
ップと、前記列からの読出し操作を実行し、前記列の前
記ビット記憶素子の各々の論理状態を判断するステップ
と、前記読出し操作により判断された、前記列の前記ビ
ット記憶素子の各々の前記論理状態を、前記所定の論理
状態と比較するステップとを含む、方法。

【図面の簡単な説明】

【図１】読出し操作及び書込み操作を互いに独立にテス
トするためのビット・インサータを有する、メモリ・ア
レイの構成図である。

【図２】メモリ・セルの記憶素子をロウ論理状態に事前
設定するための記憶素子ビット・インサータを有する、
メモリ・セルの構成図である。

【図３】メモリ・セルの記憶素子をハイ論理状態に事前
設定するための記憶素子ビット・インサータを有する、
別のメモリ・セルの構成図である。

【図４】メモリ・セルの記憶素子をハイ論理状態または
ロウ論理状態に選択的に事前設定するためのトライステ
ート記憶素子ビット・インサータを有する、更に別のメ
モリ・セルの構成図である。

【図５】行書込みポートを介してメモリ・セルに接続さ
れ、行書込みポート入力をロウ論理状態に事前設定する
行ビット・インサータの構成図である。

【図６】行書込みポートを介してメモリ・セルに接続さ
れ、行書込みポート入力をハイ論理状態に事前設定する
別の行ビット・インサータの構成図である。

【図７】行書込みポートを介してメモリ・セルに接続さ
れ、行書込みポート入力をハイ論理状態またはロウ論理
状態に選択的に事前設定する更に別のトライステート行
ビット・インサータの構成図である。

【図８】テスト方法を示すフローチャートである。

【符号の説明】

１０メモリ・セル１２行１４列１６行書込みポート１７行読出しポート１８ビットライン２０行ビット・インサータ２２行ビット・インサータ制御信号２４書込み許可信号２６記憶素子ビット・インサータ制御信号２７、４０、４２、４４、６４、８０インバータ２８記憶素子３０ビット書込みポート３２ビット読出しポート３４、５０、５６記憶素子ビット・インサータ３６、５２、７０Ｐチャネル電界効果トランジスタ
（ＰＦＥＴ）３８、４６、６６Ｎチャネル電界効果トランジスタ
（ＮＦＥＴ）３９出力４１読出し許可信号５８、７４トライステート・インバータ

フロントページの続き (72)発明者グレゴリー・ジョン・ウールマンアメリカ合衆国55902、ミネソタ州ロチェスター、サウス・ウェスト、メドウ・ラン・ドライブ 123

Claims

【特許請求の範囲】

【請求項１】各行が当該行の各メモリ・セルに接続され
る行書込みポートを有し、前記メモリ・セルの各々がビ
ット記憶素子を有する、複数の行及び複数の列に構成さ
れるメモリ・セルのアレイと、各々が１つの行の前記行書込みポートの入力に接続され
る複数の行ビット・インサータであって、前記行ビット
・インサータの各々が、他の全ての前記行ビット・イン
サータの制御入力に接続される制御入力を有する、行ビ
ット・インサータとを含む、メモリ・アレイ。
【請求項２】前記行ビット・インサータの各々が、前記
行書込みポートの入力をハイ論理状態を表す電圧レベル
にセットするトランジスタを含む、請求項１記載のメモ
リ・アレイ。
【請求項３】前記トランジスタが、前記行書込みポート
の入力を電源電圧Ｖ_DDにセットするＰチャネル電界効果
トランジスタ（ＰＦＥＴ）である、請求項２記載のメモ
リ・アレイ。
【請求項４】前記行ビット・インサータの各々が、前記
行書込みポートの入力をロウ論理状態を表す電圧レベル
にセットするトランジスタを含む、請求項１記載のメモ
リ・アレイ。
【請求項５】前記トランジスタが、前記行書込みポート
の入力をグラウンドにセットするＮチャネル電界効果ト
ランジスタ（ＮＦＥＴ）である、請求項４記載のメモリ
・アレイ。
【請求項６】前記行ビット・インサータが、状態制御入
力及びデータ入力を有するトライステート・インバータ
を含み、前記データ入力が第１の論理状態を表す電圧を
有するとき、前記行書込みポートの入力をハイ論理状態
を表す電圧レベルにセットし、前記データ入力が第２の
論理状態を表す電圧を有するとき、前記行書込みポート
の入力をロウ論理状態を表す電圧レベルにセットする、
請求項１記載のメモリ・アレイ。
【請求項７】各列のそれぞれの前記ビット記憶素子に接
続される、複数の記憶素子ビット・インサータを含み、
１つの列の前記記憶素子ビット・インサータの各々が、
その列の他の全ての前記記憶素子ビット・インサータの
制御入力に接続される制御入力を有する、請求項１記載
のメモリ・アレイ。
【請求項８】前記記憶素子ビット・インサータの各々
が、前記ビット記憶素子をハイ論理状態を表す電圧レベ
ルにセットするトランジスタを含む、請求項７記載のメ
モリ・アレイ。
【請求項９】前記トランジスタが、前記ビット記憶素子
を電源電圧Ｖ_DDにセットするＰチャネル電界効果トラン
ジスタ（ＰＦＥＴ）である、請求項８記載のメモリ・ア
レイ。
【請求項１０】前記記憶素子ビット・インサータの各々
が、前記ビット記憶素子をロウ論理状態を表す電圧レベ
ルにセットするトランジスタを含む、請求項７記載のメ
モリ・アレイ。
【請求項１１】前記トランジスタが、前記ビット記憶素
子をグラウンドにセットするＮチャネル電界効果トラン
ジスタ（ＮＦＥＴ）である、請求項１０記載のメモリ・
アレイ。
【請求項１２】前記記憶素子ビット・インサータが、状
態制御入力及びデータ入力を有するトライステート・イ
ンバータを含み、前記データ入力が第１の論理状態を表
す電圧を有するとき、前記ビット記憶素子をハイ論理状
態を表す電圧レベルにセットし、前記データ入力が第２
の論理状態を表す電圧を有するとき、前記ビット記憶素
子をロウ論理状態を表す電圧レベルにセットする、請求
項７記載のメモリ・アレイ。
【請求項１３】各行が当該行の各メモリ・セルに接続さ
れる行書込みポートを有し、前記メモリ・セルの各々が
ビット記憶素子を有する、複数の行及び複数の列に構成
されるメモリ・セルのアレイと、各列のそれぞれの前記ビット記憶素子に接続される、複
数の記憶素子ビット・インサータであって、１つの列の
前記記憶素子ビット・インサータの各々が、その列の他
の全ての前記記憶素子ビット・インサータの制御入力に
接続され、他の列の前記記憶素子ビット・インサータ制
御入力には接続されない制御入力を有する、記憶素子ビ
ット・インサータとを含む、メモリ・アレイ。
【請求項１４】前記記憶素子ビット・インサータの各々
が、前記ビット記憶素子をハイ論理状態を表す電圧レベ
ルにセットするトランジスタを含む、請求項１３記載の
メモリ・アレイ。
【請求項１５】前記トランジスタが、前記ビット記憶素
子を電源電圧Ｖ_DDにセットするＰチャネル電界効果トラ
ンジスタ（ＰＦＥＴ）である、請求項１４記載のメモリ
・アレイ。
【請求項１６】前記記憶素子ビット・インサータの各々
が、前記ビット記憶素子をロウ論理状態を表す電圧レベ
ルにセットするトランジスタを含む、請求項１３記載の
メモリ・アレイ。
【請求項１７】前記トランジスタが、前記ビット記憶素
子をグラウンドにセットするＮチャネル電界効果トラン
ジスタ（ＮＦＥＴ）である、請求項１６記載のメモリ・
アレイ。
【請求項１８】前記記憶素子ビット・インサータが、状
態制御入力及びデータ入力を有するトライステート・イ
ンバータを含み、前記データ入力が第１の論理状態を表
す電圧を有するとき、前記ビット記憶素子をハイ論理状
態を表す電圧レベルにセットし、前記データ入力が第２
の論理状態を表す電圧を有するとき、前記ビット記憶素
子をロウ論理状態を表す電圧レベルにセットする、請求
項１３記載のメモリ・アレイ。
【請求項１９】複数の行及び複数の列に構成されるメモ
リ・セルのアレイを含む、メモリ・アレイをテストする
方法であって、各行が当該行の各メモリ・セルに接続さ
れる行書込みポートを有し、前記メモリ・セルの各々が
ビット記憶素子を有し、前記メモリ・アレイが更に、各
々が１つの行の前記行書込みポートの入力に接続される
複数の行ビット・インサータを含み、前記行ビット・イ
ンサータの各々が、他の全ての前記行ビット・インサー
タの制御入力に接続される制御入力を有するものにおい
て、前記行ビット・インサータの前記制御入力により、
前記行書込みポートの前記入力を、所定の論理状態を表
す電圧レベルにセットするステップと、所定の列に対し
て書込み操作を実行するステップと、前記列からの読出
し操作を実行し、前記列の前記ビット記憶素子の各々の
論理状態を判断するステップと、前記読出し操作により
判断された、前記列の前記ビット記憶素子の各々の前記
論理状態を、前記所定の論理状態と比較するステップと
を含む、方法。
【請求項２０】複数の行及び複数の列に構成されるメモ
リ・セルのアレイを含む、メモリ・アレイをテストする
方法であって、前記メモリ・セルの各々がビット記憶素
子を有し、前記メモリ・アレイが更に、各列のそれぞれ
の前記メモリ・セルの前記ビット記憶素子に接続され
る、複数の記憶素子ビット・インサータを含み、１つの
列の前記記憶素子ビット・インサータの各々が、その列
の他の全ての前記記憶素子ビット・インサータの制御入
力に接続される制御入力を有するものにおいて、前記記憶素子ビット・インサータの前記制御入力をセッ
トし、所定の列のそれぞれの前記メモリ・セルの前記ビ
ット記憶素子において、所定の論理状態を表す電圧レベ
ルを生成するステップと、前記列からの読出し操作を実行し、前記列の前記ビット
記憶素子の各々の論理状態を判断するステップと、前記読出し操作により判断された、前記列の前記ビット
記憶素子の各々の前記論理状態を、前記所定の論理状態
と比較するステップとを含む、方法。
【請求項２１】複数の行及び複数の列に構成されるメモ
リ・セルのアレイを含む、メモリ・アレイをテストする
方法であって、各行が当該行の各メモリ・セルに接続さ
れる行読出しポート及び行書込みポートを有し、前記メ
モリ・セルの各々がビット記憶素子を有し、前記メモリ
・アレイが更に、各々が１つの行の前記行書込みポート
の入力に接続される複数の行ビット・インサータを含
み、前記行ビット・インサータの各々が、他の全ての前
記行ビット・インサータの制御入力に接続される制御入
力を有し、前記メモリ・アレイが更に、各列のそれぞれ
の前記メモリ・セルの前記ビット記憶素子に接続され
る、複数の記憶素子ビット・インサータを含み、１つの
列の前記記憶素子ビット・インサータの各々が、その列
の他の全ての前記記憶素子ビット・インサータの制御入
力に接続される制御入力を有するものにおいて、前記記憶素子ビット・インサータの前記制御入力をセッ
トし、所定の列のそれぞれの前記メモリ・セルの前記ビ
ット記憶素子において、所定の論理状態を表す電圧レベ
ルを生成するステップと、前記列からの読出し操作を実行し、前記列の前記ビット
記憶素子の各々の論理状態を判断するステップと、前記読出し操作により判断された、前記列の前記ビット
記憶素子の各々の前記論理状態を、前記所定の論理状態
と比較するステップと、前記行ビット・インサータの前記制御入力により、前記
行書込みポートの前記入力を、所定の論理状態を表す電
圧レベルにセットするステップと、所定の列に対して書込み操作を実行するステップと、前記列からの読出し操作を実行し、前記列の前記ビット
記憶素子の各々の論理状態を判断するステップと、前記読出し操作により判断された、前記列の前記ビット
記憶素子の各々の前記論理状態を、前記所定の論理状態
と比較するステップとを含む、方法。