JPH11260925A - 半導体集積回路装置およびその自動配置配線方法 - Google Patents

Abstract

(57)【要約】 【課題】設計の長期化、チップ面積の増大をまねかず
に、ＣＡＤによる自動配置設計を用いてＬＳＩの電源配
線にノイズフィルター用のキャパシタを挿入する。 【解決手段】それぞれ複数の論理回路セルが１列に配置
された複数のセル列１００〜１０２と、各セル列に電源
電圧および接地電位を供給するために設けられた電源配
線１０および接地配線１１と、セル列内に配置され、電
源配線および接地配線の少なくとも一方に接続され、仮
想の入出力端子を有するノイズフィルター用のキャパシ
タを含むキャパシタセルブロック５０〜５８と、セル列
間の配線領域に形成され、使用論理回路セルが全体とし
て機能回路ブロックを形成するように論理回路セル相互
間を接続する配線およびキャパシタセルブロックのキャ
パシタの仮想の入出力端子に接続された配置配線用の仮
想信号配線６０〜６９を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその自動配置配線方法に係り、特にスタンダー
ドセル設計手法またはセルベース設計手法により設計さ
れ、ノイズフィルター用のキャパシタを有するセルベー
ス設計ＬＳＩ（大規模集積回路）および自動設計により
キャパシタセルを配置配線する方法に関するもので、例
えばマイクロコンピュータ、マイクロコントローラ、論
理ＬＳＩなどに使用される。

【０００２】

【従来の技術】近年、低消費電力が利点の１つであるＣ
ＭＯＳ（相補性絶縁ゲート型）ＬＳＩにおいて、大規模
化、高速化に伴い、消費電力とノイズが製品化の大きな
障壁となりつつある。この消費電力とノイズの問題は、
いずれもＬＳＩの動作に伴う充放電電流に起因する点
で、対策が共通する点も多い。

【０００３】しかし、消費電力は平均電流の問題である
のに対して、ノイズは個々のゲートのスイッチング動作
時に流れる電流の総和（瞬時電流のピーク値）とその時
間的な変化量が問題となるので、異なる対策が必要とな
る。例えば全体の電流を低減するために、使用トランジ
スタ（ＭＯＳＦＥＴなど）の素子寸法を小さくすること
はノイズ低減対策として一般的に有効ではあるが、それ
だけではノイズ低減が不十分である場合もある。また、
ＬＳＩに要求される動作周波数から、電流を低減するこ
とにも限界がある。

【０００４】ノイズ低減の有効な対策の１つとして、電
源配線に重畳したノイズを除去するためのノイズフィル
ターとしてＣＲフィルターを挿入する場合があるが、こ
のＣＲフィルターのキャパシタの容量値が非常に大き
く、このキャパシタを挿入するための設計上の手数と、
キャパシタを挿入したことによるチップ上のパターン占
有面積の増大、ひいてはチップ面積の増大が無視できな
くなる。

【０００５】また、ノイズフィルター用のキャパシタ
は、ＬＳＩが発生する瞬時電流のピーク値やその時間的
な変化量に大きく依存するので、キャパシタの容量値を
決めるには、キャパシタを挿入する対象となる部分の電
流を何らかの手段により求める必要がある。

【０００６】ところで、通常のＬＳＩ、特に論理ＬＳ
Ｉ、ゲートアレイ方式あるいはスタンダードセル方式の
セルベース設計ＬＳＩのように、予め形成されたセルに
対する配線の仕方により所望の回路が構成されるポリセ
ル方式のＬＳＩでは、自動設計手法が一般的になってき
ている。自動設計手法の１つとして、ＣＡＤ（コンピュ
ータ支援設計）装置による自動配置設計を行うソフトが
採用されている。この自動配置設計ソフトは、論理回路
を形成するゲートを個々のセルと呼ばれる構成単位を接
続したネットリストを用いて配置配線するのが一般的で
ある。

【０００７】なお、ＣＡＤ装置によりポリセル方式のＬ
ＳＩの自動配置設計を行った場合、セルへの電源の供給
は、通常は、基本回路素子あるいは基本論理関数を実現
する論理回路素子（セル）が例えば行方向（ロウ方向）
に一直線状（１列）に配置されたセル列の両端と、中間
領域の間欠的な位置にパワーストラップが配置される。

【０００８】従来の自動配置設計ソフトにおけるネット
リストには、ノイズフィルター用のキャパシタは含まれ
ていないので、ノイズフィルター用のキャパシタが自動
配置設計の対象から外れてしまう。

【０００９】一方、特開平７−１０６５２１号公報に
は、セルベース設計ＬＳＩにキャパシタセルを配置配線
する際、まず、ＣＡＤ装置による自動配置設計において
セル列内にノイズフィルター用のキャパシタの配置に必
要な領域を予め空けておき、この後、セル列内の空いて
いる領域にキャパシタを配置する技術が開示されてい
る。

【００１０】この技術では、セル列内の空いている領域
にノイズフィルター用のキャパシタを挿入するための設
計を人手により行う作業が必要となり、設計作業の増大
をまねく。

【００１１】しかし、ノイズフィルター用のキャパシタ
の追加挿入がチップ設計の最終工程に近いところで行わ
れるので、設計検証の負担となり、設計期間の長期化を
まねくことになる。

【００１２】また、セル列内の空いている領域にキャパ
シタを配置することは、配置可能なキャパシタの面積
（容量値）の制約を受け、ノイズの発生に対して十分な
低減効果を有するキャパシタを配置することができず、
ノイズの低減効果に限界がある。

【００１３】

【発明が解決しようとする課題】上記したように従来の
ＬＳＩにおいてノイズ低減策として電源配線にＣＲフィ
ルターを挿入する際、自動配置設計においてセル列内に
ノイズフィルター用のキャパシタの配置に必要な領域を
予め空けておき、この後、セル列内の空いている領域に
ノイズフィルター用のキャパシタを配置する技術は、ノ
イズフィルター用のキャパシタを挿入するための設計を
人手により行う作業が必要となり、設計作業の増大、設
計期間の長期化をまねくという問題があった。

【００１４】本発明は上記の問題点を解決すべくなされ
たもので、設計作業の増大、設計期間の長期化をまねく
ことなく、自動配置設計を用いて電源配線にノイズフィ
ルター用のキャパシタを挿入することが可能になる半導
体集積回路装置およびその自動配置配線方法を提供する
ことを目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体集積回路
装置は、それぞれ複数の論理回路セルが１列に配置され
た複数のセル列と、前記複数のセル列の各セル列に電源
電圧および接地電位を供給するために設けられた電源配
線および接地配線と、前記複数のセル列内に配置され、
前記電源配線および接地配線の少なくとも一方に接続さ
れ、仮想の入出力端子を有するノイズフィルター用のキ
ャパシタを含むキャパシタセルブロックと、前記複数の
セル列間に設けられ、前記論理回路セルが全体として機
能回路ブロックを形成するように論理回路セル相互間を
接続する配線および前記キャパシタセルブロックのキャ
パシタセルの仮想の入出力端子に接続された配置配線用
の仮想信号配線が配置された配線領域を具備することを
特徴とする。

【００１６】また、本発明の半導体集積回路装置の自動
配置配線方法は、それぞれ複数の論理回路セルが１列に
配置された複数のセル列と、前記複数のセル列の各セル
列に電源電圧および接地電位を供給するために設けられ
た電源配線および接地配線と、前記複数のセル列内に配
置され、前記電源配線および接地配線の少なくとも一方
に接続され、仮想の入出力端子を有するノイズフィルタ
ー用のキャパシタセルを含むキャパシタセルブロック
と、前記複数のセル列間に設けられ、前記複数のセル列
の論理回路セルが全体として機能回路ブロックを形成す
るように論理回路セル相互間を接続する信号配線および
前記キャパシタセルブロックのキャパシタの仮想の入出
力端子に接続された配置配線用の仮想信号配線が配置さ
れた配線領域を具備する半導体集積回路装置の自動配置
配線に際して、前記論理回路セルおよび前記キャパシタ
セルの接続情報を含むネットリストを用いてコンピュー
タ支援設計装置により自動配置配線処理を行うことを特
徴とする。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態に係るゲートアレイ方式あるいはスタンダード
セル方式のセルベース設計ＬＳＩを詳細に説明する。本
発明は、基本回路素子あるいは基本論理関数を実現する
論理回路素子（セル）が１列に配置されたセル列を具備
するＬＳＩに適用されるものである。

【００１８】＜第１実施例＞図１は、第１実施例に係る
セルベース設計ＬＳＩのチップ上のパターンレイアウト
の一例を概略的に示している。

【００１９】図１において、１００〜１０２は半導体チ
ップ上の中央領域で配列されて形成されている複数の内
部セル列（以下、セル列と記す）、３０〜４６は複数の
論理回路セル、５０〜５８はキャパシタセルブロックで
ある。

【００２０】セル列１００〜１０２は、複数の論理回路
セルおよび後述するように定められる数のキャパシタセ
ルブロックが例えば行方向（ロウ方向）に一直線状（１
列）に配置されたものである。

【００２１】ゲートアレイ方式のＬＳＩでは、各セルと
して、１個のＰＭＯＳトランジスタと１個のＮＭＯＳト
ランジスタとを有する基本回路素子が形成されている。
スタンダードセル方式のＬＳＩでは、各セルとして、１
個の二入力ナンドゲート、あるいは、１個の二入力ノア
ゲート、あるいは、１個のインバータ回路のようなセル
が形成されている。

【００２２】なお、複数のセル列１００〜１０２は、半
導体チップ上の中央領域（内部セル領域）に配置されて
形成されており、半導体チップ上の周辺領域には、各辺
に沿って入出力回路部（図示せず）が配置されて形成さ
れている。

【００２３】セル列１００〜１０２上には、セルに電源
電圧Ｖdd、接地電位Ｖssを供給するための電源配線１
０、接地配線１１が列方向に沿って両端近傍に形成され
ている。

【００２４】また、キャパシタセルブロック５０〜５８
は、ＣＡＤ装置の自動配置配線ツールで前記論理回路セ
ルと同様に扱い得るように、それぞれ仮想（ダミー）の
入出力端子を有するノイズフィルター用のキャパシタセ
ルが設けられており、電源配線１０および接地配線１１
の少なくとも一方に接続されている。

【００２５】そして、複数のセル列１００〜１０２間の
配線領域には、複数の論理回路セル３０〜４６のうちで
使用されているものが全体として機能回路ブロックを形
成するように論理回路セル相互間を接続する信号配線
（図示せず）、論理回路セルと外部回路との間を接続す
る信号配線、キャパシタセルブロック５０〜５８のキャ
パシタセルの仮想の入出力端子に接続された配置配線用
の仮想信号配線６０〜６９が配置されている。

【００２６】上記仮想信号配線６０〜６９は、キャパシ
タセルブロック５０〜５８の相互間を接続するものであ
り、論理回路の動作には寄与しない配線である。本例で
は、機能回路ブロックの所定の論理機能動作に伴う電磁
妨害ノイズの発生量（設計対象となる目的のＬＳＩの動
作周波数、プロセス、配置される論理ゲートの種類や個
数などを考慮して算出される）に応じて必要とされる所
定数（本例では９個）のキャパシタセルブロック５０〜
５８の配置を特に制御することなく自動配置配線ツール
を用いて配置配線したものである。

【００２７】この場合、機能回路ブロックの動作速度や
パターン占有面積を優先的に考慮し、キャパシタセルブ
ロック５０〜５８を機能回路ブロック内に比較的不規則
に配置配線している。

【００２８】図２は、図１中から代表的に２個の論理回
路セル３０、３１およびその間に配置された１個のノイ
ズフィルター用のキャパシタセルブロック（例えば５
０）を取り出してパターンレイアウトの一例を概略的に
示している。

【００２９】図３は、図２中のキャパシタセルブロック
の等価回路を示している。図２および図３に示すよう
に、キャパシタセルブロック５０は、電源配線１０と接
地配線１１との間に２個のキャパシタセルＣ１、Ｃ２が
並列に接続されている。

【００３０】上記２個のキャパシタセルＣ１、Ｃ２は、
例えばそれぞれＭＯＳトランジスタを使用したキャパシ
タからなり、一方のキャパシタセルＣ１は、ドレイン・
ソース領域が接地配線１１に接続され、ゲート電極が電
源配線１０に接続されており、他方のキャパシタセルＣ
２は、ドレイン・ソース領域が電源配線１０に接続さ
れ、ゲート電極が接地配線１１に接続されている。

【００３１】図２において、９は仮想の入出力端子であ
る。そして、キャパシタセルＣ１、Ｃ２の各ドレイン・
ソース領域５ａ、５ｂは、セル列の半導体基板あるいは
半導体基板内のウエル領域の表層部に形成された拡散層
からなり、各ゲート電極６ａ、６ｂは、半導体基板上に
ゲート絶縁膜を介して形成された導電体（例えばポリシ
リコン）からなり、電源配線１０、接地配線１１はそれ
ぞれ金属配線（例えばアルミニウム）からなる。

【００３２】電源配線１０は、一方のキャパシタセルＣ
１のゲート電極６に対してコンタクト８ａ部で接続され
ており、他方のキャパシタセルＣ２のドレイン・ソース
領域用拡散層に対してコンタクト７ｂ部で接続されてい
る。

【００３３】同様に、接地配線１１は、一方のキャパシ
タセルＣ１のゲート電極に対してコンタクト８ｂ部で接
続されており、他方のキャパシタセルＣ２のドレイン・
ソース領域用拡散層７ａに対してコンタクト２６部で接
続されている。

【００３４】各キャパシタセルＣ１、Ｃ２は、パターン
のアスペクト比などの形状を適切に設計し、その容量値
（面積）を論理回路セルと同等かそれより小さくするこ
とにより、配置配線時に障害となることは少ない。

【００３５】また、各キャパシタセルＣ１、Ｃ２のパタ
ーンのアスペクト比などの形状や容量値（面積）として
複数種類を用意しておけば、キャパシタセルブロック２
０の配置配線をより柔軟に行うことが可能になる。

【００３６】セル列１００〜１０２、電源配線１０、接
地配線１１などを配置するために、ＣＡＤ装置による自
動配置設計を行っている。この場合、ＣＡＤ装置による
自動配置設計を行うためのソフトは、セルを形成するゲ
ートを個々のセルと呼ばれる構成単位を接続したネット
リストを用いて配置配線するものであり、本発明におい
ては、自動配置設計ソフトにおけるネットリストに、ノ
イズフィルター用のキャパシタを含ませることにより、
既存のＣＡＤ装置を流用することが可能である。

【００３７】これによって、自動設計法を用いて短時間
にミスなく所望の容量を作り込むことができるので、大
幅な設計効率の改善を図ることができる。また、ノイズ
フィルター用のキャパシタの追加挿入がチップ設計の最
終工程に近いところでは行われなくなるので、設計検証
の負担となったり、設計期間の長期化をまねくことが防
止される。

【００３８】即ち、上記第１実施例のＬＳＩの自動配置
配線方法は、それぞれ複数の論理回路セルが１列に配置
された複数のセル列と、複数のセル列の各セル列に電源
電圧および接地電位を供給するために設けられた電源配
線および接地配線と、複数のセル列内に配置され、電源
配線および接地配線の少なくとも一方に接続され、仮想
の入出力端子を有するノイズフィルター用のキャパシタ
を含むキャパシタセルブロックと、複数のセル列間に設
けられ、論理回路セルが全体として機能回路ブロックを
形成するように論理回路セル相互間を接続する信号配線
およびキャパシタセルブロックのキャパシタセルの仮想
の入出力端子に接続された配置配線用の仮想信号配線が
配置された配線領域を具備する半導体集積回路装置の自
動配置配線に際して、論理回路セルおよびキャパシタセ
ルの接続情報を含むネットリストを用いてＣＡＤ装置に
より自動配置配線処理を行うことを特徴とするものであ
る。

【００３９】ＣＡＤ装置による自動配置配線処理は、複
数の論理回路セルおよび選択的に配置されるキャパシタ
セルブロックが１列に配置されたセル列を複数列形成す
るステップと、複数のセル列の各セル列に電源電圧およ
び接地電位を供給するために電源配線および接地配線を
配置するステップと、複数のセル列の論理回路セルが全
体として機能回路ブロックを形成するように論理回路セ
ル相互間を接続する第１の信号配線、論理回路セルと外
部回路との間を接続する第２の信号配線、キャパシタセ
ルブロックのキャパシタの仮想の入出力端子に接続され
る仮想信号配線を、セル列間の配線領域に配置するステ
ップを具備する。この場合、論理回路セル（例えば１個
の論理ゲート）の信号入力端子および信号出力端子に第
１の信号配線あるいは第２の信号配線を接続する。

【００４０】また、キャパシタセルブロックのキャパシ
タセルの仮想の入出力端子に仮想信号配線を接続する
が、図２および図３を参照して前述したように、キャパ
シタセルＣ１、Ｃ２の仮想の入出力端子９は、キャパシ
タセルＣ１、Ｃ２の各ドレイン・ソース領域５ａ、５
ｂ、ゲート電極６ａあるいは６ｂ、電源配線１０、接地
配線１１に接続されていないので、仮想信号配線は論理
回路の動作には寄与しない。

【００４１】次に、ノイズフィルター用のキャパシタセ
ルＣ１、Ｃ２の相異なる配置例を説明する。 ＜第２実施例＞図４は、第２実施例に係るセルベース設
計ＬＳＩのチップ上のパターンレイアウトの一例を概略
的に示している。

【００４２】第２実施例は、前述した第１実施例と比べ
て、キャパシタセルブロック５０〜５８の配置条件とし
て、機能回路ブロック外への出力を伴うセルや、高速で
動作するために駆動能力が高く設計されたセルなど、機
能回路ブロック内で特にノイズ発生量の大きい論理回路
セル（図４中では、３１、３３、３４、３５、３７、３
９、４１、４３、４５）に近接させていることを優先さ
せて配置配線している点が異なり、その他は同じであ
る。

【００４３】この第２実施例によれば、基本的には第１
実施例と同様の効果が得られるほか、特にノイズ発生量
の大きい論理回路セルが他の回路に及ぼす悪影響をキャ
パシタセルブロック５０〜５８により抑制することが可
能になる。

【００４４】＜第３実施例＞図５は、第３実施例に係る
セルベース設計ＬＳＩのチップ上のパターンレイアウト
の一例を概略的に示している。

【００４５】第３実施例は、前述した第１実施例と比べ
て、キャパシタセルブロック５０〜５５の配置条件とし
て、３個の論理回路セルにつき１個のキャパシタセルブ
ロックを配置配線している点が異なり、その他は同じで
ある。

【００４６】この第３実施例によれば、基本的には第１
実施例と同様の効果が得られるほか、機能回路ブロック
におけるノイズ発生量が各論理回路セルに及ぼす悪影響
をキャパシタセルブロック５０〜５５によりほぼ均等に
抑制することが可能になる。

【００４７】＜第４実施例＞図６は、第４実施例に係る
セルベース設計ＬＳＩのチップ上のパターンレイアウト
の一例を概略的に示している。

【００４８】第４実施例は、前述した第１実施例と比べ
て、キャパシタセルブロック５０〜５８の配置条件とし
て、１つのセル列内に３個のキャパシタセルブロックを
間欠的に配置配線している点が異なり、その他は同じで
ある。

【００４９】この第４実施例によれば、基本的には第１
実施例と同様の効果が得られるほか、機能回路ブロック
におけるノイズ発生量が論理回路セルに及ぼす悪影響を
キャパシタセルブロック５０〜５８により各セル列毎に
ほぼ均等に抑制することが可能になる。

【００５０】＜第５実施例＞図７は、第５実施例に係る
セルベース設計ＬＳＩのチップ上のパターンレイアウト
の一例を概略的に示している。

【００５１】第５実施例は、前述した第１実施例と比べ
て、キャパシタセルブロック５０〜５８の配置条件とし
て、１つのセル列内に３個のキャパシタセルブロックを
間欠的に、かつ、ほぼ等間隔に配置配線している点が異
なり、その他は同じである。

【００５２】この第５実施例によれば、基本的には第１
実施例と同様の効果が得られるほか、機能回路ブロック
におけるノイズ発生量が論理回路セルに及ぼす悪影響を
セルキャパシタセルブロック５０〜５８により各セル列
の各論理回路毎にほぼ均等に抑制することが可能にな
る。

【００５３】なお、上記各実施例に限らず、機能回路ブ
ロックで発生するノイズ量を低減するためのキャパシタ
セルブロックの配置条件として、主たるノイズ発生源で
ある特定の論理回路セルに最も接近する位置あるいは特
定の論理回路セル列内に選択的に配置配線するなど、各
種の変形が可能である。

【００５４】また、キャパシタセルブロックの配置条件
として、ノイズ低減のために必要な数のキャパシタセル
ブロックを必要な箇所に優先的に配置配線してもよく、
論理回路セル列内や機能回路ブロック内に平均的に配置
配線してもよい。

【００５５】なお、各実施例において、各キャパシタセ
ルＣ１、Ｃ２は、ＭＯＳトランジスタを使用したキャパ
シタに限らず、別の構造を有するＭＯＳキャパシタを使
用してもよい。また、各実施例は、電源系統が一系統の
場合を示したが、電源系統が二系統以上の場合にも本発
明を適用できる。

【００５６】

【発明の効果】上述したように本発明によれば、設計期
間の長期化、設計確度の低下、チップ面積の増大をまね
くことなく、自動配置設計を用いて電源配線にノイズフ
ィルター用のキャパシタを挿入することが可能になる半
導体集積回路装置およびその自動配置配線方法を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るセルベース設計Ｌ
ＳＩのチップ上のパターンレイアウトの一例を概略的に
示す図。

【図２】図１中の２個の論理回路セルおよびその間に配
置されたノイズフィルター用のキャパシタセルブロック
を代表的に取り出してパターンレイアウトの一例を概略
的に示す図。

【図３】図２中のキャパシタセルブロックの等価回路を
示す図。

【図４】本発明の第２実施例に係るセルベース設計ＬＳ
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。

【図５】本発明の第３実施例に係るセルベース設計ＬＳ
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。

【図６】本発明の第４実施例に係るセルベース設計ＬＳ
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。

【図７】本発明の第５実施例に係るセルベース設計ＬＳ
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。

【符号の説明】

１０…電源配線、 １１…接地配線、 ３０〜４６…論理回路セル、 ５０〜５８…キャパシタセルブロック、 ６０〜６９…仮想信号配線、 １００〜１０２…セル列。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 それぞれ複数の論理回路セルが１列に配
   置された複数のセル列と、 前記複数のセル列の各セル列に電源電圧および接地電位
   を供給するために設けられた電源配線および接地配線
   と、 前記複数のセル列内に配置され、前記電源配線および接
   地配線の少なくとも一方に接続され、仮想の入出力端子
   を有するノイズフィルター用のキャパシタを含むキャパ
   シタセルブロックと、 前記複数のセル列間に設けられ、前記論理回路セルが全
   体として機能回路ブロックを形成するように論理回路セ
   ル相互間を接続する配線および前記キャパシタセルブロ
   ックのキャパシタの仮想の入出力端子に接続された配置
   配線用の仮想信号配線が配置された配線領域とを具備す
   ることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記機能回路ブロックの所定の論理機能動作に伴う電磁
   妨害ノイズの発生量を考慮してノイズ発生量に応じて必
   要とされる所定数の前記ノイズフィルター用のキャパシ
   タが自動配置配線ツールを用いて配置配線されているこ
   とを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置にお
   いて、 前記ノイズフィルター用のキャパシタは、前記機能回路
   ブロック内でノイズ発生量の大きい論理回路セルに優先
   的に近接するように配置配線されていることを特徴とす
   る半導体集積回路装置。
4. 【請求項４】 請求項２記載の半導体集積回路装置にお
   いて、 前記ノイズフィルター用のキャパシタは、前記機能回路
   ブロック内でノイズ発生量の大きい論理回路セルに所定
   数の論理回路セルにつき１個の割合で配置配線されてい
   ることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項２記載の半導体集積回路装置にお
   いて、 前記ノイズフィルター用のキャパシタは、１つのセル列
   内に複数個が間欠的に配置配線されていることを特徴と
   する半導体集積回路装置。
6. 【請求項６】 請求項５記載の半導体集積回路装置にお
   いて、 前記ノイズフィルター用のキャパシタは、１つのセル列
   内に間欠的に、かつ、ほぼ等間隔に配置配線されている
   ことを特徴とする半導体集積回路装置。
7. 【請求項７】 請求項２記載の半導体集積回路装置にお
   いて、 前記ノイズフィルター用のキャパシタは、前記機能回路
   ブロック内でノイズ発生量の大きい論理回路セルに対し
   て、ノイズを規定量以下に抑制するための容量値を有す
   る１個あるいは複数個が配置配線されていることを特徴
   とする半導体集積回路装置。
8. 【請求項８】 それぞれ複数の論理回路セルが１列に配
   置された複数のセル列と、前記複数のセル列の各セル列
   に電源電圧および接地電位を供給するために設けられた
   電源配線および接地配線と、前記複数のセル列内に配置
   され、前記電源配線および接地配線の少なくとも一方に
   接続され、仮想の入出力端子を有するノイズフィルター
   用のキャパシタセルを含むキャパシタセルブロックと、
   前記複数のセル列間に設けられ、前記複数のセル列の論
   理回路セルが全体として機能回路ブロックを形成するよ
   うに論理回路セル相互間を接続する信号配線および前記
   キャパシタセルブロックのキャパシタセルの仮想の入出
   力端子に接続された配置配線用の仮想信号配線が配置さ
   れた配線領域を具備する半導体集積回路装置の自動配置
   配線に際して、 前記論理回路セルおよび前記キャパシタセルの接続情報
   を含むネットリストを用いてコンピュータ支援設計装置
   により自動配置配線処理を行うことを特徴とする半導体
   集積回路の自動配置配線方法。
9. 【請求項９】 請求項８記載の半導体集積回路の自動配
   置配線方法において、 前記コンピュータ支援設計装置による自動配置配線処理
   は、複数の前記論理回路セルおよび選択的に配置される
   前記キャパシタセルブロックが１列に配置されたセル列
   を複数列形成するステップと、 前記複数のセル列の各セル列に電源電圧および接地電位
   を供給するために電源配線および接地配線を配置するス
   テップと、 前記論理回路セルが全体として機能回路ブロックを形成
   するように論理回路セル相互間を接続する信号配線、論
   理回路セルと外部回路との間を接続する信号配線、前記
   キャパシタセルブロックのキャパシタの仮想の入出力端
   子に接続される仮想信号配線を、セル列間の配線領域に
   配置するステップとを具備することを特徴とする半導体
   集積回路の自動配置配線方法。