JPH11261061A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- JPH11261061A JPH11261061A JP10060189A JP6018998A JPH11261061A JP H11261061 A JPH11261061 A JP H11261061A JP 10060189 A JP10060189 A JP 10060189A JP 6018998 A JP6018998 A JP 6018998A JP H11261061 A JPH11261061 A JP H11261061A
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Abstract
(57)【要約】
【課題】 イオン注入によってチャネル領域を構成する
場合においても良好なキャリア移動度を有するようにす
る。 【解決手段】 ｐ- 型炭化珪素ベース領域３ａ、３ｂ含
むｎ- 型炭化珪素エピ層２の表面に酸化シリコン膜３０
を成膜する。その後、熱処理を行って、ｐ- 型炭化珪素
ベース領域３ａ、３ｂの表面部分に介在するｐ型不純物
を酸化シリコン膜３０に外部拡散させる。これにより、
ｐ- 型炭化珪素ベース領域３ａ、３ｂの表層部はｐ型不
純物が少なくなる。そして、このｐ- 型炭化珪素ベース
領域３ａ、３ｂにイオン注入を行うことで表面チャネル
層５ａを形成する。これにより、ｐ型不純物を補償して
できる中性不純物の量を少なくでき、キャリア移動度の
向上を図ることができる。
場合においても良好なキャリア移動度を有するようにす
る。 【解決手段】 ｐ- 型炭化珪素ベース領域３ａ、３ｂ含
むｎ- 型炭化珪素エピ層２の表面に酸化シリコン膜３０
を成膜する。その後、熱処理を行って、ｐ- 型炭化珪素
ベース領域３ａ、３ｂの表面部分に介在するｐ型不純物
を酸化シリコン膜３０に外部拡散させる。これにより、
ｐ- 型炭化珪素ベース領域３ａ、３ｂの表層部はｐ型不
純物が少なくなる。そして、このｐ- 型炭化珪素ベース
領域３ａ、３ｂにイオン注入を行うことで表面チャネル
層５ａを形成する。これにより、ｐ型不純物を補償して
できる中性不純物の量を少なくでき、キャリア移動度の
向上を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平１０−６０２７号で出願している。
このプレーナ型ＭＯＳＦＥＴの断面図を図９に示し、こ
の図に基づいてプレーナ型ＭＯＳＦＥＴの構造について
説明する。
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平１０−６０２７号で出願している。
このプレーナ型ＭＯＳＦＥＴの断面図を図９に示し、こ
の図に基づいてプレーナ型ＭＯＳＦＥＴの構造について
説明する。
【０００３】ｎ+ 型炭化珪素半導体基板１は上面を主表
面１ａとし、主表面１ａの反対面である下面を裏面１ｂ
としている。このｎ+ 型炭化珪素半導体基板１の主表面
１ａ上には、基板１よりも低いドーパント濃度を有する
ｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型炭化珪
素エピ層という）２が積層されている。このとき、ｎ+
型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２
の上面を（０００１）Ｓｉ面としているが、ｎ+ 型炭化
珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面
を（１１２−０）ａ面としてもよい。つまり、（０００
１）Ｓｉ面を用いると低い表面状態密度が得られ、（１
１２−０）ａ面を用いると、低い表面状態密度で、か
つ、完全にらせん転位の無い結晶が得られる。
面１ａとし、主表面１ａの反対面である下面を裏面１ｂ
としている。このｎ+ 型炭化珪素半導体基板１の主表面
１ａ上には、基板１よりも低いドーパント濃度を有する
ｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型炭化珪
素エピ層という）２が積層されている。このとき、ｎ+
型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２
の上面を（０００１）Ｓｉ面としているが、ｎ+ 型炭化
珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面
を（１１２−０）ａ面としてもよい。つまり、（０００
１）Ｓｉ面を用いると低い表面状態密度が得られ、（１
１２−０）ａ面を用いると、低い表面状態密度で、か
つ、完全にらせん転位の無い結晶が得られる。
【０００４】ｎ- 型炭化珪素エピ層２の表層部における
所定領域には、所定深さを有するｐ - 型炭化珪素ベース
領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間し
て形成されている。また、ベース領域３ａ、３ｂには、
一部厚さが厚くなったディープベース層３０ａ、３０ｂ
が形成されている。このディープベース層３０ａ、３０
ｂは、ｎ+ 型ソース領域に重ならない部分に形成されて
いる。このディープベース層３０ａ、３０ｂの部分でア
バランシェブレークダウンさせることによって、素子の
耐圧が向上するようになっている。
所定領域には、所定深さを有するｐ - 型炭化珪素ベース
領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間し
て形成されている。また、ベース領域３ａ、３ｂには、
一部厚さが厚くなったディープベース層３０ａ、３０ｂ
が形成されている。このディープベース層３０ａ、３０
ｂは、ｎ+ 型ソース領域に重ならない部分に形成されて
いる。このディープベース層３０ａ、３０ｂの部分でア
バランシェブレークダウンさせることによって、素子の
耐圧が向上するようになっている。
【０００５】また、ｐ- 型炭化珪素ベース領域３ａの表
層部における所定領域には、ベース領域３ａよりも浅い
ｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素ベース
領域３ｂの表層部における所定領域には、ベース領域３
ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成され
ている。さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース
領域４ｂとの間におけるｎ- 型炭化珪素エピ層２および
ｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部にはｎ-
型ＳｉＣ層５が延設されている。つまり、ｐ- 型炭化珪
素ベース領域３ａ、３ｂの表面部においてソース領域４
ａ、４ｂとｎ- 型炭化珪素エピ層２とを繋ぐようにｎ型
ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５
は、ｐ- 型炭化珪素ベース領域３ａ、３ｂの表層部の所
定領域及びｎ- 型炭化珪素エピ層２の表層部の所定領域
にｎ型不純物をイオン注入することによって形成された
ものである。ｎ型ＳｉＣ層５は、ｐ- 型炭化珪素ベース
領域３ａ、３ｂの表層部においてはキャリア濃度が低い
ｎ- 型領域５ａで構成されており、ｎ- 型炭化珪素エピ
層２の表層部においてはキャリア濃度が高いｎ+ 型領域
５ｂで構成されている。これらのうち、キャリア濃度の
低いｎ- 型領域５ａがチャネル領域として働くようにな
っている。以下、ｎ- 型領域５ａを表面チャネル層とい
う。
層部における所定領域には、ベース領域３ａよりも浅い
ｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素ベース
領域３ｂの表層部における所定領域には、ベース領域３
ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成され
ている。さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース
領域４ｂとの間におけるｎ- 型炭化珪素エピ層２および
ｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部にはｎ-
型ＳｉＣ層５が延設されている。つまり、ｐ- 型炭化珪
素ベース領域３ａ、３ｂの表面部においてソース領域４
ａ、４ｂとｎ- 型炭化珪素エピ層２とを繋ぐようにｎ型
ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５
は、ｐ- 型炭化珪素ベース領域３ａ、３ｂの表層部の所
定領域及びｎ- 型炭化珪素エピ層２の表層部の所定領域
にｎ型不純物をイオン注入することによって形成された
ものである。ｎ型ＳｉＣ層５は、ｐ- 型炭化珪素ベース
領域３ａ、３ｂの表層部においてはキャリア濃度が低い
ｎ- 型領域５ａで構成されており、ｎ- 型炭化珪素エピ
層２の表層部においてはキャリア濃度が高いｎ+ 型領域
５ｂで構成されている。これらのうち、キャリア濃度の
低いｎ- 型領域５ａがチャネル領域として働くようにな
っている。以下、ｎ- 型領域５ａを表面チャネル層とい
う。
【０００６】表面チャネル層５ａの上面およびｎ+ 型ソ
ース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン
酸化膜）７が形成されている。さらに、ゲート絶縁膜７
の上にはポリシリコンゲート電極８が形成されている。
ポリシリコンゲート電極８は絶縁膜９にて覆われてい
る。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔ
ｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上には
ソース電極１０が形成され、ソース電極１０はｎ+ 型ソ
ース領域４ａ、４ｂおよびｐ- 型炭化珪素ベース領域３
ａ、３ｂと接している。また、ｎ+ 型炭化珪素半導体基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
ース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン
酸化膜）７が形成されている。さらに、ゲート絶縁膜７
の上にはポリシリコンゲート電極８が形成されている。
ポリシリコンゲート電極８は絶縁膜９にて覆われてい
る。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔ
ｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上には
ソース電極１０が形成され、ソース電極１０はｎ+ 型ソ
ース領域４ａ、４ｂおよびｐ- 型炭化珪素ベース領域３
ａ、３ｂと接している。また、ｎ+ 型炭化珪素半導体基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。
【０００７】次に、このパワープレーナ型ＭＯＳＦＥＴ
の作用（動作）を説明する。上記ＭＯＳＦＥＴは蓄積モ
ードで動作する。表面チャネル層５ａにおいて、キャリ
アはｐ- 型炭化珪素ベース領域３ａ、３ｂと表面チャネ
ル層５ａとの間の静電ポテンシャルの差、及び表面チャ
ネル層５ａとポリシリコンゲート電極８との間の仕事関
数の差により生じた電位によって空乏化される。このた
め、ポリシリコンゲート電極８に印加する電圧を調整す
ることにより、表面チャネル層５ａとポリシリコンゲー
ト電極８との間の仕事関数の差と、外部からの印加電圧
により生じる電位差を変化させ、チャネルの状態を制御
することでＭＯＳＦＥＴのオン、オフを制御する。
の作用（動作）を説明する。上記ＭＯＳＦＥＴは蓄積モ
ードで動作する。表面チャネル層５ａにおいて、キャリ
アはｐ- 型炭化珪素ベース領域３ａ、３ｂと表面チャネ
ル層５ａとの間の静電ポテンシャルの差、及び表面チャ
ネル層５ａとポリシリコンゲート電極８との間の仕事関
数の差により生じた電位によって空乏化される。このた
め、ポリシリコンゲート電極８に印加する電圧を調整す
ることにより、表面チャネル層５ａとポリシリコンゲー
ト電極８との間の仕事関数の差と、外部からの印加電圧
により生じる電位差を変化させ、チャネルの状態を制御
することでＭＯＳＦＥＴのオン、オフを制御する。
【０００８】具体的には、オフ状態において、空乏領域
は、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリ
コンゲート電極８により作られた電界によって、表面チ
ャネル層５ａ内に形成されているため、ポリシリコンゲ
ート電極８に対して正のバイアスを供給することによっ
て、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５ａ
との間の界面においてｎ+ 型ソース領域４ａ、４ｂから
ｎ- 型ドリフト領域２方向へ延びるチャネル領域を形成
し、オン状態にスイッチングさせる。
は、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリ
コンゲート電極８により作られた電界によって、表面チ
ャネル層５ａ内に形成されているため、ポリシリコンゲ
ート電極８に対して正のバイアスを供給することによっ
て、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５ａ
との間の界面においてｎ+ 型ソース領域４ａ、４ｂから
ｎ- 型ドリフト領域２方向へ延びるチャネル領域を形成
し、オン状態にスイッチングさせる。
【０００９】このとき、電子は、ｎ+ 型ソース領域４
ａ、４ｂから表面チャネル層５ａを経由し表面チャネル
層５ａからＪＦＥＴ部を含むｎ- 型炭化珪素エピ層２に
流れる。そして、ｎ- 型炭化珪素エピ層（ドリフト領
域）２に達すると、電子は、ｎ+型炭化珪素半導体基板
（ｎ+ ドレイン）１へ垂直に流れる。このようにゲート
電極８に正の電圧を印加することにより、表面チャネル
層５ａに蓄積型チャネルを誘起させ、ソース電極１０と
ドレイン電極１１との間に電流を流す。
ａ、４ｂから表面チャネル層５ａを経由し表面チャネル
層５ａからＪＦＥＴ部を含むｎ- 型炭化珪素エピ層２に
流れる。そして、ｎ- 型炭化珪素エピ層（ドリフト領
域）２に達すると、電子は、ｎ+型炭化珪素半導体基板
（ｎ+ ドレイン）１へ垂直に流れる。このようにゲート
電極８に正の電圧を印加することにより、表面チャネル
層５ａに蓄積型チャネルを誘起させ、ソース電極１０と
ドレイン電極１１との間に電流を流す。
【００１０】このように、プレーナ型ＭＯＳＦＥＴにお
いて、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を低減させる
ようにしている。
いて、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を低減させる
ようにしている。
【００１１】
【発明が解決しようとする課題】上記従来におけるＭＯ
ＳＦＥＴでは、ｐ- 型炭化珪素ベース領域３ａ、３ｂに
ｎ型不純物をイオン注入して、ｐ- 型炭化珪素ベース領
域３ａ、３ｂの中のｐ型不純物を同量のｎ型不純物で補
償し（但し、活性化率が低い場合には、ドーピング量が
増加する）、さらに所望のキャリア濃度になるまでｎ型
不純物をイオン注入を続けることで表面チャネル層５ａ
を形成している。このため、表面チャネル層５ａは、キ
ャリアとなるｎ型不純物以外の中性不純物が大量に含ま
れたものとなる。
ＳＦＥＴでは、ｐ- 型炭化珪素ベース領域３ａ、３ｂに
ｎ型不純物をイオン注入して、ｐ- 型炭化珪素ベース領
域３ａ、３ｂの中のｐ型不純物を同量のｎ型不純物で補
償し（但し、活性化率が低い場合には、ドーピング量が
増加する）、さらに所望のキャリア濃度になるまでｎ型
不純物をイオン注入を続けることで表面チャネル層５ａ
を形成している。このため、表面チャネル層５ａは、キ
ャリアとなるｎ型不純物以外の中性不純物が大量に含ま
れたものとなる。
【００１２】このように、チャネル領域として働く表面
チャネル層５ａに中性不純物が大量に含まれているため
に、キャリア移動度が低下してしまうという問題が発生
することが判った。また、ｐ型不純物の量が多い程、ｐ
型不純物を補償するために必要とされるｎ型不純物のイ
オン注入量も多くなる。このため、イオン注入による欠
陥が増え、リークが発生してしまう可能性があり、耐圧
が低下するという問題もある。
チャネル層５ａに中性不純物が大量に含まれているため
に、キャリア移動度が低下してしまうという問題が発生
することが判った。また、ｐ型不純物の量が多い程、ｐ
型不純物を補償するために必要とされるｎ型不純物のイ
オン注入量も多くなる。このため、イオン注入による欠
陥が増え、リークが発生してしまう可能性があり、耐圧
が低下するという問題もある。
【００１３】これらの問題は、図９に示すプレーナ型Ｍ
ＯＳＦＥＴに限らず、導電型が異なる不純物を含んだ半
導体中にイオン注入することで、導電型を反転させてチ
ャネル領域を形成する半導体装置全てにおいて同様のこ
とが言える。本発明は上記点に鑑みて成され、イオン注
入によってチャネル領域を構成する場合においても良好
なキャリア移動度を有し、かつイオン注入による欠陥か
らのリークを防止できる炭化珪素半導体装置及びその製
造方法を提供することを第２の目的とする。
ＯＳＦＥＴに限らず、導電型が異なる不純物を含んだ半
導体中にイオン注入することで、導電型を反転させてチ
ャネル領域を形成する半導体装置全てにおいて同様のこ
とが言える。本発明は上記点に鑑みて成され、イオン注
入によってチャネル領域を構成する場合においても良好
なキャリア移動度を有し、かつイオン注入による欠陥か
らのリークを防止できる炭化珪素半導体装置及びその製
造方法を提供することを第２の目的とする。
【００１４】また、イオン注入によってチャネル領域を
構成する場合において、チャネル領域内の中性不純物を
少なくするのに適した半導体基板を提供することを第２
の目的とする。
構成する場合において、チャネル領域内の中性不純物を
少なくするのに適した半導体基板を提供することを第２
の目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、第２導電型の半導体層（３ａ、３ｂ）の
表面部に第１導電型の不純物をイオン注入することで、
ソース領域（４ａ、４ｂ）とドレイン層（２）とを繋ぐ
ように形成された表面チャネル層（５）を有し、表面チ
ャネル層内に介在している第２導電型不純物の濃度が、
半導体層（３ａ、３ｂ）のうち表面チャネル層よりも下
方に位置する領域に介在している第２導電型の不純物の
濃度よりも低くなっていることを特徴としている。
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、第２導電型の半導体層（３ａ、３ｂ）の
表面部に第１導電型の不純物をイオン注入することで、
ソース領域（４ａ、４ｂ）とドレイン層（２）とを繋ぐ
ように形成された表面チャネル層（５）を有し、表面チ
ャネル層内に介在している第２導電型不純物の濃度が、
半導体層（３ａ、３ｂ）のうち表面チャネル層よりも下
方に位置する領域に介在している第２導電型の不純物の
濃度よりも低くなっていることを特徴としている。
【００１６】このように、表面チャネル層に介在してい
る第２導電型不純物の濃度が、半導体層のうち表面チャ
ネル層よりも下方に位置する領域に介在している第２導
電型不純物の濃度よりも低くなっていれば、つまり半導
体層のうち表面チャネル層を形成している部分における
第２導電型不純物の濃度が半導体層の他の部分よりも低
くなっていれば、イオン注入によって形成される中性不
純物を少なくすることができる。また、イオン注入され
た量が少なくなっているため、表面チャネル層の結晶欠
陥が少なくなっている。これにより、イオン注入によっ
て表面チャネル層を形成する場合においても、キャリア
移動度を向上させることができる。
る第２導電型不純物の濃度が、半導体層のうち表面チャ
ネル層よりも下方に位置する領域に介在している第２導
電型不純物の濃度よりも低くなっていれば、つまり半導
体層のうち表面チャネル層を形成している部分における
第２導電型不純物の濃度が半導体層の他の部分よりも低
くなっていれば、イオン注入によって形成される中性不
純物を少なくすることができる。また、イオン注入され
た量が少なくなっているため、表面チャネル層の結晶欠
陥が少なくなっている。これにより、イオン注入によっ
て表面チャネル層を形成する場合においても、キャリア
移動度を向上させることができる。
【００１７】請求項２に記載の発明においては、半導体
層の表層部に第２導電型の不純物をイオン注入すること
によって形成された第２導電型のチャネル層を有し、チ
ャネル層に介在している第１導電型不純物の濃度が、半
導体層のうちチャネル層よりも下方に位置する領域に介
在している第１導電型不純物の濃度よりも低くなってい
ることを特徴としている。これにより、請求項１と同様
の効果が得られる。
層の表層部に第２導電型の不純物をイオン注入すること
によって形成された第２導電型のチャネル層を有し、チ
ャネル層に介在している第１導電型不純物の濃度が、半
導体層のうちチャネル層よりも下方に位置する領域に介
在している第１導電型不純物の濃度よりも低くなってい
ることを特徴としている。これにより、請求項１と同様
の効果が得られる。
【００１８】請求項３に記載の発明においては、炭化珪
素からなる第１導電型の半導体層の表層部に、第２導電
型の不純物をイオン注入して導電型を反転させて、該第
２導電型の不純物が注入された部分をチャネル領域とし
ている炭化珪素半導体装置おいて、チャネル領域に介在
している第１導電型不純物の濃度が、半導体層のうちチ
ャネル領域よりも下方に位置する部分に介在している第
１導電型不純物の濃度よりも低くなっていることを特徴
としている。これにより、請求項１と同様の効果が得ら
れる。
素からなる第１導電型の半導体層の表層部に、第２導電
型の不純物をイオン注入して導電型を反転させて、該第
２導電型の不純物が注入された部分をチャネル領域とし
ている炭化珪素半導体装置おいて、チャネル領域に介在
している第１導電型不純物の濃度が、半導体層のうちチ
ャネル領域よりも下方に位置する部分に介在している第
１導電型不純物の濃度よりも低くなっていることを特徴
としている。これにより、請求項１と同様の効果が得ら
れる。
【００１９】請求項４に記載の発明においては、半導体
層（３ａ、３ｂ）の表層部に介在する第２導電型の不純
物を半導体層の外部に拡散させる外部拡散工程と、半導
体層の表層部にイオン注入を行い、チャネル領域となる
表面チャネル層（５）を形成する工程と、半導体層の表
層部の所定領域に、表面チャネル層に接すると共に半導
体層の深さよりも浅い第１導電型のソース領域（４ａ、
４ｂ）を形成する工程と、を含むことを特徴としてい
る。
層（３ａ、３ｂ）の表層部に介在する第２導電型の不純
物を半導体層の外部に拡散させる外部拡散工程と、半導
体層の表層部にイオン注入を行い、チャネル領域となる
表面チャネル層（５）を形成する工程と、半導体層の表
層部の所定領域に、表面チャネル層に接すると共に半導
体層の深さよりも浅い第１導電型のソース領域（４ａ、
４ｂ）を形成する工程と、を含むことを特徴としてい
る。
【００２０】このように、半導体層の表層部に介在する
第２導電型の不純物を半導体層の外部に拡散させた後、
イオン注入を行って表面チャネル層を形成することによ
り、補償される第２導電型の不純物を少なくなくした後
で表面チャネル層を形成することができるため、表面チ
ャネル層内の中性不純物を少なくできると共に、イオン
注入の量を少なくできる。このため、表面チャネル層の
キャリア移動度を向上させることができると共に、表面
チャネル層の結晶欠陥を少なくすることができる。
第２導電型の不純物を半導体層の外部に拡散させた後、
イオン注入を行って表面チャネル層を形成することによ
り、補償される第２導電型の不純物を少なくなくした後
で表面チャネル層を形成することができるため、表面チ
ャネル層内の中性不純物を少なくできると共に、イオン
注入の量を少なくできる。このため、表面チャネル層の
キャリア移動度を向上させることができると共に、表面
チャネル層の結晶欠陥を少なくすることができる。
【００２１】また、請求項５に記載の発明においても、
半導体層の表層部に介在する第１導電型の不純物を該半
導体層の外部へ拡散させる外部拡散工程と、半導体層の
表層部にイオン注入を行い、第２導電型のチャネル層を
形成する工程と、を含んでおり、請求項４と同様の効果
が得られる。請求項６に記載の発明においては、半導体
層の表層部に介在する第１導電型の不純物を該半導体層
の外部へ拡散させる外部拡散工程を有し、チャネル領域
を形成するためのイオン注入は、前記拡散工程後に行う
ことを特徴としている。
半導体層の表層部に介在する第１導電型の不純物を該半
導体層の外部へ拡散させる外部拡散工程と、半導体層の
表層部にイオン注入を行い、第２導電型のチャネル層を
形成する工程と、を含んでおり、請求項４と同様の効果
が得られる。請求項６に記載の発明においては、半導体
層の表層部に介在する第１導電型の不純物を該半導体層
の外部へ拡散させる外部拡散工程を有し、チャネル領域
を形成するためのイオン注入は、前記拡散工程後に行う
ことを特徴としている。
【００２２】このように、チャネル領域を形成するため
のイオン注入工程を外部拡散工程の後に行うようにする
ことにより、請求項４と同様の効果が得られる。請求項
７に示すように、外部拡散工程は、半導体層上に拡散用
膜を成膜し、この拡散用膜中に不純物を拡散させること
で行うことができる。具体的には、請求項８に示すよう
に、拡散用膜として酸化シリコンを用いることができ
る。
のイオン注入工程を外部拡散工程の後に行うようにする
ことにより、請求項４と同様の効果が得られる。請求項
７に示すように、外部拡散工程は、半導体層上に拡散用
膜を成膜し、この拡散用膜中に不純物を拡散させること
で行うことができる。具体的には、請求項８に示すよう
に、拡散用膜として酸化シリコンを用いることができ
る。
【００２３】また、請求項９に示すように、外部拡散工
程は、減圧雰囲気下で熱処理を行い、この雰囲気中に不
純物を拡散させることで行うことができる。請求項１０
に記載の発明においては、第１導電型の半導体層を有
し、該半導体層の表層部における第１導電型の不純物が
半導体層の外部に拡散されており、表面部に介在する第
１導電型不純物の濃度が、半導体層のうち前記表層部よ
りも内側に介在する第１導電型不純物の濃度よりも低く
なっていることを特徴としている。
程は、減圧雰囲気下で熱処理を行い、この雰囲気中に不
純物を拡散させることで行うことができる。請求項１０
に記載の発明においては、第１導電型の半導体層を有
し、該半導体層の表層部における第１導電型の不純物が
半導体層の外部に拡散されており、表面部に介在する第
１導電型不純物の濃度が、半導体層のうち前記表層部よ
りも内側に介在する第１導電型不純物の濃度よりも低く
なっていることを特徴としている。
【００２４】このように、半導体層の表層部における第
１導電型不純物の濃度が、その内部における濃度よりも
小さくなっている炭化珪素半導体基板を利用し、濃度が
小さくなっている半導体層の表層部の部分をチャネル領
域することにより、チャネル領域のキャリア移動度を良
好にできると共に、イオン注入による結晶欠陥を少なく
することができる。
１導電型不純物の濃度が、その内部における濃度よりも
小さくなっている炭化珪素半導体基板を利用し、濃度が
小さくなっている半導体層の表層部の部分をチャネル領
域することにより、チャネル領域のキャリア移動度を良
好にできると共に、イオン注入による結晶欠陥を少なく
することができる。
【００２５】請求項１１に記載の発明においては、半導
体層の表面からの深さに対して、第１導電型不純物の濃
度が線形な関係を成して低濃度になっていることを特徴
としている。このように、半導体層の表面からの深さ
と、第１導電型不純物の濃度とが線形な関係となるよう
にすることにより、チャネル移動度を高くすることがで
きる。このような関係にするには、半導体層の表面に外
部拡散用の膜（例えば酸化シリコンや窒化シリコン）を
成膜したのち、高温かつ長時間の熱処理を行えばよい。
体層の表面からの深さに対して、第１導電型不純物の濃
度が線形な関係を成して低濃度になっていることを特徴
としている。このように、半導体層の表面からの深さ
と、第１導電型不純物の濃度とが線形な関係となるよう
にすることにより、チャネル移動度を高くすることがで
きる。このような関係にするには、半導体層の表面に外
部拡散用の膜（例えば酸化シリコンや窒化シリコン）を
成膜したのち、高温かつ長時間の熱処理を行えばよい。
【００２６】なお、上記関係を誤差関数に従った関係に
するには、低温かつ短時間の熱処理で外部拡散を行えば
よく、対数関数に従った関係にするには、高温又は長時
間の熱処理で外部拡散を行えばよい。
するには、低温かつ短時間の熱処理で外部拡散を行えば
よく、対数関数に従った関係にするには、高温又は長時
間の熱処理で外部拡散を行えばよい。
【００２７】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
【００２８】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図９に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図９に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図９に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図９に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。
【００２９】図９に示すＭＯＳＦＥＴにおいては、大量
の中性不純物が含まれた表面チャネル層５ａでチャネル
領域が構成されているが、本実施形態における縦型パワ
ーＭＯＳＦＥＴでは、それに比して中性不純物が少ない
表面チャネル層５ａでチャネル領域が構成されている。
このように、表面チャネル層５ａの内部の中性不純物を
少なくしているため、表面チャネル層５ａにおけるキャ
リア移動度を向上させることができる。
の中性不純物が含まれた表面チャネル層５ａでチャネル
領域が構成されているが、本実施形態における縦型パワ
ーＭＯＳＦＥＴでは、それに比して中性不純物が少ない
表面チャネル層５ａでチャネル領域が構成されている。
このように、表面チャネル層５ａの内部の中性不純物を
少なくしているため、表面チャネル層５ａにおけるキャ
リア移動度を向上させることができる。
【００３０】このように構成された図１に示す縦型パワ
ーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明
する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型炭化珪素半導体
基板１を用意する。このｎ+ 型炭化珪素半導体基板１
は、１×１０18ｃｍ -3という高濃度でｎ型不純物がドー
ピングされている。このような高濃度にすることで、ｐ
- 型炭化珪素ベース領域３ａ、３ｂのパンチスルー防止
を図ると共に、表面チャネル層５ａの空乏化が容易に行
えるようにしている。ここで、ｎ+ 型炭化珪素半導体基
板１はその厚さが４００μｍであり、主表面１ａが（０
００１）Ｓｉ面、又は、（１１２−０）ａ面である。こ
の基板１の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エ
ピ層２をエピタキシャル成長する。本例では、ｎ- 型炭
化珪素エピ層２は下地の基板１と同様の結晶が得られ、
ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
ーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明
する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型炭化珪素半導体
基板１を用意する。このｎ+ 型炭化珪素半導体基板１
は、１×１０18ｃｍ -3という高濃度でｎ型不純物がドー
ピングされている。このような高濃度にすることで、ｐ
- 型炭化珪素ベース領域３ａ、３ｂのパンチスルー防止
を図ると共に、表面チャネル層５ａの空乏化が容易に行
えるようにしている。ここで、ｎ+ 型炭化珪素半導体基
板１はその厚さが４００μｍであり、主表面１ａが（０
００１）Ｓｉ面、又は、（１１２−０）ａ面である。こ
の基板１の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エ
ピ層２をエピタキシャル成長する。本例では、ｎ- 型炭
化珪素エピ層２は下地の基板１と同様の結晶が得られ、
ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３１】〔図２（ｂ）に示す工程〕ｎ- 型炭化珪素
エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これ
をマスクとしてＢ+ （若しくはアルミニウム）をイオン
注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成
する。このときのイオン注入条件は、ｐ- 型炭化珪素ベ
ース領域３ａ、３ｂのｐ型不純物濃度が１×１０18ｃｍ
-3となるように、温度が７００℃で、ドーズ量が１×１
０16ｃｍ-2としている。
エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これ
をマスクとしてＢ+ （若しくはアルミニウム）をイオン
注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成
する。このときのイオン注入条件は、ｐ- 型炭化珪素ベ
ース領域３ａ、３ｂのｐ型不純物濃度が１×１０18ｃｍ
-3となるように、温度が７００℃で、ドーズ量が１×１
０16ｃｍ-2としている。
【００３２】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、加熱処理を行いｐ- 型炭化珪素ベース領域
３ａ、３ｂ上を含むｎ- 型炭化珪素エピ層２上に酸化シ
リコン（ＳｉＯ2 ）膜３０を形成する。そして、さらに
外部拡散のための加熱処理（以下、外部拡散工程とい
う）を行う。具体的には、１３００℃で、０．５時間の
加熱処理を行う。
除去した後、加熱処理を行いｐ- 型炭化珪素ベース領域
３ａ、３ｂ上を含むｎ- 型炭化珪素エピ層２上に酸化シ
リコン（ＳｉＯ2 ）膜３０を形成する。そして、さらに
外部拡散のための加熱処理（以下、外部拡散工程とい
う）を行う。具体的には、１３００℃で、０．５時間の
加熱処理を行う。
【００３３】このとき、ｐ- 型炭化珪素ベース領域３
ａ、３ｂ上に酸化シリコン膜３０を形成し、拡散抵抗を
比較的小さくしているため、この加熱処理によってｐ-
型炭化珪素ベース領域３ａ、３ｂの表層部に介在する不
純物が酸化シリコン膜３０中に外部拡散される。この外
部拡散工程について、ｐ型半導体基板５１に酸化シリコ
ン５２を成膜した場合を例に挙げて説明する。図５
（ａ）〜（ｃ）にｐ型半導体基板５１に酸化シリコン５
２を成膜した場合の外部拡散工程を示す。なお、図５
（ａ）〜（ｃ）には、図２（ｃ）に示される外部拡散工
程のみでなく、さらに、後述する図３（ａ）に示される
チャネル領域を形成するためのｎ型不純物をイオン注入
する工程を加えてあり、このイオン注入工程を含めたも
ので説明を行う。具体的には、図５（ａ）は外部拡散工
程中の様子を示しており、図５（ｂ）は外部拡散工程後
の様子を示しており、図５（ｃ）は外部拡散工程後のイ
オン注入工程の様子を示している。
ａ、３ｂ上に酸化シリコン膜３０を形成し、拡散抵抗を
比較的小さくしているため、この加熱処理によってｐ-
型炭化珪素ベース領域３ａ、３ｂの表層部に介在する不
純物が酸化シリコン膜３０中に外部拡散される。この外
部拡散工程について、ｐ型半導体基板５１に酸化シリコ
ン５２を成膜した場合を例に挙げて説明する。図５
（ａ）〜（ｃ）にｐ型半導体基板５１に酸化シリコン５
２を成膜した場合の外部拡散工程を示す。なお、図５
（ａ）〜（ｃ）には、図２（ｃ）に示される外部拡散工
程のみでなく、さらに、後述する図３（ａ）に示される
チャネル領域を形成するためのｎ型不純物をイオン注入
する工程を加えてあり、このイオン注入工程を含めたも
ので説明を行う。具体的には、図５（ａ）は外部拡散工
程中の様子を示しており、図５（ｂ）は外部拡散工程後
の様子を示しており、図５（ｃ）は外部拡散工程後のイ
オン注入工程の様子を示している。
【００３４】図５（ａ）に示されるように、外部拡散工
程以前には、ｐ型半導体基板５１の表面から内部に至る
までボロン等のｐ型不純物５３がほぼ均等に介在してい
る。そして、外部拡散工程を施すことにより、図中の矢
印で示されるように、ｐ型半導体基板５１の表面側に介
在するｐ型不純物５３が酸化シリコン膜５２に外部拡散
していく。
程以前には、ｐ型半導体基板５１の表面から内部に至る
までボロン等のｐ型不純物５３がほぼ均等に介在してい
る。そして、外部拡散工程を施すことにより、図中の矢
印で示されるように、ｐ型半導体基板５１の表面側に介
在するｐ型不純物５３が酸化シリコン膜５２に外部拡散
していく。
【００３５】そして、図５（ｂ）に示されるように、外
部拡散工程後には、ｐ型半導体基板５１の表面側のｐ型
不純物５３が低減しており、ｐ型半導体基板５１の表面
側に介在していたｐ型不純物５３が酸化シリコン膜５２
中に移動した状態となる。その後、フッ酸を含んだ水溶
液をエッチング液として酸化シリコン５２を除去し、ｎ
型不純物５４をイオン注入すると、図５（ｃ）に示され
るように、ｐ型半導体基板５１の表面にｎ型半導体の層
５５が形成される。
部拡散工程後には、ｐ型半導体基板５１の表面側のｐ型
不純物５３が低減しており、ｐ型半導体基板５１の表面
側に介在していたｐ型不純物５３が酸化シリコン膜５２
中に移動した状態となる。その後、フッ酸を含んだ水溶
液をエッチング液として酸化シリコン５２を除去し、ｎ
型不純物５４をイオン注入すると、図５（ｃ）に示され
るように、ｐ型半導体基板５１の表面にｎ型半導体の層
５５が形成される。
【００３６】このように外部拡散工程を行った場合にお
いて、ｎ型半導体の層５５が形成されたｐ型半導体基板
５１中の不純物濃度を調べた結果を図６（ａ）に示す。
また、参考として外部拡散工程を施していない場合にお
いて、ｎ型半導体５５′の層が形成されたｐ型半導体基
板５１′の中の不純物濃度を調べた結果を図６（ｂ）に
示す。なお、図６（ａ）、（ｂ）は縦軸が深さ、横軸が
不純物濃度で表わされており、縦軸の深さは図中の紙面
左側に表されるｐ型半導体基板５１、５１′の表面から
の深さと対応している。
いて、ｎ型半導体の層５５が形成されたｐ型半導体基板
５１中の不純物濃度を調べた結果を図６（ａ）に示す。
また、参考として外部拡散工程を施していない場合にお
いて、ｎ型半導体５５′の層が形成されたｐ型半導体基
板５１′の中の不純物濃度を調べた結果を図６（ｂ）に
示す。なお、図６（ａ）、（ｂ）は縦軸が深さ、横軸が
不純物濃度で表わされており、縦軸の深さは図中の紙面
左側に表されるｐ型半導体基板５１、５１′の表面から
の深さと対応している。
【００３７】図６（ａ）に示されるように、外部拡散工
程を施した場合には、ｎ型半導体の層５５の中のｐ型不
純物濃度が小さく、ｎ型不純物を加えても、ｐ型不純物
濃度とｎ型不純物濃度を加算した全不純物濃度が小さく
なっていることが判る。一方、図６（ｂ）に示されるよ
うに、外部拡散工程を施していない場合には、ｎ型半導
体の層５５′の表面側のｐ型不純物濃度が小さくなって
いないため、ｎ型不純物を加えた場合には、ｐ型不純物
濃度とｎ型不純物濃度を加算した全不純物濃度が非常に
大きくなっていることが判る。
程を施した場合には、ｎ型半導体の層５５の中のｐ型不
純物濃度が小さく、ｎ型不純物を加えても、ｐ型不純物
濃度とｎ型不純物濃度を加算した全不純物濃度が小さく
なっていることが判る。一方、図６（ｂ）に示されるよ
うに、外部拡散工程を施していない場合には、ｎ型半導
体の層５５′の表面側のｐ型不純物濃度が小さくなって
いないため、ｎ型不純物を加えた場合には、ｐ型不純物
濃度とｎ型不純物濃度を加算した全不純物濃度が非常に
大きくなっていることが判る。
【００３８】これらの結果からも判るように、上記外部
拡散工程によってｐ型炭化珪素ベース領域３ａ、３ｂの
表層部に介在するｐ型不純物の量を少なくすることで、
ｎ型不純物のイオン注入によってできる中性不純物の量
を少なくすることができる。また、ｐ型不純物を補償す
るために必要とされるｎ型不純物のイオン注入量が少な
くて済むため、イオン注入による結晶欠陥を少なくする
ことができる。
拡散工程によってｐ型炭化珪素ベース領域３ａ、３ｂの
表層部に介在するｐ型不純物の量を少なくすることで、
ｎ型不純物のイオン注入によってできる中性不純物の量
を少なくすることができる。また、ｐ型不純物を補償す
るために必要とされるｎ型不純物のイオン注入量が少な
くて済むため、イオン注入による結晶欠陥を少なくする
ことができる。
【００３９】〔図３（ａ）に示す工程〕酸化シリコン膜
３０を除去した後、上述したようにｎ型不純物をイオン
注入する。具体的には、基板１の上面からＮ+ をイオン
注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂの表面
部（表層部）に表面チャネル層５ａを形成すると共に、
ｎ- 型炭化珪素エピ層２の表層部にｎ+ 型層５ｂを０．
３μｍ程度の厚さで形成する。このときのイオン注入条
件は、温度が７００℃、ドーズ量が１×１０13〜１×１
０14ｃｍ-2としている。
３０を除去した後、上述したようにｎ型不純物をイオン
注入する。具体的には、基板１の上面からＮ+ をイオン
注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂの表面
部（表層部）に表面チャネル層５ａを形成すると共に、
ｎ- 型炭化珪素エピ層２の表層部にｎ+ 型層５ｂを０．
３μｍ程度の厚さで形成する。このときのイオン注入条
件は、温度が７００℃、ドーズ量が１×１０13〜１×１
０14ｃｍ-2としている。
【００４０】このとき、上述したように、ｐ- 型炭化珪
素ベース領域３ａ、３ｂの表面部（表層部）は、外部拡
散工程によってｐ型不純物が少なくされているため、表
面チャネル層５ａは中性不純物が少ないもので形成され
る。このため、表面チャネル層５ａのキャリア移動度を
向上させることができる。さらに、ｐ- 型炭化珪素ベー
ス領域３ａ、３ｂ内のｐ型不純物を補償するために必要
とされるｎ型不純物のイオン注入量を少なくできるた
め、イオン注入による結晶欠陥を少なくすることができ
る。このため、結晶欠陥に基づくリーク電流の発生を防
止することができる。
素ベース領域３ａ、３ｂの表面部（表層部）は、外部拡
散工程によってｐ型不純物が少なくされているため、表
面チャネル層５ａは中性不純物が少ないもので形成され
る。このため、表面チャネル層５ａのキャリア移動度を
向上させることができる。さらに、ｐ- 型炭化珪素ベー
ス領域３ａ、３ｂ内のｐ型不純物を補償するために必要
とされるｎ型不純物のイオン注入量を少なくできるた
め、イオン注入による結晶欠陥を少なくすることができ
る。このため、結晶欠陥に基づくリーク電流の発生を防
止することができる。
【００４１】また、縦型パワーＭＯＳＦＥＴをノーマリ
オフ型にするために、表面チャネル層５ａの厚み（膜
厚）は以下の数式に基づいて決定している。縦型パワー
ＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート
電圧を印加していない状態の際に、ｎ- 型層に広がる空
乏層が電気伝導を妨げるように十分なバリア高さを有し
ている必要がある。この条件は次式にて示される。
オフ型にするために、表面チャネル層５ａの厚み（膜
厚）は以下の数式に基づいて決定している。縦型パワー
ＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート
電圧を印加していない状態の際に、ｎ- 型層に広がる空
乏層が電気伝導を妨げるように十分なバリア高さを有し
ている必要がある。この条件は次式にて示される。
【００４２】
【数１】
【００４３】但し、Ｔepi はｎ- 型層に広がる空乏層の
高さである。この数式１に示される右辺第１項は表面チ
ャネル層５ａとｐ- 型炭化珪素ベース領域３ａ、３ｂと
のＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸
び量、すなわちｐ- 型炭化珪素ベース領域３ａ、３ｂか
ら表面チャネル層５ａに広がる空乏層の伸び量であり、
第２項はゲート絶縁膜７の電荷とφmsによる空乏層の伸
び量、すなわちゲート絶縁膜７から表面チャネル層５ａ
に広がる空乏層の伸び量である。従って、ｐ- 型炭化珪
素ベース領域３ａ、３ｂから広がる空乏層の伸び量と、
ゲート絶縁膜７から広がる空乏層の伸び量との和が表面
チャネル層５ａの厚み以上となるようにすれば縦型パワ
ーＭＯＳＦＥＴをノーマリオフ型にすることができるた
め、この条件を満たすようなイオン注入条件で表面チャ
ネル層５ａを形成している。
高さである。この数式１に示される右辺第１項は表面チ
ャネル層５ａとｐ- 型炭化珪素ベース領域３ａ、３ｂと
のＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸
び量、すなわちｐ- 型炭化珪素ベース領域３ａ、３ｂか
ら表面チャネル層５ａに広がる空乏層の伸び量であり、
第２項はゲート絶縁膜７の電荷とφmsによる空乏層の伸
び量、すなわちゲート絶縁膜７から表面チャネル層５ａ
に広がる空乏層の伸び量である。従って、ｐ- 型炭化珪
素ベース領域３ａ、３ｂから広がる空乏層の伸び量と、
ゲート絶縁膜７から広がる空乏層の伸び量との和が表面
チャネル層５ａの厚み以上となるようにすれば縦型パワ
ーＭＯＳＦＥＴをノーマリオフ型にすることができるた
め、この条件を満たすようなイオン注入条件で表面チャ
ネル層５ａを形成している。
【００４４】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型炭化珪素ベース領域３ａ、３ｂは、ソース
電極１０と接触していて接地状態となっている。このた
め、表面チャネル層５ａとｐ- 型炭化珪素ベース領域３
ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt を利用
して表面チャネル層５ａをピンチオフすることができ
る。例えば、ｐ- 型炭化珪素ベース領域３ａ、３ｂが接
地されてなくてフローティング状態となっている場合に
は、ビルトイン電圧Ｖbuilt を利用してｐ- 型炭化珪素
ベース領域３ａ、３ｂから空乏層を延ばすということが
できないため、ｐ- 型炭化珪素ベース領域３ａ、３ｂを
ソース電極１０と接触させることは、表面チャネル層５
ａをピンチオフするのに有効な構造であるといえる。な
お、本実施形態では、不純物濃度が低いものでｐ- 型炭
化珪素ベース領域３ａ、３ｂを形成しているが、不純物
濃度を高くすることによりビルトイン電圧Ｖbuilt をよ
り大きく利用することができる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型炭化珪素ベース領域３ａ、３ｂは、ソース
電極１０と接触していて接地状態となっている。このた
め、表面チャネル層５ａとｐ- 型炭化珪素ベース領域３
ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt を利用
して表面チャネル層５ａをピンチオフすることができ
る。例えば、ｐ- 型炭化珪素ベース領域３ａ、３ｂが接
地されてなくてフローティング状態となっている場合に
は、ビルトイン電圧Ｖbuilt を利用してｐ- 型炭化珪素
ベース領域３ａ、３ｂから空乏層を延ばすということが
できないため、ｐ- 型炭化珪素ベース領域３ａ、３ｂを
ソース電極１０と接触させることは、表面チャネル層５
ａをピンチオフするのに有効な構造であるといえる。な
お、本実施形態では、不純物濃度が低いものでｐ- 型炭
化珪素ベース領域３ａ、３ｂを形成しているが、不純物
濃度を高くすることによりビルトイン電圧Ｖbuilt をよ
り大きく利用することができる。
【００４５】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ- 型炭化珪素ベース
領域３ａ、３ｂや表面チャネル層５ａ等の不純物層を形
成する際における熱拡散の拡散量の制御が困難であるた
め、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを
製造することが困難となる。このため、本実施形態のよ
うにＳｉＣを用いることにより、シリコンを用いた場合
と比べて精度良く縦型パワーＭＯＳＦＥＴを製造するこ
とができる。
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ- 型炭化珪素ベース
領域３ａ、３ｂや表面チャネル層５ａ等の不純物層を形
成する際における熱拡散の拡散量の制御が困難であるた
め、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを
製造することが困難となる。このため、本実施形態のよ
うにＳｉＣを用いることにより、シリコンを用いた場合
と比べて精度良く縦型パワーＭＯＳＦＥＴを製造するこ
とができる。
【００４６】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記数式１の条件を満たすよう
に表面チャネル層５ａの厚みを設定する必要があるが、
シリコンを用いた場合にはＶbuilt が低いため、表面チ
ャネル層５ａの厚みを薄くしたり不純物濃度を薄くして
形成しなければならず、不純物イオンの拡散量の制御が
困難なことを考慮すると、非常に製造が困難であるとい
える。しかしながら、ＳｉＣを用いた場合にはＶbuilt
がシリコンの約３倍と高く、ｎ- 型層の厚みを厚くした
り不純物濃度を濃くして形成できるため、ノーマリオフ
型の蓄積型ＭＯＳＦＥＴを製造することが容易であると
いえる。
ＦＥＴにするためには、上記数式１の条件を満たすよう
に表面チャネル層５ａの厚みを設定する必要があるが、
シリコンを用いた場合にはＶbuilt が低いため、表面チ
ャネル層５ａの厚みを薄くしたり不純物濃度を薄くして
形成しなければならず、不純物イオンの拡散量の制御が
困難なことを考慮すると、非常に製造が困難であるとい
える。しかしながら、ＳｉＣを用いた場合にはＶbuilt
がシリコンの約３倍と高く、ｎ- 型層の厚みを厚くした
り不純物濃度を濃くして形成できるため、ノーマリオフ
型の蓄積型ＭＯＳＦＥＴを製造することが容易であると
いえる。
【００４７】〔図３（ｂ）に示す工程〕表面チャネル層
５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマ
スクとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４
ａ、４ｂを形成する。このときのイオン注入条件は、７
００℃、ドーズ量は１×１０13〜１×１０14ｃｍ-2とし
ている。
５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマ
スクとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４
ａ、４ｂを形成する。このときのイオン注入条件は、７
００℃、ドーズ量は１×１０13〜１×１０14ｃｍ-2とし
ている。
【００４８】〔図３（ｃ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５ａの上の所定領域にＬＴＯ膜２２を配置し、
これをマスクとしてＲＩＥによりｐ- 型炭化珪素ベース
領域３ａ、３ｂ上の表面チャネル層５ａを部分的にエッ
チング除去する。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５ａの上の所定領域にＬＴＯ膜２２を配置し、
これをマスクとしてＲＩＥによりｐ- 型炭化珪素ベース
領域３ａ、３ｂ上の表面チャネル層５ａを部分的にエッ
チング除去する。
【００４９】〔図４（ａ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
炭化珪素ベース領域３ａ、３ｂのうちディープベース層
３０ａ、３０ｂが形成された厚みが厚くなった部分が、
ディープベース層３０ａが形成されていない厚みの薄い
部分よりも不純物濃度が濃く形成される。
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
炭化珪素ベース領域３ａ、３ｂのうちディープベース層
３０ａ、３０ｂが形成された厚みが厚くなった部分が、
ディープベース層３０ａが形成されていない厚みの薄い
部分よりも不純物濃度が濃く形成される。
【００５０】〔図４（ｂ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度は１０８０℃とする。その後、ゲート絶縁膜７の上に
ポリシリコンゲート電極８をＬＰＣＶＤにより堆積す
る。このときの成膜温度は６００℃とする。
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度は１０８０℃とする。その後、ゲート絶縁膜７の上に
ポリシリコンゲート電極８をＬＰＣＶＤにより堆積す
る。このときの成膜温度は６００℃とする。
【００５１】〔図４（ｃ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。なお、この後、室温での金属スパッタリン
グによりソース電極１０及びドレイン電極１１を配置す
る。また、成膜後に１０００℃のアニールを行うと、図
１に示す縦型パワーＭＯＳＦＥＴが完成する。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。なお、この後、室温での金属スパッタリン
グによりソース電極１０及びドレイン電極１１を配置す
る。また、成膜後に１０００℃のアニールを行うと、図
１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５２】次に、この縦型パワーＭＯＳＦＥＴの作用
（動作）を説明する。本ＭＯＳＦＥＴはノーマリオフ型
の蓄積モードで動作するものであって、ポリシリコンゲ
ート電極に電圧を印加しない場合は、表面チャネル層５
ａにおいてキャリアは、ｐ- 型炭化珪素ベース領域３
ａ、３ｂと表面チャネル層５ａとの間の静電ポテンシャ
ルの差、及び表面チャネル層５ａとポリシリコンゲート
電極８との間の仕事関数の差により生じた電位によって
全域空乏化される。ポリシリコンゲート電極８に電圧を
印加することにより、表面チャネル層５ａとポリシリコ
ンゲート電極８との間の仕事関数の差と外部からの印加
電圧の和により生じる電位差を変化させる。このことに
より、チャネルの状態を制御することができる。
（動作）を説明する。本ＭＯＳＦＥＴはノーマリオフ型
の蓄積モードで動作するものであって、ポリシリコンゲ
ート電極に電圧を印加しない場合は、表面チャネル層５
ａにおいてキャリアは、ｐ- 型炭化珪素ベース領域３
ａ、３ｂと表面チャネル層５ａとの間の静電ポテンシャ
ルの差、及び表面チャネル層５ａとポリシリコンゲート
電極８との間の仕事関数の差により生じた電位によって
全域空乏化される。ポリシリコンゲート電極８に電圧を
印加することにより、表面チャネル層５ａとポリシリコ
ンゲート電極８との間の仕事関数の差と外部からの印加
電圧の和により生じる電位差を変化させる。このことに
より、チャネルの状態を制御することができる。
【００５３】つまり、ポリシリコンゲート電極８の仕事
関数を第１の仕事関数とし、ｐ- 型炭化珪素ベース領域
３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャ
ネル層５ａの仕事関数を第３の仕事関数としたとき、第
１〜第３の仕事関数の差を利用して、表面チャネル層５
ａのｎ型のキャリアを空乏化する様に第１〜第３の仕事
関数と表面チャネル層５ａの不純物濃度及び膜厚を設定
することができる。
関数を第１の仕事関数とし、ｐ- 型炭化珪素ベース領域
３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャ
ネル層５ａの仕事関数を第３の仕事関数としたとき、第
１〜第３の仕事関数の差を利用して、表面チャネル層５
ａのｎ型のキャリアを空乏化する様に第１〜第３の仕事
関数と表面チャネル層５ａの不純物濃度及び膜厚を設定
することができる。
【００５４】また、オフ状態において、空乏領域は、ｐ
- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリコンゲ
ート電極８により作られた電界によって、表面チャネル
層５ａ内に形成される。この状態からポリシリコンゲー
ト電極８に対して正のバイアスを供給すると、ゲート絶
縁膜（ＳｉＯ2 ）７と表面チャネル層５ａとの間の界面
においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフ
ト領域２方向へ延びるチャネル領域が形成され、オン状
態にスイッチングされる。このとき、電子は、ｎ+ 型ソ
ース領域４ａ、４ｂから表面チャネル層５ａを経由し表
面チャネル層５ａからｎ- 型炭化珪素エピ層２に流れ
る。そして、ｎ- 型炭化珪素エピ層２（ドリフト領域）
に達すると、電子は、ｎ+ 型炭化珪素半導体基板１（ｎ
+ ドレイン）へ垂直に流れるようになっている。
- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリコンゲ
ート電極８により作られた電界によって、表面チャネル
層５ａ内に形成される。この状態からポリシリコンゲー
ト電極８に対して正のバイアスを供給すると、ゲート絶
縁膜（ＳｉＯ2 ）７と表面チャネル層５ａとの間の界面
においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフ
ト領域２方向へ延びるチャネル領域が形成され、オン状
態にスイッチングされる。このとき、電子は、ｎ+ 型ソ
ース領域４ａ、４ｂから表面チャネル層５ａを経由し表
面チャネル層５ａからｎ- 型炭化珪素エピ層２に流れ
る。そして、ｎ- 型炭化珪素エピ層２（ドリフト領域）
に達すると、電子は、ｎ+ 型炭化珪素半導体基板１（ｎ
+ ドレイン）へ垂直に流れるようになっている。
【００５５】このとき、表面チャネル層５ａが中性不純
物が少ないもので形成されているため、チャネル移動度
を向上させることができ、また表面チャネル層５ａを形
成するためのイオン注入の量が少なくなっているため、
イオン注入による結晶欠陥を少なくすることができ、結
晶欠陥に基づくリークを防止することができる。 （第２実施形態）上記第１実施形態では、電流が縦方向
（基板の厚み方向）に流れる縦型パワーＭＯＳＦＥＴに
本発明の一実施形態を適用した場合について説明した
が、本実施形態では電流が基板の横方向（基板の表面に
平行な方向）に流れるＭＯＳＦＥＴに本発明の一実施形
態を適用した場合について説明する。
物が少ないもので形成されているため、チャネル移動度
を向上させることができ、また表面チャネル層５ａを形
成するためのイオン注入の量が少なくなっているため、
イオン注入による結晶欠陥を少なくすることができ、結
晶欠陥に基づくリークを防止することができる。 （第２実施形態）上記第１実施形態では、電流が縦方向
（基板の厚み方向）に流れる縦型パワーＭＯＳＦＥＴに
本発明の一実施形態を適用した場合について説明した
が、本実施形態では電流が基板の横方向（基板の表面に
平行な方向）に流れるＭＯＳＦＥＴに本発明の一実施形
態を適用した場合について説明する。
【００５６】図７に、本実施形態におけるＭＯＳＦＥＴ
を示す。この図に示すように、ｐ型半導体基板１０１の
表層部には、チャネル領域を構成するチャネル層１０２
が形成されている。このチャネル層１０２は中性不純物
が少ないもので構成されている。そして、このチャネル
層１０２の一端にはソースコンタクト用のｎ+ 型領域１
０３が形成されており、他端にはドレインコンタクト用
のｎ+ 型領域１０４が形成されている。また、チャネル
層１０２の上には、ゲート酸化膜１０５を介してゲート
電極層１０６が形成されている。
を示す。この図に示すように、ｐ型半導体基板１０１の
表層部には、チャネル領域を構成するチャネル層１０２
が形成されている。このチャネル層１０２は中性不純物
が少ないもので構成されている。そして、このチャネル
層１０２の一端にはソースコンタクト用のｎ+ 型領域１
０３が形成されており、他端にはドレインコンタクト用
のｎ+ 型領域１０４が形成されている。また、チャネル
層１０２の上には、ゲート酸化膜１０５を介してゲート
電極層１０６が形成されている。
【００５７】このように構成されたＭＯＳＦＥＴは、ｐ
型半導体基板１０１の表層部に形成されたチャネル層１
０２をチャネル領域として、ｐ型半導体基板１０１の横
方向へ電流を流すようになっている。このとき、上述し
たように、チャネル層１０２を中性不純物が少ないもの
で構成しているため、キャリア移動度を向上させること
ができる。
型半導体基板１０１の表層部に形成されたチャネル層１
０２をチャネル領域として、ｐ型半導体基板１０１の横
方向へ電流を流すようになっている。このとき、上述し
たように、チャネル層１０２を中性不純物が少ないもの
で構成しているため、キャリア移動度を向上させること
ができる。
【００５８】次に、図７に示すＭＯＳＦＥＴの製造方法
について図８（ａ）〜（ｃ）に基づいて説明する。 〔図８（ａ）に示す工程〕まず、表層部においてｐ型不
純物の量が少なくなっているｐ型半導体基板１０１を用
意する。このｐ型半導体基板１０１は、内部に均等にｐ
型不純物が含有された半導体基板に対し、上記第１実施
形態に示した外部拡散工程を行うことで製造できる。こ
のｐ型半導体基板１０１は、図７に示すＭＯＳＦＥＴを
製造するのに適している。
について図８（ａ）〜（ｃ）に基づいて説明する。 〔図８（ａ）に示す工程〕まず、表層部においてｐ型不
純物の量が少なくなっているｐ型半導体基板１０１を用
意する。このｐ型半導体基板１０１は、内部に均等にｐ
型不純物が含有された半導体基板に対し、上記第１実施
形態に示した外部拡散工程を行うことで製造できる。こ
のｐ型半導体基板１０１は、図７に示すＭＯＳＦＥＴを
製造するのに適している。
【００５９】〔図８（ｂ）に示す工程〕ｐ型半導体基板
１０１の表面に酸化膜１１０を成膜し、フォトリソグラ
フィ工程を経て、酸化膜１１０の所定領域を開口させ
る。そして、酸化膜１１０をマスクとして、ｎ型不純物
（例えば、Ｎ+ 等）をイオン注入して、チャネル層１０
２を形成する。
１０１の表面に酸化膜１１０を成膜し、フォトリソグラ
フィ工程を経て、酸化膜１１０の所定領域を開口させ
る。そして、酸化膜１１０をマスクとして、ｎ型不純物
（例えば、Ｎ+ 等）をイオン注入して、チャネル層１０
２を形成する。
【００６０】このとき、ｐ型不純物の量がが少なくなっ
たｐ型半導体基板１０１の表層部にチャネル層１０２を
形成しているため、チャネル層１０２は中性不純物が少
ないもので形成される。また、ｐ型不純物を補償するた
めに必要とされるｎ型不純物のイオン注入も少なくてす
むため、イオン注入による結晶欠陥を少なくすることが
できる。
たｐ型半導体基板１０１の表層部にチャネル層１０２を
形成しているため、チャネル層１０２は中性不純物が少
ないもので形成される。また、ｐ型不純物を補償するた
めに必要とされるｎ型不純物のイオン注入も少なくてす
むため、イオン注入による結晶欠陥を少なくすることが
できる。
【００６１】〔図８（ｃ）に示す工程〕酸化膜１１０を
除去したのち、再びｐ型半導体基板１０１の表面に酸化
膜１１１を成膜し、フォトリソグラフィ工程を経て、酸
化膜１１１の所定領域を開口させる。そして、酸化膜１
１１をマスクとしてｎ型不純物（例えば、Ｎ+ 等）をイ
オン注入して、ソースコンタクト用のｎ+ 型層１０３及
びドレインコンタクト用のｎ+ 型層１０４を形成する。
除去したのち、再びｐ型半導体基板１０１の表面に酸化
膜１１１を成膜し、フォトリソグラフィ工程を経て、酸
化膜１１１の所定領域を開口させる。そして、酸化膜１
１１をマスクとしてｎ型不純物（例えば、Ｎ+ 等）をイ
オン注入して、ソースコンタクト用のｎ+ 型層１０３及
びドレインコンタクト用のｎ+ 型層１０４を形成する。
【００６２】この後、酸化膜１１１を除去したのち、ゲ
ート酸化膜１０５、ゲート電極１０６を順に形成し、さ
らに図示しないが層間絶縁膜を介してソース電極層及び
ドレイン電極層を形成する等して、図７に示すＭＯＳＦ
ＥＴが完成する。このように、電流が横方向に流れるＭ
ＯＳＦＥＴ等に本発明の一実施形態を適用することも可
能である。
ート酸化膜１０５、ゲート電極１０６を順に形成し、さ
らに図示しないが層間絶縁膜を介してソース電極層及び
ドレイン電極層を形成する等して、図７に示すＭＯＳＦ
ＥＴが完成する。このように、電流が横方向に流れるＭ
ＯＳＦＥＴ等に本発明の一実施形態を適用することも可
能である。
【００６３】（他の実施形態）上記第１、第２実施形態
では、ＭＯＳＦＥＴを例に挙げて説明したが、この他の
形態のＦＥＴに本発明を適用することも可能である。例
えば、ラテラル型のＭＥＳＦＥＴに適用することこも可
能であり、基板に溝を形成し、溝の側面にチャネル領域
を形成する溝ゲート型のＭＯＳＦＥＴに適用することも
可能である。
では、ＭＯＳＦＥＴを例に挙げて説明したが、この他の
形態のＦＥＴに本発明を適用することも可能である。例
えば、ラテラル型のＭＥＳＦＥＴに適用することこも可
能であり、基板に溝を形成し、溝の側面にチャネル領域
を形成する溝ゲート型のＭＯＳＦＥＴに適用することも
可能である。
【００６４】また、第１実施形態では、上記条件（高
温、長時間）で熱処理を行っているため、基板表面から
の深さに対するｐ型不純物の濃度が線形の関係（図６参
照）となるようになっているが、上記深さに対して対数
関数に従った関係となるようにしてもよく、また誤差関
数に従った関係となるようにしてもよい。例えば、対数
関係に従った関係にするためには、高温又は長時間の熱
処理を行うようにすればよく、誤差関数に従った関係と
なるようにするためには、第１実施形態に示した加熱処
理よりも低温かつ短時間の熱処理を行うようにすればよ
い。但し、上記実施形態のように線形の関係となるよう
にすることによって、よりキャリア移動度を高くするこ
とができるため、上記条件の熱処理を行うことがより好
ましいといえる。
温、長時間）で熱処理を行っているため、基板表面から
の深さに対するｐ型不純物の濃度が線形の関係（図６参
照）となるようになっているが、上記深さに対して対数
関数に従った関係となるようにしてもよく、また誤差関
数に従った関係となるようにしてもよい。例えば、対数
関係に従った関係にするためには、高温又は長時間の熱
処理を行うようにすればよく、誤差関数に従った関係と
なるようにするためには、第１実施形態に示した加熱処
理よりも低温かつ短時間の熱処理を行うようにすればよ
い。但し、上記実施形態のように線形の関係となるよう
にすることによって、よりキャリア移動度を高くするこ
とができるため、上記条件の熱処理を行うことがより好
ましいといえる。
【００６５】さらに、上記実施形態では、外部拡散用に
酸化シリコン膜３０を熱酸化により形成しているが、こ
の他の方法（例えばデポジション）によって形成しても
よい。また、酸化シリコン膜３０に代えて、窒化シリコ
ン膜や窒化アルミニウムを形成しても、外部拡散を行う
ことができる。
酸化シリコン膜３０を熱酸化により形成しているが、こ
の他の方法（例えばデポジション）によって形成しても
よい。また、酸化シリコン膜３０に代えて、窒化シリコ
ン膜や窒化アルミニウムを形成しても、外部拡散を行う
ことができる。
【００６６】例えば、窒化シリコン膜は、窒素雰囲気中
で熱酸化を行うことや、酸素窒素雰囲気中で熱酸化を行
うこと、若しくは窒素をドーピングした後に熱酸化を行
うことによって形成することができる。なお、窒化シリ
コン膜は、誘電率が高い絶縁体であり、バンドギャップ
が高いためパッシベーションとして用いると有効であ
る。
で熱酸化を行うことや、酸素窒素雰囲気中で熱酸化を行
うこと、若しくは窒素をドーピングした後に熱酸化を行
うことによって形成することができる。なお、窒化シリ
コン膜は、誘電率が高い絶縁体であり、バンドギャップ
が高いためパッシベーションとして用いると有効であ
る。
【００６７】また、外部拡散用の膜を形成しなくても、
上記外部拡散を行うことは可能である。例えば、真空雰
囲気で高温の熱処理を行う等によってすることができ
る。すなわち、不純物の拡散が行われないのは、拡散抵
抗が大きくなっているからであり、拡散抵抗が小さくな
るような条件下にすることによって、不純物を拡散させ
ることができるため、必ずしも外部拡散用の膜を形成す
る必要なない。
上記外部拡散を行うことは可能である。例えば、真空雰
囲気で高温の熱処理を行う等によってすることができ
る。すなわち、不純物の拡散が行われないのは、拡散抵
抗が大きくなっているからであり、拡散抵抗が小さくな
るような条件下にすることによって、不純物を拡散させ
ることができるため、必ずしも外部拡散用の膜を形成す
る必要なない。
【００６８】さらに、上記実施形態では、酸化シリコン
膜３０を除去した後、ｎ型不純物をイオン注入するよう
にしているが、酸化シリコン膜３０をイオン注入時のマ
スクとすることも可能である。これにより製造工程の簡
略化を図ることも可能である。なお、酸化シリコン膜３
０に代えて、窒化シリコン膜等を用いた場合でも同様の
ことが言える。
膜３０を除去した後、ｎ型不純物をイオン注入するよう
にしているが、酸化シリコン膜３０をイオン注入時のマ
スクとすることも可能である。これにより製造工程の簡
略化を図ることも可能である。なお、酸化シリコン膜３
０に代えて、窒化シリコン膜等を用いた場合でも同様の
ことが言える。
【図１】本発明の一実施形態における縦型パワーＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】外部拡散工程を説明するための模式図である。
【図６】外部拡散工程を行った場合と、行っていない場
合を比較した図である。
合を比較した図である。
【図７】第２実施形態にかかわるＭＯＳＦＥＴの断面図
である。
である。
【図８】図７に示すＭＯＳＦＥＴの製造工程を示す図で
ある。
ある。
【図９】本出願人が先に出願した縦型パワーＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素エ
ピタキシャル層、３ａ、３ｂ…ｐ- 型炭化珪素ベース領
域、４ａ、４ｂ…ｎ+ 型ソース領域、５ａ…表面チャネ
ル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、８…ゲー
ト電極、９…絶縁膜、１０…ソース電極、１１…ドレイ
ン電極層、１０１…ｐ型半導体基板、１０２…チャネル
層、１０３、１０４…ｎ+ 型層、１０５…ゲート絶縁
膜、１０６…ゲート電極。
ピタキシャル層、３ａ、３ｂ…ｐ- 型炭化珪素ベース領
域、４ａ、４ｂ…ｎ+ 型ソース領域、５ａ…表面チャネ
ル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、８…ゲー
ト電極、９…絶縁膜、１０…ソース電極、１１…ドレイ
ン電極層、１０１…ｐ型半導体基板、１０２…チャネル
層、１０３、１０４…ｎ+ 型層、１０５…ゲート絶縁
膜、１０６…ゲート電極。
Claims (12)
- 【請求項１】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなる第１導電型の半導体基板（１）
と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型のドレイン
層（２）と、 前記ドレイン層の表層部の所定領域に形成され、所定深
さを有する第２導電型の半導体層（３ａ、３ｂ）と、 前記半導体層の表層部の所定領域に形成され、該半導体
層の深さよりも浅い第１導電型のソース領域（４ａ、４
ｂ）と、 前記半導体層の表面部及び前記ドレイン層の表面部に第
１導電型の不純物をイオン注入することで、前記ソース
領域と前記ドレイン層とを繋ぐように形成された、炭化
珪素よりなる第１導電型の表面チャネル層（５ａ）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記半導体層及び前記ソース領域に接触するように形成
されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記表面チャネル層内に介在している第２導電型不純物
の濃度は、前記半導体層のうち前記表面チャネル層より
も下方に位置する領域に介在している第２導電型不純物
の濃度よりも低くなっていることを特徴とする炭化珪素
半導体装置。 - 【請求項２】 炭化珪素からなる第１導電型の半導体層
を有する半導体基板（１０１）と、 前記半導体層の表層部に第２導電型の不純物をイオン注
入することによって形成された第２導電型のチャネル層
（１０２）と、 前記チャネル層の両端に位置する第２導電型のコンタク
ト領域（１０３、１０４）と、 前記チャネル層をチャネル領域として、少なくとも前記
チャネル層上に形成されたゲート電極層（１０６）とを
備え、 前記チャネル層に介在している第１導電型不純物の濃度
は、前記半導体層のうち前記チャネル層よりも下方に位
置する領域に介在している第１導電型不純物の濃度より
も低くなっていることを特徴とする炭化珪素半導体装
置。 - 【請求項３】 炭化珪素からなる第１導電型の半導体層
（３ａ、３ｂ、１０１）の表層部に、第２導電型の不純
物をイオン注入することで導電型を反転させて、該第２
導電型の不純物が注入された部分をチャネル領域（５
ａ、１０２）としており、少なくも前記チャネル領域上
に形成されたゲート電極（９、１０６）へ電圧を印加す
ることによって前記チャネル領域に流す電流のスイッチ
ングを行う炭化珪素半導体装置おいて、 前記チャネル領域に介在している第１導電型不純物の濃
度は、前記半導体層のうち前記チャネル領域よりも下方
に位置する領域に介在している第１導電型不純物の濃度
よりも低くなっていることを特徴とする炭化珪素半導体
装置。 - 【請求項４】 第１導電型の半導体基板（１）の主表面
上に、この半導体基板よりも高抵抗な炭化珪素よりなる
第１導電型のドレイン層（２）を形成する工程と、 前記ドレイン層の表層部の所定領域に、所定深さを有す
る第２導電型の半導体層（３ａ、３ｂ）を形成する工程
と、 前記半導体層の表層部に介在する第２導電型の不純物を
該半導体層の外部に拡散させる外部拡散工程と、 前記半導体層の表層部の所定領域にイオン注入を行い、
チャネル領域となる表面チャネル層（５ａ）を形成する
工程と、 前記半導体層の表層部の所定領域に、前記表面チャネル
層に接すると共に該半導体層の深さよりも浅い第１導電
型のソース領域（４ａ、４ｂ）を形成する工程と、を含
むことを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項５】 炭化珪素からなる第１導電型の半導体層
を含む半導体基板（１０１）を用意し、前記半導体層の
表層部に介在する第１導電型の不純物を該半導体層の外
部へ拡散させる外部拡散工程と、 前記半導体層の表層部に、第２導電型の不純物をイオン
注入して第２導電型のチャネル層（１０２）を形成する
工程と、 前記チャネル層の両側に、前記チャネル層よりも低抵抗
の第２導電型のコンタクト領域（１０３、１０４）を形
成する工程と、 前記チャネル層をチャネル領域として、少なくとも前記
チャネル層上にゲート電極層（１０６）を形成する工程
と、を備えていることを特徴とする炭化珪素半導体装置
の製造方法。 - 【請求項６】 炭化珪素からなる第１導電型の半導体層
（３ａ、３ｂ、１０１）の表層部に、第２導電型の不純
物をイオン注入することで、導電型を反転させてチャネ
ル領域（５ａ、１０２）を形成しており、少なくも前記
チャネル領域上に形成されたゲート電極（９、１０６）
へ電圧を印加することによって前記チャネル領域に流す
電流のスイッチングを行う炭化珪素半導体装置の製造方
法において、 前記半導体層の表層部に介在する第１導電型の不純物を
該半導体層の外部へ拡散させる外部拡散工程を有し、 前記イオン注入は、前記拡散工程後に行うことを特徴と
する炭化珪素半導体装置の製造方法。 - 【請求項７】 前記外部拡散工程は、前記半導体層上に
拡散用膜（３０）を成膜し、この拡散用膜中に不純物を
拡散させる工程であることを特徴とする請求項４乃至６
のいずれか１つに記載の炭化珪素半導体装置。 - 【請求項８】 前記拡散用膜として、酸化シリコン（３
０）を用いることを特徴とする請求項７に記載の炭化珪
素半導体装置。 - 【請求項９】 前記外部拡散工程は、減圧雰囲気下で熱
処理を行い、この雰囲気中に不純物を拡散させる工程で
あることを特徴とする請求項４乃至６のいずれか１つに
記載の炭化珪素半導体装置。 - 【請求項１０】 炭化珪素からなる第１導電型の半導体
層（３ａ、３ｂ、１０１）の表層部に、第２導電型の不
純物をイオン注入することで、導電型を反転させてチャ
ネル領域（５ａ、１０２）を形成しており、少なくも前
記チャネル領域上に形成されたゲート電極（９、１０
６）へ電圧を印加することによって前記チャネル領域に
流す電流のスイッチングを行う炭化珪素半導体装置を製
造するのに用いられる炭化珪素半導体基板であって、 表面に前記半導体層が位置していると共に、該半導体層
の表層部における第１導電型の不純物が半導体層の外部
に拡散されており、前記表層部に介在する第１導電型不
純物の濃度が、半導体層のうち前記表層部よりも内側に
介在する第１導電型不純物の濃度よりも低くなっている
炭化珪素半導体基板。 - 【請求項１１】 前記表面からの深さに対して、前記不
純物の濃度が線形な関係を成して低濃度になっているこ
とを特徴とする請求項１０に記載の炭化珪素半導体基
板。 - 【請求項１２】 前記不純物濃度が低濃度となっている
前記表面側には、前記不純物とは異なる導電型の不純物
がドーピングされて、ＰＮ接合が形成されていることを
特徴とする請求項１０又は請求項１１に記載の炭化珪素
半導体基板。
Priority Applications (2)
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|---|---|---|---|
| JP10060189A JPH11261061A (ja) | 1998-03-11 | 1998-03-11 | 炭化珪素半導体装置及びその製造方法 |
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| JP10060189A JPH11261061A (ja) | 1998-03-11 | 1998-03-11 | 炭化珪素半導体装置及びその製造方法 |
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| JPH11261061A true JPH11261061A (ja) | 1999-09-24 |
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ID=13134979
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| JP10060189A Pending JPH11261061A (ja) | 1995-09-06 | 1998-03-11 | 炭化珪素半導体装置及びその製造方法 |
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