JPH11266017A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- JPH11266017A JPH11266017A JP10367422A JP36742298A JPH11266017A JP H11266017 A JPH11266017 A JP H11266017A JP 10367422 A JP10367422 A JP 10367422A JP 36742298 A JP36742298 A JP 36742298A JP H11266017 A JPH11266017 A JP H11266017A
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- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 蓄積モードのＭＯＳＦＥＴにおいて、さらな
るオン抵抗の低減を図る。 【解決手段】 表面チャネル層５のうち、第１導電型の
半導体層２の表面部に配置された部分５ｂを、該半導体
層２よりも不純物濃度が高くなるようにする。ＭＯＳＦ
ＥＴのオン抵抗は、ソース電極１０とソース領域４ａ、
４ｂとのコンタクト抵抗、ソース領域４ａ、４ｂの内部
抵抗、表面チャネル層５に形成されたチャネル領域にお
ける蓄積チャネル抵抗、表面チャネル層５における内部
抵抗、ＪＦＥＴ部におけるＪＦＥＴ抵抗、半導体層２に
おける内部抵抗、半導体基板１の内部抵抗、及び半導体
基板１とドレイン電極１１とのコンタクト抵抗によって
決定され、これらの総和がオン抵抗となる。従って、表
面チャネル層５における内部抵抗が低減され、もってＭ
ＯＳＦＥＴのオン抵抗が低減される。
るオン抵抗の低減を図る。 【解決手段】 表面チャネル層５のうち、第１導電型の
半導体層２の表面部に配置された部分５ｂを、該半導体
層２よりも不純物濃度が高くなるようにする。ＭＯＳＦ
ＥＴのオン抵抗は、ソース電極１０とソース領域４ａ、
４ｂとのコンタクト抵抗、ソース領域４ａ、４ｂの内部
抵抗、表面チャネル層５に形成されたチャネル領域にお
ける蓄積チャネル抵抗、表面チャネル層５における内部
抵抗、ＪＦＥＴ部におけるＪＦＥＴ抵抗、半導体層２に
おける内部抵抗、半導体基板１の内部抵抗、及び半導体
基板１とドレイン電極１１とのコンタクト抵抗によって
決定され、これらの総和がオン抵抗となる。従って、表
面チャネル層５における内部抵抗が低減され、もってＭ
ＯＳＦＥＴのオン抵抗が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
【０００３】ｎ+ 型炭化珪素半導体基板１は上面を主表
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+ 型炭化珪素半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有するｎ-
型炭化珪素エピタキシャル層（以下、ｎ- 型炭化珪素エ
ピ層という）２が積層されている。このとき、ｎ+ 型炭
化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上
面を（０００１）Ｓｉ面としているが、ｎ+ 型炭化珪素
半導体基板１およびｎ- 型炭化珪素エピ層２の上面を
（１１２−０）ａ面としてもよい。つまり、（０００
１）Ｓｉ面を用いると低い表面状態密度が得られ、（１
１２−０）ａ面を用いると、低い表面状態密度で、か
つ、完全にらせん転位の無い結晶が得られる。
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+ 型炭化珪素半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有するｎ-
型炭化珪素エピタキシャル層（以下、ｎ- 型炭化珪素エ
ピ層という）２が積層されている。このとき、ｎ+ 型炭
化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上
面を（０００１）Ｓｉ面としているが、ｎ+ 型炭化珪素
半導体基板１およびｎ- 型炭化珪素エピ層２の上面を
（１１２−０）ａ面としてもよい。つまり、（０００
１）Ｓｉ面を用いると低い表面状態密度が得られ、（１
１２−０）ａ面を用いると、低い表面状態密度で、か
つ、完全にらせん転位の無い結晶が得られる。
【０００４】ｎ- 型炭化珪素エピ層２の表層部における
所定領域には、所定深さを有するｐ - 型炭化珪素ベース
領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間し
て形成されている。また、ｐ- 型炭化珪素ベース領域３
ａの表層部における所定領域には、ベース領域３ａより
も浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素
ベース領域３ｂの表層部における所定領域には、ベース
領域３ｂよりも浅いｎ + 型ソース領域４ｂがそれぞれ形
成されている。
所定領域には、所定深さを有するｐ - 型炭化珪素ベース
領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間し
て形成されている。また、ｐ- 型炭化珪素ベース領域３
ａの表層部における所定領域には、ベース領域３ａより
も浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素
ベース領域３ｂの表層部における所定領域には、ベース
領域３ｂよりも浅いｎ + 型ソース領域４ｂがそれぞれ形
成されている。
【０００５】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型炭化珪素エピ層２お
よびｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部には
ｎ-型ＳｉＣ層５が延設されている。つまり、ｐ- 型炭
化珪素ベース領域３ａ、３ｂの表面部においてソース領
域４ａ、４ｂとｎ- 型炭化珪素エピ層２とを繋ぐように
ｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、エピタキシャル層は下地の基板に関係な
く各種の結晶を形成できるものである。デバイスの動作
時にデバイス表面においてチャネル形成層として機能す
る。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
ース領域４ｂとの間におけるｎ- 型炭化珪素エピ層２お
よびｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部には
ｎ-型ＳｉＣ層５が延設されている。つまり、ｐ- 型炭
化珪素ベース領域３ａ、３ｂの表面部においてソース領
域４ａ、４ｂとｎ- 型炭化珪素エピ層２とを繋ぐように
ｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、エピタキシャル層は下地の基板に関係な
く各種の結晶を形成できるものである。デバイスの動作
時にデバイス表面においてチャネル形成層として機能す
る。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００６】表面チャネル層５のドーパント濃度は、１
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型炭化珪素エピ層２及びｐ- 型炭化
珪素ベース領域３ａ、３ｂのドーパント濃度以下となっ
ている。これにより、低オン抵抗化が図られている。ま
た、ｐ- 型炭化珪素ベース領域３ａ、３ｂ、ｎ+ 型ソー
ス領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成さ
れている。
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型炭化珪素エピ層２及びｐ- 型炭化
珪素ベース領域３ａ、３ｂのドーパント濃度以下となっ
ている。これにより、低オン抵抗化が図られている。ま
た、ｐ- 型炭化珪素ベース領域３ａ、３ｂ、ｎ+ 型ソー
ス領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成さ
れている。
【０００７】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が形成されている。さらに、ゲート絶縁膜７の
上にはポリシリコンゲート電極８が形成されている。ポ
リシリコンゲート電極８は絶縁膜９にて覆われている。
絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒ
ｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソー
ス電極１０が形成され、ソース電極１０はｎ+ 型ソース
領域４ａ、４ｂおよびｐ- 型炭化珪素ベース領域３ａ、
３ｂと接している。また、ｎ+ 型炭化珪素半導体基板１
の裏面１ｂには、ドレイン電極層１１が形成されてい
る。
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が形成されている。さらに、ゲート絶縁膜７の
上にはポリシリコンゲート電極８が形成されている。ポ
リシリコンゲート電極８は絶縁膜９にて覆われている。
絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒ
ｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソー
ス電極１０が形成され、ソース電極１０はｎ+ 型ソース
領域４ａ、４ｂおよびｐ- 型炭化珪素ベース領域３ａ、
３ｂと接している。また、ｎ+ 型炭化珪素半導体基板１
の裏面１ｂには、ドレイン電極層１１が形成されてい
る。
【０００８】なお、ｎ- 型炭化珪素エピ層２のうち、ｐ
- 型炭化珪素ベース領域３ａ、３ｂに挟まれた部分がい
わゆるＪ−ＦＥＴ部を構成する。次に、このパワープレ
ーナ型ＭＯＳＦＥＴの作用（動作）を説明する。上記Ｍ
ＯＳＦＥＴは蓄積モードで動作する。表面チャネル層５
において、キャリアはｐ- 型炭化珪素ベース領域３ａ、
３ｂと表面チャネル層５との間の静電ポテンシャルの
差、及び表面チャネル層５とポリシリコンゲート電極８
との間の仕事関数の差により生じた電位によって空乏化
される。このため、ポリシリコンゲート電極８に印加す
る電圧を調整することにより、表面チャネル層５とポリ
シリコンゲート電極８との間の仕事関数の差と、外部か
らの印加電圧により生じる電位差を変化させ、チャネル
の状態を制御することでＭＯＳＦＥＴのオン、オフを制
御する。
- 型炭化珪素ベース領域３ａ、３ｂに挟まれた部分がい
わゆるＪ−ＦＥＴ部を構成する。次に、このパワープレ
ーナ型ＭＯＳＦＥＴの作用（動作）を説明する。上記Ｍ
ＯＳＦＥＴは蓄積モードで動作する。表面チャネル層５
において、キャリアはｐ- 型炭化珪素ベース領域３ａ、
３ｂと表面チャネル層５との間の静電ポテンシャルの
差、及び表面チャネル層５とポリシリコンゲート電極８
との間の仕事関数の差により生じた電位によって空乏化
される。このため、ポリシリコンゲート電極８に印加す
る電圧を調整することにより、表面チャネル層５とポリ
シリコンゲート電極８との間の仕事関数の差と、外部か
らの印加電圧により生じる電位差を変化させ、チャネル
の状態を制御することでＭＯＳＦＥＴのオン、オフを制
御する。
【０００９】具体的には、オフ状態において、空乏領域
は、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリ
コンゲート電極８により作られた電界によって、表面チ
ャネル層５内に形成されているため、ポリシリコンゲー
ト電極８に対して正のバイアスを供給することによっ
て、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５と
の間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ
- 型ドリフト領域２方向へ延びるチャネル領域を形成
し、オン状態にスイッチングさせる。
は、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリ
コンゲート電極８により作られた電界によって、表面チ
ャネル層５内に形成されているため、ポリシリコンゲー
ト電極８に対して正のバイアスを供給することによっ
て、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５と
の間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ
- 型ドリフト領域２方向へ延びるチャネル領域を形成
し、オン状態にスイッチングさせる。
【００１０】このとき、電子は、ｎ+ 型ソース領域４
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からＪＦＥＴ部を含むｎ- 型炭化珪素エピ層２に流れ
る。そして、ｎ- 型炭化珪素エピ層（ドリフト領域）２
に達すると、電子は、ｎ+ 型炭化珪素半導体基板（ｎ+
ドレイン）１へ垂直に流れる。このようにゲート電極８
に正の電圧を印加することにより、表面チャネル層５に
蓄積型チャネルを誘起させ、ソース電極１０とドレイン
電極１１との間に電流を流す。
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からＪＦＥＴ部を含むｎ- 型炭化珪素エピ層２に流れ
る。そして、ｎ- 型炭化珪素エピ層（ドリフト領域）２
に達すると、電子は、ｎ+ 型炭化珪素半導体基板（ｎ+
ドレイン）１へ垂直に流れる。このようにゲート電極８
に正の電圧を印加することにより、表面チャネル層５に
蓄積型チャネルを誘起させ、ソース電極１０とドレイン
電極１１との間に電流を流す。
【００１１】このように、プレーナ型ＭＯＳＦＥＴにお
いて、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を低減させる
ようにしている。
いて、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を低減させる
ようにしている。
【００１２】
【発明が解決しようとする課題】上述したように、蓄積
モードのＭＯＳＦＥＴを用いることによりオン抵抗の低
減を図ることができる。しかしながら、さらなるオン抵
抗の低減が望まれている。本発明は上記点に鑑みて成さ
れ、蓄積モードのＭＯＳＦＥＴにおいて、さらなるオン
抵抗の低減を図ることを目的とする。
モードのＭＯＳＦＥＴを用いることによりオン抵抗の低
減を図ることができる。しかしながら、さらなるオン抵
抗の低減が望まれている。本発明は上記点に鑑みて成さ
れ、蓄積モードのＭＯＳＦＥＴにおいて、さらなるオン
抵抗の低減を図ることを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至４に記
載の発明においては、表面チャネル層（５）のうち、第
１導電型の半導体層（２）の表面部に配置された部分
（５ｂ）が、該半導体層（２）よりも不純物濃度が高く
なっていることを特徴としている。
め、以下の技術的手段を採用する。請求項１乃至４に記
載の発明においては、表面チャネル層（５）のうち、第
１導電型の半導体層（２）の表面部に配置された部分
（５ｂ）が、該半導体層（２）よりも不純物濃度が高く
なっていることを特徴としている。
【００１４】ＭＯＳＦＥＴのオン抵抗は、ソース電極
（１０）とソース領域（４ａ、４ｂ）とのコンタクト抵
抗、ソース領域（４ａ、４ｂ）の内部抵抗、表面チャネ
ル層（５）に形成されたチャネル領域における蓄積チャ
ネル抵抗、表面チャネル層（５）における内部抵抗、Ｊ
ＦＥＴ部におけるＪＦＥＴ抵抗、半導体層（２）におけ
る内部抵抗、半導体基板（１）の内部抵抗、及び半導体
基板（１）とドレイン電極（１１）とのコンタクト抵抗
によって決定され、これらの総和がオン抵抗となる。
（１０）とソース領域（４ａ、４ｂ）とのコンタクト抵
抗、ソース領域（４ａ、４ｂ）の内部抵抗、表面チャネ
ル層（５）に形成されたチャネル領域における蓄積チャ
ネル抵抗、表面チャネル層（５）における内部抵抗、Ｊ
ＦＥＴ部におけるＪＦＥＴ抵抗、半導体層（２）におけ
る内部抵抗、半導体基板（１）の内部抵抗、及び半導体
基板（１）とドレイン電極（１１）とのコンタクト抵抗
によって決定され、これらの総和がオン抵抗となる。
【００１５】従って、表面チャネル層（５）のうち、半
導体層（２）の表面部に配置された部分（５ｂ）の不純
物濃度を該半導体層（２）よりも高くすることにより、
表面チャネル層（５）のうちチャネル領域以外の部分を
低抵抗にすることができるため、ＭＯＳＦＥＴのオン抵
抗を低くすることができる。これにより、ＭＯＳＦＥＴ
において、さらなるオン抵抗の低減を図ることができ
る。
導体層（２）の表面部に配置された部分（５ｂ）の不純
物濃度を該半導体層（２）よりも高くすることにより、
表面チャネル層（５）のうちチャネル領域以外の部分を
低抵抗にすることができるため、ＭＯＳＦＥＴのオン抵
抗を低くすることができる。これにより、ＭＯＳＦＥＴ
において、さらなるオン抵抗の低減を図ることができ
る。
【００１６】請求項２に記載の発明においては、ゲート
電極（８）の電位が略零である時において、表面チャネ
ル層（５）は、ゲート絶縁膜（７）から伸びる空乏層と
ベース領域（３ａ、３ｂ）から伸びる空乏層とによって
ピンチオフされていることを特徴としている。すなわ
ち、ノーマリオフ型であることを特徴としている。この
ように、ノーマリオフ型とすることにより、故障などに
よってゲート電極（１０）に電圧が印加できないような
状態となっても、電流が流れないようにすることができ
るため、ノーマリオン型のものと比べて安全性を確保す
ることができる。
電極（８）の電位が略零である時において、表面チャネ
ル層（５）は、ゲート絶縁膜（７）から伸びる空乏層と
ベース領域（３ａ、３ｂ）から伸びる空乏層とによって
ピンチオフされていることを特徴としている。すなわ
ち、ノーマリオフ型であることを特徴としている。この
ように、ノーマリオフ型とすることにより、故障などに
よってゲート電極（１０）に電圧が印加できないような
状態となっても、電流が流れないようにすることができ
るため、ノーマリオン型のものと比べて安全性を確保す
ることができる。
【００１７】請求項３に記載の発明においては、半導体
層（２）のうち、ベース領域（３ａ、３ｂ）の側面に位
置するＪ−ＦＥＴ部には、表面チャネル領域（５）より
も接合深さが深くなっている第１導電型の低抵抗領域
（３０）が形成されていることを特徴とし、請求項４に
記載の発明においては、ベース領域（３ａ、３ｂ）より
も接合深さが深くなっている第１導電型の低抵抗領域
（３０）が形成されていることを特徴としている。
層（２）のうち、ベース領域（３ａ、３ｂ）の側面に位
置するＪ−ＦＥＴ部には、表面チャネル領域（５）より
も接合深さが深くなっている第１導電型の低抵抗領域
（３０）が形成されていることを特徴とし、請求項４に
記載の発明においては、ベース領域（３ａ、３ｂ）より
も接合深さが深くなっている第１導電型の低抵抗領域
（３０）が形成されていることを特徴としている。
【００１８】このように、Ｊ−ＦＥＴ部に、チャネル領
域（５）やベース領域（３ａ、３ｂ）よりも接合深さが
深くなる第１導電型の低抵抗領域（３０）を形成するこ
とにより、ベース領域から伸びる空乏層によって、電流
経路が狭くなることを十分に防止することができると共
に、Ｊ−ＦＥＴ部における抵抗を小さくすることができ
る。
域（５）やベース領域（３ａ、３ｂ）よりも接合深さが
深くなる第１導電型の低抵抗領域（３０）を形成するこ
とにより、ベース領域から伸びる空乏層によって、電流
経路が狭くなることを十分に防止することができると共
に、Ｊ−ＦＥＴ部における抵抗を小さくすることができ
る。
【００１９】なお、請求項５に示すように、低抵抗領域
（３０）が表面チャネル層（５）から離れるようにすれ
ば、低抵抗領域（３０）と表面チャネル層（５）との間
に高抵抗の第１導電型の半導体層（２）が残るため、ベ
ース領域（３ａ、３ｂ）の電界を下げることができ、耐
圧を向上させることができる。請求項６に記載の発明に
おいては、表面チャネル層（５）のうち、半導体層
（２）の表面部に配置された部分（５ｂ）における不純
物濃度を半導体層（２）における不純物濃度よりも高く
する工程を備えていることを特徴としている。
（３０）が表面チャネル層（５）から離れるようにすれ
ば、低抵抗領域（３０）と表面チャネル層（５）との間
に高抵抗の第１導電型の半導体層（２）が残るため、ベ
ース領域（３ａ、３ｂ）の電界を下げることができ、耐
圧を向上させることができる。請求項６に記載の発明に
おいては、表面チャネル層（５）のうち、半導体層
（２）の表面部に配置された部分（５ｂ）における不純
物濃度を半導体層（２）における不純物濃度よりも高く
する工程を備えていることを特徴としている。
【００２０】このように、表面チャネル層（５）のう
ち、半導体層（２）の表面部に配置された部分（５ｂ）
における不純物濃度を半導体層（２）における不純物濃
度よりも高くする工程を備えることにより、請求項１に
示す炭化珪素半導体装置を製造することができる。例え
ば、請求項７に示すように、半導体層（２）の表層部及
びベース領域（３ａ、３ｂ）の表層部に同時にイオン注
入を行うことにより、表面チャネル層（５）のうち、半
導体層（２）の表面部に配置された部分（５ｂ）におけ
る不純物濃度を半導体層（２）における不純物濃度より
も高くすることができる。
ち、半導体層（２）の表面部に配置された部分（５ｂ）
における不純物濃度を半導体層（２）における不純物濃
度よりも高くする工程を備えることにより、請求項１に
示す炭化珪素半導体装置を製造することができる。例え
ば、請求項７に示すように、半導体層（２）の表層部及
びベース領域（３ａ、３ｂ）の表層部に同時にイオン注
入を行うことにより、表面チャネル層（５）のうち、半
導体層（２）の表面部に配置された部分（５ｂ）におけ
る不純物濃度を半導体層（２）における不純物濃度より
も高くすることができる。
【００２１】このように、表面チャネル層（５）をイオ
ン注入によって形成し、表面チャネル層（５）のうちの
チャネル領域以外の部分（５ｂ）にもイオン注入を行う
ようにすれば、表面チャネル層（５）を形成すると同時
に、表面チャネル層（５）のうち、半導体層（２）の表
面部に配置された部分（５ｂ）における不純物濃度を半
導体層（２）における不純物濃度よりも高くすることが
できる。これにより、炭化珪素半導体装置の製造工程の
簡略化を図ることができる。
ン注入によって形成し、表面チャネル層（５）のうちの
チャネル領域以外の部分（５ｂ）にもイオン注入を行う
ようにすれば、表面チャネル層（５）を形成すると同時
に、表面チャネル層（５）のうち、半導体層（２）の表
面部に配置された部分（５ｂ）における不純物濃度を半
導体層（２）における不純物濃度よりも高くすることが
できる。これにより、炭化珪素半導体装置の製造工程の
簡略化を図ることができる。
【００２２】請求項８に記載の発明においては、半導体
層（２）のうち、ベース領域（３ａ、３ｂ）が形成され
ていない表面からイオン注入を行い、表面チャネル領域
（５）よりも接合深さが深くなる第１導電型の低抵抗領
域（３０）を形成することを特徴とし、請求項９に記載
の発明においては、ベース領域（３ａ、３ｂ）よりも接
合深さが深くなる第１導電型の低抵抗領域（３０）を形
成することを特徴としている。
層（２）のうち、ベース領域（３ａ、３ｂ）が形成され
ていない表面からイオン注入を行い、表面チャネル領域
（５）よりも接合深さが深くなる第１導電型の低抵抗領
域（３０）を形成することを特徴とし、請求項９に記載
の発明においては、ベース領域（３ａ、３ｂ）よりも接
合深さが深くなる第１導電型の低抵抗領域（３０）を形
成することを特徴としている。
【００２３】これにより、請求項３若しくは請求項４に
示す炭化珪素半導体装置を製造することができる。な
お、請求項１０に示すように、低抵抗領域（３０）形成
工程において、該低抵抗領域（３０）が表面チャネル層
（５）から離れるようにイオン注入を行うことにより、
請求項５に示す炭化珪素半導体装置を製造することがで
きる。
示す炭化珪素半導体装置を製造することができる。な
お、請求項１０に示すように、低抵抗領域（３０）形成
工程において、該低抵抗領域（３０）が表面チャネル層
（５）から離れるようにイオン注入を行うことにより、
請求項５に示す炭化珪素半導体装置を製造することがで
きる。
【００２４】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１に、本実施の形態におけるノーマ
リオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適である。
について説明する。 （第１実施形態）図１に、本実施の形態におけるノーマ
リオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適である。
【００２５】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図１２に示すＭＯＳＦ
ＥＴとほぼ同様の構造を有しているため、異なる部分に
ついてのみ説明する。なお、本実施形態における縦型パ
ワーＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥＴと
同様の部分については同様の符号を付してある。
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図１２に示すＭＯＳＦ
ＥＴとほぼ同様の構造を有しているため、異なる部分に
ついてのみ説明する。なお、本実施形態における縦型パ
ワーＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥＴと
同様の部分については同様の符号を付してある。
【００２６】図１２に示すＭＯＳＦＥＴでは、表面チャ
ネル層５を全てｎ- 型層で形成しているが、本実施形態
における縦型パワーＭＯＳＦＥＴでは表面チャネル層５
のうちチャネル領域となる部分５ａをｎ- 型層で形成
し、チャネル領域となる部分以外の部分５ｂをｎ+ 型層
で形成している。すなわち、表面チャネル層５は、ｐ-
型炭化珪素ベース領域３ａ、３ｂの表面部及びｎ- 型炭
化珪素エピ層２の表層部においてソース領域４ａ、４ｂ
とｎ- 型炭化珪素エピ層２とを繋ぐように形成されてい
るが、このうちｐ- 型炭化珪素ベース領域３ａ、３ｂの
表面部をｎ- 型層とし、ｎ- 型炭化珪素エピ層２の表面
部をｎ+ 型層としている。
ネル層５を全てｎ- 型層で形成しているが、本実施形態
における縦型パワーＭＯＳＦＥＴでは表面チャネル層５
のうちチャネル領域となる部分５ａをｎ- 型層で形成
し、チャネル領域となる部分以外の部分５ｂをｎ+ 型層
で形成している。すなわち、表面チャネル層５は、ｐ-
型炭化珪素ベース領域３ａ、３ｂの表面部及びｎ- 型炭
化珪素エピ層２の表層部においてソース領域４ａ、４ｂ
とｎ- 型炭化珪素エピ層２とを繋ぐように形成されてい
るが、このうちｐ- 型炭化珪素ベース領域３ａ、３ｂの
表面部をｎ- 型層とし、ｎ- 型炭化珪素エピ層２の表面
部をｎ+ 型層としている。
【００２７】ところで、縦型パワーＭＯＳＦＥＴのオン
抵抗Ｒonは、ソース電極１０とｎ+型ソース領域４ａ、
４ｂとのコンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４
ａ、４ｂの内部抵抗（ドリフト抵抗）Ｒsource、表面チ
ャネル層５に形成されたチャネル領域における蓄積チャ
ネル抵抗Ｒchannel 、表面チャネル層５における内部抵
抗（蓄積ドリフト抵抗）Ｒacc-drift 、Ｊ−ＦＥＴ部に
おけるＪ−ＦＥＴ抵抗ＲJFET、ｎ+ 型炭化珪素エピ層２
における内部抵抗（ドリフト抵抗）Ｒdrift 、ｎ+ 型炭
化珪素半導体基板１の内部抵抗Ｒsub 、及びｎ+ 型炭化
珪素半導体基板１とドレイン電極１１とのコンタクト抵
抗Ｒd-contによって決定される。すなわち、次式で表さ
れる。
抵抗Ｒonは、ソース電極１０とｎ+型ソース領域４ａ、
４ｂとのコンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４
ａ、４ｂの内部抵抗（ドリフト抵抗）Ｒsource、表面チ
ャネル層５に形成されたチャネル領域における蓄積チャ
ネル抵抗Ｒchannel 、表面チャネル層５における内部抵
抗（蓄積ドリフト抵抗）Ｒacc-drift 、Ｊ−ＦＥＴ部に
おけるＪ−ＦＥＴ抵抗ＲJFET、ｎ+ 型炭化珪素エピ層２
における内部抵抗（ドリフト抵抗）Ｒdrift 、ｎ+ 型炭
化珪素半導体基板１の内部抵抗Ｒsub 、及びｎ+ 型炭化
珪素半導体基板１とドレイン電極１１とのコンタクト抵
抗Ｒd-contによって決定される。すなわち、次式で表さ
れる。
【００２８】
【数１】Ｒon＝Ｒs-cont＋Ｒsource＋Ｒchannel ＋Ｒac
c-drift＋ＲJFET＋Ｒdrift ＋Ｒsub ＋Ｒd-cont このうち、表面チャネル層５における内部抵抗（蓄積ド
リフト抵抗）Ｒacc-drift については、上述したよう
に、表面チャネル層５のうちチャネル領域となる部分５
ａ以外の部分５ｂをｎ+ 型層で形成していることから、
この部分５ｂをｎ - 型層で形成する場合に比して低くな
る。このため、オン抵抗Ｒonの総和が小さくなり、オン
抵抗Ｒonを低減することができる。
c-drift＋ＲJFET＋Ｒdrift ＋Ｒsub ＋Ｒd-cont このうち、表面チャネル層５における内部抵抗（蓄積ド
リフト抵抗）Ｒacc-drift については、上述したよう
に、表面チャネル層５のうちチャネル領域となる部分５
ａ以外の部分５ｂをｎ+ 型層で形成していることから、
この部分５ｂをｎ - 型層で形成する場合に比して低くな
る。このため、オン抵抗Ｒonの総和が小さくなり、オン
抵抗Ｒonを低減することができる。
【００２９】図１に示す本実施形態における縦型パワー
ＭＯＳＦＥＴと、図１２に示すような表面チャネル層５
のうちのチャネル領域以外の部分もｎ- 型層になってい
るものとのドレイン電流を比較したものを図２に示す。
この図は、ゲート印加電圧を変化させたときにおけるド
レイン電流の変化を示している。図２に示すように、表
面チャネル層５のチャネル領域以外の部分５ｂをｎ+ 型
層とした場合には、チャネル領域以外の部分５ｂがｎ-
型層になっている場合に比してドレイン電流が大きくな
っていることが判る。これは、縦型パワーＭＯＳＦＥＴ
のオン抵抗Ｒonが低減されているためである。このよう
に、表面チャネル層５のチャネル領域以外の部分５ｂを
ｎ+ 型層とすることにより、縦型パワーＭＯＳＦＥＴの
オン抵抗Ｒonをさらに低減することができる。
ＭＯＳＦＥＴと、図１２に示すような表面チャネル層５
のうちのチャネル領域以外の部分もｎ- 型層になってい
るものとのドレイン電流を比較したものを図２に示す。
この図は、ゲート印加電圧を変化させたときにおけるド
レイン電流の変化を示している。図２に示すように、表
面チャネル層５のチャネル領域以外の部分５ｂをｎ+ 型
層とした場合には、チャネル領域以外の部分５ｂがｎ-
型層になっている場合に比してドレイン電流が大きくな
っていることが判る。これは、縦型パワーＭＯＳＦＥＴ
のオン抵抗Ｒonが低減されているためである。このよう
に、表面チャネル層５のチャネル領域以外の部分５ｂを
ｎ+ 型層とすることにより、縦型パワーＭＯＳＦＥＴの
オン抵抗Ｒonをさらに低減することができる。
【００３０】また、ベース領域３ａ、３ｂにおいて、一
部厚さが厚くなったディープベース層３０ａ、３０ｂが
形成されている。このディープベース層３０ａ、３０ｂ
は、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形
成されており、ｐ- 型炭化珪素ベース領域３ａ、３ｂの
うちディープベース層３０ａ、３０ｂが形成された厚み
が厚くなった部分が、ディープベース層３０ａが形成さ
れていない厚みの薄い部分よりも不純物濃度が濃くなっ
ている。
部厚さが厚くなったディープベース層３０ａ、３０ｂが
形成されている。このディープベース層３０ａ、３０ｂ
は、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形
成されており、ｐ- 型炭化珪素ベース領域３ａ、３ｂの
うちディープベース層３０ａ、３０ｂが形成された厚み
が厚くなった部分が、ディープベース層３０ａが形成さ
れていない厚みの薄い部分よりも不純物濃度が濃くなっ
ている。
【００３１】このようなディープベース層３０ａ、３０
ｂによって、ディープベース層３０ａ、３０ｂ下のｎ-
型炭化珪素エピ層２における厚さが薄くなり（ｎ+ 型炭
化珪素半導体基板１とディープベース層３０ａ、３０ｂ
との距離が短くなり）電界強度を高くすることができ、
アバランシェブレークダウン（以下、ブレークダウンと
略す）し易くなる。
ｂによって、ディープベース層３０ａ、３０ｂ下のｎ-
型炭化珪素エピ層２における厚さが薄くなり（ｎ+ 型炭
化珪素半導体基板１とディープベース層３０ａ、３０ｂ
との距離が短くなり）電界強度を高くすることができ、
アバランシェブレークダウン（以下、ブレークダウンと
略す）し易くなる。
【００３２】このとき、ディープベース層３０ａ、３０
ｂをｎ+ 型ソース領域に重ならない部分に形成している
ため、以下のことが言える。ブレークダウンはディープ
ベース層３０ａ、３０ｂで発生し、これによりソース電
極１０とドレイン電極１１との間にブレークダウン電流
が流れる。この際、ブレークダウン電流（正孔電流）の
流れる経路がソース領域４ａ、４ｂとｎ- ドリフト領域
（ｎ- 型炭化珪素エピ層２）に挟まれたｐ- 型ベース領
域３ａ、３ｂであると、ｐ- 型ベース領域３ａ、３ｂに
より電圧降下が生じ、ｐ- 型ベース領域３ａ、３ｂとソ
ース領域４ａ、４ｂとの間のＰＮ接合が順バイアスされ
て、ｎ - 型炭化珪素エピ層２とベース領域３ａ、３ｂと
ソース領域４ａ、４ｂとからなる寄生ＮＰＮトランジス
タが動作してしまい、大電流が流れてしまう。このため
に、素子が熱せられ、信頼性上好ましくない状態になり
うる。従って、ディープベース層３０ａ、３０ｂをｎ+
型ソース領域に重ならない部分に形成しているため、こ
のような問題を回避することができる。
ｂをｎ+ 型ソース領域に重ならない部分に形成している
ため、以下のことが言える。ブレークダウンはディープ
ベース層３０ａ、３０ｂで発生し、これによりソース電
極１０とドレイン電極１１との間にブレークダウン電流
が流れる。この際、ブレークダウン電流（正孔電流）の
流れる経路がソース領域４ａ、４ｂとｎ- ドリフト領域
（ｎ- 型炭化珪素エピ層２）に挟まれたｐ- 型ベース領
域３ａ、３ｂであると、ｐ- 型ベース領域３ａ、３ｂに
より電圧降下が生じ、ｐ- 型ベース領域３ａ、３ｂとソ
ース領域４ａ、４ｂとの間のＰＮ接合が順バイアスされ
て、ｎ - 型炭化珪素エピ層２とベース領域３ａ、３ｂと
ソース領域４ａ、４ｂとからなる寄生ＮＰＮトランジス
タが動作してしまい、大電流が流れてしまう。このため
に、素子が熱せられ、信頼性上好ましくない状態になり
うる。従って、ディープベース層３０ａ、３０ｂをｎ+
型ソース領域に重ならない部分に形成しているため、こ
のような問題を回避することができる。
【００３３】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図３〜図５を用いて説明する。 〔図３（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型炭化珪素半導体
基板１を用意する。ここで、ｎ+ 型炭化珪素半導体基板
１はその厚さが４００μｍであり、主表面１ａが（００
０１）Ｓｉ面、又は、（１１２−０）ａ面である。この
基板１の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エピ
層２をエピタキシャル成長する。本例では、ｎ- 型炭化
珪素エピ層２は下地の基板１と同様の結晶が得られ、ｎ
型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
の製造工程を、図３〜図５を用いて説明する。 〔図３（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型炭化珪素半導体
基板１を用意する。ここで、ｎ+ 型炭化珪素半導体基板
１はその厚さが４００μｍであり、主表面１ａが（００
０１）Ｓｉ面、又は、（１１２−０）ａ面である。この
基板１の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エピ
層２をエピタキシャル成長する。本例では、ｎ- 型炭化
珪素エピ層２は下地の基板１と同様の結晶が得られ、ｎ
型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３４】〔図３（ｂ）に示す工程〕ｎ- 型炭化珪素
エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これ
をマスクとしてＢ+ （若しくはアルミニウム）をイオン
注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成
する。このときのイオン注入条件は、温度が７００℃
で、ドーズ量が１×１０16ｃｍ-2としている。
エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これ
をマスクとしてＢ+ （若しくはアルミニウム）をイオン
注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成
する。このときのイオン注入条件は、温度が７００℃
で、ドーズ量が１×１０16ｃｍ-2としている。
【００３５】〔図３（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、基板１の上面からＮ+ をイオン注入して、
ｎ- 型炭化珪素エピ層２の表層部及びｐ- 型炭化珪素ベ
ース領域３ａ、３ｂの表面部（表層部）に表面チャネル
層５を形成する。このときのイオン注入条件は、温度が
７００℃、ドーズ量が１×１０16ｃｍ-2としている。こ
れにより、表面チャネル層５は、ｐ- 型ベース領域３
ａ、３ｂの表面部では補償されてｎ型の不純物濃度が薄
いｎ- 型層として形成され、ｎ- 型炭化珪素エピ層２の
表面部ではｎ型の不純物濃度が濃いｎ+ 型層として形成
される。
除去した後、基板１の上面からＮ+ をイオン注入して、
ｎ- 型炭化珪素エピ層２の表層部及びｐ- 型炭化珪素ベ
ース領域３ａ、３ｂの表面部（表層部）に表面チャネル
層５を形成する。このときのイオン注入条件は、温度が
７００℃、ドーズ量が１×１０16ｃｍ-2としている。こ
れにより、表面チャネル層５は、ｐ- 型ベース領域３
ａ、３ｂの表面部では補償されてｎ型の不純物濃度が薄
いｎ- 型層として形成され、ｎ- 型炭化珪素エピ層２の
表面部ではｎ型の不純物濃度が濃いｎ+ 型層として形成
される。
【００３６】また、縦型パワーＭＯＳＦＥＴをノーマリ
オフ型にするために、表面チャネル層５の厚み（膜厚）
は以下の数式に基づいて決定している。縦型パワーＭＯ
ＳＦＥＴをノーマリオフ型とするためには、ゲート電圧
を印加していない状態の際に、ｎ- 型層に広がる空乏層
が電気伝導を妨げるように十分なバリア高さを有してい
る必要がある。この条件は次式にて示される。
オフ型にするために、表面チャネル層５の厚み（膜厚）
は以下の数式に基づいて決定している。縦型パワーＭＯ
ＳＦＥＴをノーマリオフ型とするためには、ゲート電圧
を印加していない状態の際に、ｎ- 型層に広がる空乏層
が電気伝導を妨げるように十分なバリア高さを有してい
る必要がある。この条件は次式にて示される。
【００３７】
【数２】
【００３８】但し、Ｔepi はｎ- 型層に広がる空乏層の
高さ、φmsは金属と半導体の仕事関数差（電子のエネル
ギー差）、Ｑs はゲート絶縁膜（酸化膜）７中の空間電
荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2 ）とｎ- 型層との
間の界面（以下、ＳｉＯ2 ／ＳｉＣ界面という）の固定
電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ 2
／ＳｉＣ界面の表面電荷、Ｃoxはゲート絶縁膜（酸化
膜）７の容量を示している。
高さ、φmsは金属と半導体の仕事関数差（電子のエネル
ギー差）、Ｑs はゲート絶縁膜（酸化膜）７中の空間電
荷、Ｑｆｃはゲート酸化膜（ＳｉＯ2 ）とｎ- 型層との
間の界面（以下、ＳｉＯ2 ／ＳｉＣ界面という）の固定
電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ 2
／ＳｉＣ界面の表面電荷、Ｃoxはゲート絶縁膜（酸化
膜）７の容量を示している。
【００３９】この数式２に示される右辺第１項は表面チ
ャネル層５とｐ- 型炭化珪素ベース領域３ａ、３ｂとの
ＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸び
量、すなわちｐ- 型炭化珪素ベース領域３ａ、３ｂから
表面チャネル層５に広がる空乏層の伸び量であり、第２
項はゲート絶縁膜７の電荷とφmsによる空乏層の伸び
量、すなわちゲート絶縁膜７から表面チャネル層５に広
がる空乏層の伸び量である。従って、ｐ- 型炭化珪素ベ
ース領域３ａ、３ｂから広がる空乏層の伸び量と、ゲー
ト絶縁膜７から広がる空乏層の伸び量との和が表面チャ
ネル層５の厚み以上となるようにすれば縦型パワーＭＯ
ＳＦＥＴをノーマリオフ型にすることができるため、こ
の条件を満たすようなイオン注入条件で表面チャネル層
５を形成している。
ャネル層５とｐ- 型炭化珪素ベース領域３ａ、３ｂとの
ＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸び
量、すなわちｐ- 型炭化珪素ベース領域３ａ、３ｂから
表面チャネル層５に広がる空乏層の伸び量であり、第２
項はゲート絶縁膜７の電荷とφmsによる空乏層の伸び
量、すなわちゲート絶縁膜７から表面チャネル層５に広
がる空乏層の伸び量である。従って、ｐ- 型炭化珪素ベ
ース領域３ａ、３ｂから広がる空乏層の伸び量と、ゲー
ト絶縁膜７から広がる空乏層の伸び量との和が表面チャ
ネル層５の厚み以上となるようにすれば縦型パワーＭＯ
ＳＦＥＴをノーマリオフ型にすることができるため、こ
の条件を満たすようなイオン注入条件で表面チャネル層
５を形成している。
【００４０】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型炭化珪素ベース領域３ａ、３ｂは、ソース
電極１０と接触していて接地状態となっている。このた
め、表面チャネル層５とｐ - 型炭化珪素ベース領域３
ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt を利用
して表面チャネル層５をピンチオフすることができる。
例えば、ｐ- 型炭化珪素ベース領域３ａ、３ｂが接地さ
れてなくてフローティング状態となっている場合には、
ビルトイン電圧Ｖbuilt を利用してｐ- 型炭化珪素ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ- 型炭化珪素ベース領域３ａ、３ｂをソー
ス電極１０と接触させることは、表面チャネル層５をピ
ンチオフするのに有効な構造であるといえる。なお、本
実施形態では、不純物濃度が低いものでｐ- 型炭化珪素
ベース領域３ａ、３ｂを形成しているが、不純物濃度を
高くすることによりビルトイン電圧Ｖbuilt をより大き
く利用することができる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型炭化珪素ベース領域３ａ、３ｂは、ソース
電極１０と接触していて接地状態となっている。このた
め、表面チャネル層５とｐ - 型炭化珪素ベース領域３
ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt を利用
して表面チャネル層５をピンチオフすることができる。
例えば、ｐ- 型炭化珪素ベース領域３ａ、３ｂが接地さ
れてなくてフローティング状態となっている場合には、
ビルトイン電圧Ｖbuilt を利用してｐ- 型炭化珪素ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ- 型炭化珪素ベース領域３ａ、３ｂをソー
ス電極１０と接触させることは、表面チャネル層５をピ
ンチオフするのに有効な構造であるといえる。なお、本
実施形態では、不純物濃度が低いものでｐ- 型炭化珪素
ベース領域３ａ、３ｂを形成しているが、不純物濃度を
高くすることによりビルトイン電圧Ｖbuilt をより大き
く利用することができる。
【００４１】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ- 型炭化珪素ベース
領域３ａ、３ｂや表面チャネル層５等の不純物層を形成
する際における熱拡散の拡散量の制御が困難であるた
め、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを
製造することが困難となる。このため、本実施形態のよ
うにＳｉＣを用いることにより、シリコンを用いた場合
と比べて精度良く縦型パワーＭＯＳＦＥＴを製造するこ
とができる。
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ- 型炭化珪素ベース
領域３ａ、３ｂや表面チャネル層５等の不純物層を形成
する際における熱拡散の拡散量の制御が困難であるた
め、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを
製造することが困難となる。このため、本実施形態のよ
うにＳｉＣを用いることにより、シリコンを用いた場合
と比べて精度良く縦型パワーＭＯＳＦＥＴを製造するこ
とができる。
【００４２】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記数式２の条件を満たすよう
に表面チャネル層５の厚みを設定する必要があるが、シ
リコンを用いた場合にはＶbuilt が低いため、表面チャ
ネル層５の厚みを薄くしたり不純物濃度を薄くして形成
しなければならず、不純物イオンの拡散量の制御が困難
なことを考慮すると、非常に製造が困難であるといえ
る。しかしながら、ＳｉＣを用いた場合にはＶbuilt が
シリコンの約３倍と高く、ｎ- 型層の厚みを厚くしたり
不純物濃度を濃くして形成できるため、ノーマリオフ型
の蓄積型ＭＯＳＦＥＴを製造することが容易であるとい
える。
ＦＥＴにするためには、上記数式２の条件を満たすよう
に表面チャネル層５の厚みを設定する必要があるが、シ
リコンを用いた場合にはＶbuilt が低いため、表面チャ
ネル層５の厚みを薄くしたり不純物濃度を薄くして形成
しなければならず、不純物イオンの拡散量の制御が困難
なことを考慮すると、非常に製造が困難であるといえ
る。しかしながら、ＳｉＣを用いた場合にはＶbuilt が
シリコンの約３倍と高く、ｎ- 型層の厚みを厚くしたり
不純物濃度を濃くして形成できるため、ノーマリオフ型
の蓄積型ＭＯＳＦＥＴを製造することが容易であるとい
える。
【００４３】〔図４（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０15ｃｍ-2としている。 〔図４（ｂ）に示す工程〕そして、ＬＴＯ膜２１を除去
した後、フォトレジスト法を用いて表面チャネル層５の
上の所定領域にＬＴＯ膜２２を配置し、これをマスクと
してＲＩＥによりｐ- 型炭化珪素ベース領域３ａ、３ｂ
上の表面チャネル層５を部分的にエッチング除去する。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０15ｃｍ-2としている。 〔図４（ｂ）に示す工程〕そして、ＬＴＯ膜２１を除去
した後、フォトレジスト法を用いて表面チャネル層５の
上の所定領域にＬＴＯ膜２２を配置し、これをマスクと
してＲＩＥによりｐ- 型炭化珪素ベース領域３ａ、３ｂ
上の表面チャネル層５を部分的にエッチング除去する。
【００４４】〔図４（ｃ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
炭化珪素ベース領域３ａ、３ｂのうちディープベース層
３０ａ、３０ｂが形成された厚みが厚くなった部分が、
ディープベース層３０ａが形成されていない厚みの薄い
部分よりも不純物濃度が濃く形成される。
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
炭化珪素ベース領域３ａ、３ｂのうちディープベース層
３０ａ、３０ｂが形成された厚みが厚くなった部分が、
ディープベース層３０ａが形成されていない厚みの薄い
部分よりも不純物濃度が濃く形成される。
【００４５】〔図５（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度は１０８０℃とする。その後、ゲート絶縁膜７の上に
ポリシリコンゲート電極８をＬＰＣＶＤにより堆積す
る。このときの成膜温度は６００℃とする。
除去した後、基板の上にウェット酸化によりゲート絶縁
膜（ゲート酸化膜）７を形成する。このとき、雰囲気温
度は１０８０℃とする。その後、ゲート絶縁膜７の上に
ポリシリコンゲート電極８をＬＰＣＶＤにより堆積す
る。このときの成膜温度は６００℃とする。
【００４６】〔図５（ｂ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。 〔図５（ｃ）に示す工程〕そして、室温での金属スパッ
タリングによりソース電極１０及びドレイン電極１１を
配置する。また、成膜後に１０００℃のアニールを行
う。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。 〔図５（ｃ）に示す工程〕そして、室温での金属スパッ
タリングによりソース電極１０及びドレイン電極１１を
配置する。また、成膜後に１０００℃のアニールを行
う。
【００４７】このようにして、図１に示す縦型パワーＭ
ＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳＦ
ＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴはノー
マリオフ型の蓄積モードで動作するものであって、ポリ
シリコンゲート電極に電圧を印加しない場合は、表面チ
ャネル層５においてキャリアは、ｐ- 型炭化珪素ベース
領域３ａ、３ｂと表面チャネル層５との間の静電ポテン
シャルの差、及び表面チャネル層５とポリシリコンゲー
ト電極８との間の仕事関数の差により生じた電位によっ
て全域空乏化される。ポリシリコンゲート電極８に電圧
を印加することにより、表面チャネル層５とポリシリコ
ンゲート電極８との間の仕事関数の差と外部からの印加
電圧の和により生じる電位差を変化させる。このことに
より、チャネルの状態を制御することができる。
ＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳＦ
ＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴはノー
マリオフ型の蓄積モードで動作するものであって、ポリ
シリコンゲート電極に電圧を印加しない場合は、表面チ
ャネル層５においてキャリアは、ｐ- 型炭化珪素ベース
領域３ａ、３ｂと表面チャネル層５との間の静電ポテン
シャルの差、及び表面チャネル層５とポリシリコンゲー
ト電極８との間の仕事関数の差により生じた電位によっ
て全域空乏化される。ポリシリコンゲート電極８に電圧
を印加することにより、表面チャネル層５とポリシリコ
ンゲート電極８との間の仕事関数の差と外部からの印加
電圧の和により生じる電位差を変化させる。このことに
より、チャネルの状態を制御することができる。
【００４８】つまり、ポリシリコンゲート電極８の仕事
関数を第１の仕事関数とし、ｐ- 型炭化珪素ベース領域
３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャ
ネル層５の仕事関数を第３の仕事関数としたとき、第１
〜第３の仕事関数の差を利用して、表面チャネル層５の
ｎ型のキャリアを空乏化する様に第１〜第３の仕事関数
と表面チャネル層５の不純物濃度及び膜厚を設定するこ
とができる。
関数を第１の仕事関数とし、ｐ- 型炭化珪素ベース領域
３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャ
ネル層５の仕事関数を第３の仕事関数としたとき、第１
〜第３の仕事関数の差を利用して、表面チャネル層５の
ｎ型のキャリアを空乏化する様に第１〜第３の仕事関数
と表面チャネル層５の不純物濃度及び膜厚を設定するこ
とができる。
【００４９】また、オフ状態において、空乏領域は、ｐ
- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリコンゲ
ート電極８により作られた電界によって、表面チャネル
層５内に形成される。この状態からポリシリコンゲート
電極８に対して正のバイアスを供給すると、ゲート絶縁
膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面にお
いてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+型ソース
領域４ａ、４ｂから表面チャネル層５を経由し表面チャ
ネル層５からｎ - 型炭化珪素エピ層２に流れる。そし
て、ｎ- 型炭化珪素エピ層２（ドリフト領域）に達する
と、電子は、ｎ+ 型炭化珪素半導体基板１（ｎ+ ドレイ
ン）へ垂直に流れる。
- 型炭化珪素ベース領域３ａ、３ｂ及びポリシリコンゲ
ート電極８により作られた電界によって、表面チャネル
層５内に形成される。この状態からポリシリコンゲート
電極８に対して正のバイアスを供給すると、ゲート絶縁
膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面にお
いてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+型ソース
領域４ａ、４ｂから表面チャネル層５を経由し表面チャ
ネル層５からｎ - 型炭化珪素エピ層２に流れる。そし
て、ｎ- 型炭化珪素エピ層２（ドリフト領域）に達する
と、電子は、ｎ+ 型炭化珪素半導体基板１（ｎ+ ドレイ
ン）へ垂直に流れる。
【００５０】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。但し、このゲート電極８への印加電
圧は、所定のしきい値電圧Ｖth以上である必要がある。
このしきい値電圧Ｖthについて説明する。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。但し、このゲート電極８への印加電
圧は、所定のしきい値電圧Ｖth以上である必要がある。
このしきい値電圧Ｖthについて説明する。
【００５１】なお、参考のため、反転型ＭＯＳＦＥＴの
しきい値電圧Ｖthについて説明し、これに基づいて本実
施形態のような蓄積型の縦型パワーＭＯＳＦＥＴにおけ
るしきい値電圧Ｖthについて説明する。一般的に、反転
型ＭＯＳＦＥＴのしきい値Ｖthは次式のように示され
る。
しきい値電圧Ｖthについて説明し、これに基づいて本実
施形態のような蓄積型の縦型パワーＭＯＳＦＥＴにおけ
るしきい値電圧Ｖthについて説明する。一般的に、反転
型ＭＯＳＦＥＴのしきい値Ｖthは次式のように示され
る。
【００５２】
【数３】Ｖth＝ＶFB＋２φB 但し、ＶFB＝φms−（Ｑs ＋Ｑfc＋Ｑi ＋Ｑss）／Ｃox
であり、置換すると次式で示される。
であり、置換すると次式で示される。
【００５３】
【数４】Ｖth＝φms−（Ｑs ＋Ｑfc＋Ｑi ＋Ｑss）／Ｃ
ox＋２φB 一般的には金属と半導体の仕事関数差（電子のエネルギ
ー差）φms、ゲート酸化膜（ＳｉＯ2 ）とｎ- 型層との
間の界面（以下、ＳｉＯ2 ／ＳｉＣ界面という）の固定
電荷Ｑｆｃ、酸化膜中の可動イオンＱｉ、及びＳｉＯ2
／ＳｉＣ界面の表面電荷Ｑｓｓの影響によってエネルギ
ーバンドが曲げられる。このため、このエンルギーバン
ドの曲がりを相殺するような電圧と反転状態を形成しは
じめる電圧２φB との和がしきい値電圧Ｖthとなり、上
記数式３、数式４のように表されるのである。
ox＋２φB 一般的には金属と半導体の仕事関数差（電子のエネルギ
ー差）φms、ゲート酸化膜（ＳｉＯ2 ）とｎ- 型層との
間の界面（以下、ＳｉＯ2 ／ＳｉＣ界面という）の固定
電荷Ｑｆｃ、酸化膜中の可動イオンＱｉ、及びＳｉＯ2
／ＳｉＣ界面の表面電荷Ｑｓｓの影響によってエネルギ
ーバンドが曲げられる。このため、このエンルギーバン
ドの曲がりを相殺するような電圧と反転状態を形成しは
じめる電圧２φB との和がしきい値電圧Ｖthとなり、上
記数式３、数式４のように表されるのである。
【００５４】これに基づいて本実施形態における蓄積型
の縦型パワーＭＯＳＦＥＴの場合について考えてみる
と、反転型のＭＯＳＦＥＴに比してｐ- 型ベース領域３
ａ、３ｂ及び表面チャネル層５におけるＰＮ接合の仕事
関数差Ｖbuilt （ＰＮ接合のビルトイン電圧）の分だけ
表面チャネル層５のエネルギーバンドが曲げられること
や、反転状態にするための電圧２φB が不要なことか
ら、しきい値電圧Ｖthは次式のように示される。
の縦型パワーＭＯＳＦＥＴの場合について考えてみる
と、反転型のＭＯＳＦＥＴに比してｐ- 型ベース領域３
ａ、３ｂ及び表面チャネル層５におけるＰＮ接合の仕事
関数差Ｖbuilt （ＰＮ接合のビルトイン電圧）の分だけ
表面チャネル層５のエネルギーバンドが曲げられること
や、反転状態にするための電圧２φB が不要なことか
ら、しきい値電圧Ｖthは次式のように示される。
【００５５】
【数５】Ｖth＝Ｖbuilt ＋φms−（Ｑs ＋Ｑfc＋Ｑi ＋
Ｑss）／Ｃox すなわち、表面チャネル層５のＰＮ接合側では仕事関数
差Ｖbuilt 、ゲート絶縁膜７側では金属と半導体の仕事
関数差φms、及び酸化膜に起因したエネルギーバンドの
曲がり量（Ｑs ＋Ｑfc＋Ｑi ＋Ｑss）／Ｃoxに起因して
エネルギーバンドが曲がっているため、これらを相殺す
るような電圧を印加すればエネルギーバンドがフラット
になって電流が流れる。
Ｑss）／Ｃox すなわち、表面チャネル層５のＰＮ接合側では仕事関数
差Ｖbuilt 、ゲート絶縁膜７側では金属と半導体の仕事
関数差φms、及び酸化膜に起因したエネルギーバンドの
曲がり量（Ｑs ＋Ｑfc＋Ｑi ＋Ｑss）／Ｃoxに起因して
エネルギーバンドが曲がっているため、これらを相殺す
るような電圧を印加すればエネルギーバンドがフラット
になって電流が流れる。
【００５６】このため、本実施形態における蓄積型ＭＯ
ＳＦＥＴのしきい値電圧Ｖthは数式３のように表され
る。従って、本実施形態では、数式５に示されるしきい
値電圧Ｖth以上の電圧をゲート印加電圧とするようにな
っている。 （第２実施形態）図６に、本発明の第２実施形態を示
す。本実施形態は、第１実施形態に対してさらなるオン
抵抗の低減を図ったものであり、第１実施形態とほぼ同
様の構成を有しているため、第１実施形態と同様の構成
については同じ符号を付し、異なる構成についてのみ説
明する。
ＳＦＥＴのしきい値電圧Ｖthは数式３のように表され
る。従って、本実施形態では、数式５に示されるしきい
値電圧Ｖth以上の電圧をゲート印加電圧とするようにな
っている。 （第２実施形態）図６に、本発明の第２実施形態を示
す。本実施形態は、第１実施形態に対してさらなるオン
抵抗の低減を図ったものであり、第１実施形態とほぼ同
様の構成を有しているため、第１実施形態と同様の構成
については同じ符号を付し、異なる構成についてのみ説
明する。
【００５７】図６に示すように、本実施形態では、ｎ-
型炭化珪素エピ層２のうち、ｐ- 型ベース領域３ａ、３
ｂの側面に位置する部位となるＪ−ＦＥＴ部に、ｐ- 型
ベース領域３ａ、３ｂよりも接合深さが深くまで形成さ
れたｎ+ 型の低抵抗領域３０が備えられている。この低
抵抗領域３０は、表面チャネル層５に接触した構成とな
っている。
型炭化珪素エピ層２のうち、ｐ- 型ベース領域３ａ、３
ｂの側面に位置する部位となるＪ−ＦＥＴ部に、ｐ- 型
ベース領域３ａ、３ｂよりも接合深さが深くまで形成さ
れたｎ+ 型の低抵抗領域３０が備えられている。この低
抵抗領域３０は、表面チャネル層５に接触した構成とな
っている。
【００５８】このように構成される縦型パワーＭＯＳＦ
ＥＴは、表面チャネル層５の形成前、若しくは表面チャ
ネル層５の形成後に、ｎ型不純物をＪ−ＦＥＴ部に選択
的にイオン注入することによって形成することができ
る。このように、低抵抗領域３０が形成されているた
め、Ｊ−ＦＥＴ部の抵抗が小さくなり、縦型パワーＭＯ
ＳＦＥＴのオン抵抗をさらに低減することができる。
ＥＴは、表面チャネル層５の形成前、若しくは表面チャ
ネル層５の形成後に、ｎ型不純物をＪ−ＦＥＴ部に選択
的にイオン注入することによって形成することができ
る。このように、低抵抗領域３０が形成されているた
め、Ｊ−ＦＥＴ部の抵抗が小さくなり、縦型パワーＭＯ
ＳＦＥＴのオン抵抗をさらに低減することができる。
【００５９】また、このように低抵抗領域３０を形成す
ることにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂか
らの空乏層の伸びを小さくすることができるため、該空
乏層によってＪ−ＦＥＴ部における電流経路の幅（紙面
左右方向の幅）が縮小することを防止することができ
る。このため、電流経路の縮小による抵抗値の増加を防
止することができる。
ることにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂか
らの空乏層の伸びを小さくすることができるため、該空
乏層によってＪ−ＦＥＴ部における電流経路の幅（紙面
左右方向の幅）が縮小することを防止することができ
る。このため、電流経路の縮小による抵抗値の増加を防
止することができる。
【００６０】図７に、本実施形態における縦型パワーＭ
ＯＳＦＥＴのドレイン電流ＩD −ドレイン電圧ＶD 特性
を示す。なお、参考として、本図中に第１実施形態にお
ける縦型パワーＭＯＳＦＥＴのドレイン電流ＩD −ドレ
イン電圧ＶD 特性を示す。この図にも示されるように、
低抵抗領域３０が形成された本実施形態における縦型パ
ワーＭＯＳＦＥＴは、第１実施形態における縦型パワー
ＭＯＳＦＥＴと比べて、さらに同一のドレイン電圧ＶD
の際に流れるドレイン電流ＶD が大きくなっていること
が判る。
ＯＳＦＥＴのドレイン電流ＩD −ドレイン電圧ＶD 特性
を示す。なお、参考として、本図中に第１実施形態にお
ける縦型パワーＭＯＳＦＥＴのドレイン電流ＩD −ドレ
イン電圧ＶD 特性を示す。この図にも示されるように、
低抵抗領域３０が形成された本実施形態における縦型パ
ワーＭＯＳＦＥＴは、第１実施形態における縦型パワー
ＭＯＳＦＥＴと比べて、さらに同一のドレイン電圧ＶD
の際に流れるドレイン電流ＶD が大きくなっていること
が判る。
【００６１】このように、低抵抗領域３０を形成するこ
とにより、縦型パワーＭＯＳＦＥＴのオン抵抗のさらな
る低減を図ることができる。また、低抵抗領域３０は、
図８、図９に示すように、ｐ- 型ベース領域３ａ、３ｂ
よりも浅くても構わないし、表面チャネル層５と接して
いなくても良く、要するに電流の流れる領域において、
ｐ- 型ベース領域３ａ、３ｂからの空乏層の延び抑制す
る構造であればよい。なお、これらの低抵抗領域３０は
イオン注入エネルギーを調整して注入深さをコントロー
ルする等して形成可能である。
とにより、縦型パワーＭＯＳＦＥＴのオン抵抗のさらな
る低減を図ることができる。また、低抵抗領域３０は、
図８、図９に示すように、ｐ- 型ベース領域３ａ、３ｂ
よりも浅くても構わないし、表面チャネル層５と接して
いなくても良く、要するに電流の流れる領域において、
ｐ- 型ベース領域３ａ、３ｂからの空乏層の延び抑制す
る構造であればよい。なお、これらの低抵抗領域３０は
イオン注入エネルギーを調整して注入深さをコントロー
ルする等して形成可能である。
【００６２】（他の実施形態）上記実施形態では、ｎ-
型炭化珪素エピ層２の表層部及びｐ- 型炭化珪素ベース
領域３ａ、３ｂの表面部（表層部）に直接イオン注入を
行うことにより表面チャネル層５を形成しているが、図
１０に示すようにこれらの上にｎ- 型の表面チャネル層
５をエピタキシャル成長させるようにし、その後フォト
工程、イオン注入によって表面チャネル層５のうちチャ
ネル領域以外の部分のｎ型不純物濃度を選択的に濃くす
るようにしてもよい。但し、このように行った場合には
製造工程が増加するため、上記実施形態の方法で縦型パ
ワーＭＯＳＦＥＴを製造するのが好ましい。
型炭化珪素エピ層２の表層部及びｐ- 型炭化珪素ベース
領域３ａ、３ｂの表面部（表層部）に直接イオン注入を
行うことにより表面チャネル層５を形成しているが、図
１０に示すようにこれらの上にｎ- 型の表面チャネル層
５をエピタキシャル成長させるようにし、その後フォト
工程、イオン注入によって表面チャネル層５のうちチャ
ネル領域以外の部分のｎ型不純物濃度を選択的に濃くす
るようにしてもよい。但し、このように行った場合には
製造工程が増加するため、上記実施形態の方法で縦型パ
ワーＭＯＳＦＥＴを製造するのが好ましい。
【００６３】また、図１１に示すように、ｎ+ 型ソース
領域４ａ、４ｂを形成しておいた後に、ｎ+ 型ソース領
域４ａ、４ｂやｐ- 型炭化珪素ベース領域３ａ、３ｂ及
びｎ - 型炭化珪素エピ層２の表面上に表面チャネル層５
をエピタキシャル成長させるようにしたものにおいて、
チャネル領域となる部分５ａ以外の部分５ｂをｎ+ 型層
として形成するようにしてもよい。但し、この場合にお
いても表面チャネル層５をエピタキシャル成長させ、そ
の後さらに図１０に示すものと同様にイオン注入を行わ
なければならず、製造工程が増加するため、上記実施形
態に示す方法がより効果的であるといえる。
領域４ａ、４ｂを形成しておいた後に、ｎ+ 型ソース領
域４ａ、４ｂやｐ- 型炭化珪素ベース領域３ａ、３ｂ及
びｎ - 型炭化珪素エピ層２の表面上に表面チャネル層５
をエピタキシャル成長させるようにしたものにおいて、
チャネル領域となる部分５ａ以外の部分５ｂをｎ+ 型層
として形成するようにしてもよい。但し、この場合にお
いても表面チャネル層５をエピタキシャル成長させ、そ
の後さらに図１０に示すものと同様にイオン注入を行わ
なければならず、製造工程が増加するため、上記実施形
態に示す方法がより効果的であるといえる。
【００６４】さらに、第２実施形態では、低抵抗領域３
０が表面チャネル層５と接触するように構成している
が、これらが離れた構成となるようにしてもよい。この
場合、低抵抗領域３０を表面チャネル層５の部分５ｂと
別途形成することになるため、低抵抗領域３０が表面チ
ャネル層５よりも高濃度となるように形成することがで
きる。そして、表面チャネル層５との間において高抵抗
となるｎ-型の領域が残っているため、第２実施形態と
同様の効果が得られるのみでなく、ｐ- 型炭化珪素ベー
ス領域３ａ、３ｂが発生する電界を小さくすることがで
き、縦型パワーＭＯＳＦＥＴの耐圧を向上させることが
できるという効果も得られる。
０が表面チャネル層５と接触するように構成している
が、これらが離れた構成となるようにしてもよい。この
場合、低抵抗領域３０を表面チャネル層５の部分５ｂと
別途形成することになるため、低抵抗領域３０が表面チ
ャネル層５よりも高濃度となるように形成することがで
きる。そして、表面チャネル層５との間において高抵抗
となるｎ-型の領域が残っているため、第２実施形態と
同様の効果が得られるのみでなく、ｐ- 型炭化珪素ベー
ス領域３ａ、３ｂが発生する電界を小さくすることがで
き、縦型パワーＭＯＳＦＥＴの耐圧を向上させることが
できるという効果も得られる。
【図１】本発明の第１実施形態における縦型パワーＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図２】図１における縦型パワーＭＯＳＦＥＴのオン抵
抗を説明するためのゲート印加電圧−ドレイン電流特性
図である。
抗を説明するためのゲート印加電圧−ドレイン電流特性
図である。
【図３】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図６】本発明の第２実施形態における縦型パワーＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図７】図６に示す縦型パワーＭＯＳＦＥＴのドレイン
電流ＩD −ドレイン電圧ＶD 特性を示す図である。
電流ＩD −ドレイン電圧ＶD 特性を示す図である。
【図８】表面チャネル層５よりも深い低抵抗領域３０を
形成した場合を示す図である。
形成した場合を示す図である。
【図９】表面チャネル層５と低抵抗領域３０が離れてい
る場合を示す図である。
る場合を示す図である。
【図１０】他の実施形態における縦型パワーＭＯＳＦＥ
Ｔを説明するための断面図である。
Ｔを説明するための断面図である。
【図１１】他の実施形態における縦型パワーＭＯＳＦＥ
Ｔを説明するための断面図である。
Ｔを説明するための断面図である。
【図１２】本出願人が先に出願した縦型パワーＭＯＳＦ
ＥＴの構成を示す断面図である。
ＥＴの構成を示す断面図である。
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素エ
ピタキシャル層、３ａ、３ｂ…ｐ- 型炭化珪素ベース領
域、４ａ、４ｂ…ｎ+ 型ソース領域、５…表面チャネル
層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型層の部分、５ｂ…
ｎ+ 型層の部分、７…ゲート絶縁膜、８…ゲート電極、
９…絶縁膜、１０…ソース電極、１１…ドレイン電極
層、３０…低抵抗領域。
ピタキシャル層、３ａ、３ｂ…ｐ- 型炭化珪素ベース領
域、４ａ、４ｂ…ｎ+ 型ソース領域、５…表面チャネル
層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型層の部分、５ｂ…
ｎ+ 型層の部分、７…ゲート絶縁膜、８…ゲート電極、
９…絶縁膜、１０…ソース電極、１１…ドレイン電極
層、３０…低抵抗領域。
Claims (10)
- 【請求項１】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなる第１導電型の半導体基板（１）
と、 前記半導体基板（１）の主表面上に形成され、前記半導
体基板（１）よりも高抵抗な炭化珪素よりなる第１導電
型の半導体層（２）と、 前記半導体層（２）の表層部の所定領域に形成され、所
定深さを有する第２導電型のベース領域（３ａ、３ｂ）
と、 前記ベース領域（３ａ、３ｂ）の表層部の所定領域に形
成され、該ベース領域（３ａ、３ｂ）の深さよりも浅い
第１導電型のソース領域（４ａ、４ｂ）と、 前記ベース領域（３ａ、３ｂ）の表面部及び前記半導体
層（２）の表面部において、前記ソース領域（４ａ、４
ｂ）と前記半導体層（２）とを繋ぐように形成された、
炭化珪素よりなる第１導電型の表面チャネル層（５）
と、 前記表面チャネル層（５）の表面に形成されたゲート絶
縁膜（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域（３ａ、３ｂ）及び前記ソース領域（４
ａ、４ｂ）に接触するように形成されたソース電極（１
０）と、 前記半導体基板（１）の裏面に形成されたドレイン電極
（１１）とを備え、 前記表面チャネル層（５）のうち、前記半導体層（２）
の表面部に配置された部分（５ｂ）は、前記半導体層
（２）よりも不純物濃度が高くなっていることを特徴と
する炭化珪素半導体装置。 - 【請求項２】 前記ゲート電極（８）の電位が略零であ
る時において、前記表面チャネル層（５）は、前記ゲー
ト絶縁膜（７）から伸びる空乏層と前記ベース領域（３
ａ、３ｂ）から伸びる空乏層とによってピンチオフされ
ていることを特徴とする請求項１に記載の炭化珪素半導
体装置。 - 【請求項３】 前記半導体層（２）のうち、前記ベース
領域（３ａ、３ｂ）の側面に位置するＪ−ＦＥＴ部に
は、前記表面チャネル領域（５）よりも接合深さが深く
なっている第１導電型の低抵抗領域（３０）が形成され
ていることを特徴とする請求項１又は２に記載の炭化珪
素半導体装置。 - 【請求項４】 前記半導体層（２）のうち、前記ベース
領域（３ａ、３ｂ）の側面に位置するＪ−ＦＥＴ部に
は、前記ベース領域（３ａ、３ｂ）よりも接合深さが深
くなっている第１導電型の低抵抗領域（３０）が形成さ
れていることを特徴とする請求項１又は２に記載の炭化
珪素半導体装置。 - 【請求項５】 前記低抵抗領域（３０）と前記表面チャ
ネル層（５）とは離れていることを特徴とする請求項４
に記載の炭化珪素半導体装置。 - 【請求項６】 第１導電型の半導体基板（１）の主表面
上に、この半導体基板（１）よりも高抵抗な炭化珪素よ
りなる第１導電型の半導体層（２）を形成する工程と、 前記半導体層（２）の表層部の所定領域に、所定深さを
有する第２導電型のベース領域（３ａ、３ｂ）を形成す
る工程と、 前記半導体層（２）及び前記ベース領域（３ａ、３ｂ）
の上部に表面チャネル層（５）を形成する工程と、 前記ベース領域（３ａ、３ｂ）の表層部の所定領域に、
前記表面チャネル層（５）に接すると共に該ベース領域
（３ａ、３ｂ）の深さよりも浅い第１導電型のソース領
域（４ａ、４ｂ）を形成する工程とを備えた炭化珪素半
導体装置の製造方法であって、 前記表面チャネル層（５）を形成する工程は、該表面チ
ャネル層（５）のうち、前記半導体層（２）の表面部に
配置された部分（５ｂ）における不純物濃度を前記半導
体層（２）における不純物濃度よりも高くする工程を含
むことを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項７】 前記表面チャネル層（５）の不純物濃度
を高くする工程は、 前記半導体層（２）の表層部及び前記ベース領域（３
ａ、３ｂ）の表層部に同時にイオン注入を行う工程であ
ることを特徴とする請求項６に記載の炭化珪素半導体装
置の製造方法。 - 【請求項８】 前記半導体層（２）のうち、前記ベース
領域（３ａ、３ｂ）が形成されていない表面からイオン
注入を行い、前記表面チャネル領域（５）よりも接合深
さが深くなる第１導電型の低抵抗領域（３０）を形成す
ることを特徴とする請求項６又は７に記載の炭化珪素半
導体装置の製造方法。 - 【請求項９】 前記半導体層（２）のうち、前記ベース
領域（３ａ、３ｂ）が形成されていない表面からイオン
注入を行い、前記ベース領域（３ａ、３ｂ）よりも接合
深さが深くなる第１導電型の低抵抗領域（３０）を形成
することを特徴とする請求項６又は７に記載の炭化珪素
半導体装置の製造方法。 - 【請求項１０】 前記低抵抗領域（３０）形成工程で
は、該低抵抗領域（３０）が前記表面チャネル層（５）
から離れるように前記イオン注入を行うことを特徴とす
る請求項７に記載の炭化珪素半導体装置の製造方法。
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