JPH11261065A - シリコンゲートｆｅｔの製造方法 - Google Patents
シリコンゲートｆｅｔの製造方法Info
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- JPH11261065A JPH11261065A JP10325579A JP32557998A JPH11261065A JP H11261065 A JPH11261065 A JP H11261065A JP 10325579 A JP10325579 A JP 10325579A JP 32557998 A JP32557998 A JP 32557998A JP H11261065 A JPH11261065 A JP H11261065A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
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- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
Landscapes
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 酸化物と窒化物との間のインターフェイスが
高品質なシリコンゲートＦＥＴの製造方法を提供する。 【解決手段】 シリコン基板（１１）上にＳｉＯ2（１
３）／Ｓｉ3Ｎ4（１４）／ＳｉＯ2（１５）製のゲート
構成誘電体層を形成する。この合成酸化物−窒化物誘電
体層は、均一に成長した酸化物層として電気的に機能す
る。高い誘電率を有し、ボロン注入ポリシリコンゲート
からゲート誘電体層を介してボロンが拡散するのを阻止
できる。本発明の特徴は、ゲート合成誘電体層のすべて
の層をｉｎ−ｓｉｔｕで処理すること、および残留水素
を除去するための層をＬＰＣＶＤ層をポストアニール処
理することにより、ＳｉＯ2／Ｓｉ3Ｎ4層とＳｉＯ2層と
シリコン基板との間のインターフェイスの品質を維持で
きることである。
高品質なシリコンゲートＦＥＴの製造方法を提供する。 【解決手段】 シリコン基板（１１）上にＳｉＯ2（１
３）／Ｓｉ3Ｎ4（１４）／ＳｉＯ2（１５）製のゲート
構成誘電体層を形成する。この合成酸化物−窒化物誘電
体層は、均一に成長した酸化物層として電気的に機能す
る。高い誘電率を有し、ボロン注入ポリシリコンゲート
からゲート誘電体層を介してボロンが拡散するのを阻止
できる。本発明の特徴は、ゲート合成誘電体層のすべて
の層をｉｎ−ｓｉｔｕで処理すること、および残留水素
を除去するための層をＬＰＣＶＤ層をポストアニール処
理することにより、ＳｉＯ2／Ｓｉ3Ｎ4層とＳｉＯ2層と
シリコン基板との間のインターフェイスの品質を維持で
きることである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴの製造方法
に関し、特にシリコンゲートトランジスタ用のゲート誘
電体層を形成する方法に関する。
に関し、特にシリコンゲートトランジスタ用のゲート誘
電体層を形成する方法に関する。
【０００２】
【従来の技術】シリコンゲートＦＥＴの市場は１９７０
年代前半に始まったために、これらのデバイスのゲート
誘電体はチャネル領域内のシリコン製基板の上にＳｉＯ
2層を成長させ、この成長した酸化物層の上にポリシリ
コンを堆積することにより形成された。ゲート誘電体層
を形成する様々なアプローチが試みられたが、成長した
ＳｉＯ2の誘電体層は、成長した酸化物層とシリコン基
板との間のインターフェイスの性質により優れた誘電体
となることが見いだされている。このインターフェイス
における表面状態の低密度は、他の誘電体材料を使用す
ることによっては得られない魅力的な特性である。この
表面状態の低密度は、この酸化物成長層が形成された直
後にポリシリコン製のゲート電極を堆積するプロセスが
行われ、これにより後続の処理ステップの汚染の影響か
ら酸化物シリコン基板インターフェイスを効果的に保護
することができるために、得られたものである。
年代前半に始まったために、これらのデバイスのゲート
誘電体はチャネル領域内のシリコン製基板の上にＳｉＯ
2層を成長させ、この成長した酸化物層の上にポリシリ
コンを堆積することにより形成された。ゲート誘電体層
を形成する様々なアプローチが試みられたが、成長した
ＳｉＯ2の誘電体層は、成長した酸化物層とシリコン基
板との間のインターフェイスの性質により優れた誘電体
となることが見いだされている。このインターフェイス
における表面状態の低密度は、他の誘電体材料を使用す
ることによっては得られない魅力的な特性である。この
表面状態の低密度は、この酸化物成長層が形成された直
後にポリシリコン製のゲート電極を堆積するプロセスが
行われ、これにより後続の処理ステップの汚染の影響か
ら酸化物シリコン基板インターフェイスを効果的に保護
することができるために、得られたものである。
【０００３】複数の合成誘電体層を形成する試みが特に
ＳｉＯ2／Ｓｉ3Ｎ4で行われているが、これらの合成誘
電体層を形成するのに用いられる技術では通常低品質の
インターフェイスしか生成できず、その結果酸化物／窒
化物のインターフェイスにおける電荷トラップに起因す
るゲート電圧ヒステリシスが起こることになる。不揮発
製のメモリデバイスがこの電荷蓄積メカニズムを利用し
て開発されたが、標準のＤＲＡＭまたはＳＲＡＭ論理デ
バイスにおいては、合成ゲート誘電体は窒化物フィルム
の電荷トラップ特性のために一般的には使用されていな
い。
ＳｉＯ2／Ｓｉ3Ｎ4で行われているが、これらの合成誘
電体層を形成するのに用いられる技術では通常低品質の
インターフェイスしか生成できず、その結果酸化物／窒
化物のインターフェイスにおける電荷トラップに起因す
るゲート電圧ヒステリシスが起こることになる。不揮発
製のメモリデバイスがこの電荷蓄積メカニズムを利用し
て開発されたが、標準のＤＲＡＭまたはＳＲＡＭ論理デ
バイスにおいては、合成ゲート誘電体は窒化物フィルム
の電荷トラップ特性のために一般的には使用されていな
い。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、シリコンゲートＦＥＴにおいて、酸化物と窒化物と
の間のインターフェイスを高品質にする半導体デバイス
の製造方法を提供する。
は、シリコンゲートＦＥＴにおいて、酸化物と窒化物と
の間のインターフェイスを高品質にする半導体デバイス
の製造方法を提供する。
【０００５】
【課題を解決するための手段】本発明は、シリコンゲー
トＦＥＴ用のＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2製のゲート構
成誘電体層を形成する。この合成酸化物−窒化物誘電体
層は均一に成長した酸化物層として電気的に機能する
が、所定の厚さに対してより高い誘電率を有し、かつ、
ボロン注入ポリシリコンゲートからのゲート誘電体層を
介してボロンが拡散するのを阻止できる利点がある。本
発明の重要な特徴はゲート合成誘電体層のすべての層を
ｉｎ−ｓｉｔｕで処理すること、および残留水素を除去
するためのＬＰＣＶＤ層をポストアニール処理すること
により、ＳｉＯ2／Ｓｉ3Ｎ4層とＳｉＯ2層とシリコン基
板との間のインターフェイスの品質を維持することであ
る。残留水素は、トラッピングサイトを形成する合成層
内にＳｉ−Ｈのダングリングボンドを生成する。このＳ
ｉ−Ｈのダングリングボンドは、シランまたはディシラ
ン、およびアンモニアのプリカーサ（前駆体）を用いた
ＬＰＣＶＤ処理の特徴である。
トＦＥＴ用のＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2製のゲート構
成誘電体層を形成する。この合成酸化物−窒化物誘電体
層は均一に成長した酸化物層として電気的に機能する
が、所定の厚さに対してより高い誘電率を有し、かつ、
ボロン注入ポリシリコンゲートからのゲート誘電体層を
介してボロンが拡散するのを阻止できる利点がある。本
発明の重要な特徴はゲート合成誘電体層のすべての層を
ｉｎ−ｓｉｔｕで処理すること、および残留水素を除去
するためのＬＰＣＶＤ層をポストアニール処理すること
により、ＳｉＯ2／Ｓｉ3Ｎ4層とＳｉＯ2層とシリコン基
板との間のインターフェイスの品質を維持することであ
る。残留水素は、トラッピングサイトを形成する合成層
内にＳｉ−Ｈのダングリングボンドを生成する。このＳ
ｉ−Ｈのダングリングボンドは、シランまたはディシラ
ン、およびアンモニアのプリカーサ（前駆体）を用いた
ＬＰＣＶＤ処理の特徴である。
【０００６】
【発明の実施の形態】図１において、シリコン基板１１
の上に従来方法によりフィールド酸化物層１２が形成さ
れている。次のプロセスは、合成ゲート誘電体層の形成
である。この合成ゲート誘電体層は、ＳｉＯ2成長層１
３と、ＳｉＮ4堆積層１４と、ＳｉＯ2堆積層１５とを含
む。この合成ゲート誘電体製積層体（１３，１４，１
５）を形成するにあたり、これら３つのすべての誘電体
層は、１回のシーケンス動作で堆積される。合成ゲート
誘電体層であるこの完成した積層体を次に急速熱アニー
ルプロセスで熱処理する。その後、ポリシリコンゲート
層１６をこのゲート誘電体製積層体（１３，１４，１
５）の上に堆積する。
の上に従来方法によりフィールド酸化物層１２が形成さ
れている。次のプロセスは、合成ゲート誘電体層の形成
である。この合成ゲート誘電体層は、ＳｉＯ2成長層１
３と、ＳｉＮ4堆積層１４と、ＳｉＯ2堆積層１５とを含
む。この合成ゲート誘電体製積層体（１３，１４，１
５）を形成するにあたり、これら３つのすべての誘電体
層は、１回のシーケンス動作で堆積される。合成ゲート
誘電体層であるこの完成した積層体を次に急速熱アニー
ルプロセスで熱処理する。その後、ポリシリコンゲート
層１６をこのゲート誘電体製積層体（１３，１４，１
５）の上に堆積する。
【０００７】ゲート誘電体製積層体（１３、１４、１
５）と、その上にポリシリコンゲート層１６とを形成し
た後、このデバイスは、従来の方法により完成に向けて
処理される。次に、図２においてこのゲート誘電体製積
層体（１３、１４、１５）はポリシリコンゲート１７を
マスクとしてエッチングが行われ、ソースドレイン領域
が形成される。このソース１８とドレイン１９にはその
後従来のイオン注入が行われる。別の構成例としてこの
ゲート誘電体製積層体をそのまま、ソースとドレイン用
のイオン注入がポリシリコンゲート１７をインプラント
マスクとして用いて誘電体層を介して行われる。ｐウエ
ル上にｎチャネルデバイスを形成するためにはドーパン
トはヒ素またはリンであり、これらを露出したゲート電
極に注入してゲートの導電率を改善する。その後レベル
間用の誘電体層（図示せず）が堆積されソース接点とド
レイン接点用のウインドウが従来リソグラフにより開口
される。このソースとドレイン接点の金属形成プロセス
がその後行われ、パターンを形成してソースとドレイン
への接点が形成される。これを図２の接点２１、２２で
示す。
５）と、その上にポリシリコンゲート層１６とを形成し
た後、このデバイスは、従来の方法により完成に向けて
処理される。次に、図２においてこのゲート誘電体製積
層体（１３、１４、１５）はポリシリコンゲート１７を
マスクとしてエッチングが行われ、ソースドレイン領域
が形成される。このソース１８とドレイン１９にはその
後従来のイオン注入が行われる。別の構成例としてこの
ゲート誘電体製積層体をそのまま、ソースとドレイン用
のイオン注入がポリシリコンゲート１７をインプラント
マスクとして用いて誘電体層を介して行われる。ｐウエ
ル上にｎチャネルデバイスを形成するためにはドーパン
トはヒ素またはリンであり、これらを露出したゲート電
極に注入してゲートの導電率を改善する。その後レベル
間用の誘電体層（図示せず）が堆積されソース接点とド
レイン接点用のウインドウが従来リソグラフにより開口
される。このソースとドレイン接点の金属形成プロセス
がその後行われ、パターンを形成してソースとドレイン
への接点が形成される。これを図２の接点２１、２２で
示す。
【０００８】本発明のプロセスにおける重要な特徴は、
シリコンゲート構造体の形成である。これを図３〜６を
用いて詳述する。
シリコンゲート構造体の形成である。これを図３〜６を
用いて詳述する。
【０００９】図３において、シリコン基板３１の上に酸
化物成長層３２が形成されている。この処理ステップ
と、合成積層型のゲート誘電体層を形成するのに用いら
れる後続の処理ステップのすべては、同一のＬＰＣＶＤ
炉（即ち反応容器）内で基板を低圧に維持しながら（す
なわち、炉内の真空を破らずに）順番に行われる。本明
細書においては、このようにして構成された層は、ｉｎ
−ｓｉｔｕで形成されたと定義する。
化物成長層３２が形成されている。この処理ステップ
と、合成積層型のゲート誘電体層を形成するのに用いら
れる後続の処理ステップのすべては、同一のＬＰＣＶＤ
炉（即ち反応容器）内で基板を低圧に維持しながら（す
なわち、炉内の真空を破らずに）順番に行われる。本明
細書においては、このようにして構成された層は、ｉｎ
−ｓｉｔｕで形成されたと定義する。
【００１０】ＬＰＣＶＤプロセスそのものは従来公知
で、ＬＰＣＤＶリアクター内で実行される。このＬＰＣ
ＶＤプロセスの要点はプレカーサの化学反応を実行さ
せ、基板上にフィルム（すなわち層）を形成するため
に、加熱と低圧を使用することである。まず最初に酸化
物層を形成するために、シリコン製基板を炉内に搭載し
雰囲気を例えば５０〜９００ｍＴｏｒｒの１気圧以下の
圧力で真空引きする。酸化物成長の雰囲気は、酸化用ガ
スたとえばＯ2、ＮＯ、Ｎ2Ｏである。この酸化ガスを例
えばＮ2、Ａｒ、Ｈｅのような、不活性のキャリアガス
と共に炉内に導入する。炉の温度は５００〜８５０℃の
範囲内であり、成長速度は条件に依存する。成長プロセ
スは従来公知であり適切な条件は当業者には明らかであ
る。
で、ＬＰＣＤＶリアクター内で実行される。このＬＰＣ
ＶＤプロセスの要点はプレカーサの化学反応を実行さ
せ、基板上にフィルム（すなわち層）を形成するため
に、加熱と低圧を使用することである。まず最初に酸化
物層を形成するために、シリコン製基板を炉内に搭載し
雰囲気を例えば５０〜９００ｍＴｏｒｒの１気圧以下の
圧力で真空引きする。酸化物成長の雰囲気は、酸化用ガ
スたとえばＯ2、ＮＯ、Ｎ2Ｏである。この酸化ガスを例
えばＮ2、Ａｒ、Ｈｅのような、不活性のキャリアガス
と共に炉内に導入する。炉の温度は５００〜８５０℃の
範囲内であり、成長速度は条件に依存する。成長プロセ
スは従来公知であり適切な条件は当業者には明らかであ
る。
【００１１】その後、図４のＳｉ3Ｎ4層３３がｉｎ−ｓ
ｉｔｕで堆積される。温度と圧力は適宜調整される。一
般的にＳｉ3Ｎ4層３３は酸化物成長層３２よりも高圧
（例えば１０〜５００ｍＴｏｒｒ）で高温（例えば６０
０〜９００℃）で堆積される。シリコン窒化物の堆積用
の雰囲気は、ＳｉＨ4またはＳｉＨ2Ｃｌ2のようなシラ
ンガスを混合したＮ2またはＮＨ3を含む。好ましい混合
体はアンモニアとジクロロシランである。
ｉｔｕで堆積される。温度と圧力は適宜調整される。一
般的にＳｉ3Ｎ4層３３は酸化物成長層３２よりも高圧
（例えば１０〜５００ｍＴｏｒｒ）で高温（例えば６０
０〜９００℃）で堆積される。シリコン窒化物の堆積用
の雰囲気は、ＳｉＨ4またはＳｉＨ2Ｃｌ2のようなシラ
ンガスを混合したＮ2またはＮＨ3を含む。好ましい混合
体はアンモニアとジクロロシランである。
【００１２】次に図５において、酸化物層３４がＳｉ3
Ｎ4層３３の上に堆積される。酸化物であるＳｉＯ2を堆
積する様々な方法がある。ＴＥＯＳが通常用いられる。
ｉｎｓｉｔｕのプロセスシーケンスと適合すると認めら
れる好ましいガスは、Ｎ2ＯとＳｉＨ2Ｃｌ2である。
Ｎ4層３３の上に堆積される。酸化物であるＳｉＯ2を堆
積する様々な方法がある。ＴＥＯＳが通常用いられる。
ｉｎｓｉｔｕのプロセスシーケンスと適合すると認めら
れる好ましいガスは、Ｎ2ＯとＳｉＨ2Ｃｌ2である。
【００１３】前述した層（３２，３３，３４）の形成後
この誘電体積層体をアニール処理して、ＬＰＣＶＤで形
成した層内の残留水素を除去する。シランとアンモニア
をプリカーサガスとして用いるＬＰＣＶＤプロセスは大
量の水素を含有し、ゲート誘電体層内の水素がキャリア
をトランプし、ゲートしきい値電圧ＶTを変化させてし
まう。このプロセスにおいてはプロセスシーケンスのこ
の段階で残留水素を除去することが重要である。アニー
ル処理を同一のＬＰＣＶＤ炉内で不活性ガス（好ましく
は前のステップで用いたキャリアガス）の雰囲気を用い
て実行する。アニール温度は、８００〜１０００℃で、
処理時間５秒間から５分間である。このアニールプロセ
スにより層の多孔質性を低減し、この処理の間汚染の可
能性を減らす。
この誘電体積層体をアニール処理して、ＬＰＣＶＤで形
成した層内の残留水素を除去する。シランとアンモニア
をプリカーサガスとして用いるＬＰＣＶＤプロセスは大
量の水素を含有し、ゲート誘電体層内の水素がキャリア
をトランプし、ゲートしきい値電圧ＶTを変化させてし
まう。このプロセスにおいてはプロセスシーケンスのこ
の段階で残留水素を除去することが重要である。アニー
ル処理を同一のＬＰＣＶＤ炉内で不活性ガス（好ましく
は前のステップで用いたキャリアガス）の雰囲気を用い
て実行する。アニール温度は、８００〜１０００℃で、
処理時間５秒間から５分間である。このアニールプロセ
スにより層の多孔質性を低減し、この処理の間汚染の可
能性を減らす。
【００１４】このゲート誘電体積層体の完成後ポリシリ
コンゲート層３５を従来公知の方法により図６に示すよ
うに堆積する。例えば、ＳｉＨ4とＨ2をプリカーサガス
として用いて、ＬＰＣＶＤまたはＣＶＤを行う。ポリシ
リコンゲート層３５は蒸着またはスパッタリングにより
形成してもよい。
コンゲート層３５を従来公知の方法により図６に示すよ
うに堆積する。例えば、ＳｉＨ4とＨ2をプリカーサガス
として用いて、ＬＰＣＶＤまたはＣＶＤを行う。ポリシ
リコンゲート層３５は蒸着またはスパッタリングにより
形成してもよい。
【００１５】このゲート誘電体層の厚さは非常に薄く、
通常最新のデバイスにおいては１０〜５０Åである。こ
のため、これらのデバイスはゲート誘電体層を貫通して
ｎチャネルにドーパントが貫通しやすく、そのため、ゲ
ートしきい値電圧がシフトし、Ｓｉ／ＳｉＯ2のインタ
ーフェイスの界面の品質を劣化させる。このシリコン窒
化物層はボロン拡散に対するバリアとして機能し、その
結果製造プロセスの歩留まりを向上させる。本発明の合
成層においては、推奨される厚さは、ＳｉＯ2成長層１
３が３〜２０Åで、Ｓｉ3Ｎ4堆積層１４が４〜５０Å
で、ＳｉＯ2堆積層１５が３〜２０Åである。そしてこ
の誘電体積層体の全体の厚さは、１０〜９０Åで、好ま
しくは１０〜５０Åである。正確な厚さは、デバイスが
必要とされる要件に依存する。
通常最新のデバイスにおいては１０〜５０Åである。こ
のため、これらのデバイスはゲート誘電体層を貫通して
ｎチャネルにドーパントが貫通しやすく、そのため、ゲ
ートしきい値電圧がシフトし、Ｓｉ／ＳｉＯ2のインタ
ーフェイスの界面の品質を劣化させる。このシリコン窒
化物層はボロン拡散に対するバリアとして機能し、その
結果製造プロセスの歩留まりを向上させる。本発明の合
成層においては、推奨される厚さは、ＳｉＯ2成長層１
３が３〜２０Åで、Ｓｉ3Ｎ4堆積層１４が４〜５０Å
で、ＳｉＯ2堆積層１５が３〜２０Åである。そしてこ
の誘電体積層体の全体の厚さは、１０〜９０Åで、好ま
しくは１０〜５０Åである。正確な厚さは、デバイスが
必要とされる要件に依存する。
【００１６】本発明の合成誘電体層の有効性を以下のス
テップシーケンスに基づいて示す。
テップシーケンスに基づいて示す。
【００１７】シリコン基板を従来のＬＰＣＶＤ炉内に配
置し、この炉を８００℃まで加熱し、９００ｍＴｏｒｒ
まで真空引きした。酸化ガスは窒素キャリアガス内の酸
素で、酸素フローレートは、１．９ｓｌｍであった。６
０分間成長させ１０Å厚の酸化物を生成した。
置し、この炉を８００℃まで加熱し、９００ｍＴｏｒｒ
まで真空引きした。酸化ガスは窒素キャリアガス内の酸
素で、酸素フローレートは、１．９ｓｌｍであった。６
０分間成長させ１０Å厚の酸化物を生成した。
【００１８】その直後に、炉内の圧力を６５ｍＴｏｒｒ
にして炉の温度を７５０℃にした。アンモニアを２２．
５ｓｃｃｍで、ジクロロシランを７．５ｓｃｃｍで炉内
に流すことにより、成長したＳｉＯ2層３２の上にシリ
コン窒化物層３３を堆積した。具体的には１０分間堆積
し２０Å厚のシリコン窒化物層３３を形成した。
にして炉の温度を７５０℃にした。アンモニアを２２．
５ｓｃｃｍで、ジクロロシランを７．５ｓｃｃｍで炉内
に流すことにより、成長したＳｉＯ2層３２の上にシリ
コン窒化物層３３を堆積した。具体的には１０分間堆積
し２０Å厚のシリコン窒化物層３３を形成した。
【００１９】窒化物であるシリコン窒化物層３３の堆積
後炉の温度と圧力を前のステップの条件で維持し、Ｓｉ
Ｏ2層３４をシリコン窒化物層３３の上にＮ2Ｏを１５ｓ
ｃｃｍ、ＳｉＨ2Ｃｌ2を７．５ｓｃｃｍ、炉内に流すこ
とにより堆積した。この堆積を１０分間継続し、その結
果１０Å厚のＳｉＯ2層３４が堆積された。
後炉の温度と圧力を前のステップの条件で維持し、Ｓｉ
Ｏ2層３４をシリコン窒化物層３３の上にＮ2Ｏを１５ｓ
ｃｃｍ、ＳｉＨ2Ｃｌ2を７．５ｓｃｃｍ、炉内に流すこ
とにより堆積した。この堆積を１０分間継続し、その結
果１０Å厚のＳｉＯ2層３４が堆積された。
【００２０】この合成誘電体積層体をその後Ｎ2雰囲気
内で９００℃で約３０秒間アニール処理した。温度は５
０℃／分の割合で上昇させた。全体のアニール時間はこ
の温度上昇期間も含めて７分であった。一般的に温度を
少なくとも２５℃／分のレートで８００℃〜１１００℃
の範囲の温度にかつ５秒から５分の間保持する。高いア
ニール温度にするとアニール時間も短くなる。このアニ
ール処理に使われる雰囲気は不活性あるいは低濃度の酸
化雰囲気である。後者の場合シリコン基板は若干酸化さ
れ成長した酸化物層の厚さが増加する。前述した一般的
な条件の下においては、後で成長した厚さは数Åである
が、このことをプロセスの全体設計の中に組み込んでお
くのがよい。
内で９００℃で約３０秒間アニール処理した。温度は５
０℃／分の割合で上昇させた。全体のアニール時間はこ
の温度上昇期間も含めて７分であった。一般的に温度を
少なくとも２５℃／分のレートで８００℃〜１１００℃
の範囲の温度にかつ５秒から５分の間保持する。高いア
ニール温度にするとアニール時間も短くなる。このアニ
ール処理に使われる雰囲気は不活性あるいは低濃度の酸
化雰囲気である。後者の場合シリコン基板は若干酸化さ
れ成長した酸化物層の厚さが増加する。前述した一般的
な条件の下においては、後で成長した厚さは数Åである
が、このことをプロセスの全体設計の中に組み込んでお
くのがよい。
【００２１】本発明による合成ゲート誘電体層を有する
ＭＯＳデバイスと、標準のＳｉＯ2ゲート誘電体層を有
する、従来のＭＯＳデバイスの電気的データを比較する
ことにより、本発明の電気的性能の利点を示す。比較を
簡単にするために、３０Å厚の酸化物−窒化物−酸化物
（ＯＮＯ）合成ゲート誘電体層と、４０Å厚のＳｉＯ 2
（Ｏ）ゲート誘電体層を有するデバイスとの比較を行っ
た。ある種の試験においては、４０Å厚のゲート誘電体
層は厚さが厚くなっているためによりすぐれた性能を示
すことが予測され、かつ、この合成誘電体層の品質が向
上しているために、性能は少なくとも従来のと等価の結
果を示すと予測される。
ＭＯＳデバイスと、標準のＳｉＯ2ゲート誘電体層を有
する、従来のＭＯＳデバイスの電気的データを比較する
ことにより、本発明の電気的性能の利点を示す。比較を
簡単にするために、３０Å厚の酸化物−窒化物−酸化物
（ＯＮＯ）合成ゲート誘電体層と、４０Å厚のＳｉＯ 2
（Ｏ）ゲート誘電体層を有するデバイスとの比較を行っ
た。ある種の試験においては、４０Å厚のゲート誘電体
層は厚さが厚くなっているためによりすぐれた性能を示
すことが予測され、かつ、この合成誘電体層の品質が向
上しているために、性能は少なくとも従来のと等価の結
果を示すと予測される。
【００２２】図７は、ゲート駆動電流ＩDとゲートリー
ク電流ＩG対電圧の関係を示す。カーブ７１はＩDデータ
を、カーブ７２はＩGデータを示す。この試験に用いら
れたトランジスタのチャネル寸法は０．２４μｍ×１５
μｍであった。ＶDSは、１．８Ｖであった。点線のカー
ブは、４０Å厚のＳｉＯ2（Ｏ）のゲート誘電体層の性
能データを、実線のカーブは、本発明による３０Å厚の
合成（ＯＮＯ）ゲート誘電体層の性能データを示す。
１．８ＶにおけるＩDの飽和電流は、ＯＮＯデバイスに
対しては、０．４０２ｍＡ／μｍで、Ｏデバイスに対し
ては、０．３８１ｍＡ／μｍであった。測定したしきい
値電圧ＶTは、ＯＮＯデバイスに対しては、０．４７
Ｖ、Ｏデバイスに対しては、０．４８Ｖであった。オフ
状態の電流Ｉof fは、ＯＮＯデバイスに対しては、２．
４ｐＡ／μｍであり、Ｏデバイスに対しては、３．４ｐ
Ａ／μｍであった。ピークトランスコンダクタンスは、
ＯＮＯデバイスに対しては、３７４ｍＳ／ｍｍで、Ｏデ
バイスに対しては、３４５ｍＳ／ｍｍである。ここでＳ
は、両方のデバイスに対し、同一で７８であった。
ク電流ＩG対電圧の関係を示す。カーブ７１はＩDデータ
を、カーブ７２はＩGデータを示す。この試験に用いら
れたトランジスタのチャネル寸法は０．２４μｍ×１５
μｍであった。ＶDSは、１．８Ｖであった。点線のカー
ブは、４０Å厚のＳｉＯ2（Ｏ）のゲート誘電体層の性
能データを、実線のカーブは、本発明による３０Å厚の
合成（ＯＮＯ）ゲート誘電体層の性能データを示す。
１．８ＶにおけるＩDの飽和電流は、ＯＮＯデバイスに
対しては、０．４０２ｍＡ／μｍで、Ｏデバイスに対し
ては、０．３８１ｍＡ／μｍであった。測定したしきい
値電圧ＶTは、ＯＮＯデバイスに対しては、０．４７
Ｖ、Ｏデバイスに対しては、０．４８Ｖであった。オフ
状態の電流Ｉof fは、ＯＮＯデバイスに対しては、２．
４ｐＡ／μｍであり、Ｏデバイスに対しては、３．４ｐ
Ａ／μｍであった。ピークトランスコンダクタンスは、
ＯＮＯデバイスに対しては、３７４ｍＳ／ｍｍで、Ｏデ
バイスに対しては、３４５ｍＳ／ｍｍである。ここでＳ
は、両方のデバイスに対し、同一で７８であった。
【００２３】図８は、ＯＮＯデバイス（実線）とＯデバ
イス（点線）を比較するための、トランスコンダクタン
スｇm（Ｓ対ＶGS（Ｖ））との関係を表すグラフであ
る。カーブ８１はＮＭＯＳデバイスに対し、カーブ８２
はＰＭＯＳデバイスに対するものである。
イス（点線）を比較するための、トランスコンダクタン
スｇm（Ｓ対ＶGS（Ｖ））との関係を表すグラフであ
る。カーブ８１はＮＭＯＳデバイスに対し、カーブ８２
はＰＭＯＳデバイスに対するものである。
【００２４】デバイスの寿命データを、ＮＭＯＳＤＣ寿
命対基板電流ＩSUS（Ａ）で、図９に示す。デバイスに
は４Ｖの電圧がかけられた。ＯＮＯデバイスに対するデ
ータを実線のカーブで、Ｏデバイスに対するデータは点
線のカーブで示す。カーブ９１は、ｇmが１０％劣化し
たことが測定されたデータを示し、カーブ９２は、ＩD
-SATの劣化が測定されたデータを示す。１．８Ｖにおけ
る、デバイスの動作寿命は、８．２×１０4年と見積も
ることができる。
命対基板電流ＩSUS（Ａ）で、図９に示す。デバイスに
は４Ｖの電圧がかけられた。ＯＮＯデバイスに対するデ
ータを実線のカーブで、Ｏデバイスに対するデータは点
線のカーブで示す。カーブ９１は、ｇmが１０％劣化し
たことが測定されたデータを示し、カーブ９２は、ＩD
-SATの劣化が測定されたデータを示す。１．８Ｖにおけ
る、デバイスの動作寿命は、８．２×１０4年と見積も
ることができる。
【図１】本発明の方法により製造された、合成ゲート誘
電体構造を有する、ＦＥＴのゲート領域の断面図。
電体構造を有する、ＦＥＴのゲート領域の断面図。
【図２】処理した後の図１のＦＥＴの断面図。
【図３】図１の合成ゲート誘電体構造を形成する、第１
プロセスを表す図。
プロセスを表す図。
【図４】図１の合成ゲート誘電体構造を形成する、第２
プロセスを表す図。
プロセスを表す図。
【図５】図１の合成ゲート誘電体構造を形成する、第３
プロセスを表す図。
プロセスを表す図。
【図６】図１の合成ゲート誘電体構造を形成する、第４
プロセスを表す図。
プロセスを表す図。
【図７】本発明により製造されたデバイスと標準のゲー
ト誘電体構造を有するデバイスとを比較した、駆動電流
とゲートリーク電流と電圧との関係を示すグラフ。
ト誘電体構造を有するデバイスとを比較した、駆動電流
とゲートリーク電流と電圧との関係を示すグラフ。
【図８】トランスコンダクタンス対電圧との関係を示す
グラフ。
グラフ。
【図９】デバイスの寿命を示すグラフ。
１１ シリコン基板 １２ フィールド酸化物領域 １３ ＳｉＯ2成長層 １４ Ｓｉ3Ｎ4堆積層 １５ ＳｉＯ2堆積層 １６ ポリシリコンゲート層 １７ ポリシリコンゲート １８ ソース １９ ドレイン ２１、２２ 接点 ３１ シリコン基板 ３２ 酸化物成長層 ３３ Ｓｉ3Ｎ4層 ３４ 酸化物層 ３５ ポリシリコンゲート層
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (14)
- 【請求項１】 （ａ）選択された領域を残しながら、基
板の一部の上にフィールド酸化物（１２）を形成するス
テップと、 （ｂ）前記選択されたデバイスの領域のシリコン基板の
上に、誘電体層（１３，１４，１５）を形成するステッ
プと、 （ｃ）前記誘電体層の上にポリシリコンゲート層（１
６）を堆積するステップと、 （ｄ）シリコンゲート（１７）を形成しソース領域（１
８）とドレイン領域（１９）を露出するよう前記ポリシ
リコンゲート層（１６）をエッチングするステップと、 （ｅ）前記シリコンゲート（１７）をマスクとして用い
て、前記ソース領域とドレイン領域に不純物を注入する
ステップと、 （ｆ）前記ソース領域とドレイン領域に電極（２１，２
２）を形成するステップと、からなるシリコンゲートＦ
ＥＴの製造方法において、 前記（ｂ）のステップは、 （ｂ１）前記シリコン基板（１１）上に、二酸化シリコ
ン層（１３）を成長させるステップと、 （ｂ２）前記成長したに酸化シリコン層の上に、窒化シ
リコン層（１４）を堆積するステップ、 （ｂ３）前記堆積した窒化シリコン層の上に、二酸化シ
リコン層（１５）を堆積するステップと、 （ｂ４）前記誘電体層（１３，１４，１５）を８００℃
以上の温度に５秒以上加熱することによりアニール処理
するステップと、からなることを特徴とするシリコンゲ
ートＦＥＴの製造方法。 - 【請求項２】 前記ソース領域とドレイン領域には、前
記誘電体層の露出した部分を介してイオン注入されるこ
とを特徴とする請求項１記載の方法。 - 【請求項３】 前記ソース領域とドレイン領域を露出す
るために、前記誘電体層の露出した部分をエッチングで
除去するステップと、 前記露出したソース領域とドレイン領域に不純物を注入
するステップとをさらに有することを特徴とする請求項
１記載の方法。 - 【請求項４】 前記誘電体層の厚さは、１０〜７５Åの
範囲であることを特徴とする請求項１記載の方法。 - 【請求項５】 前記成長した二酸化シリコン層（１３）
の厚さは、５〜２０Åの範囲であることを特徴とする請
求項４記載の方法。 - 【請求項６】 前記窒化シリコン層（１４）の厚さは、
５〜５０Åの範囲であることを特徴とする請求項５記載
の方法。 - 【請求項７】 前記堆積した二酸化シリコン層（１５）
の厚さは、５〜２０Åの範囲であることを特徴とする請
求項６記載の方法。 - 【請求項８】 前記誘電体層の全体の厚さは、１０〜３
０Åの範囲であることを特徴とする請求項７記載の方
法。 - 【請求項９】 前記（ｂ２）と（ｂ３）のステップは、
ＬＰＣＶＤで行われることを特徴とする請求項１記載の
方法。 - 【請求項１０】 前記（ｂ１）〜（ｂ４）のステップ
は、反応容器内を低温で低圧に維持して実行されること
を特徴とする請求項１記載の方法。 - 【請求項１１】 （ａ）選択された領域を残しながら、
基板の一部の上にフィールド酸化物（１２）を形成する
ステップと、 （ｂ）前記選択されたデバイスの領域のシリコン基板の
上に誘電体層（１３，１４，１５）を形成するステップ
と、 （ｃ）前記誘電体層の上にポリシリコンゲート層（１
６）を堆積するステップと、 （ｄ）前記デバイスの選択された領域の前記誘電体層の
ゲート部分の上にポリシリコンゲート（１７）を形成
し、ソース領域とドレイン領域を露出させるよう、前記
ポリシリコン層をエッチングするステップと、 （ｅ）前記シリコンゲートをマスクとして用いて、前記
ソース領域とドレイン領域に不純物を注入するステップ
と、 （ｆ）前記ソース領域とドレイン領域に、電極を形成す
るステップと、からなるシリコンゲートＦＥＴの製造方
法において、 前記（ｂ）のステップは、 （ｂ１）前記シリコン基板を、ＬＰＣＶＤ反応容器内に
配置するステップと、 （ｂ２）前記反応容器内の温度を５００〜９００℃に調
整するステップと、 （ｂ３）前記反応容器内の圧力を７００〜９５０ｍＴｏ
ｒｒに調整するステップと、 （ｂ４）前記シリコン基板上に、二酸化シリコン層（１
３）を成長させるために、前記反応容器内に酸化ガスを
導入するステップと、 （ｂ５）前記反応容器内の温度を６００〜９００℃に調
整するステップと、 （ｂ６）前記反応容器内の圧力を１０〜１００ｍＴｏｒ
ｒに調整するステップと、 （ｂ７）前記二酸化シリコン層の上に窒化シリコン層
（１４）を堆積するために前記反応容器内に窒化シリコ
ン用のプリカーサガスを導入するステップと、 （ｂ８）前記窒化シリコン層の上に二酸化シリコン層
（１５）を堆積するために前記反応容器内に二酸化シリ
コン用のプリカーサガスを導入するステップと、 （ｂ９）前記ステップにより形成された合成層を８００
℃以上で５秒以上加熱することによりアニール処理する
ステップとからなることを特徴とするシリコンゲートＦ
ＥＴの製造方法。 - 【請求項１２】 前記窒化シリコン層（１４）を堆積す
るためのプリカーサガスは、アンモニアとジクロロシラ
ンの混合物であることを特徴とする請求項１１記載の方
法。 - 【請求項１３】 前記二酸化シリコン層（１５）を堆積
するためのプリカーサガスは、ジクロロシランとＮ2Ｏ
の混合物であることを特徴とする請求項１２記載の方
法。 - 【請求項１４】 前記二酸化シリコン層を成長するため
に用いられる酸化ガスは、Ｏ2、ＮＯ、Ｎ2Ｏからなるグ
ループから選択されたガスであることを特徴とする請求
項１３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US97498797A | 1997-11-20 | 1997-11-20 | |
| US08/974987 | 1997-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261065A true JPH11261065A (ja) | 1999-09-24 |
Family
ID=25522590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325579A Pending JPH11261065A (ja) | 1997-11-20 | 1998-11-16 | シリコンゲートｆｅｔの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11261065A (ja) |
| KR (1) | KR100307343B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009536459A (ja) * | 2006-05-05 | 2009-10-08 | アプライド マテリアルズ インコーポレイテッド | 電界効果トランジスタのゲート誘電体の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593131B1 (ko) * | 1999-12-22 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20050069441A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 게이트 형성 방법 |
| CN105593978B (zh) | 2013-08-30 | 2019-05-31 | 惠普发展公司，有限责任合伙企业 | 半导体设备和制造半导体设备的方法 |
| KR101677542B1 (ko) | 2015-04-15 | 2016-11-18 | 연세대학교 산학협력단 | 무기물질 웨이퍼 내부의 스트레인을 이용한 고성능 유연 무기물질, 그 제조 방법 및 전계효과 트랜지스터 |
-
1998
- 1998-11-16 JP JP10325579A patent/JPH11261065A/ja active Pending
- 1998-11-19 KR KR1019980049737A patent/KR100307343B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009536459A (ja) * | 2006-05-05 | 2009-10-08 | アプライド マテリアルズ インコーポレイテッド | 電界効果トランジスタのゲート誘電体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100307343B1 (ko) | 2001-11-15 |
| KR19990045409A (ko) | 1999-06-25 |
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