JPH11261072A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11261072A JPH11261072A JP5979998A JP5979998A JPH11261072A JP H11261072 A JPH11261072 A JP H11261072A JP 5979998 A JP5979998 A JP 5979998A JP 5979998 A JP5979998 A JP 5979998A JP H11261072 A JPH11261072 A JP H11261072A
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Abstract
(57)【要約】
【課題】高速動作と低消費電力を両立させることができ
る半導体集積回路装置を提供する。 【解決手段】シリコン単結晶基板１上にシリコン酸化膜
３，５を介してＳＯＩ層６，７が形成され、ＭＯＳＦＥ
Ｔ２０，２１を構成している。ＭＯＳＦＥＴ２０，２１
がオン状態とオフ状態の遷移を繰り返す回路動作時に完
全空乏化モードにされチャネル形成領域のＳＯＩ層６，
７が膜厚方向に全て空乏化する。ＭＯＳＦＥＴ２０，２
１がオン状態ないしはオフ状態を保持している回路待機
時に部分空乏化モードにされＳＯＩ層６，７において膜
厚方向に空乏化しない領域が存在する。このモードの切
り替えはバックゲート電極層４に印加する電圧によって
行われる。
る半導体集積回路装置を提供する。 【解決手段】シリコン単結晶基板１上にシリコン酸化膜
３，５を介してＳＯＩ層６，７が形成され、ＭＯＳＦＥ
Ｔ２０，２１を構成している。ＭＯＳＦＥＴ２０，２１
がオン状態とオフ状態の遷移を繰り返す回路動作時に完
全空乏化モードにされチャネル形成領域のＳＯＩ層６，
７が膜厚方向に全て空乏化する。ＭＯＳＦＥＴ２０，２
１がオン状態ないしはオフ状態を保持している回路待機
時に部分空乏化モードにされＳＯＩ層６，７において膜
厚方向に空乏化しない領域が存在する。このモードの切
り替えはバックゲート電極層４に印加する電圧によって
行われる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】シリコン基板上に絶縁膜を介して形成さ
れたシリコン層（ＳＯＩ層）にＭＯＳＦＥＴを形成する
薄膜ＳＯＩデバイスは、その低寄生容量等の理由によ
り、ＬＳＩの高速・低消費電力動作を可能にする。薄膜
ＳＯＩデバイスには、ＭＯＳＦＥＴがオン状態の時に、
チャネルとなるＳＯＩ層の膜厚方向全領域に空乏層が形
成される完全空乏型デバイスと、ＳＯＩ層の膜厚方向全
領域に空乏層が形成されず中性領域の存在する部分空乏
型デバイスがある。
れたシリコン層（ＳＯＩ層）にＭＯＳＦＥＴを形成する
薄膜ＳＯＩデバイスは、その低寄生容量等の理由によ
り、ＬＳＩの高速・低消費電力動作を可能にする。薄膜
ＳＯＩデバイスには、ＭＯＳＦＥＴがオン状態の時に、
チャネルとなるＳＯＩ層の膜厚方向全領域に空乏層が形
成される完全空乏型デバイスと、ＳＯＩ層の膜厚方向全
領域に空乏層が形成されず中性領域の存在する部分空乏
型デバイスがある。
【０００３】これを、図１６，１７を用いて説明する。
図１６，１７は薄膜ＳＯＩデバイスの断面構造模式図で
あり、図１６は部分空乏型デバイス、図１７は完全空乏
型デバイスであり、ＭＯＳＦＥＴがオン状態の時を示し
ている。図１６，１７において、半導体基板としてのシ
リコン単結晶基板７０上に絶縁膜としてのＳｉＯ2 膜７
１を介して単結晶半導体層であるＳＯＩ層７２が形成さ
れている。また、ＳＯＩ層７２の上にはゲート酸化膜７
３を介してゲート電極７４が形成されるとともに、ＳＯ
Ｉ層７２にはソース拡散層７５、ドレイン拡散層７６、
チャネル形成領域７７が形成され、ＭＯＳＦＥＴ８０を
構成している。また、ゲート電極７４、ソース拡散層７
５、ドレイン拡散層７６はそれぞれ、配線に接続されて
いる。
図１６，１７は薄膜ＳＯＩデバイスの断面構造模式図で
あり、図１６は部分空乏型デバイス、図１７は完全空乏
型デバイスであり、ＭＯＳＦＥＴがオン状態の時を示し
ている。図１６，１７において、半導体基板としてのシ
リコン単結晶基板７０上に絶縁膜としてのＳｉＯ2 膜７
１を介して単結晶半導体層であるＳＯＩ層７２が形成さ
れている。また、ＳＯＩ層７２の上にはゲート酸化膜７
３を介してゲート電極７４が形成されるとともに、ＳＯ
Ｉ層７２にはソース拡散層７５、ドレイン拡散層７６、
チャネル形成領域７７が形成され、ＭＯＳＦＥＴ８０を
構成している。また、ゲート電極７４、ソース拡散層７
５、ドレイン拡散層７６はそれぞれ、配線に接続されて
いる。
【０００４】図１６においては、ＳＯＩ層７２の膜厚Ｔ
SOI は最大空乏層幅Ｘｄmax よりも大きく、ゲート電位
によってチャネル形成領域７７に形成されている空乏層
７８は、ＳＯＩ層７２の全領域には形成されずＳＯＩ層
７２の基板７０側の界面近傍に中性領域７９が存在す
る。なお、最大空乏層幅Ｘｄmax は次のように表され
る。 Ｘｄmax ＝２（εS ・εO ・φB ／（ｑ・ＮA ））1/2 εS ；半導体の比誘電率 εO ；真空中の比誘電率 φB ；フェルミポテンシャル ｑ；電子の電荷量 ＮA ；キャリア濃度 一方、図１７に示す完全空乏型デバイスにおいては、Ｓ
ＯＩ層７２の膜厚ＴSOI は最大空乏層幅Ｘｄmax よりも
小さく、ＳＯＩ層７２の全領域に空乏層が形成されてい
る。
SOI は最大空乏層幅Ｘｄmax よりも大きく、ゲート電位
によってチャネル形成領域７７に形成されている空乏層
７８は、ＳＯＩ層７２の全領域には形成されずＳＯＩ層
７２の基板７０側の界面近傍に中性領域７９が存在す
る。なお、最大空乏層幅Ｘｄmax は次のように表され
る。 Ｘｄmax ＝２（εS ・εO ・φB ／（ｑ・ＮA ））1/2 εS ；半導体の比誘電率 εO ；真空中の比誘電率 φB ；フェルミポテンシャル ｑ；電子の電荷量 ＮA ；キャリア濃度 一方、図１７に示す完全空乏型デバイスにおいては、Ｓ
ＯＩ層７２の膜厚ＴSOI は最大空乏層幅Ｘｄmax よりも
小さく、ＳＯＩ層７２の全領域に空乏層が形成されてい
る。
【０００５】このように、完全空乏型デバイスにおいて
は、部分空乏型デバイスにおいて発生する動作時のキン
ク現象が発生せず、また、垂直方向電界の低減効果等に
より部分空乏型デバイスと比較して高速動作が可能とな
る。一方、完全空乏型デバイスのしきい値電圧ＶｔはＳ
ＯＩ層７２の膜厚ＴSOI に依存するが、部分空乏型デバ
イスのしきい値電圧ＶｔはバルクＭＯＳＦＥＴと同一と
なり、ＳＯＩ層７２の膜厚ＴSOI には依存しない。
は、部分空乏型デバイスにおいて発生する動作時のキン
ク現象が発生せず、また、垂直方向電界の低減効果等に
より部分空乏型デバイスと比較して高速動作が可能とな
る。一方、完全空乏型デバイスのしきい値電圧ＶｔはＳ
ＯＩ層７２の膜厚ＴSOI に依存するが、部分空乏型デバ
イスのしきい値電圧ＶｔはバルクＭＯＳＦＥＴと同一と
なり、ＳＯＩ層７２の膜厚ＴSOI には依存しない。
【０００６】従って、完全空乏型デバイスにおいては、
ＳＯＩ基板製造工程のバラツキによって発生するＳＯＩ
層７２の膜厚ＴSOI のバラツキに起因してしきい値電圧
Ｖｔがバラツクことになる。しきい値電圧Ｖｔのバラツ
キによってしきい値電圧Ｖｔが低下したＭＯＳＦＥＴに
おいては、ＭＯＳＦＥＴがオフ状態の時のリーク電流が
増加し、これは、ＬＳＩの消費電力が増加するという問
題を招く。
ＳＯＩ基板製造工程のバラツキによって発生するＳＯＩ
層７２の膜厚ＴSOI のバラツキに起因してしきい値電圧
Ｖｔがバラツクことになる。しきい値電圧Ｖｔのバラツ
キによってしきい値電圧Ｖｔが低下したＭＯＳＦＥＴに
おいては、ＭＯＳＦＥＴがオフ状態の時のリーク電流が
増加し、これは、ＬＳＩの消費電力が増加するという問
題を招く。
【０００７】なお、特開平８−３２０６８号公報におい
てトランジスタの高速動作と低リーク電流を実現させる
手法が示されているが、薄膜ＳＯＩ型ＭＯＳＦＥＴにお
いてはＳＯＩ膜厚が薄いために製造工程上この膜厚制御
が難しく膜厚がバラツキ易く、この結果、しきい値電圧
Ｖｔがバラツクことになる。このことにより半導体集積
回路装置のオフ時の消費電力の増大を招くという問題を
引き起こす。一方、部分空乏型デバイスにおいては、半
導体集積回路装置の動作時に、動作速度が低下するとい
う問題がある。
てトランジスタの高速動作と低リーク電流を実現させる
手法が示されているが、薄膜ＳＯＩ型ＭＯＳＦＥＴにお
いてはＳＯＩ膜厚が薄いために製造工程上この膜厚制御
が難しく膜厚がバラツキ易く、この結果、しきい値電圧
Ｖｔがバラツクことになる。このことにより半導体集積
回路装置のオフ時の消費電力の増大を招くという問題を
引き起こす。一方、部分空乏型デバイスにおいては、半
導体集積回路装置の動作時に、動作速度が低下するとい
う問題がある。
【０００８】
【発明が解決しようとする課題】そこで、この発明の目
的は、高速動作と低消費電力を両立させることができる
半導体集積回路装置を提供することにある。
的は、高速動作と低消費電力を両立させることができる
半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】請求項１に記載の半導体
集積回路装置は、チャネル形成領域の単結晶半導体層が
膜厚方向に全て空乏化する完全空乏化モードと、チャネ
ル形成領域の単結晶半導体層において膜厚方向に空乏化
しない領域が存在する部分空乏化モードを有し、ＭＯＳ
ＦＥＴがオン状態とオフ状態の遷移を繰り返す回路動作
時に完全空乏化モードにするとともに、ＭＯＳＦＥＴが
オン状態ないしはオフ状態を保持している回路待機時に
部分空乏化モードにするようにしたことを特徴としてい
る。
集積回路装置は、チャネル形成領域の単結晶半導体層が
膜厚方向に全て空乏化する完全空乏化モードと、チャネ
ル形成領域の単結晶半導体層において膜厚方向に空乏化
しない領域が存在する部分空乏化モードを有し、ＭＯＳ
ＦＥＴがオン状態とオフ状態の遷移を繰り返す回路動作
時に完全空乏化モードにするとともに、ＭＯＳＦＥＴが
オン状態ないしはオフ状態を保持している回路待機時に
部分空乏化モードにするようにしたことを特徴としてい
る。
【００１０】よって、ＭＯＳＦＥＴがオン状態とオフ状
態の遷移を繰り返す回路動作の際には完全空乏化モード
にされ、チャネル形成領域の単結晶半導体層が膜厚方向
に全て空乏化される。また、ＭＯＳＦＥＴがオン状態な
いしはオフ状態を保持している回路待機の際には部分空
乏化モードにされ、チャネル形成領域の単結晶半導体層
において膜厚方向に空乏化しない領域が存在する。その
結果、回路動作時の高速動作と回路待機時の低消費電力
を両立させることができる。
態の遷移を繰り返す回路動作の際には完全空乏化モード
にされ、チャネル形成領域の単結晶半導体層が膜厚方向
に全て空乏化される。また、ＭＯＳＦＥＴがオン状態な
いしはオフ状態を保持している回路待機の際には部分空
乏化モードにされ、チャネル形成領域の単結晶半導体層
において膜厚方向に空乏化しない領域が存在する。その
結果、回路動作時の高速動作と回路待機時の低消費電力
を両立させることができる。
【００１１】また、請求項２に記載のように、ＭＯＳＦ
ＥＴにおけるチャネル形成領域に対向した絶縁体層内に
対向電極が配置され、当該対向電極に印加するバイアス
電圧によって、チャネル形成領域における単結晶半導体
層内の膜厚方向への空乏化の状態を制御すると、実用上
好ましいものとなる。
ＥＴにおけるチャネル形成領域に対向した絶縁体層内に
対向電極が配置され、当該対向電極に印加するバイアス
電圧によって、チャネル形成領域における単結晶半導体
層内の膜厚方向への空乏化の状態を制御すると、実用上
好ましいものとなる。
【００１２】さらに、請求項３に記載のように、装置の
外部から、直流電源電位と当該直流電源より電位の低い
接地電位の少なくとも二つの電位が供給され、バイアス
電圧として、直流電源電位と接地電位に設定すると、実
用上好ましいものとなる。
外部から、直流電源電位と当該直流電源より電位の低い
接地電位の少なくとも二つの電位が供給され、バイアス
電圧として、直流電源電位と接地電位に設定すると、実
用上好ましいものとなる。
【００１３】また、請求項４に記載のように、ＭＯＳＦ
ＥＴとして、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯ
ＳＦＥＴを具備し、ＮチャネルＭＯＳＦＥＴにおいて
は、回路動作時に対して回路待機時にはバイアス電圧を
負の方向へ変化させるとともに、ＰチャネルＭＯＳＦＥ
Ｔにおいては、回路動作時に対して回路待機時にはバイ
アス電圧を正の方向へ変化させるようにすると、実用上
好ましいものとなる。
ＥＴとして、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯ
ＳＦＥＴを具備し、ＮチャネルＭＯＳＦＥＴにおいて
は、回路動作時に対して回路待機時にはバイアス電圧を
負の方向へ変化させるとともに、ＰチャネルＭＯＳＦＥ
Ｔにおいては、回路動作時に対して回路待機時にはバイ
アス電圧を正の方向へ変化させるようにすると、実用上
好ましいものとなる。
【００１４】より詳しくは、図１８に示すように、図１
６に示したものと同一のＭＯＳＦＥＴ構造であっても、
ｎＭＯＳの場合はソース電位に対して「ある値」以上の
正の電位を基板７０に印加することによって、チャネル
形成領域７７の基板７０側の空乏化していない中性領域
（図１６での符号７９）を空乏化させることができるた
め、完全空乏型デバイスとすることができる。ｐＭＯＳ
の場合にも同様に、ソース電位に対して負の電位を基板
に印加することで部分空乏型デバイスを完全空乏型デバ
イスにすることができる。
６に示したものと同一のＭＯＳＦＥＴ構造であっても、
ｎＭＯＳの場合はソース電位に対して「ある値」以上の
正の電位を基板７０に印加することによって、チャネル
形成領域７７の基板７０側の空乏化していない中性領域
（図１６での符号７９）を空乏化させることができるた
め、完全空乏型デバイスとすることができる。ｐＭＯＳ
の場合にも同様に、ソース電位に対して負の電位を基板
に印加することで部分空乏型デバイスを完全空乏型デバ
イスにすることができる。
【００１５】このように、ｎＭＯＳおよびｐＭＯＳをそ
れぞれ独立に基板電位を設定できる電極を形成し、各Ｍ
ＯＳＦＥＴの空乏化の状態を時間的に制御することによ
って、回路動作時と回路待機時における薄膜ＳＯＩ−Ｍ
ＯＳＦＥＴの動作モードを所望のモードに切り替えるこ
とによって、回路動作時の高速動作と回路待機時の低消
費電力を両立させることができる。
れぞれ独立に基板電位を設定できる電極を形成し、各Ｍ
ＯＳＦＥＴの空乏化の状態を時間的に制御することによ
って、回路動作時と回路待機時における薄膜ＳＯＩ−Ｍ
ＯＳＦＥＴの動作モードを所望のモードに切り替えるこ
とによって、回路動作時の高速動作と回路待機時の低消
費電力を両立させることができる。
【００１６】また、請求項５に記載のように、装置の外
部から、直流電源電位と当該直流電源より電位の低い接
地電位の少なくとも二つの電位が供給され、Ｎチャネル
ＭＯＳＦＥＴにおいては、バイアス電圧を、回路動作の
際には直流電源電位とし、回路待機の際には接地電位に
設定し、ＰチャネルＭＯＳＦＥＴにおいては、バイアス
電圧を、回路動作の際には接地電位とし、回路待機の際
には直流電源電位に設定するようにすると、実用上好ま
しいものとなる。
部から、直流電源電位と当該直流電源より電位の低い接
地電位の少なくとも二つの電位が供給され、Ｎチャネル
ＭＯＳＦＥＴにおいては、バイアス電圧を、回路動作の
際には直流電源電位とし、回路待機の際には接地電位に
設定し、ＰチャネルＭＯＳＦＥＴにおいては、バイアス
電圧を、回路動作の際には接地電位とし、回路待機の際
には直流電源電位に設定するようにすると、実用上好ま
しいものとなる。
【００１７】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した実施の形態を図面に従って説明する。
発明を具体化した実施の形態を図面に従って説明する。
【００１８】図１に、第１の実施形態における半導体集
積回路装置の断面構造模式図を示す。図１において、半
導体基板としてのシリコン単結晶基板１上に、多結晶シ
リコン層２とシリコン酸化膜（ＳｉＯ2 膜）３とバック
ゲート電極層４とシリコン酸化膜（ＳｉＯ2 膜）５を介
して、単結晶半導体層であるＳＯＩ層６，７が形成され
ている。つまり、シリコン単結晶基板１上に埋込絶縁膜
（絶縁体層）としてシリコン酸化膜３，５を介してＳＯ
Ｉ層６，７が形成されるとともに、埋込絶縁膜３，５の
中には多結晶シリコンからなるバックゲート電極層（対
向電極）４が埋込形成されている。
積回路装置の断面構造模式図を示す。図１において、半
導体基板としてのシリコン単結晶基板１上に、多結晶シ
リコン層２とシリコン酸化膜（ＳｉＯ2 膜）３とバック
ゲート電極層４とシリコン酸化膜（ＳｉＯ2 膜）５を介
して、単結晶半導体層であるＳＯＩ層６，７が形成され
ている。つまり、シリコン単結晶基板１上に埋込絶縁膜
（絶縁体層）としてシリコン酸化膜３，５を介してＳＯ
Ｉ層６，７が形成されるとともに、埋込絶縁膜３，５の
中には多結晶シリコンからなるバックゲート電極層（対
向電極）４が埋込形成されている。
【００１９】また、ＳＯＩ層６の上にはゲート絶縁膜と
してのゲート酸化膜８を介してゲート電極９が形成され
るとともに、ＳＯＩ層６にはソース拡散層（ソース領
域）１０とドレイン拡散層（ドレイン領域）１１が形成
されている。さらに、ＳＯＩ層６内のソース拡散層１０
とドレイン拡散層１１との間にはチャネル形成領域１２
が形成されている。このようにしてＮチャネルＭＯＳＦ
ＥＴ（ｎＭＯＳ）２０が構成されている。同様に、ＳＯ
Ｉ層７の上にはゲート絶縁膜としてのゲート酸化膜１３
を介してゲート電極１４が形成されるとともに、ＳＯＩ
層７にはソース拡散層（ソース領域）１５とドレイン拡
散層（ドレイン領域）１６が形成されている。さらに、
ＳＯＩ層７内のソース拡散層１５とドレイン拡散層１６
との間にはチャネル形成領域１７が形成されている。こ
のようにしてＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）２１
が構成されている。ゲート電極９，１４、ソース拡散層
１０，１５、ドレイン拡散層１１，１６はそれぞれ、配
線に接続されている。
してのゲート酸化膜８を介してゲート電極９が形成され
るとともに、ＳＯＩ層６にはソース拡散層（ソース領
域）１０とドレイン拡散層（ドレイン領域）１１が形成
されている。さらに、ＳＯＩ層６内のソース拡散層１０
とドレイン拡散層１１との間にはチャネル形成領域１２
が形成されている。このようにしてＮチャネルＭＯＳＦ
ＥＴ（ｎＭＯＳ）２０が構成されている。同様に、ＳＯ
Ｉ層７の上にはゲート絶縁膜としてのゲート酸化膜１３
を介してゲート電極１４が形成されるとともに、ＳＯＩ
層７にはソース拡散層（ソース領域）１５とドレイン拡
散層（ドレイン領域）１６が形成されている。さらに、
ＳＯＩ層７内のソース拡散層１５とドレイン拡散層１６
との間にはチャネル形成領域１７が形成されている。こ
のようにしてＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）２１
が構成されている。ゲート電極９，１４、ソース拡散層
１０，１５、ドレイン拡散層１１，１６はそれぞれ、配
線に接続されている。
【００２０】バックゲート電極層４はシリコン酸化膜５
の一部に開口されたコンタクトホール１８を介して配線
に接続されている。そして、装置の外部から直流電源電
位Ｖddと当該直流電源Ｖddより電位の低い接地電位（Ｇ
ＮＤ電位）が選択的に供給できるようになっている。こ
の供給電位にて、バイアス電圧として、直流電源電位Ｖ
ddまたは接地電位（ＧＮＤ電位）を設定することができ
る。
の一部に開口されたコンタクトホール１８を介して配線
に接続されている。そして、装置の外部から直流電源電
位Ｖddと当該直流電源Ｖddより電位の低い接地電位（Ｇ
ＮＤ電位）が選択的に供給できるようになっている。こ
の供給電位にて、バイアス電圧として、直流電源電位Ｖ
ddまたは接地電位（ＧＮＤ電位）を設定することができ
る。
【００２１】なお、図１においてはＳＯＩ層６，７およ
びゲート電極９，１４上に形成される層間絶縁膜やアル
ミ電極は省略してある。また、シリコン単結晶基板１は
接地電位（ＧＮＤ）に配線されている。
びゲート電極９，１４上に形成される層間絶縁膜やアル
ミ電極は省略してある。また、シリコン単結晶基板１は
接地電位（ＧＮＤ）に配線されている。
【００２２】ここで、チャネル形成領域１２，１７に
は、Ｐ型不純物としてボロンがその濃度ＮA として、例
えば５×１０15〜２×１０17ｃｍ-3で添加されている。
ＳＯＩ層６，７の膜厚ＴSOI は、チャネル濃度における
最大空乏層幅をＸdmaxとすると、Ｘdmax＜ＴSOI ＜２Ｘ
dmaxの範囲に設定されている。このＭＯＳＦＥＴ２０，
２１は、バックゲート電極層４が接地電位（ＧＮＤ電
位）の時には、チャネル形成領域１２，１７のＳＯＩ層
６，７において膜厚方向に空乏化しない領域が存在する
部分空乏化モードとなり、このモードにおいてはＭＯＳ
ＦＥＴ２０，２１が部分空乏型デバイス（以下、Ｐarti
ally depleted type Ｄevice を略してＰ．Ｄ. とい
う）として機能する。また、バックゲート電極層４に、
「ある値」を超える正の電位が印加された場合には、図
２に示すように、チャネル形成領域１２，１７のＳＯＩ
層６，７が膜厚方向に全て空乏化する完全空乏化モード
となり、このモードにおいてはＭＯＳＦＥＴ２０，２１
が完全空乏型デバイス（以下、Ｆully depleted type
Ｄevice を略してＦ．Ｄ．という）として機能する。
は、Ｐ型不純物としてボロンがその濃度ＮA として、例
えば５×１０15〜２×１０17ｃｍ-3で添加されている。
ＳＯＩ層６，７の膜厚ＴSOI は、チャネル濃度における
最大空乏層幅をＸdmaxとすると、Ｘdmax＜ＴSOI ＜２Ｘ
dmaxの範囲に設定されている。このＭＯＳＦＥＴ２０，
２１は、バックゲート電極層４が接地電位（ＧＮＤ電
位）の時には、チャネル形成領域１２，１７のＳＯＩ層
６，７において膜厚方向に空乏化しない領域が存在する
部分空乏化モードとなり、このモードにおいてはＭＯＳ
ＦＥＴ２０，２１が部分空乏型デバイス（以下、Ｐarti
ally depleted type Ｄevice を略してＰ．Ｄ. とい
う）として機能する。また、バックゲート電極層４に、
「ある値」を超える正の電位が印加された場合には、図
２に示すように、チャネル形成領域１２，１７のＳＯＩ
層６，７が膜厚方向に全て空乏化する完全空乏化モード
となり、このモードにおいてはＭＯＳＦＥＴ２０，２１
が完全空乏型デバイス（以下、Ｆully depleted type
Ｄevice を略してＦ．Ｄ．という）として機能する。
【００２３】ここで、バックゲート電極層４に印加する
「ある値」は、ＮA ，ＴSOI およびＳＯＩ層６，７とバ
ックゲート電極層４間のシリコン酸化膜５の膜厚によっ
て決定され、ＮA ，ＴSOI およびシリコン酸化膜５の膜
厚が小さいほどその値も小さくなる。本実施形態におい
ては、「ある値」が正極性の電源電圧Ｖddよりも小さい
値となるよう各膜厚および濃度を設定してあり、図３の
ｎＭＯＳにて示すように、バックゲート電極層４に電源
電圧Ｖddを印加すればＦ．Ｄ．とすることができるよう
になっている。
「ある値」は、ＮA ，ＴSOI およびＳＯＩ層６，７とバ
ックゲート電極層４間のシリコン酸化膜５の膜厚によっ
て決定され、ＮA ，ＴSOI およびシリコン酸化膜５の膜
厚が小さいほどその値も小さくなる。本実施形態におい
ては、「ある値」が正極性の電源電圧Ｖddよりも小さい
値となるよう各膜厚および濃度を設定してあり、図３の
ｎＭＯＳにて示すように、バックゲート電極層４に電源
電圧Ｖddを印加すればＦ．Ｄ．とすることができるよう
になっている。
【００２４】なお、図３はｎＭＯＳ，ｐＭＯＳ両者のＶ
ｔについてのバックゲート電圧ＶBGの依存性を模式的に
示したものである。図３中の●印で示した点が、本実施
形態および後記第２の実施形態で使用している状態に相
当している。
ｔについてのバックゲート電圧ＶBGの依存性を模式的に
示したものである。図３中の●印で示した点が、本実施
形態および後記第２の実施形態で使用している状態に相
当している。
【００２５】今、図１を参照して、本ＭＯＳＦＥＴ２
０，２１からなる回路が回路機能上待機状態にある時、
つまり、ＭＯＳＦＥＴ２０，２１がオン状態ないしはオ
フ状態を保持している回路待機の時には、部分空乏化モ
ードが設定される。このモードでは、バックゲート電極
層４が接地電位（ＧＮＤ電位）に設定される。この時、
ＭＯＳＦＥＴ２０，２１はオンないしオフ状態を保持し
たままでオン／オフ動作をしていないので、ＭＯＳＦＥ
Ｔ２０，２１の動作速度は回路動作に影響を与えない。
一方、この時の本回路における消費電流はＭＯＳＦＥＴ
２０，２１のオフ電流によって支配され、これはＭＯＳ
ＦＥＴ２０，２１のしきい値電圧Ｖｔに依存する。本状
態においては、ＭＯＳＦＥＴ２０，２１はＰ．Ｄ．であ
るために、しきい値電圧ＶｔはＳＯＩ層６，７の膜厚Ｔ
SOI のバラツキの影響を受けずバルク型ＭＯＳＦＥＴと
同一となり、ＭＯＳＦＥＴ２０，２１がオフ状態の時の
リーク電流の増加が抑制され、低消費電力化が図られ
る。
０，２１からなる回路が回路機能上待機状態にある時、
つまり、ＭＯＳＦＥＴ２０，２１がオン状態ないしはオ
フ状態を保持している回路待機の時には、部分空乏化モ
ードが設定される。このモードでは、バックゲート電極
層４が接地電位（ＧＮＤ電位）に設定される。この時、
ＭＯＳＦＥＴ２０，２１はオンないしオフ状態を保持し
たままでオン／オフ動作をしていないので、ＭＯＳＦＥ
Ｔ２０，２１の動作速度は回路動作に影響を与えない。
一方、この時の本回路における消費電流はＭＯＳＦＥＴ
２０，２１のオフ電流によって支配され、これはＭＯＳ
ＦＥＴ２０，２１のしきい値電圧Ｖｔに依存する。本状
態においては、ＭＯＳＦＥＴ２０，２１はＰ．Ｄ．であ
るために、しきい値電圧ＶｔはＳＯＩ層６，７の膜厚Ｔ
SOI のバラツキの影響を受けずバルク型ＭＯＳＦＥＴと
同一となり、ＭＯＳＦＥＴ２０，２１がオフ状態の時の
リーク電流の増加が抑制され、低消費電力化が図られ
る。
【００２６】一方、図２を参照して、本ＭＯＳＦＥＴ２
０，２１からなる回路が回路機能上動作状態にある時、
つまり、ＭＯＳＦＥＴ２０，２１がオン状態とオフ状態
の遷移を繰り返す回路動作の時には、完全空乏化モード
が設定される。このモードでは、バックゲート電極層４
が電源電位Ｖddに設定される。この時、ＭＯＳＦＥＴ２
０，２１はオンないしオフ状態を繰り返し、ＭＯＳＦＥ
Ｔ２０，２１の動作速度は回路動作に影響を与える。本
状態においては、ＭＯＳＦＥＴ２０，２１はＦ．Ｄ．で
あるために高速動作を実現することができる。ＭＯＳＦ
ＥＴ２０，２１の動作時においては、消費電力は主に寄
生容量や動作周波数に依存するために、Ｖｔバラツキに
よる影響はあまり大きくない。
０，２１からなる回路が回路機能上動作状態にある時、
つまり、ＭＯＳＦＥＴ２０，２１がオン状態とオフ状態
の遷移を繰り返す回路動作の時には、完全空乏化モード
が設定される。このモードでは、バックゲート電極層４
が電源電位Ｖddに設定される。この時、ＭＯＳＦＥＴ２
０，２１はオンないしオフ状態を繰り返し、ＭＯＳＦＥ
Ｔ２０，２１の動作速度は回路動作に影響を与える。本
状態においては、ＭＯＳＦＥＴ２０，２１はＦ．Ｄ．で
あるために高速動作を実現することができる。ＭＯＳＦ
ＥＴ２０，２１の動作時においては、消費電力は主に寄
生容量や動作周波数に依存するために、Ｖｔバラツキに
よる影響はあまり大きくない。
【００２７】また、動作速度もＶｔの影響を受け、図３
に示すようにＶｔ値そのものがバックゲート電極層４の
電位ＶBGに依存して変化し、ｎＭＯＳにおいてはソース
に対して正の電位が印加されるとＶｔ値は減少するた
め、この効果により、さらに高速動作を実現することが
できる。
に示すようにＶｔ値そのものがバックゲート電極層４の
電位ＶBGに依存して変化し、ｎＭＯＳにおいてはソース
に対して正の電位が印加されるとＶｔ値は減少するた
め、この効果により、さらに高速動作を実現することが
できる。
【００２８】なお、図３においてバックゲート電極層４
の電位（ＶBG）は、ｎＭＯＳ，ｐＭＯＳいずれにおいて
もソースの電位を基準としており、通常ＣＭＯＳ構成の
ｐＭＯＳにおいてはソースがＶdd電位となるため、ＶBG
＝ＧＮＤにおいては実効的にはソースに対して負電位に
バイアスされることになる。
の電位（ＶBG）は、ｎＭＯＳ，ｐＭＯＳいずれにおいて
もソースの電位を基準としており、通常ＣＭＯＳ構成の
ｐＭＯＳにおいてはソースがＶdd電位となるため、ＶBG
＝ＧＮＤにおいては実効的にはソースに対して負電位に
バイアスされることになる。
【００２９】次に、このように構成した半導体集積回路
装置の製造方法を説明する。図４〜１１は図１に示した
構造の製造工程を示す要部断面構造模式図であり、以
下、図４〜１１を参照しながら、本構造の製造方法の一
例について簡単に説明する。
装置の製造方法を説明する。図４〜１１は図１に示した
構造の製造工程を示す要部断面構造模式図であり、以
下、図４〜１１を参照しながら、本構造の製造方法の一
例について簡単に説明する。
【００３０】まず、図４に示すように、シリコン単結晶
基板３０を用意し、シリコン単結晶基板３０の表面か
ら、将来薄膜ＳＯＩデバイスを形成する領域のみを残し
て他の領域をドライエッチング等にて除去し、図に示す
ような段差３１を形成する。
基板３０を用意し、シリコン単結晶基板３０の表面か
ら、将来薄膜ＳＯＩデバイスを形成する領域のみを残し
て他の領域をドライエッチング等にて除去し、図に示す
ような段差３１を形成する。
【００３１】そして、図５に示すように、例えば基板表
面を熱酸化することによって、絶縁膜であるシリコン酸
化膜（ＳｉＯ2 膜）５を形成する。さらに、図６に示す
ように、バックゲート電極となる例えば多結晶シリコン
をＣＶＤ法にて全面に堆積し、さらにホトリソグラフィ
ーとドライエッチングによって所望の領域のみ残すよう
にパターニングを行いバックゲート電極層４を形成す
る。
面を熱酸化することによって、絶縁膜であるシリコン酸
化膜（ＳｉＯ2 膜）５を形成する。さらに、図６に示す
ように、バックゲート電極となる例えば多結晶シリコン
をＣＶＤ法にて全面に堆積し、さらにホトリソグラフィ
ーとドライエッチングによって所望の領域のみ残すよう
にパターニングを行いバックゲート電極層４を形成す
る。
【００３２】引き続き、図７に示すように、絶縁膜であ
るシリコン酸化膜（ＳｉＯ2 膜）３を例えばＣＶＤ法に
て全面に堆積し、バックゲート電極層４の周囲をシリコ
ン酸化膜３，５で覆う。このシリコン酸化膜３，５が埋
込絶縁膜となる。
るシリコン酸化膜（ＳｉＯ2 膜）３を例えばＣＶＤ法に
て全面に堆積し、バックゲート電極層４の周囲をシリコ
ン酸化膜３，５で覆う。このシリコン酸化膜３，５が埋
込絶縁膜となる。
【００３３】そして、図８に示すように、ウエハ接合の
ための平坦面を形成する目的で、例えばＣＶＤ法によっ
て多結晶シリコン膜２を全面に比較的厚く堆積した後
に、その表面を研磨することによって表面を平坦化す
る。
ための平坦面を形成する目的で、例えばＣＶＤ法によっ
て多結晶シリコン膜２を全面に比較的厚く堆積した後
に、その表面を研磨することによって表面を平坦化す
る。
【００３４】さらに、図９に示すように、もう１枚のシ
リコン単結晶基板１を用意し、このシリコン単結晶基板
１の平坦面と前述の多結晶シリコン膜２の平坦面とを貼
り合わせる。
リコン単結晶基板１を用意し、このシリコン単結晶基板
１の平坦面と前述の多結晶シリコン膜２の平坦面とを貼
り合わせる。
【００３５】引き続き、図１０に示すように（図１０は
これまでと上下が逆に描いてある）、シリコン単結晶基
板３０をその裏面から研磨し、シリコン酸化膜５が露出
すると停止する。これによって、薄いＳＯＩ層６，７が
形成される。
これまでと上下が逆に描いてある）、シリコン単結晶基
板３０をその裏面から研磨し、シリコン酸化膜５が露出
すると停止する。これによって、薄いＳＯＩ層６，７が
形成される。
【００３６】その後、図１１に示すように、ＳＯＩ層
６，７に通常のＭＯＳＦＥＴ製造工程によって、ＭＯＳ
ＦＥＴ２０，２１を形成するとともに、バックゲート電
極層４に配線を行うために、コンタクトホール１８を形
成する。さらに、配線等を行う。その結果、図１に示す
構造を得る。
６，７に通常のＭＯＳＦＥＴ製造工程によって、ＭＯＳ
ＦＥＴ２０，２１を形成するとともに、バックゲート電
極層４に配線を行うために、コンタクトホール１８を形
成する。さらに、配線等を行う。その結果、図１に示す
構造を得る。
【００３７】以上説明してきたように、本実施形態によ
れば、同一のＭＯＳＦＥＴ２０，２１においてバックゲ
ート電圧によって２つの動作モードを回路待機時と動作
時に対応して時間的に切り替えることで、ＭＯＳＦＥＴ
２０，２１をＰ．Ｄ．とＦ．Ｄ．として、Ｐ．Ｄ．と
Ｆ．Ｄ．の特長を生かして、高速化と低消費電力化を両
立させたＬＳＩを実現することが可能となる。
れば、同一のＭＯＳＦＥＴ２０，２１においてバックゲ
ート電圧によって２つの動作モードを回路待機時と動作
時に対応して時間的に切り替えることで、ＭＯＳＦＥＴ
２０，２１をＰ．Ｄ．とＦ．Ｄ．として、Ｐ．Ｄ．と
Ｆ．Ｄ．の特長を生かして、高速化と低消費電力化を両
立させたＬＳＩを実現することが可能となる。
【００３８】より詳しくは、ＭＯＳＦＥＴ２０，２１が
オン状態とオフ状態との遷移を繰り返す回路動作の際に
おける、少なくともＭＯＳＦＥＴ２０，２１のオン時
（ゲート電極９，１４にしきい値電圧Ｖｔと同じ極性で
絶対値の大きな電圧が印加される時）に完全空乏化モー
ドとするとともに、ＭＯＳＦＥＴ２０，２１がオン状態
ないしはオフ状態を保持している回路待機の際におけ
る、少なくともＭＯＳＦＥＴ２０，２１のオン時（ゲー
ト電極９，１４にしきい値電圧Ｖｔと同じ極性で絶対値
の大きな電圧が印加される時）に部分空乏化モードとす
る。
オン状態とオフ状態との遷移を繰り返す回路動作の際に
おける、少なくともＭＯＳＦＥＴ２０，２１のオン時
（ゲート電極９，１４にしきい値電圧Ｖｔと同じ極性で
絶対値の大きな電圧が印加される時）に完全空乏化モー
ドとするとともに、ＭＯＳＦＥＴ２０，２１がオン状態
ないしはオフ状態を保持している回路待機の際におけ
る、少なくともＭＯＳＦＥＴ２０，２１のオン時（ゲー
ト電極９，１４にしきい値電圧Ｖｔと同じ極性で絶対値
の大きな電圧が印加される時）に部分空乏化モードとす
る。
【００３９】このように本実施形態は、下記の特徴を有
する。 （イ）チャネル形成領域１２，１７のＳＯＩ層６，７が
膜厚方向に全て空乏化する完全空乏化モードと、チャネ
ル形成領域１２，１７のＳＯＩ層６，７において膜厚方
向に空乏化しない領域が存在する部分空乏化モードを有
し、ＭＯＳＦＥＴ２０，２１がオン状態とオフ状態の遷
移を繰り返す回路動作時に完全空乏化モードにするとと
もに、ＭＯＳＦＥＴ２０，２１がオン状態ないしはオフ
状態を保持している回路待機時に部分空乏化モードにす
るようにした。その結果、回路動作時の高速動作と回路
待機時の低消費電力を両立させることができる。 （ロ）ＭＯＳＦＥＴ２０，２１におけるチャネル形成領
域１２，１７に対向した絶縁体層（シリコン酸化膜３，
５）内に対向電極としてのバックゲート電極層４を配置
し、当該電極層４に印加するバイアス電圧によって、チ
ャネル形成領域１２，１７におけるＳＯＩ層６，７内の
膜厚方向への空乏化の状態を制御するようにしたので、
実用上好ましいものとなる。 （ハ）装置の外部から、直流電源電位Ｖddと当該直流電
源Ｖddより電位の低い接地電位（ＧＮＤ電位）の少なく
とも二つの電位を供給し、バイアス電圧として、直流電
源電位Ｖddと接地電位（ＧＮＤ電位）に設定するように
したので、実用上好ましいものとなる。
する。 （イ）チャネル形成領域１２，１７のＳＯＩ層６，７が
膜厚方向に全て空乏化する完全空乏化モードと、チャネ
ル形成領域１２，１７のＳＯＩ層６，７において膜厚方
向に空乏化しない領域が存在する部分空乏化モードを有
し、ＭＯＳＦＥＴ２０，２１がオン状態とオフ状態の遷
移を繰り返す回路動作時に完全空乏化モードにするとと
もに、ＭＯＳＦＥＴ２０，２１がオン状態ないしはオフ
状態を保持している回路待機時に部分空乏化モードにす
るようにした。その結果、回路動作時の高速動作と回路
待機時の低消費電力を両立させることができる。 （ロ）ＭＯＳＦＥＴ２０，２１におけるチャネル形成領
域１２，１７に対向した絶縁体層（シリコン酸化膜３，
５）内に対向電極としてのバックゲート電極層４を配置
し、当該電極層４に印加するバイアス電圧によって、チ
ャネル形成領域１２，１７におけるＳＯＩ層６，７内の
膜厚方向への空乏化の状態を制御するようにしたので、
実用上好ましいものとなる。 （ハ）装置の外部から、直流電源電位Ｖddと当該直流電
源Ｖddより電位の低い接地電位（ＧＮＤ電位）の少なく
とも二つの電位を供給し、バイアス電圧として、直流電
源電位Ｖddと接地電位（ＧＮＤ電位）に設定するように
したので、実用上好ましいものとなる。
【００４０】以下に本実施形態の応用例を説明する。以
上の説明はｎＭＯＳについて説明したが、ｐＭＯＳにつ
いても極性を反転させて考えれば同様の効果を得ること
ができる。
上の説明はｎＭＯＳについて説明したが、ｐＭＯＳにつ
いても極性を反転させて考えれば同様の効果を得ること
ができる。
【００４１】つまり、図１８に示すように、図１６に示
したものと同一のＭＯＳＦＥＴ構造であっても、ｎＭＯ
Ｓの場合はソース電位に対して「ある値」以上の正の電
位を基板に印加することによって、チャネル形成領域７
７の基板７０側の空乏化していない中性領域（図１６の
符号７９）を空乏化させることができる。このようにし
て、完全空乏型デバイスとすることができる。また、ｐ
ＭＯＳの場合にも同様に、ソース電位に対して負の電位
を基板に印加することで部分空乏型デバイスを完全空乏
型デバイスにすることができる。
したものと同一のＭＯＳＦＥＴ構造であっても、ｎＭＯ
Ｓの場合はソース電位に対して「ある値」以上の正の電
位を基板に印加することによって、チャネル形成領域７
７の基板７０側の空乏化していない中性領域（図１６の
符号７９）を空乏化させることができる。このようにし
て、完全空乏型デバイスとすることができる。また、ｐ
ＭＯＳの場合にも同様に、ソース電位に対して負の電位
を基板に印加することで部分空乏型デバイスを完全空乏
型デバイスにすることができる。
【００４２】このように、ｎＭＯＳおよびｐＭＯＳをそ
れぞれ独立に基板電位を設定できる電極を形成し、図３
に示す如く、各ＭＯＳＦＥＴの空乏化の状態を時間的に
制御することによって、回路動作時と回路待機時におけ
る薄膜ＳＯＩ−ＭＯＳＦＥＴの動作モードを所望のモー
ドに切り替えることによって、高速動作と低消費電力を
両立させることができる。
れぞれ独立に基板電位を設定できる電極を形成し、図３
に示す如く、各ＭＯＳＦＥＴの空乏化の状態を時間的に
制御することによって、回路動作時と回路待機時におけ
る薄膜ＳＯＩ−ＭＯＳＦＥＴの動作モードを所望のモー
ドに切り替えることによって、高速動作と低消費電力を
両立させることができる。
【００４３】また、図１では、２個のｎＭＯＳを共通の
バックゲート電極（４）で同時に制御したが、ＭＯＳＦ
ＥＴ１個ずつについてそれぞれバックゲート電極を設け
てもよい。またさらに、多数のＭＯＳＦＥＴについて共
通のバックゲート電極を設けてもよい。
バックゲート電極（４）で同時に制御したが、ＭＯＳＦ
ＥＴ１個ずつについてそれぞれバックゲート電極を設け
てもよい。またさらに、多数のＭＯＳＦＥＴについて共
通のバックゲート電極を設けてもよい。
【００４４】さらに、以上の説明においては、バックゲ
ート電極（４）に印加するバイアス電圧として接地電位
（ＧＮＤ電位）ないしはＶdd電位を直接印加している
が、薄膜ＳＯＩ−ＭＯＳＦＥＴの特性を最適にするよう
なバイアス電圧として接地電位（ＧＮＤ電位）ないしは
Ｖdd電位以外の正・負の任意の極性の電圧を印加しても
よい。この際のバイアス電圧としては、ＬＳＩ内部に構
成した電源回路あるいはＬＳＩ外部から供給すればよ
い。
ート電極（４）に印加するバイアス電圧として接地電位
（ＧＮＤ電位）ないしはＶdd電位を直接印加している
が、薄膜ＳＯＩ−ＭＯＳＦＥＴの特性を最適にするよう
なバイアス電圧として接地電位（ＧＮＤ電位）ないしは
Ｖdd電位以外の正・負の任意の極性の電圧を印加しても
よい。この際のバイアス電圧としては、ＬＳＩ内部に構
成した電源回路あるいはＬＳＩ外部から供給すればよ
い。
【００４５】また、印加するバイアス電圧についても、
異なる二段階の値に限定する必要はなく、回路機能上要
求される動作速度に応じて三段階以上に変化させて、そ
の中のある段階でモード（Ｐ．Ｄ．とＦ．Ｄ．と）の切
り替えが実施されてもよい。
異なる二段階の値に限定する必要はなく、回路機能上要
求される動作速度に応じて三段階以上に変化させて、そ
の中のある段階でモード（Ｐ．Ｄ．とＦ．Ｄ．と）の切
り替えが実施されてもよい。
【００４６】さらに、図１の代わりに図１２に示す構造
としてもよい。図１に示した構造と図１２に示した構造
とでは、絶縁体層としての埋込絶縁膜３５の表面が平坦
になっているかどうか等の各部位の平坦性や、ウエハ接
合時に平坦な面を形成するための多結晶シリコン層２の
有無等において差があるが、これらは製造方法によって
生ずる差異であって、これまで説明した機能には影響を
及ぼすことはない。
としてもよい。図１に示した構造と図１２に示した構造
とでは、絶縁体層としての埋込絶縁膜３５の表面が平坦
になっているかどうか等の各部位の平坦性や、ウエハ接
合時に平坦な面を形成するための多結晶シリコン層２の
有無等において差があるが、これらは製造方法によって
生ずる差異であって、これまで説明した機能には影響を
及ぼすことはない。
【００４７】図１３は図２に対応する図であり、ＭＯＳ
ＦＥＴ（回路）が動作状態にある時の断面構造模式図で
ある。 （第２の実施の形態）次に、第２の実施の形態を、図１
４，１５を参照して説明する。
ＦＥＴ（回路）が動作状態にある時の断面構造模式図で
ある。 （第２の実施の形態）次に、第２の実施の形態を、図１
４，１５を参照して説明する。
【００４８】図１４，１５は、ｎＭＯＳとｐＭＯＳにて
ＣＭＯＳを構成する半導体集積回路装置の断面構造模式
図である。基板１上に絶縁体層３５を介してＳＯＩ層４
０，４１およびＳＯＩ層４２，４３が形成され、ＳＯＩ
層４０，４１にてＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）
４４，４５が形成されるとともに、ＳＯＩ層４２，４３
にてＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）４６，４７が
形成されている。
ＣＭＯＳを構成する半導体集積回路装置の断面構造模式
図である。基板１上に絶縁体層３５を介してＳＯＩ層４
０，４１およびＳＯＩ層４２，４３が形成され、ＳＯＩ
層４０，４１にてＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）
４４，４５が形成されるとともに、ＳＯＩ層４２，４３
にてＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）４６，４７が
形成されている。
【００４９】ＳＯＩ層４０，４１の下の絶縁体層３５内
にはバックゲート電極層４ａが配置されるとともに、Ｓ
ＯＩ層４２，４３の下の絶縁体層３５内にはバックゲー
ト電極層４ｂが配置されている。つまり、ｎＭＯＳとｐ
ＭＯＳにおいては、Ｐ．Ｄ．をＦ．Ｄ．にする際の印加
する電圧の極性が逆になるために、図１４，１５に示す
ようにｎＭＯＳとｐＭＯＳについて独立にそれぞれ共通
のバックゲート電極層４ａ，４ｂを設けている。
にはバックゲート電極層４ａが配置されるとともに、Ｓ
ＯＩ層４２，４３の下の絶縁体層３５内にはバックゲー
ト電極層４ｂが配置されている。つまり、ｎＭＯＳとｐ
ＭＯＳにおいては、Ｐ．Ｄ．をＦ．Ｄ．にする際の印加
する電圧の極性が逆になるために、図１４，１５に示す
ようにｎＭＯＳとｐＭＯＳについて独立にそれぞれ共通
のバックゲート電極層４ａ，４ｂを設けている。
【００５０】図１４は本回路が待機時の状態を示してお
り、部分空乏化モードに設定される。このモードにおい
ては、ｎＭＯＳに対応するバックゲート電極層４ａには
接地電位（ＧＮＤ電位）が、ｐＭＯＳに対応するバック
ゲート電極層４ｂにはＶdd電位がそれぞれ印加される。
よって、ｎＭＯＳ，ｐＭＯＳともにＰ．Ｄ．となる。こ
の時、図３に示したようにしきい値電圧Ｖｔの絶対値は
高くなり、かつＰ．Ｄ．であることよりバラツキも小さ
くなり、消費電流を支配するＭＯＳＦＥＴのオフ電流は
低く抑えられる。
り、部分空乏化モードに設定される。このモードにおい
ては、ｎＭＯＳに対応するバックゲート電極層４ａには
接地電位（ＧＮＤ電位）が、ｐＭＯＳに対応するバック
ゲート電極層４ｂにはＶdd電位がそれぞれ印加される。
よって、ｎＭＯＳ，ｐＭＯＳともにＰ．Ｄ．となる。こ
の時、図３に示したようにしきい値電圧Ｖｔの絶対値は
高くなり、かつＰ．Ｄ．であることよりバラツキも小さ
くなり、消費電流を支配するＭＯＳＦＥＴのオフ電流は
低く抑えられる。
【００５１】図１５は本回路が動作時の状態を示してお
り、完全空乏化モードに設定される。このモードにおい
ては、ｎＭＯＳに対応するバックゲート電極層４ａには
Ｖdd電位が、ｐＭＯＳに対応するバックゲート電極層４
ｂには接地電位（ＧＮＤ電位）がそれぞれ印加される。
よって、ｎＭＯＳ、ｐＭＯＳともにＦ．Ｄ．となる。こ
の時、図３に示すように、しきい値電圧Ｖｔの絶対値は
低くなり、かつ、Ｆ．Ｄ．であることにより動作速度が
向上する。
り、完全空乏化モードに設定される。このモードにおい
ては、ｎＭＯＳに対応するバックゲート電極層４ａには
Ｖdd電位が、ｐＭＯＳに対応するバックゲート電極層４
ｂには接地電位（ＧＮＤ電位）がそれぞれ印加される。
よって、ｎＭＯＳ、ｐＭＯＳともにＦ．Ｄ．となる。こ
の時、図３に示すように、しきい値電圧Ｖｔの絶対値は
低くなり、かつ、Ｆ．Ｄ．であることにより動作速度が
向上する。
【００５２】このように本実施形態は、下記の特徴を有
する。 （イ）ＭＯＳＦＥＴとして、ＮチャネルＭＯＳＦＥＴ４
４，４５とＰチャネルＭＯＳＦＥＴ４６，４７を具備
し、ＮチャネルＭＯＳＦＥＴ４４，４５においては、回
路動作時に対して回路待機時にはバイアス電圧を負の方
向へ変化させる（ＶddからＧＮＤ電位に切り替える）と
ともに、ＰチャネルＭＯＳＦＥＴ４６，４７において
は、回路動作時に対して回路待機時にはバイアス電圧を
正の方向へ変化させる（ＧＮＤ電位からＶddに切り替え
る）ようにしたので、実用上好ましいものとなる。 （ロ）より詳しくは、装置の外部から、直流電源電位Ｖ
ddと当該直流電源Ｖddより電位の低い接地電位（ＧＮＤ
電位）の少なくとも二つの電位を供給し、ＮチャネルＭ
ＯＳＦＥＴ４４，４５においては、バイアス電圧を、回
路動作の際には直流電源電位Ｖddとし、回路待機の際に
は接地電位に設定し、ＰチャネルＭＯＳＦＥＴ４６，４
７においては、バイアス電圧を、回路動作の際には接地
電位とし、回路待機の際には直流電源電位Ｖddに設定す
るようにしたので、実用上好ましいものとなる。
する。 （イ）ＭＯＳＦＥＴとして、ＮチャネルＭＯＳＦＥＴ４
４，４５とＰチャネルＭＯＳＦＥＴ４６，４７を具備
し、ＮチャネルＭＯＳＦＥＴ４４，４５においては、回
路動作時に対して回路待機時にはバイアス電圧を負の方
向へ変化させる（ＶddからＧＮＤ電位に切り替える）と
ともに、ＰチャネルＭＯＳＦＥＴ４６，４７において
は、回路動作時に対して回路待機時にはバイアス電圧を
正の方向へ変化させる（ＧＮＤ電位からＶddに切り替え
る）ようにしたので、実用上好ましいものとなる。 （ロ）より詳しくは、装置の外部から、直流電源電位Ｖ
ddと当該直流電源Ｖddより電位の低い接地電位（ＧＮＤ
電位）の少なくとも二つの電位を供給し、ＮチャネルＭ
ＯＳＦＥＴ４４，４５においては、バイアス電圧を、回
路動作の際には直流電源電位Ｖddとし、回路待機の際に
は接地電位に設定し、ＰチャネルＭＯＳＦＥＴ４６，４
７においては、バイアス電圧を、回路動作の際には接地
電位とし、回路待機の際には直流電源電位Ｖddに設定す
るようにしたので、実用上好ましいものとなる。
【００５３】なお、本実施形態においては、ｎＭＯＳ，
ｐＭＯＳともにバックゲート電圧を変化させたが、いず
れか一方に対してのみバックゲート電極を設けて電圧を
印加してもよい。また、同時にバイアス電圧を印加する
のは一つのＭＯＳＦＥＴであっても、２個以上多数のＭ
ＯＳＦＥＴであってもよい。さらに、第１の実施形態同
様、バックゲート電極に印加するバイアス電圧として接
地電位（ＧＮＤ電位）ないしはＶdd電位とは異なる電位
を印加してもよい。
ｐＭＯＳともにバックゲート電圧を変化させたが、いず
れか一方に対してのみバックゲート電極を設けて電圧を
印加してもよい。また、同時にバイアス電圧を印加する
のは一つのＭＯＳＦＥＴであっても、２個以上多数のＭ
ＯＳＦＥＴであってもよい。さらに、第１の実施形態同
様、バックゲート電極に印加するバイアス電圧として接
地電位（ＧＮＤ電位）ないしはＶdd電位とは異なる電位
を印加してもよい。
【図１】 第１の実施形態での半導体集積回路装置にお
けるＭＯＳＦＥＴが回路上待機状態にある時の断面構造
模式図。
けるＭＯＳＦＥＴが回路上待機状態にある時の断面構造
模式図。
【図２】 ＭＯＳＦＥＴが回路上動作状態にある時の断
面構造模式図。
面構造模式図。
【図３】 Ｖｔについてのバックゲート電圧依存性を模
式的に示した図。
式的に示した図。
【図４】 製造工程を説明するための断面図。
【図５】 製造工程を説明するための断面図。
【図６】 製造工程を説明するための断面図。
【図７】 製造工程を説明するための断面図。
【図８】 製造工程を説明するための断面図。
【図９】 製造工程を説明するための断面図。
【図１０】 製造工程を説明するための断面図。
【図１１】 製造工程を説明するための断面図。
【図１２】 応用例における半導体集積回路装置の待機
時の断面構造模式図。
時の断面構造模式図。
【図１３】 同じく半導体集積回路装置の動作状態にあ
る時に相当する断面構造模式図。
る時に相当する断面構造模式図。
【図１４】 第２の実施形態における半導体集積回路装
置の待機時の断面構造模式図。
置の待機時の断面構造模式図。
【図１５】 同じく半導体集積回路装置の動作状態にあ
る時に相当する断面構造模式図。
る時に相当する断面構造模式図。
【図１６】 薄膜ＳＯＩデバイスの断面構造模式図。
【図１７】 薄膜ＳＯＩデバイスの断面構造模式図。
【図１８】 薄膜ＳＯＩデバイスの断面構造模式図。
１…シリコン単結晶基板、２…多結晶シリコン層、３…
シリコン酸化膜、４…バックゲート電極層、５…シリコ
ン酸化膜、６…ＳＯＩ層、７…ＳＯＩ層、８…ゲート酸
化膜、９…ゲート電極、１０…ソース拡散層、１１…ド
レイン拡散層、１２…チャネル形成領域、１３…ゲート
酸化膜、１４…ゲート電極、１５…ソース拡散層、１６
…ドレイン拡散層、１７…チャネル形成領域、２０…Ｎ
チャネルＭＯＳＦＥＴ、２１…ＮチャネルＭＯＳＦＥ
Ｔ、４４…ＮチャネルＭＯＳＦＥＴ、４５…Ｎチャネル
ＭＯＳＦＥＴ、４６…ＰチャネルＭＯＳＦＥＴ、４７…
ＰチャネルＭＯＳＦＥＴ
シリコン酸化膜、４…バックゲート電極層、５…シリコ
ン酸化膜、６…ＳＯＩ層、７…ＳＯＩ層、８…ゲート酸
化膜、９…ゲート電極、１０…ソース拡散層、１１…ド
レイン拡散層、１２…チャネル形成領域、１３…ゲート
酸化膜、１４…ゲート電極、１５…ソース拡散層、１６
…ドレイン拡散層、１７…チャネル形成領域、２０…Ｎ
チャネルＭＯＳＦＥＴ、２１…ＮチャネルＭＯＳＦＥ
Ｔ、４４…ＮチャネルＭＯＳＦＥＴ、４５…Ｎチャネル
ＭＯＳＦＥＴ、４６…ＰチャネルＭＯＳＦＥＴ、４７…
ＰチャネルＭＯＳＦＥＴ
Claims (5)
- 【請求項１】 半導体基板上に絶縁体層を介して形成さ
れた単結晶半導体層と、 前記単結晶半導体層上にゲート絶縁膜を介して形成され
たゲート電極と、 前記単結晶半導体層に形成されたソースおよびドレイン
領域と、 前記単結晶半導体層内の前記ソース領域と前記ドレイン
領域の間のチャネル形成領域と、を有するＭＯＳＦＥＴ
を備えた半導体集積回路装置において、 前記チャネル形成領域の前記単結晶半導体層が膜厚方向
に全て空乏化する完全空乏化モードと、前記チャネル形
成領域の単結晶半導体層において膜厚方向に空乏化しな
い領域が存在する部分空乏化モードを有し、 前記ＭＯＳＦＥＴがオン状態とオフ状態の遷移を繰り返
す回路動作時に前記完全空乏化モードにするとともに、
前記ＭＯＳＦＥＴがオン状態ないしはオフ状態を保持し
ている回路待機時に前記部分空乏化モードにするように
したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ＭＯＳＦＥＴにおける前記チャネル
形成領域に対向した前記絶縁体層内に対向電極が配置さ
れ、当該対向電極に印加するバイアス電圧によって、前
記チャネル形成領域における単結晶半導体層内の膜厚方
向への空乏化の状態を制御することを特徴とする請求項
１に記載の半導体集積回路装置。 - 【請求項３】 装置の外部から、直流電源電位と当該直
流電源より電位の低い接地電位の少なくとも二つの電位
が供給され、前記バイアス電圧として、前記直流電源電
位と前記接地電位に設定することを特徴とする請求項２
に記載の半導体集積回路装置。 - 【請求項４】 前記ＭＯＳＦＥＴとして、ＮチャネルＭ
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを具備し、 前記ＮチャネルＭＯＳＦＥＴにおいては、回路動作時に
対して回路待機時には前記バイアス電圧を負の方向へ変
化させるとともに、前記ＰチャネルＭＯＳＦＥＴにおい
ては、回路動作時に対して回路待機時には前記バイアス
電圧を正の方向へ変化させるようにしたことを特徴とす
る請求項２に記載の半導体集積回路装置。 - 【請求項５】 装置の外部から、直流電源電位と当該直
流電源より電位の低い接地電位の少なくとも二つの電位
が供給され、前記ＮチャネルＭＯＳＦＥＴにおいては、
前記バイアス電圧を、回路動作の際には前記直流電源電
位とし、回路待機の際には前記接地電位に設定し、前記
ＰチャネルＭＯＳＦＥＴにおいては、前記バイアス電圧
を、回路動作の際には前記接地電位とし、回路待機の際
には前記直流電源電位に設定するようにしたことを特徴
とする請求項４に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5979998A JPH11261072A (ja) | 1998-03-11 | 1998-03-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5979998A JPH11261072A (ja) | 1998-03-11 | 1998-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261072A true JPH11261072A (ja) | 1999-09-24 |
Family
ID=13123690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5979998A Pending JPH11261072A (ja) | 1998-03-11 | 1998-03-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856013B1 (ko) | 2005-10-03 | 2008-09-03 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US7906990B2 (en) | 2007-10-01 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
-
1998
- 1998-03-11 JP JP5979998A patent/JPH11261072A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856013B1 (ko) | 2005-10-03 | 2008-09-03 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US7906990B2 (en) | 2007-10-01 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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