JPH1174531A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1174531A JPH1174531A JP9232621A JP23262197A JPH1174531A JP H1174531 A JPH1174531 A JP H1174531A JP 9232621 A JP9232621 A JP 9232621A JP 23262197 A JP23262197 A JP 23262197A JP H1174531 A JPH1174531 A JP H1174531A
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- Japan
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- silicon layer
- integrated circuit
- semiconductor integrated
- thin silicon
- oxide film
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 部分空乏型デバイスまたは完全空乏型デバイ
スのいずれかによって形成しなければならず、低リーク
電流と高速動作とを同時に実現し難いなどの課題があっ
た。 【解決手段】 埋込酸化膜上に厚いシリコン層３ａと薄
いシリコン層３ｂとを備えたウエハ上にそれぞれＣＭＯ
Ｓデバイスを形成し、厚いシリコン層３ａに形成された
ＣＭＯＳデバイスは部分空乏型モードで動作させ、薄い
シリコン層３ｂに形成されたＣＭＯＳデバイスは完全空
乏型モードで動作させるように構成したので、低リーク
電流と高速動作とを同時に実現できる。
スのいずれかによって形成しなければならず、低リーク
電流と高速動作とを同時に実現し難いなどの課題があっ
た。 【解決手段】 埋込酸化膜上に厚いシリコン層３ａと薄
いシリコン層３ｂとを備えたウエハ上にそれぞれＣＭＯ
Ｓデバイスを形成し、厚いシリコン層３ａに形成された
ＣＭＯＳデバイスは部分空乏型モードで動作させ、薄い
シリコン層３ｂに形成されたＣＭＯＳデバイスは完全空
乏型モードで動作させるように構成したので、低リーク
電流と高速動作とを同時に実現できる。
Description
【０００１】
【発明の属する技術分野】この発明は、埋込酸化膜上の
シリコン層（ＳＯＩ：Silicon On Insulator）に形成さ
れたＭＯＳトランジスタを用いた半導体集積回路装置に
関するものである。
シリコン層（ＳＯＩ：Silicon On Insulator）に形成さ
れたＭＯＳトランジスタを用いた半導体集積回路装置に
関するものである。
【０００２】
【従来の技術】埋込酸化膜上のシリコン層（以下、適宜
「ＳＯＩ」と記す）に形成されたＣＭＯＳデバイス（Ｓ
ＯＩ／ＣＭＯＳデバイス）は、ウエル領域に形成された
通常のＣＭＯＳデバイス（ｂｕｌｋ／ＣＭＯＳデバイ
ス）に比べて接合容量が小さく、高速、かつ、低消費電
力で動作する。このＳＯＩ／ＣＭＯＳデバイスは、動作
モードの観点から大きく２つに分類される。すなわち、
後述する「完全空乏型モード」と「部分空乏型モード」
とに分類される。図１０は従来の完全空乏型モードで動
作するＮＭＯＳトランジスタを示す断面図である。図１
０において、１０１はシリコン基板、１０２は埋込酸化
膜、１０３はシリコン層、１０４は酸化膜、１０５はゲ
ート酸化膜、１０６はゲート電極、１０７はゲート端
子、１０８はソース端子、１０９はドレイン端子であ
る。このゲート端子１０７には、ＮＭＯＳトランジスタ
のしきい値電圧以上の電圧が加わっており、トランジス
タがＯＮしている状態を示している。この状態では、ゲ
ート電極１０６の下にＮＭＯＳトランジスタのチャネル
領域１１０が形成され、その下の領域（ボディ領域）は
すべて空乏化され、空乏層１１１が形成されている。こ
のようにトランジスタがＯＮした状況で、ボディ領域が
すべて空乏化している状態で動作するデバイスを「完全
空乏型デバイス」という。
「ＳＯＩ」と記す）に形成されたＣＭＯＳデバイス（Ｓ
ＯＩ／ＣＭＯＳデバイス）は、ウエル領域に形成された
通常のＣＭＯＳデバイス（ｂｕｌｋ／ＣＭＯＳデバイ
ス）に比べて接合容量が小さく、高速、かつ、低消費電
力で動作する。このＳＯＩ／ＣＭＯＳデバイスは、動作
モードの観点から大きく２つに分類される。すなわち、
後述する「完全空乏型モード」と「部分空乏型モード」
とに分類される。図１０は従来の完全空乏型モードで動
作するＮＭＯＳトランジスタを示す断面図である。図１
０において、１０１はシリコン基板、１０２は埋込酸化
膜、１０３はシリコン層、１０４は酸化膜、１０５はゲ
ート酸化膜、１０６はゲート電極、１０７はゲート端
子、１０８はソース端子、１０９はドレイン端子であ
る。このゲート端子１０７には、ＮＭＯＳトランジスタ
のしきい値電圧以上の電圧が加わっており、トランジス
タがＯＮしている状態を示している。この状態では、ゲ
ート電極１０６の下にＮＭＯＳトランジスタのチャネル
領域１１０が形成され、その下の領域（ボディ領域）は
すべて空乏化され、空乏層１１１が形成されている。こ
のようにトランジスタがＯＮした状況で、ボディ領域が
すべて空乏化している状態で動作するデバイスを「完全
空乏型デバイス」という。
【０００３】図１１は部分空乏型デバイスを示す断面図
である。図１１において、１１２はＰのボディ領域であ
る。ゲート端子１０７には、ＮＭＯＳトランジスタのし
きい値電圧以上の電圧が加わっており、トランジスタが
ＯＮしている状態を示している。トランジスタがＯＮし
ている状態でも、空乏層１１１の下の部分にＰのボディ
領域１１２が存在する。このようなデバイスを「部分空
乏型デバイス」という。
である。図１１において、１１２はＰのボディ領域であ
る。ゲート端子１０７には、ＮＭＯＳトランジスタのし
きい値電圧以上の電圧が加わっており、トランジスタが
ＯＮしている状態を示している。トランジスタがＯＮし
ている状態でも、空乏層１１１の下の部分にＰのボディ
領域１１２が存在する。このようなデバイスを「部分空
乏型デバイス」という。
【０００４】次に動作について説明する。両者を比較す
ると、完全空乏型デバイスは、部分空乏型デバイスに比
べてＳファクタが小さく、したがってリーク電流が小さ
い。部分空乏型デバイスは、Ｐのボディ領域１１２の電
位を制御することにより、オン状態でのしきい値電圧を
小さくすることができ、高速動作させることができる。
また、ボディ領域の電位を固定することにより、完全空
乏型デバイスよりもトランジスタの耐圧を向上させるこ
とができる。
ると、完全空乏型デバイスは、部分空乏型デバイスに比
べてＳファクタが小さく、したがってリーク電流が小さ
い。部分空乏型デバイスは、Ｐのボディ領域１１２の電
位を制御することにより、オン状態でのしきい値電圧を
小さくすることができ、高速動作させることができる。
また、ボディ領域の電位を固定することにより、完全空
乏型デバイスよりもトランジスタの耐圧を向上させるこ
とができる。
【０００５】図１２はＮＭＯＳトランジスタのシンボル
を示す模式図である。図１２において、１１３はボディ
端子である。
を示す模式図である。図１２において、１１３はボディ
端子である。
【０００６】次に動作について説明する。ＮＭＯＳトラ
ンジスタのボディ端子１１３をゲート端子１０７と接続
して使用すれば、トランジスタがオンした際に流れる電
流が増加し、論理回路は高速で動作する。通常、ボデイ
端子１１３は、トランジスタのソース端子１０８に接続
して使用し、ソース端子１０８／ゲート端子１０７間に
しきい値電圧以上の電圧を与えれば、トランジスタがオ
ンしてドレイン端子１０９とソース端子１０８間に電流
が流れる。
ンジスタのボディ端子１１３をゲート端子１０７と接続
して使用すれば、トランジスタがオンした際に流れる電
流が増加し、論理回路は高速で動作する。通常、ボデイ
端子１１３は、トランジスタのソース端子１０８に接続
して使用し、ソース端子１０８／ゲート端子１０７間に
しきい値電圧以上の電圧を与えれば、トランジスタがオ
ンしてドレイン端子１０９とソース端子１０８間に電流
が流れる。
【０００７】図１３はＮＭＯＳトランジスタのソース／
ドレイン端子間電圧（Ｖｄｓ）とソース／ドレイン端子
間電流（Ｉｄｓ）の関係を示すグラフ図である。図１３
において、破線は、ＮＭＯＳトランジスタのソース／ゲ
ート端子間にしきい値電圧以上の電圧を与えたときの、
ソース／ドレイン端子間電流（Ｉｄｓ）を示している。
ソース／ゲート端子間に与える電圧が大きいほど大きな
電流が流れる。また、実線は、ゲート端子とボディ端子
を接続した場合のソース／ドレイン端子間電流（Ｉｄ
ｓ）を示している。ボディ端子をソース端子に接続した
場合に比べ、非常に大きな電流が流れる。
ドレイン端子間電圧（Ｖｄｓ）とソース／ドレイン端子
間電流（Ｉｄｓ）の関係を示すグラフ図である。図１３
において、破線は、ＮＭＯＳトランジスタのソース／ゲ
ート端子間にしきい値電圧以上の電圧を与えたときの、
ソース／ドレイン端子間電流（Ｉｄｓ）を示している。
ソース／ゲート端子間に与える電圧が大きいほど大きな
電流が流れる。また、実線は、ゲート端子とボディ端子
を接続した場合のソース／ドレイン端子間電流（Ｉｄ
ｓ）を示している。ボディ端子をソース端子に接続した
場合に比べ、非常に大きな電流が流れる。
【０００８】ＭＯＳトランジスタ回路は、その出力容量
を電流によって充放電することにより論理動作する。し
たがって、ボディ端子をソース端子に接続したトランジ
スタを用いた回路は、ソース／ドレイン端子間電流が大
きく、通常の回路に比べて高速で動作する。ボディ端子
をゲート端子に接続したトランジスタの電流が増加する
のは、バックゲートバイアス効果が小さくなり、トラン
ジスタのしきい値電圧が小さくなるためである。
を電流によって充放電することにより論理動作する。し
たがって、ボディ端子をソース端子に接続したトランジ
スタを用いた回路は、ソース／ドレイン端子間電流が大
きく、通常の回路に比べて高速で動作する。ボディ端子
をゲート端子に接続したトランジスタの電流が増加する
のは、バックゲートバイアス効果が小さくなり、トラン
ジスタのしきい値電圧が小さくなるためである。
【０００９】周知のように、ＮＭＯＳトランジスタの場
合には、ボディ端子の電圧がソース端子の電圧より高く
なるほどバックゲートバイアス効果が小さくなるため、
しきい値電圧は小さくなる。ＰＭＯＳトランジスタの場
合には、ボディ端子の電圧がソース端子の電圧より低く
なるほどバックゲートバイアス効果が小さくなるため、
しきい値電圧は小さくなる。通常、これらの現象は、ボ
ディ領域が完全に空乏化しない部分空乏型デバイスで顕
著に起こり、ボディ領域がすべて空乏化する完全空乏型
デバイスでは見られない。
合には、ボディ端子の電圧がソース端子の電圧より高く
なるほどバックゲートバイアス効果が小さくなるため、
しきい値電圧は小さくなる。ＰＭＯＳトランジスタの場
合には、ボディ端子の電圧がソース端子の電圧より低く
なるほどバックゲートバイアス効果が小さくなるため、
しきい値電圧は小さくなる。通常、これらの現象は、ボ
ディ領域が完全に空乏化しない部分空乏型デバイスで顕
著に起こり、ボディ領域がすべて空乏化する完全空乏型
デバイスでは見られない。
【００１０】また、半導体回路では、しばしば抵抗素子
が使われる。この抵抗素子は、ｂｕｌｋのウエル領域中
に形成された拡散領域（拡散抵抗）を用いて構成された
り、所望の抵抗値に設定したポリシリコン（ポリシリコ
ン抵抗）の抵抗形成工程を一般のプロセス工程に付加す
ることによって実現されている。拡散抵抗の場合は、通
常のプロセス工程を変更することなく抵抗を実現するこ
とができるが、ウエルと拡散領域との間で生じる空乏層
容量が大きく、高周波数で動作する場合には損失が大き
い。一方、ポリシリコン抵抗の場合は、寄生容量を小さ
くすることができ、高周波領域でも使用することができ
るが、プロセス工程が増加するため、チップコストの増
大を招いてしまう。
が使われる。この抵抗素子は、ｂｕｌｋのウエル領域中
に形成された拡散領域（拡散抵抗）を用いて構成された
り、所望の抵抗値に設定したポリシリコン（ポリシリコ
ン抵抗）の抵抗形成工程を一般のプロセス工程に付加す
ることによって実現されている。拡散抵抗の場合は、通
常のプロセス工程を変更することなく抵抗を実現するこ
とができるが、ウエルと拡散領域との間で生じる空乏層
容量が大きく、高周波数で動作する場合には損失が大き
い。一方、ポリシリコン抵抗の場合は、寄生容量を小さ
くすることができ、高周波領域でも使用することができ
るが、プロセス工程が増加するため、チップコストの増
大を招いてしまう。
【００１１】なお、例えば、特開平６−２９１２６５号
公報には、シリコン酸化膜上の厚いシリコン層部分にＮ
ＭＯＳトランジスタを形成し、薄いシリコン層部分にＰ
ＭＯＳトランジスタを形成したＣＭＯＳ集積回路が開示
されているが、形成するデバイスの種類が本願発明と異
なっている。
公報には、シリコン酸化膜上の厚いシリコン層部分にＮ
ＭＯＳトランジスタを形成し、薄いシリコン層部分にＰ
ＭＯＳトランジスタを形成したＣＭＯＳ集積回路が開示
されているが、形成するデバイスの種類が本願発明と異
なっている。
【００１２】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、部分空乏型デ
バイスまたは完全空乏型デバイスのいずれかによって形
成しなければならず、低リーク電流と高速動作とを同時
に実現し難いなどの課題があった。また、拡散抵抗を用
いて構成された抵抗素子では、ウエルと拡散領域との間
で生じる空乏層容量が大きく、高周波数で動作する場合
には損失が大きくなるなどの課題があった。さらに、ポ
リシリコン抵抗を用いて構成された抵抗素子では、プロ
セス工程を増加しなければならず、チップコストの増大
を招いてしまうなどの課題があった。
装置は以上のように構成されているので、部分空乏型デ
バイスまたは完全空乏型デバイスのいずれかによって形
成しなければならず、低リーク電流と高速動作とを同時
に実現し難いなどの課題があった。また、拡散抵抗を用
いて構成された抵抗素子では、ウエルと拡散領域との間
で生じる空乏層容量が大きく、高周波数で動作する場合
には損失が大きくなるなどの課題があった。さらに、ポ
リシリコン抵抗を用いて構成された抵抗素子では、プロ
セス工程を増加しなければならず、チップコストの増大
を招いてしまうなどの課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、部分空乏型デバイスと完全空乏型
デバイスとを同一チップ上に形成し、低リーク電流と高
速動作を同時に実現した半導体集積回路装置を得ること
を目的とする。
めになされたもので、部分空乏型デバイスと完全空乏型
デバイスとを同一チップ上に形成し、低リーク電流と高
速動作を同時に実現した半導体集積回路装置を得ること
を目的とする。
【００１４】また、この発明は、同一チップ上における
部分空乏型デバイスと完全空乏型デバイスとの作り分け
を容易に実現できる半導体集積回路装置を得ることを目
的とする。
部分空乏型デバイスと完全空乏型デバイスとの作り分け
を容易に実現できる半導体集積回路装置を得ることを目
的とする。
【００１５】さらに、この発明は、膜厚の厚いシリコン
層と薄いシリコン層とをそれぞれ低抵抗素子と高抵抗素
子として使用することにより、寄生容量が小さく高周波
でも使用することができ、また特別なプロセス工程が必
要ない半導体集積回路装置を得ることを目的とする。
層と薄いシリコン層とをそれぞれ低抵抗素子と高抵抗素
子として使用することにより、寄生容量が小さく高周波
でも使用することができ、また特別なプロセス工程が必
要ない半導体集積回路装置を得ることを目的とする。
【００１６】さらに、この発明は、高密度で回路を集積
することができると共に、信頼性が高く、チップコスト
の低減を図ることができる半導体集積回路装置を得るこ
とを目的とする。
することができると共に、信頼性が高く、チップコスト
の低減を図ることができる半導体集積回路装置を得るこ
とを目的とする。
【００１７】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路装置は、埋込酸化膜上に厚いシリコン
層と薄いシリコン層とを備えたウエハ上にそれぞれＣＭ
ＯＳデバイスを形成し、当該厚いシリコン層に形成され
たＣＭＯＳデバイスを部分空乏型モードで動作させ、当
該薄いシリコン層に形成されたＣＭＯＳデバイスを完全
空乏型モードで動作させるものである。
る半導体集積回路装置は、埋込酸化膜上に厚いシリコン
層と薄いシリコン層とを備えたウエハ上にそれぞれＣＭ
ＯＳデバイスを形成し、当該厚いシリコン層に形成され
たＣＭＯＳデバイスを部分空乏型モードで動作させ、当
該薄いシリコン層に形成されたＣＭＯＳデバイスを完全
空乏型モードで動作させるものである。
【００１８】請求項２記載の発明に係る半導体集積回路
装置は、厚いシリコン層を選択的に熱酸化させて形成し
た熱酸化膜をエッチングすることによって薄いシリコン
層を形成し、当該薄いシリコン層に形成されたデバイス
を完全空乏型モードで動作させるものである。
装置は、厚いシリコン層を選択的に熱酸化させて形成し
た熱酸化膜をエッチングすることによって薄いシリコン
層を形成し、当該薄いシリコン層に形成されたデバイス
を完全空乏型モードで動作させるものである。
【００１９】請求項３記載の発明に係る半導体集積回路
装置は、完全空乏型デバイスはボディ電位をフローティ
ングで使用し、部分空乏型デバイスはボディ電位を電源
レベル、ＧＮＤレベル、あるいはその他の電位に固定
し、またはデバイスのスイッチング動作に同期させて制
御するものである。
装置は、完全空乏型デバイスはボディ電位をフローティ
ングで使用し、部分空乏型デバイスはボディ電位を電源
レベル、ＧＮＤレベル、あるいはその他の電位に固定
し、またはデバイスのスイッチング動作に同期させて制
御するものである。
【００２０】請求項４記載の発明に係る半導体集積回路
装置は、厚いシリコン層を低抵抗素子として使用し、薄
いシリコン層を高抵抗素子として使用したものである。
装置は、厚いシリコン層を低抵抗素子として使用し、薄
いシリコン層を高抵抗素子として使用したものである。
【００２１】請求項５記載の発明に係る半導体集積回路
装置は、部分空乏型モードで動作する入出力バッファ領
域と、完全空乏型モードで動作する内部回路領域とを備
えたものである。
装置は、部分空乏型モードで動作する入出力バッファ領
域と、完全空乏型モードで動作する内部回路領域とを備
えたものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＮ
ＭＯＳトランジスタを示す断面図であり、図１におい
て、１はシリコン基板、２は埋込酸化膜、３ａは厚いシ
リコン層、３ｂは薄いシリコン層、４は酸化膜、５はゲ
ート端子、６はソース端子、７はドレイン端子である。
このように埋込酸化膜２上の厚いシリコン層３ａと薄い
シリコン層３ｂとに、それぞれＮＭＯＳトランジスタを
形成してある。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＮ
ＭＯＳトランジスタを示す断面図であり、図１におい
て、１はシリコン基板、２は埋込酸化膜、３ａは厚いシ
リコン層、３ｂは薄いシリコン層、４は酸化膜、５はゲ
ート端子、６はソース端子、７はドレイン端子である。
このように埋込酸化膜２上の厚いシリコン層３ａと薄い
シリコン層３ｂとに、それぞれＮＭＯＳトランジスタを
形成してある。
【００２３】次に厚いシリコン層３ａと薄いシリコン層
３ｂの形成方法について図２から図６に基づいて説明す
る。ここで、図２はシリコン層の厚みを変える前のＳＯ
Ｉ基板を示す断面図、図３は窒化膜を形成したＳＯＩ基
板を示す断面図、図４は窒化膜を所望の形状に加工した
ＳＯＩ基板を示す断面図、図５は熱酸化により熱酸化膜
を形成したＳＯＩ基板を示す断面図、図６はシリコン層
の膜厚の異なるＳＯＩ基板を示す断面図である。先ず、
図２に示すＳＯＩ基板を酸化し、図３に示すように、酸
化膜（ＳｉＯ2）４を形成した後、さらにその酸化膜４
上に窒化膜（Ｓｉ3 Ｎ4 ）８を形成する。その後、図４
に示すように、写真製版技術とエッチング技術により、
所定範囲の窒化膜８を除去し、窒化膜８を所望の形状に
加工する。
３ｂの形成方法について図２から図６に基づいて説明す
る。ここで、図２はシリコン層の厚みを変える前のＳＯ
Ｉ基板を示す断面図、図３は窒化膜を形成したＳＯＩ基
板を示す断面図、図４は窒化膜を所望の形状に加工した
ＳＯＩ基板を示す断面図、図５は熱酸化により熱酸化膜
を形成したＳＯＩ基板を示す断面図、図６はシリコン層
の膜厚の異なるＳＯＩ基板を示す断面図である。先ず、
図２に示すＳＯＩ基板を酸化し、図３に示すように、酸
化膜（ＳｉＯ2）４を形成した後、さらにその酸化膜４
上に窒化膜（Ｓｉ3 Ｎ4 ）８を形成する。その後、図４
に示すように、写真製版技術とエッチング技術により、
所定範囲の窒化膜８を除去し、窒化膜８を所望の形状に
加工する。
【００２４】次に、図５に示すように、熱酸化により酸
化膜（熱酸化膜）４を形成する。その後、窒化膜８と酸
化膜４を除去すれば、図６に示すように、厚いシリコン
層３ａと薄いシリコン層３ｂとを有した基板が形成でき
る。そしてこの後、通常のＳＯＩデバイスのプロセス工
程によって、各シリコン層３ａ，３ｂにＭＯＳデバイス
を形成すれば、図１に示すような構造を得ることができ
る。なお、図１における酸化膜４は、図５に示した熱酸
化工程において、酸化膜４が埋込酸化膜２に到達するま
で熱酸化を行って形成されたものである。
化膜（熱酸化膜）４を形成する。その後、窒化膜８と酸
化膜４を除去すれば、図６に示すように、厚いシリコン
層３ａと薄いシリコン層３ｂとを有した基板が形成でき
る。そしてこの後、通常のＳＯＩデバイスのプロセス工
程によって、各シリコン層３ａ，３ｂにＭＯＳデバイス
を形成すれば、図１に示すような構造を得ることができ
る。なお、図１における酸化膜４は、図５に示した熱酸
化工程において、酸化膜４が埋込酸化膜２に到達するま
で熱酸化を行って形成されたものである。
【００２５】次に動作について説明する。ゲート端子５
に電圧が加えられた場合、薄いシリコン層３ｂに形成さ
れたＮＭＯＳトランジスタのボディ領域はすべて空乏化
してしまうが、厚いシリコン層３ａに形成されたＮＭＯ
Ｓトランジスタのボディ領域はすべて空乏化されずに、
一部には多数キャリアとしてホールが蓄積されているＰ
のボディ領域が存在する。したがって、薄いシリコン層
３ｂに形成されたＮＭＯＳトランジスタは完全空乏化モ
ードで動作し、リーク電流を小さくでき、厚いシリコン
層３ａに形成されたＮＭＯＳトランジスタは部分空乏型
モードで動作し、高速で動作させることができる。
に電圧が加えられた場合、薄いシリコン層３ｂに形成さ
れたＮＭＯＳトランジスタのボディ領域はすべて空乏化
してしまうが、厚いシリコン層３ａに形成されたＮＭＯ
Ｓトランジスタのボディ領域はすべて空乏化されずに、
一部には多数キャリアとしてホールが蓄積されているＰ
のボディ領域が存在する。したがって、薄いシリコン層
３ｂに形成されたＮＭＯＳトランジスタは完全空乏化モ
ードで動作し、リーク電流を小さくでき、厚いシリコン
層３ａに形成されたＮＭＯＳトランジスタは部分空乏型
モードで動作し、高速で動作させることができる。
【００２６】以上のように、この実施の形態１によれ
ば、完全空乏型デバイスと部分空乏型デバイスとを１チ
ップ上に混載させた集積回路を得ることができ、それぞ
れのデバイスのメリットである低リーク電流と高速動作
とを同時に実現する集積回路を提供できる効果が得られ
る。
ば、完全空乏型デバイスと部分空乏型デバイスとを１チ
ップ上に混載させた集積回路を得ることができ、それぞ
れのデバイスのメリットである低リーク電流と高速動作
とを同時に実現する集積回路を提供できる効果が得られ
る。
【００２７】実施の形態２．図７はこの発明の実施の形
態２による抵抗素子を示す平面図（ａ）及びＡ−Ａ断面
図（ｂ）である。なお、以下の図示例において、既に図
示した部材と同一若しくは相当する部分には、同一符号
を付して説明を省略する。図７において、１０は低抵抗
素子、１１および１２は低抵抗素子１０の接続点、１３
は高抵抗素子、１４および１５は高抵抗素子１３の接続
点である。厚いシリコン層３ａと薄いシリコン層３ｂ
は、上述したように、基板を選択的に熱酸化することに
より形成される。このとき酸化膜４は、埋込酸化膜２に
到達するまで熱酸化を行って形成され、これにより低抵
抗素子１０と高抵抗素子１３とを分離して１チップ上に
形成している。
態２による抵抗素子を示す平面図（ａ）及びＡ−Ａ断面
図（ｂ）である。なお、以下の図示例において、既に図
示した部材と同一若しくは相当する部分には、同一符号
を付して説明を省略する。図７において、１０は低抵抗
素子、１１および１２は低抵抗素子１０の接続点、１３
は高抵抗素子、１４および１５は高抵抗素子１３の接続
点である。厚いシリコン層３ａと薄いシリコン層３ｂ
は、上述したように、基板を選択的に熱酸化することに
より形成される。このとき酸化膜４は、埋込酸化膜２に
到達するまで熱酸化を行って形成され、これにより低抵
抗素子１０と高抵抗素子１３とを分離して１チップ上に
形成している。
【００２８】次に動作について説明する。一般に抵抗素
子を流れる電流は、おおよそシリコン層の膜厚に比例す
る。したがって、厚いシリコン層３ａと薄いシリコン層
３ｂとを、上述した要領で１チップ上に形成することに
より、低抵抗素子１０と高抵抗素子１３とを容易に作り
分けることができる。
子を流れる電流は、おおよそシリコン層の膜厚に比例す
る。したがって、厚いシリコン層３ａと薄いシリコン層
３ｂとを、上述した要領で１チップ上に形成することに
より、低抵抗素子１０と高抵抗素子１３とを容易に作り
分けることができる。
【００２９】以上のように、この実施の形態２によれ
ば、厚いシリコン層３ａおよび薄いシリコン層３ｂの底
面は、埋込酸化膜２に接しているため寄生容量が小さ
く、高周波でも使用することができる効果が得られる。
また、製造において特別なプロセス工程も必要ないこと
から、チップ製造のコストを低減することができる効果
が得られる。
ば、厚いシリコン層３ａおよび薄いシリコン層３ｂの底
面は、埋込酸化膜２に接しているため寄生容量が小さ
く、高周波でも使用することができる効果が得られる。
また、製造において特別なプロセス工程も必要ないこと
から、チップ製造のコストを低減することができる効果
が得られる。
【００３０】実施の形態３．図８はこの発明の実施の形
態３による半導体集積回路装置を示す構成図であり、図
８において、１７，１８，１９，２０は入出力バッファ
領域、２１は内部回路領域である。
態３による半導体集積回路装置を示す構成図であり、図
８において、１７，１８，１９，２０は入出力バッファ
領域、２１は内部回路領域である。
【００３１】次に動作について説明する。入出力バッフ
ァ領域１７，１８，１９，２０は、チップ外部との信号
のやり取りを行い、大容量を駆動する。したがって、入
出力バッファ領域１７，１８，１９，２０には、ゲート
幅の大きなトランジスタが使われる。ＳＯＩデバイスの
トランジスタ耐圧は、ゲート幅が大きくなるほど低下す
る。したがって、入出力バッファ領域１７，１８，１
９，２０は、上述した部分空乏型デバイスで構成し、そ
のボディ領域を図示しない電源レベルに固定することに
よってトランジスタ耐圧を向上させる。一方、内部回路
領域２１は、上述した完全空乏型デバイスを用いる。ボ
ディ領域が完全に空乏化してしまうため、ボディ領域の
電位を固定してもその効果は小さい。したがって、完全
空乏型デバイスのボディ領域の電位は、フローティング
で使用する。
ァ領域１７，１８，１９，２０は、チップ外部との信号
のやり取りを行い、大容量を駆動する。したがって、入
出力バッファ領域１７，１８，１９，２０には、ゲート
幅の大きなトランジスタが使われる。ＳＯＩデバイスの
トランジスタ耐圧は、ゲート幅が大きくなるほど低下す
る。したがって、入出力バッファ領域１７，１８，１
９，２０は、上述した部分空乏型デバイスで構成し、そ
のボディ領域を図示しない電源レベルに固定することに
よってトランジスタ耐圧を向上させる。一方、内部回路
領域２１は、上述した完全空乏型デバイスを用いる。ボ
ディ領域が完全に空乏化してしまうため、ボディ領域の
電位を固定してもその効果は小さい。したがって、完全
空乏型デバイスのボディ領域の電位は、フローティング
で使用する。
【００３２】以上のように、この実施の形態３によれ
ば、完全空乏型デバイスで構成された内部回路領域２１
はボディコンタクト領域が必要なく、高密度で回路を集
積することができる。したがって、高耐圧の入出力バッ
ファ領域１７，１８，１９，２０を備えた高密度ＳＯＩ
集積回路を得ることができ、信頼性の向上やチップの小
面積化によるチップコストの低減を図ることができる効
果が得られる。
ば、完全空乏型デバイスで構成された内部回路領域２１
はボディコンタクト領域が必要なく、高密度で回路を集
積することができる。したがって、高耐圧の入出力バッ
ファ領域１７，１８，１９，２０を備えた高密度ＳＯＩ
集積回路を得ることができ、信頼性の向上やチップの小
面積化によるチップコストの低減を図ることができる効
果が得られる。
【００３３】なお、上記実施の形態３においては、入出
力バッファ領域領域１７，１８，１９，２０を部分空乏
型デバイスで構成し、そのボディ領域を図示しない電源
レベルに固定するものとして説明したが、これに限られ
ず、ＧＮＤレベル、あるいはその他の電位に固定し、ま
たはデバイスのスイッチング動作に同期させて制御する
こともできる。この場合も高密度で回路を集積でき、信
頼性の向上やチップコストの低減を図ることができる効
果が得られる。
力バッファ領域領域１７，１８，１９，２０を部分空乏
型デバイスで構成し、そのボディ領域を図示しない電源
レベルに固定するものとして説明したが、これに限られ
ず、ＧＮＤレベル、あるいはその他の電位に固定し、ま
たはデバイスのスイッチング動作に同期させて制御する
こともできる。この場合も高密度で回路を集積でき、信
頼性の向上やチップコストの低減を図ることができる効
果が得られる。
【００３４】実施の形態４．図９はこの発明の実施の形
態４によるボディ電圧を制御したインバータゲートを示
す構成図であり、図９において、２３は入力端子、２４
は出力端子、２５は電源端子である。
態４によるボディ電圧を制御したインバータゲートを示
す構成図であり、図９において、２３は入力端子、２４
は出力端子、２５は電源端子である。
【００３５】次に動作について説明する。ＮＭＯＳとＰ
ＭＯＳのボディ電極をそのゲート端子に接続する。上述
したように、ボディ電極をゲート端子に接続すると高速
動作が可能になる。入出力バッファなど大容量を駆動す
る領域で使用するとメリットは大きい。
ＭＯＳのボディ電極をそのゲート端子に接続する。上述
したように、ボディ電極をゲート端子に接続すると高速
動作が可能になる。入出力バッファなど大容量を駆動す
る領域で使用するとメリットは大きい。
【００３６】以上のように、この実施の形態４によれ
ば、ボディ電極をゲート端子に接続すると高速動作が可
能になり、特に、入出力バッファなど大容量を駆動する
領域で使用するとメリットは大きく、高速動作の集積回
路を得ることができる効果が得られる。
ば、ボディ電極をゲート端子に接続すると高速動作が可
能になり、特に、入出力バッファなど大容量を駆動する
領域で使用するとメリットは大きく、高速動作の集積回
路を得ることができる効果が得られる。
【００３７】
【発明の効果】以上のように、この発明によれば、埋込
酸化膜上に厚いシリコン層と薄いシリコン層とを備えた
ウエハ上にそれぞれＣＭＯＳデバイスを形成し、当該厚
いシリコン層に形成されたＣＭＯＳデバイスを部分空乏
型モードで動作させ、当該薄いシリコン層に形成された
ＣＭＯＳデバイスを完全空乏型モードで動作させるよう
に構成したので、完全空乏型デバイスと部分空乏型デバ
イスとを１チップ上に混載させた半導体集積回路装置を
得ることができ、それぞれのデバイスのメリットである
低リーク電流と高速動作とを同時に実現する半導体集積
回路装置を提供できる効果がある。
酸化膜上に厚いシリコン層と薄いシリコン層とを備えた
ウエハ上にそれぞれＣＭＯＳデバイスを形成し、当該厚
いシリコン層に形成されたＣＭＯＳデバイスを部分空乏
型モードで動作させ、当該薄いシリコン層に形成された
ＣＭＯＳデバイスを完全空乏型モードで動作させるよう
に構成したので、完全空乏型デバイスと部分空乏型デバ
イスとを１チップ上に混載させた半導体集積回路装置を
得ることができ、それぞれのデバイスのメリットである
低リーク電流と高速動作とを同時に実現する半導体集積
回路装置を提供できる効果がある。
【００３８】この発明によれば、厚いシリコン層を選択
的に熱酸化させて形成した熱酸化膜をエッチングするこ
とによって薄いシリコン層を形成し、当該薄いシリコン
層に形成されたデバイスを完全空乏型モードで動作させ
るように構成したので、膜厚の異なるシリコン層を容易
に得られ、かつ、高速で動作する半導体集積回路装置を
得られる効果がある。
的に熱酸化させて形成した熱酸化膜をエッチングするこ
とによって薄いシリコン層を形成し、当該薄いシリコン
層に形成されたデバイスを完全空乏型モードで動作させ
るように構成したので、膜厚の異なるシリコン層を容易
に得られ、かつ、高速で動作する半導体集積回路装置を
得られる効果がある。
【００３９】この発明によれば、完全空乏型デバイスは
ボディ電位をフローティングで使用し、部分空乏型デバ
イスはボディ電位を電源レベル、ＧＮＤレベル、あるい
はその他の電位に固定し、またはデバイスのスイッチン
グ動作に同期させて制御するように構成したので、高密
度で回路を集積することができると共に、信頼性の向上
やチップの小面積化によるチップコストの低減を図るこ
とができる効果がある。また、ボディ電極をゲート端子
に接続すると高速動作が可能になり、特に、入出力バッ
ファなど大容量を駆動する領域で使用するとメリットは
大きく、高速動作の集積回路を得ることができる効果が
ある。
ボディ電位をフローティングで使用し、部分空乏型デバ
イスはボディ電位を電源レベル、ＧＮＤレベル、あるい
はその他の電位に固定し、またはデバイスのスイッチン
グ動作に同期させて制御するように構成したので、高密
度で回路を集積することができると共に、信頼性の向上
やチップの小面積化によるチップコストの低減を図るこ
とができる効果がある。また、ボディ電極をゲート端子
に接続すると高速動作が可能になり、特に、入出力バッ
ファなど大容量を駆動する領域で使用するとメリットは
大きく、高速動作の集積回路を得ることができる効果が
ある。
【００４０】この発明によれば、厚いシリコン層を低抵
抗素子として使用し、薄いシリコン層を高抵抗素子とし
て使用するように構成したので、シリコン層の底面は埋
込酸化膜に接しているため寄生容量が小さく、高周波で
も使用することができる効果がある。また、製造におい
て特別なプロセス工程も必要ないことから、チップ製造
のコストを低減することができる効果がある。
抗素子として使用し、薄いシリコン層を高抵抗素子とし
て使用するように構成したので、シリコン層の底面は埋
込酸化膜に接しているため寄生容量が小さく、高周波で
も使用することができる効果がある。また、製造におい
て特別なプロセス工程も必要ないことから、チップ製造
のコストを低減することができる効果がある。
【００４１】この発明によれば、部分空乏型モードで動
作する入出力バッファ領域と、完全空乏型モードで動作
する内部回路領域とを備えるように構成したので、内部
回路領域はボディコンタクト領域が必要なく、高密度で
回路を集積することができる。したがって、高耐圧の入
出力バッファ領域を備えた高密度ＳＯＩ集積回路を得る
ことができ、信頼性の向上やチップの小面積化によるチ
ップコストの低減を図ることができる効果がある。
作する入出力バッファ領域と、完全空乏型モードで動作
する内部回路領域とを備えるように構成したので、内部
回路領域はボディコンタクト領域が必要なく、高密度で
回路を集積することができる。したがって、高耐圧の入
出力バッファ領域を備えた高密度ＳＯＩ集積回路を得る
ことができ、信頼性の向上やチップの小面積化によるチ
ップコストの低減を図ることができる効果がある。
【図１】 この発明の実施の形態１によるＮＭＯＳトラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
【図２】 シリコン層の厚みを変える前のＳＯＩ基板を
示す断面図である。
示す断面図である。
【図３】 窒化膜を形成したＳＯＩ基板を示す断面図で
ある。
ある。
【図４】 窒化膜を所望の形状に加工したＳＯＩ基板を
示す断面図である。
示す断面図である。
【図５】 熱酸化により熱酸化膜を形成したＳＯＩ基板
を示す断面図である。
を示す断面図である。
【図６】 シリコン層の膜厚の異なるＳＯＩ基板を示す
断面図である。
断面図である。
【図７】 この発明の実施の形態２による抵抗素子を示
すもので、（ａ）は平面図、（ｂ）はＡ−Ａ断面図であ
る。
すもので、（ａ）は平面図、（ｂ）はＡ−Ａ断面図であ
る。
【図８】 この発明の実施の形態３による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図９】 この発明の実施の形態４によるボディ電圧を
制御したインバータゲートを示す構成図である。
制御したインバータゲートを示す構成図である。
【図１０】 従来の完全空乏型モードで動作するＮＭＯ
Ｓトランジスタを示す断面図である。
Ｓトランジスタを示す断面図である。
【図１１】 部分空乏型デバイスを示す断面図である。
【図１２】 ＮＭＯＳトランジスタのシンボルを示す模
式図である。
式図である。
【図１３】 ＮＭＯＳトランジスタのソース／ドレイン
端子間電圧（Ｖｄｓ）とソース／ドレイン端子間電流
（Ｉｄｓ）の関係を示すグラフ図である。
端子間電圧（Ｖｄｓ）とソース／ドレイン端子間電流
（Ｉｄｓ）の関係を示すグラフ図である。
２ 埋込酸化膜、３ シリコン層、３ａ 厚いシリコン
層、３ｂ 薄いシリコン層、４ 酸化膜、１０ 低抵抗
素子、１３ 高抵抗素子、１７，１８，１９，２０ 入
出力バッファ領域、２１ 内部回路領域。
層、３ｂ 薄いシリコン層、４ 酸化膜、１０ 低抵抗
素子、１３ 高抵抗素子、１７，１８，１９，２０ 入
出力バッファ領域、２１ 内部回路領域。
Claims (5)
- 【請求項１】 埋込酸化膜上に厚いシリコン層と薄いシ
リコン層とを備えたウエハ上にそれぞれＣＭＯＳデバイ
スを形成し、当該厚いシリコン層に形成されたＣＭＯＳ
デバイスを部分空乏型モードで動作させ、当該薄いシリ
コン層に形成されたＣＭＯＳデバイスを完全空乏型モー
ドで動作させることを特徴とする半導体集積回路装置。 - 【請求項２】 厚いシリコン層を選択的に熱酸化させて
形成した熱酸化膜をエッチングすることによって薄いシ
リコン層を形成し、当該薄いシリコン層に形成されたデ
バイスを完全空乏型モードで動作させることを特徴とす
る請求項１記載の半導体集積回路装置。 - 【請求項３】 完全空乏型デバイスはボディ電位をフロ
ーティングで使用し、部分空乏型デバイスはボディ電位
を電源レベル、ＧＮＤレベル、あるいはその他の電位に
固定し、またはデバイスのスイッチング動作に同期させ
て制御することを特徴とする請求項１または請求項２記
載の半導体集積回路装置。 - 【請求項４】 厚いシリコン層を低抵抗素子として使用
し、薄いシリコン層を高抵抗素子として使用したことを
特徴とする請求項１または請求項２記載の半導体集積回
路装置。 - 【請求項５】 部分空乏型モードで動作する入出力バッ
ファ領域と、完全空乏型モードで動作する内部回路領域
とを備えた請求項１から請求項４のうちのいずれか１項
記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232621A JPH1174531A (ja) | 1997-08-28 | 1997-08-28 | 半導体集積回路装置 |
| US08/994,050 US6100565A (en) | 1997-08-28 | 1997-12-19 | Semiconductor integrated circuit device with operation in partial depletion type mode and perfect depletion type mode |
| KR1019980006271A KR100308546B1 (ko) | 1997-08-28 | 1998-02-26 | 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232621A JPH1174531A (ja) | 1997-08-28 | 1997-08-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174531A true JPH1174531A (ja) | 1999-03-16 |
Family
ID=16942205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232621A Pending JPH1174531A (ja) | 1997-08-28 | 1997-08-28 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6100565A (ja) |
| JP (1) | JPH1174531A (ja) |
| KR (1) | KR100308546B1 (ja) |
Cited By (7)
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| JP2003101407A (ja) * | 2001-09-21 | 2003-04-04 | Sharp Corp | 半導体集積回路 |
| EP1100126A3 (en) * | 1999-11-12 | 2003-07-30 | Sharp Kabushiki Kaisha | SOI semiconductor device and fabrication process thereof |
| JP2004228465A (ja) * | 2003-01-27 | 2004-08-12 | Seiko Instruments Inc | 半導体集積回路および電子機器 |
| US7045398B2 (en) | 2002-03-28 | 2006-05-16 | Seiko Epson Corporation | Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection-type display apparatus, and electronic apparatus |
| JP2010245081A (ja) * | 2009-04-01 | 2010-10-28 | Seiko Epson Corp | 半導体装置 |
| JP2014175373A (ja) * | 2013-03-06 | 2014-09-22 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US9634021B2 (en) | 2014-06-12 | 2017-04-25 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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| FR2847077B1 (fr) * | 2002-11-12 | 2006-02-17 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
| KR100489802B1 (ko) * | 2002-12-18 | 2005-05-16 | 한국전자통신연구원 | 고전압 및 저전압 소자의 구조와 그 제조 방법 |
| DE102005022763B4 (de) * | 2005-05-18 | 2018-02-01 | Infineon Technologies Ag | Elektronische Schaltkreis-Anordnung und Verfahren zum Herstellen eines elektronischen Schaltkreises |
| US7285480B1 (en) * | 2006-04-07 | 2007-10-23 | International Business Machines Corporation | Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3473094A (en) * | 1967-08-02 | 1969-10-14 | Rca Corp | Integrated arrangement for integrated circuit structures |
| JPS5842269A (ja) * | 1981-09-05 | 1983-03-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型可変抵抗器 |
| JP3188779B2 (ja) * | 1992-02-25 | 2001-07-16 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| US5463238A (en) * | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
| JPH07335906A (ja) * | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体装置およびその作製方法 |
-
1997
- 1997-08-28 JP JP9232621A patent/JPH1174531A/ja active Pending
- 1997-12-19 US US08/994,050 patent/US6100565A/en not_active Expired - Fee Related
-
1998
- 1998-02-26 KR KR1019980006271A patent/KR100308546B1/ko not_active Expired - Fee Related
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| US6720621B1 (en) | 1999-11-12 | 2004-04-13 | Sharp Kabushiki Kaisha | SOI semiconductor device with resistor body |
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| US9634021B2 (en) | 2014-06-12 | 2017-04-25 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US10090201B2 (en) | 2014-06-12 | 2018-10-02 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device reducing variation in thickness of silicon layer among semiconductor wafers |
Also Published As
| Publication number | Publication date |
|---|---|
| US6100565A (en) | 2000-08-08 |
| KR19990023075A (ko) | 1999-03-25 |
| KR100308546B1 (ko) | 2002-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |