JPH11261082A - 電圧制御可変容量素子 - Google Patents
電圧制御可変容量素子Info
- Publication number
- JPH11261082A JPH11261082A JP5852198A JP5852198A JPH11261082A JP H11261082 A JPH11261082 A JP H11261082A JP 5852198 A JP5852198 A JP 5852198A JP 5852198 A JP5852198 A JP 5852198A JP H11261082 A JPH11261082 A JP H11261082A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- variable capacitance
- controlled variable
- capacitor
- parallel plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】平行平板型コンデンサとしての直流阻止用コン
デンサと、電圧制御可変容量ダイオードとにより構成さ
れる半導体集積回路としての電圧制御可変容量素子にお
ける、前記電圧制御可変容量ダイオードのカソードと前
記直流阻止用コンデンサの直列接続点に寄生容量が発生
しないようにする。 【解決手段】電圧制御可変容量ダイオードＣＤ１Ａのカ
ソード２４Ａに平行平板型コンデンサＣ４Ａの一方の電
極１８Ａを対向させて接続し、電圧制御可変容量ダイオ
ードＣＤ１Ａと平行平板型コンデンサＣ４Ａとを重ねて
形成する構成としたので、平行平板型コンデンサＣ４Ａ
の下部電極１８Ａと半導体基体１２間の絶縁体１６を誘
電体とする寄生容量を構造的に除去することができる。
デンサと、電圧制御可変容量ダイオードとにより構成さ
れる半導体集積回路としての電圧制御可変容量素子にお
ける、前記電圧制御可変容量ダイオードのカソードと前
記直流阻止用コンデンサの直列接続点に寄生容量が発生
しないようにする。 【解決手段】電圧制御可変容量ダイオードＣＤ１Ａのカ
ソード２４Ａに平行平板型コンデンサＣ４Ａの一方の電
極１８Ａを対向させて接続し、電圧制御可変容量ダイオ
ードＣＤ１Ａと平行平板型コンデンサＣ４Ａとを重ねて
形成する構成としたので、平行平板型コンデンサＣ４Ａ
の下部電極１８Ａと半導体基体１２間の絶縁体１６を誘
電体とする寄生容量を構造的に除去することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、無線機器等の発
振回路等に適用して好適であり、直流阻止用コンデンサ
と電圧制御可変容量ダイオードとが半導体集積回路とし
て形成された電圧制御可変容量素子に関する。
振回路等に適用して好適であり、直流阻止用コンデンサ
と電圧制御可変容量ダイオードとが半導体集積回路とし
て形成された電圧制御可変容量素子に関する。
【０００２】
【従来の技術】従来から、電圧制御可変容量ダイオード
（バラクタダイオードともいう。）は、電圧制御発振回
路等に採用されている。
（バラクタダイオードともいう。）は、電圧制御発振回
路等に採用されている。
【０００３】図２は、電圧制御可変容量ダイオードＣＤ
１が使用された一般的なコルピッツ型電圧制御発振回路
２の構成例を示している。
１が使用された一般的なコルピッツ型電圧制御発振回路
２の構成例を示している。
【０００４】ここで、まず、図２例のコルピッツ型電圧
制御発振回路２について説明する。このコルピッツ型電
圧制御発振回路２は、抵抗器Ｒ１，Ｒ２，Ｒ３とバイポ
ーラトランジスタＱ１と直流電圧源Ｖ１とにより構成さ
れたコレクタ接地増幅回路４と、コンデンサＣ１，Ｃ
２，Ｃ３，Ｃ４と電圧制御可変容量ダイオードＣＤ１と
インダクタＬ１とにより構成された帰還回路６と、抵抗
器Ｒ４と可変直流電圧源Ｖ２とにより構成された電圧印
加回路８とを備えている。
制御発振回路２について説明する。このコルピッツ型電
圧制御発振回路２は、抵抗器Ｒ１，Ｒ２，Ｒ３とバイポ
ーラトランジスタＱ１と直流電圧源Ｖ１とにより構成さ
れたコレクタ接地増幅回路４と、コンデンサＣ１，Ｃ
２，Ｃ３，Ｃ４と電圧制御可変容量ダイオードＣＤ１と
インダクタＬ１とにより構成された帰還回路６と、抵抗
器Ｒ４と可変直流電圧源Ｖ２とにより構成された電圧印
加回路８とを備えている。
【０００５】バイポーラトランジスタＱ１のコレクタと
接地（ＧＮＤ）間に接続されている直流電圧源Ｖ１の電
圧が、抵抗器Ｒ１，Ｒ２により分圧され、バイポーラト
ランジスタＱ１のベースに直流バイアス電圧として供給
されている。バイポーラトランジスタＱ１のエミッタと
接地間に挿入された抵抗器Ｒ３は、コレクタ電流または
エミッタ電流を決める直流バイアス用フィードバック抵
抗であり、コレクタ接地増幅回路４の負荷抵抗も兼ねて
いる。
接地（ＧＮＤ）間に接続されている直流電圧源Ｖ１の電
圧が、抵抗器Ｒ１，Ｒ２により分圧され、バイポーラト
ランジスタＱ１のベースに直流バイアス電圧として供給
されている。バイポーラトランジスタＱ１のエミッタと
接地間に挿入された抵抗器Ｒ３は、コレクタ電流または
エミッタ電流を決める直流バイアス用フィードバック抵
抗であり、コレクタ接地増幅回路４の負荷抵抗も兼ねて
いる。
【０００６】なお、コレクタ接地増幅回路４において、
直流電圧源Ｖ１は、理想電圧源と考えれば、インダクタ
値がゼロ値であるので、バイポーラトランジスタＱ１の
コレクタが交流的に接地される。しかし、実際上、直流
電圧源Ｖ１自体のインピーダンスと、該直流電圧源Ｖ１
の両端の配線が有限となることを原因とするインピーダ
ンスが存在するので、バイポーラトランジスタＱ１のコ
レクタの近くと接地間にバイパスコンデンサが挿入され
る場合が多い。
直流電圧源Ｖ１は、理想電圧源と考えれば、インダクタ
値がゼロ値であるので、バイポーラトランジスタＱ１の
コレクタが交流的に接地される。しかし、実際上、直流
電圧源Ｖ１自体のインピーダンスと、該直流電圧源Ｖ１
の両端の配線が有限となることを原因とするインピーダ
ンスが存在するので、バイポーラトランジスタＱ１のコ
レクタの近くと接地間にバイパスコンデンサが挿入され
る場合が多い。
【０００７】一端がバイポーラトランジスタＱ１のベー
スに接続され、他端がインダクタＬ１とコンデンサＣ４
の共通接続点に接続されるコンデンサＣ１は、バイポー
ラトランジスタＱ１のベース電圧がインダクタＬ１を通
じて接地に短絡されるのを防止するために挿入された直
流阻止用コンデンサである。
スに接続され、他端がインダクタＬ１とコンデンサＣ４
の共通接続点に接続されるコンデンサＣ１は、バイポー
ラトランジスタＱ１のベース電圧がインダクタＬ１を通
じて接地に短絡されるのを防止するために挿入された直
流阻止用コンデンサである。
【０００８】一端がコンデンサＣ４と電圧制御可変容量
ダイオードＣＤ１の共通接続点に接続され、他端が可変
直流電圧源Ｖ２の正端子に接続された抵抗器Ｒ４は、直
流電圧源Ｖ２の電圧を電圧制御可変容量ダイオードＣＤ
１のカソードに与えるとともに、電圧印加回路８のイン
ピーダンスを発振信号に対しては高くする。
ダイオードＣＤ１の共通接続点に接続され、他端が可変
直流電圧源Ｖ２の正端子に接続された抵抗器Ｒ４は、直
流電圧源Ｖ２の電圧を電圧制御可変容量ダイオードＣＤ
１のカソードに与えるとともに、電圧印加回路８のイン
ピーダンスを発振信号に対しては高くする。
【０００９】コンデンサＣ４は直流阻止用のコンデンサ
であり、電圧制御可変容量ダイオードＣＤ１のカソード
に電圧印加回路８から印加された電圧が、インダクタＬ
１により接地に対して短絡されるのを防止する。
であり、電圧制御可変容量ダイオードＣＤ１のカソード
に電圧印加回路８から印加された電圧が、インダクタＬ
１により接地に対して短絡されるのを防止する。
【００１０】図２例のコルピッツ型電圧制御発振回路２
において、バイポーラトランジスタＱ１のベースから左
側を見たインピーダンス、すなわち、コンデンサＣ１，
Ｃ４、インダクタＬ１および電圧制御可変容量ダイオー
ドＣＤ１の空乏層容量からなる直並列接続回路のインピ
ーダンスが誘導性となる周波数範囲においては、前記直
並列接続回路をインダクタとみなすことができるので、
いわゆるコルピッツ型発振回路となる。
において、バイポーラトランジスタＱ１のベースから左
側を見たインピーダンス、すなわち、コンデンサＣ１，
Ｃ４、インダクタＬ１および電圧制御可変容量ダイオー
ドＣＤ１の空乏層容量からなる直並列接続回路のインピ
ーダンスが誘導性となる周波数範囲においては、前記直
並列接続回路をインダクタとみなすことができるので、
いわゆるコルピッツ型発振回路となる。
【００１１】コルピッツ型電圧制御発振回路２の発振周
波数は、前記直並列接続回路のインピーダンスとコンデ
ンサＣ２，Ｃ３により決定されることから、可変直流電
圧源Ｖ２の電圧を変化させ電圧制御可変容量ダイオード
ＣＤ１の容量値を変化させることで前記発振周波数を変
化させることができる。
波数は、前記直並列接続回路のインピーダンスとコンデ
ンサＣ２，Ｃ３により決定されることから、可変直流電
圧源Ｖ２の電圧を変化させ電圧制御可変容量ダイオード
ＣＤ１の容量値を変化させることで前記発振周波数を変
化させることができる。
【００１２】この場合、発振周波数を決定するリアクタ
ンス素子である、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４、
インダクタＬ１および電圧制御可変容量ダイオードＣＤ
１のインピーダンスには、実際上、損失成分が存在する
が、この損失が大きい場合には、雑音特性や良さの指数
Ｑ等、コルピッツ型電圧制御発振回路２の特性に重大な
劣化を与える。
ンス素子である、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４、
インダクタＬ１および電圧制御可変容量ダイオードＣＤ
１のインピーダンスには、実際上、損失成分が存在する
が、この損失が大きい場合には、雑音特性や良さの指数
Ｑ等、コルピッツ型電圧制御発振回路２の特性に重大な
劣化を与える。
【００１３】図２例のコルピッツ型電圧制御発振回路２
から理解されるように、電圧制御可変容量ダイオードＣ
Ｄ１は、直流逆バイアス電圧を印加して使用する。そこ
で、このバイアス電圧が他の回路に影響を与えないよう
にするため、あるいは他の回路のバイアス電圧等の影響
を受けないようにするために、一般には、電圧制御可変
容量ダイオードＣＤ１に対して直流阻止用コンデンサＣ
４を直列に接続して使用に供される。
から理解されるように、電圧制御可変容量ダイオードＣ
Ｄ１は、直流逆バイアス電圧を印加して使用する。そこ
で、このバイアス電圧が他の回路に影響を与えないよう
にするため、あるいは他の回路のバイアス電圧等の影響
を受けないようにするために、一般には、電圧制御可変
容量ダイオードＣＤ１に対して直流阻止用コンデンサＣ
４を直列に接続して使用に供される。
【００１４】図３は、シリコン半導体集積回路に形成さ
れた電圧制御可変容量ダイオードＣＤ１と直列接続され
た直流阻止用コンデンサＣ４からなる電圧制御可変容量
素子１０の従来技術例の断面構成を示している。
れた電圧制御可変容量ダイオードＣＤ１と直列接続され
た直流阻止用コンデンサＣ４からなる電圧制御可変容量
素子１０の従来技術例の断面構成を示している。
【００１５】図３において、Ｐ型のシリコン半導体基体
（サブストレート）１２に、Ｎ型のシリコン半導体領域
１４がエピタキシャル成長等により形成され、該Ｎ型の
シリコン半導体領域１４の内部にトランジスタ等の素子
が不純物のドーピング等のプロセスにより形成される。
トランジスタ等の素子が形成されるＮ型シリコン半導体
領域１４は、Ｐ型シリコン半導体基体１２により囲まれ
た島のようになっており、このＰ型シリコン半導体基体
１２を全体回路中の最低電位、例えば、通常、図３に示
すように接地（ＧＮＤ）電位に接続することにより、Ｎ
型シリコン半導体領域１４の内部に形成される各素子
は、Ｐ型シリコン半導体基体１２とＮ型シリコン半導体
領域１４によるＰＮ接続の逆バイアスのインピーダンス
により電気的に分離（絶縁）される。
（サブストレート）１２に、Ｎ型のシリコン半導体領域
１４がエピタキシャル成長等により形成され、該Ｎ型の
シリコン半導体領域１４の内部にトランジスタ等の素子
が不純物のドーピング等のプロセスにより形成される。
トランジスタ等の素子が形成されるＮ型シリコン半導体
領域１４は、Ｐ型シリコン半導体基体１２により囲まれ
た島のようになっており、このＰ型シリコン半導体基体
１２を全体回路中の最低電位、例えば、通常、図３に示
すように接地（ＧＮＤ）電位に接続することにより、Ｎ
型シリコン半導体領域１４の内部に形成される各素子
は、Ｐ型シリコン半導体基体１２とＮ型シリコン半導体
領域１４によるＰＮ接続の逆バイアスのインピーダンス
により電気的に分離（絶縁）される。
【００１６】Ｐ型シリコン半導体基体１２とＮ型シリコ
ン半導体領域１４を含む各素子の表面は酸化膜等の絶縁
体１６により覆われ、この絶縁体１６中、端子とする部
分のみに窓（開口）が形成され、金属等の導体配線（単
に、導体ともいう。）１８、２０とオーミック接続され
ている。
ン半導体領域１４を含む各素子の表面は酸化膜等の絶縁
体１６により覆われ、この絶縁体１６中、端子とする部
分のみに窓（開口）が形成され、金属等の導体配線（単
に、導体ともいう。）１８、２０とオーミック接続され
ている。
【００１７】空乏層容量である電圧制御可変容量ダイオ
ードＣＤ１は、島として分離されたＮ型シリコン半導体
領域１４内に形成されたＰ型シリコン半導体領域２２を
アノードとし、さらにそのＰ型シリコン半導体領域２２
内に形成されたＮ型シリコン半導体領域２４をカソード
として形成したものである。
ードＣＤ１は、島として分離されたＮ型シリコン半導体
領域１４内に形成されたＰ型シリコン半導体領域２２を
アノードとし、さらにそのＰ型シリコン半導体領域２２
内に形成されたＮ型シリコン半導体領域２４をカソード
として形成したものである。
【００１８】電圧制御可変容量ダイオードＣＤ１と電気
的に直列に接続される直流阻止用コンデンサＣ４は、前
記Ｐ型シリコン半導体基体１２の表面上の絶縁体１６上
に導体１８と絶縁体２６および導体２８から形成される
平行平板型コンデンサである。図３から分かるように、
平行平板型コンデンサである直流阻止用コンデンサＣ４
は、下部電極として上記電圧制御可変容量ダイオードＣ
Ｄ１のカソードであるＮ型シリコン半導体領域２４に接
続された配線用の導体１８を使用し、この配線用の導体
１８上に誘電体としての絶縁体２６を形成し、この絶縁
体２６上に上部電極としての導体２８を形成することで
構成される。
的に直列に接続される直流阻止用コンデンサＣ４は、前
記Ｐ型シリコン半導体基体１２の表面上の絶縁体１６上
に導体１８と絶縁体２６および導体２８から形成される
平行平板型コンデンサである。図３から分かるように、
平行平板型コンデンサである直流阻止用コンデンサＣ４
は、下部電極として上記電圧制御可変容量ダイオードＣ
Ｄ１のカソードであるＮ型シリコン半導体領域２４に接
続された配線用の導体１８を使用し、この配線用の導体
１８上に誘電体としての絶縁体２６を形成し、この絶縁
体２６上に上部電極としての導体２８を形成することで
構成される。
【００１９】
【発明が解決しようとする課題】このように上記従来技
術に係る電圧制御可変容量素子１０は、電圧制御可変容
量ダイオードＣＤ１と、これに直列に接続される直流阻
止用コンデンサＣ４が平面的に離れた位置に形成され
る。
術に係る電圧制御可変容量素子１０は、電圧制御可変容
量ダイオードＣＤ１と、これに直列に接続される直流阻
止用コンデンサＣ４が平面的に離れた位置に形成され
る。
【００２０】しかしながら、電圧制御可変容量ダイオー
ドＣＤ１と直流阻止用コンデンサＣ４とが平面的に離れ
た位置に形成された図３例の電圧制御可変容量素子１０
においては、目的とする平行平板型コンデンサ（目的と
する容量）からなる直流阻止用コンデンサＣ４の下部電
極である導体１８とＰ型シリコン半導体基体１２との間
に存在する絶縁体１６からなるコンデンサが寄生容量Ｃ
ｐとして存在する。この寄生容量Ｃｐの容量値は、平行
平板型コンデンサの下部電極の下側に存在する絶縁体２
６の厚みと比誘電率に依存するが、通常、目的とする容
量の数１０％になる場合があるという問題がある。
ドＣＤ１と直流阻止用コンデンサＣ４とが平面的に離れ
た位置に形成された図３例の電圧制御可変容量素子１０
においては、目的とする平行平板型コンデンサ（目的と
する容量）からなる直流阻止用コンデンサＣ４の下部電
極である導体１８とＰ型シリコン半導体基体１２との間
に存在する絶縁体１６からなるコンデンサが寄生容量Ｃ
ｐとして存在する。この寄生容量Ｃｐの容量値は、平行
平板型コンデンサの下部電極の下側に存在する絶縁体２
６の厚みと比誘電率に依存するが、通常、目的とする容
量の数１０％になる場合があるという問題がある。
【００２１】しかも、この寄生容量Ｃｐは、Ｐ型シリコ
ン半導体基体１２を介して接地電位に接続されるため、
きわめて損失の大きいコンデンサであるという問題があ
る。
ン半導体基体１２を介して接地電位に接続されるため、
きわめて損失の大きいコンデンサであるという問題があ
る。
【００２２】その上、電圧制御可変容量ダイオードＣＤ
１と直流阻止用コンデンサＣ４とが離れた位置に形成さ
れるため、この間を接続するための導体１８の損失（主
に、寄生インダクタンス）も増加するという問題もあ
る。
１と直流阻止用コンデンサＣ４とが離れた位置に形成さ
れるため、この間を接続するための導体１８の損失（主
に、寄生インダクタンス）も増加するという問題もあ
る。
【００２３】上記寄生容量Ｃｐが存在する場合、結果と
して、図２例のコルピッツ型電圧制御発振回路２におい
ては、バイポーラトランジスタＱ１のベースから左側を
見たインピーダンス、すなわち、コンデンサＣ１，Ｃ
４、インダクタＬ１および電圧制御可変容量ダイオード
ＣＤ１からなる直並列接続回路のインピーダンス中での
損失が増大し、上述したようにコルピッツ型電圧制御発
振回路２の雑音特性等が劣化するという問題がある。
して、図２例のコルピッツ型電圧制御発振回路２におい
ては、バイポーラトランジスタＱ１のベースから左側を
見たインピーダンス、すなわち、コンデンサＣ１，Ｃ
４、インダクタＬ１および電圧制御可変容量ダイオード
ＣＤ１からなる直並列接続回路のインピーダンス中での
損失が増大し、上述したようにコルピッツ型電圧制御発
振回路２の雑音特性等が劣化するという問題がある。
【００２４】この発明は、このような課題を考慮してな
されたものであって、平行平板型コンデンサと電圧制御
可変容量ダイオードのカソードの直列接続点に寄生容量
の発生しない電圧制御可変容量素子を提供することを目
的とする。
されたものであって、平行平板型コンデンサと電圧制御
可変容量ダイオードのカソードの直列接続点に寄生容量
の発生しない電圧制御可変容量素子を提供することを目
的とする。
【００２５】また、この発明は、電圧制御可変容量ダイ
オードと直流阻止用コンデンサとの直列接続間の寄生イ
ンダクタンスの極めて小さい電圧制御可変容量素子を提
供することを目的とする。
オードと直流阻止用コンデンサとの直列接続間の寄生イ
ンダクタンスの極めて小さい電圧制御可変容量素子を提
供することを目的とする。
【００２６】さらに、この発明は、小形の電圧制御可変
容量素子を提供することを目的とする。
容量素子を提供することを目的とする。
【００２７】
【課題を解決するための手段】この発明では、半導体基
体に形成された電圧制御可変容量ダイオードのカソード
に平行平板型コンデンサを重ねて形成するようにしたの
で、形状が小形となり、平行平板型コンデンサと半導体
基体間の寄生容量が除去され、さらに平行平板型コンデ
ンサと電圧制御可変容量ダイオードのカソード間の寄生
インダクタンスがきわめて小さくなる。
体に形成された電圧制御可変容量ダイオードのカソード
に平行平板型コンデンサを重ねて形成するようにしたの
で、形状が小形となり、平行平板型コンデンサと半導体
基体間の寄生容量が除去され、さらに平行平板型コンデ
ンサと電圧制御可変容量ダイオードのカソード間の寄生
インダクタンスがきわめて小さくなる。
【００２８】
【発明の実施の形態】以下、この発明の一実施の形態に
ついて図面を参照して説明する。なお、以下に参照する
図面において、上記図２、図３に示したものと対応する
ものには同一の符号または同一の符号に符号「Ａ」を付
け、その説明は簡潔にする。また、２度掲載する繁雑さ
を避けるために、必要に応じて上記図２、図３をも参照
して説明する。
ついて図面を参照して説明する。なお、以下に参照する
図面において、上記図２、図３に示したものと対応する
ものには同一の符号または同一の符号に符号「Ａ」を付
け、その説明は簡潔にする。また、２度掲載する繁雑さ
を避けるために、必要に応じて上記図２、図３をも参照
して説明する。
【００２９】図１は、この発明の一実施の形態のシリコ
ン半導体集積回路に形成された電圧制御可変容量素子１
０Ａの断面構成を示している。この電圧制御可変容量素
子１０Ａは、基本的に、電圧制御可変容量ダイオードＣ
Ｄ１Ａと、これに電気的に直列に接続された平行平板型
コンデンサとしての直流阻止用コンデンサ（以下、平行
平板型コンデンサともいう。）Ｃ４Ａとを有している。
ン半導体集積回路に形成された電圧制御可変容量素子１
０Ａの断面構成を示している。この電圧制御可変容量素
子１０Ａは、基本的に、電圧制御可変容量ダイオードＣ
Ｄ１Ａと、これに電気的に直列に接続された平行平板型
コンデンサとしての直流阻止用コンデンサ（以下、平行
平板型コンデンサともいう。）Ｃ４Ａとを有している。
【００３０】図１において、Ｐ型のシリコン半導体基体
（サブストレート）１２に、Ｎ型シリコン半導体領域１
４がエピタキシャル成長等により形成され、該Ｎ型シリ
コン半導体領域１４の内部にトランジスタ等の素子が不
純物のドーピング等のプロセスにより形成される。トラ
ンジスタ等の素子が形成されるＮ型シリコン半導体領域
１４は、Ｐ型シリコン半導体基体１２により囲まれた島
のようになっており、このＰ型シリコン半導体基体１２
を全体回路中の最低電位、例えば、通常、接地（ＧＮ
Ｄ）電位に接続することにより、Ｎ型シリコン半導体領
域１４の内部に形成される各素子は、Ｐ型シリコン半導
体基体１２とＮ型シリコン半導体領域１４によるＰＮ接
続の逆バイアスのインピーダンスにより電気的に分離
（絶縁）される。
（サブストレート）１２に、Ｎ型シリコン半導体領域１
４がエピタキシャル成長等により形成され、該Ｎ型シリ
コン半導体領域１４の内部にトランジスタ等の素子が不
純物のドーピング等のプロセスにより形成される。トラ
ンジスタ等の素子が形成されるＮ型シリコン半導体領域
１４は、Ｐ型シリコン半導体基体１２により囲まれた島
のようになっており、このＰ型シリコン半導体基体１２
を全体回路中の最低電位、例えば、通常、接地（ＧＮ
Ｄ）電位に接続することにより、Ｎ型シリコン半導体領
域１４の内部に形成される各素子は、Ｐ型シリコン半導
体基体１２とＮ型シリコン半導体領域１４によるＰＮ接
続の逆バイアスのインピーダンスにより電気的に分離
（絶縁）される。
【００３１】Ｐ型シリコン半導体基体１２とＮ型シリコ
ン半導体領域１４を含む各素子の表面は酸化膜等の絶縁
体１６により覆われ、この絶縁体１６中、端子あるいは
電極とする部分のみに窓（開口）が形成され、金属等の
導体配線１８Ａ，２０とオーミック接続される。
ン半導体領域１４を含む各素子の表面は酸化膜等の絶縁
体１６により覆われ、この絶縁体１６中、端子あるいは
電極とする部分のみに窓（開口）が形成され、金属等の
導体配線１８Ａ，２０とオーミック接続される。
【００３２】ＰＮ接合部の空乏層容量を容量とする電圧
制御可変容量ダイオードＣＤ１Ａは、島として分離され
たＮ型シリコン半導体領域１４内に形成されたＰ型シリ
コン半導体領域２２をアノードとし、さらにそのＰ型シ
リコン半導体領域２２内に形成されたＮ型シリコン半導
体領域２４Ａをカソードとして形成したものである。
制御可変容量ダイオードＣＤ１Ａは、島として分離され
たＮ型シリコン半導体領域１４内に形成されたＰ型シリ
コン半導体領域２２をアノードとし、さらにそのＰ型シ
リコン半導体領域２２内に形成されたＮ型シリコン半導
体領域２４Ａをカソードとして形成したものである。
【００３３】電圧制御可変容量ダイオードＣＤ１Ａのカ
ソードと電気的に直列に接続される平行平板型コンデン
サである直流阻止用コンデンサＣ４Ａは、上部電極とし
ての外部導体２８と、この外部導体２８の下側に配置さ
れる誘電体からなる内部絶縁体２６と、この内部絶縁体
２６の下側に配置される導体１８Ａとから構成され、該
直流阻止用コンデンサＣ４Ａの下部電極としての導体１
８Ａの下部面が、電圧制御可変容量ダイオードＣＤ１Ａ
のカソードに対向配置され、Ｎ型シリコン半導体領域２
４Ａの表面にオーミック接続により接続され、導体１８
Ａがカソード電極を兼用する構成とされている。
ソードと電気的に直列に接続される平行平板型コンデン
サである直流阻止用コンデンサＣ４Ａは、上部電極とし
ての外部導体２８と、この外部導体２８の下側に配置さ
れる誘電体からなる内部絶縁体２６と、この内部絶縁体
２６の下側に配置される導体１８Ａとから構成され、該
直流阻止用コンデンサＣ４Ａの下部電極としての導体１
８Ａの下部面が、電圧制御可変容量ダイオードＣＤ１Ａ
のカソードに対向配置され、Ｎ型シリコン半導体領域２
４Ａの表面にオーミック接続により接続され、導体１８
Ａがカソード電極を兼用する構成とされている。
【００３４】このように、電圧制御可変容量素子１０Ａ
として、電圧制御可変容量ダイオードＣＤ１Ａのカソー
ド（Ｎ型シリコン半導体領域）２４Ａに平行平板型コン
デンサＣ４Ａの一方の電極としての導体１８Ａを対向さ
せて接続し、電圧制御可変容量ダイオードＣＤ１Ａと平
行平板型コンデンサＣ４Ａとを重ねて形成する構成とし
たので、図３例の電圧制御可変容量素子１０と比較し
て、平面的にみて、形状を小形にすることができる。ま
た、図３を参照して説明したような、平行平板型コンデ
ンサＣ４の下部電極としての導体１８とシリコン半導体
基体１２間の絶縁体１６を誘電体とする寄生容量Ｃｐを
構造的（本質的）に除去することができる。さらに、電
圧制御可変容量ダイオードＣＤ１Ａのカソード（Ｎ型シ
リコン半導体領域）２４Ａの電極と平行平板型コンデン
サＣ４Ａの下部電極とが兼用されているので、この間の
直列接続インピーダンスを略ゼロ値にすることができ
る。
として、電圧制御可変容量ダイオードＣＤ１Ａのカソー
ド（Ｎ型シリコン半導体領域）２４Ａに平行平板型コン
デンサＣ４Ａの一方の電極としての導体１８Ａを対向さ
せて接続し、電圧制御可変容量ダイオードＣＤ１Ａと平
行平板型コンデンサＣ４Ａとを重ねて形成する構成とし
たので、図３例の電圧制御可変容量素子１０と比較し
て、平面的にみて、形状を小形にすることができる。ま
た、図３を参照して説明したような、平行平板型コンデ
ンサＣ４の下部電極としての導体１８とシリコン半導体
基体１２間の絶縁体１６を誘電体とする寄生容量Ｃｐを
構造的（本質的）に除去することができる。さらに、電
圧制御可変容量ダイオードＣＤ１Ａのカソード（Ｎ型シ
リコン半導体領域）２４Ａの電極と平行平板型コンデン
サＣ４Ａの下部電極とが兼用されているので、この間の
直列接続インピーダンスを略ゼロ値にすることができ
る。
【００３５】このように形成した電圧制御可変容量素子
１０Ａを図２に示すコルピッツ型電圧制御発振回路２に
適用することにより、バイポーラトランジスタＱ１のベ
ースから左側を見たインピーダンス、すなわち、コンデ
ンサＣ１，Ｃ４Ａ、インダクタＬ１および電圧制御可変
容量ダイオードＣＤ１Ａからなる直並列接続回路のイン
ピーダンス中での損失の増加がなく、雑音特性等が劣化
することのない高性能な発振回路を実現することができ
る。
１０Ａを図２に示すコルピッツ型電圧制御発振回路２に
適用することにより、バイポーラトランジスタＱ１のベ
ースから左側を見たインピーダンス、すなわち、コンデ
ンサＣ１，Ｃ４Ａ、インダクタＬ１および電圧制御可変
容量ダイオードＣＤ１Ａからなる直並列接続回路のイン
ピーダンス中での損失の増加がなく、雑音特性等が劣化
することのない高性能な発振回路を実現することができ
る。
【００３６】なお、この発明は、上述の実施の形態に限
らず、この発明の要旨を逸脱することなく、種々の構成
を採り得ることはもちろんである。
らず、この発明の要旨を逸脱することなく、種々の構成
を採り得ることはもちろんである。
【００３７】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基体に形成された電圧制御可変容量ダイオー
ドのカソードに平行平板型コンデンサを重ねて形成する
ようにしているので、形状が小形となり、平行平板型コ
ンデンサと半導体基体間の寄生容量が除去され、さらに
平行平板型コンデンサと電圧制御可変容量ダイオードの
カソード間の寄生インダクタンスがきわめて小さくな
る。
ば、半導体基体に形成された電圧制御可変容量ダイオー
ドのカソードに平行平板型コンデンサを重ねて形成する
ようにしているので、形状が小形となり、平行平板型コ
ンデンサと半導体基体間の寄生容量が除去され、さらに
平行平板型コンデンサと電圧制御可変容量ダイオードの
カソード間の寄生インダクタンスがきわめて小さくな
る。
【００３８】平行平板型コンデンサを直流阻止用コンデ
ンサとして使用した場合、該直流阻止用コンデンサの損
失を低減でき、電圧制御可変容量ダイオードと直流阻止
用コンデンサ間のインダクタをほぼ除去することができ
ることから直列接続インピーダンスの損失も低減でき
る。このような低損失な電圧制御可変容量素子を電圧制
御発振回路等に応用することにより、該電圧制御発振回
路の雑音特性等を向上させることができる。
ンサとして使用した場合、該直流阻止用コンデンサの損
失を低減でき、電圧制御可変容量ダイオードと直流阻止
用コンデンサ間のインダクタをほぼ除去することができ
ることから直列接続インピーダンスの損失も低減でき
る。このような低損失な電圧制御可変容量素子を電圧制
御発振回路等に応用することにより、該電圧制御発振回
路の雑音特性等を向上させることができる。
【図１】この発明に係る電圧制御可変容量素子の一実施
の形態の構成を示す概略的な断面図である。
の形態の構成を示す概略的な断面図である。
【図２】電圧制御可変容量素子を使用した一般的なコル
ピッツ型電圧制御発振回路の構成例を示す回路図であ
る。
ピッツ型電圧制御発振回路の構成例を示す回路図であ
る。
【図３】従来技術に係る電圧制御可変容量素子の構成例
を示す概略的な断面図である。
を示す概略的な断面図である。
２…コルピッツ型電圧制御発振回路 ４…コレクタ
接地増幅回路 ６…帰還回路 ８…電圧印加
回路 １０（１０Ａ）…電圧制御可変容量素子 １２…Ｐ型シ
リコン半導体基体 １４…Ｎ型シリコン半導体領域 １６、２６…
絶縁体 １８、１８Ａ、２０、２８…導体（電極） ２２…アノード（Ｐ型シリコン半導体領域） ２４（２４Ａ）…カソード（Ｎ型シリコン半導体領域） ＣＤ１（ＣＤ１Ａ）…電圧制御可変容量ダイオード Ｃ４（Ｃ４Ａ）…平行平板型コンデンサ（直流阻止用コ
ンデンサ） Ｃｐ…寄生容量
接地増幅回路 ６…帰還回路 ８…電圧印加
回路 １０（１０Ａ）…電圧制御可変容量素子 １２…Ｐ型シ
リコン半導体基体 １４…Ｎ型シリコン半導体領域 １６、２６…
絶縁体 １８、１８Ａ、２０、２８…導体（電極） ２２…アノード（Ｐ型シリコン半導体領域） ２４（２４Ａ）…カソード（Ｎ型シリコン半導体領域） ＣＤ１（ＣＤ１Ａ）…電圧制御可変容量ダイオード Ｃ４（Ｃ４Ａ）…平行平板型コンデンサ（直流阻止用コ
ンデンサ） Ｃｐ…寄生容量
Claims (1)
- 【請求項１】半導体基体に、空乏層容量を使用した電圧
制御可変容量ダイオードと該電圧制御可変容量ダイオー
ドのカソードに直列に接続される平行平板型コンデンサ
とを形成した電圧制御可変容量素子において、 前記電圧制御可変容量ダイオードのカソードに前記平行
平板型コンデンサの一方の電極を対向させて接続し、前
記電圧制御可変容量ダイオードと前記平行平板型コンデ
ンサとを重ねて形成したことを特徴とする電圧制御可変
容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5852198A JPH11261082A (ja) | 1998-03-10 | 1998-03-10 | 電圧制御可変容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5852198A JPH11261082A (ja) | 1998-03-10 | 1998-03-10 | 電圧制御可変容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261082A true JPH11261082A (ja) | 1999-09-24 |
Family
ID=13086743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5852198A Pending JPH11261082A (ja) | 1998-03-10 | 1998-03-10 | 電圧制御可変容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530739B1 (ko) * | 2001-06-28 | 2005-11-28 | 한국전자통신연구원 | 가변 수동소자 및 그 제조방법 |
-
1998
- 1998-03-10 JP JP5852198A patent/JPH11261082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530739B1 (ko) * | 2001-06-28 | 2005-11-28 | 한국전자통신연구원 | 가변 수동소자 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6683341B1 (en) | Voltage-variable capacitor with increased current conducting perimeter | |
| US8854791B2 (en) | Voltage controlled variable capacitor and voltage controlled oscillator | |
| US8803288B1 (en) | Analog transcap device | |
| US7547970B2 (en) | Semiconductor device | |
| TW200308087A (en) | Multi-terminal MOS varactor | |
| US8963289B2 (en) | Digital semiconductor variable capacitor | |
| US5914513A (en) | Electronically tunable capacitor | |
| US5705963A (en) | LC element comprising a reverse biased pn junction | |
| US3953875A (en) | Capacitor structure and circuit facilitating increased frequency stability of integrated circuits | |
| JP4509390B2 (ja) | 改善された集積型の発振器及び調整可能な回路 | |
| US6714086B1 (en) | Symmetric oscillators | |
| US6278158B1 (en) | Voltage variable capacitor with improved C-V linearity | |
| US5684326A (en) | Emitter ballast bypass for radio frequency power transistors | |
| US6933796B2 (en) | Voltage controlled oscillating circuit | |
| JP2788838B2 (ja) | 高周波集積回路 | |
| US7081799B2 (en) | Bipolar transistor, oscillation circuit, and voltage controlled oscillator | |
| JPH11261082A (ja) | 電圧制御可変容量素子 | |
| WO2014194336A2 (en) | Analog transcap device | |
| JP2004260301A (ja) | 差動周波数制御端子を有する電圧制御発振器 | |
| US7323763B2 (en) | Semiconductor device having an improved voltage controlled oscillator | |
| WO1998009335A1 (en) | Monolithic integrated circuit including bipolar transistors having nonuniformly doped collector base junction | |
| JP2002084136A (ja) | 発振回路 | |
| US3539884A (en) | Integrated transistor and variable capacitor | |
| JPH02279003A (ja) | トランジスタ式超高周波発振器 | |
| JP7638459B1 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050121 |
|
| A977 | Report on retrieval |
Effective date: 20070730 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080108 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20080507 Free format text: JAPANESE INTERMEDIATE CODE: A02 |