JPH11261408A - 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム - Google Patents

Abstract

(57)【要約】 【課題】 多ビットの伝送においては、各ビットにおけ
る最適な受信タイミングが異なるため、各ビット毎に、
例えば、ＤＬＬ回路を設ける必要があるが、そうすると
回路規模が大きくなり過ぎるという課題がある。 【解決手段】 入力された基準信号ＣＫｒと同一の周期
或いは位相を有する内部信号ＣＫinをフィードバック制
御して生成する親回路１と、該親回路１からの内部信号
ＣＫinおよび制御信号ＣＳを受け取って、前記基準信号
ＣＫｒに対して所定のタイミングを有するタイミング信
号ＴＳを発生する子回路２とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相インターポレー
タ、タイミング信号発生回路、および、該タイミング信
号発生回路が適用される半導体集積回路装置並びに半導
体集積回路システムに関し、特に、ＬＳＩチップ間の信
号伝送、或いは、１つのチップ内における複数の素子や
回路ブロック間での信号伝送を高速化するためのタイミ
ング信号発生回路に関する。

【０００２】近年、ＬＳＩ（Large Scale Integration
Circuit)チップ間の信号伝送、例えば、ＤＲＡＭ（Dyna
mic Random Access Memory) とプロセッサ（論理回路）
との間の信号伝送、或いは、１つのＬＳＩチップ（半導
体集積回路装置）における複数の素子や回路ブロック間
での信号伝送を高速に行うことが必要となって来てい
る。そして、基準クロックに同期して所定の位相差を有
する複数のタイミング信号を、簡単な構成でしかも高精
度に発生することのできるタイミング信号発生回路の提
供が要望されている。

【０００３】

【従来の技術】近年、コンピュータやその他の情報処理
機器を構成する部品の性能は大きく向上し、特に、ＤＲ
ＡＭおよびプロセッサの性能は、時代と共に大きく向上
して来た。すなわち、プロセッサは高速速度の面での性
能向上が著しかったのに対し、ＤＲＡＭは主として容量
増加の面での性能向上が著しかった。しかしながら、Ｄ
ＲＡＭにおける動作速度の向上は、容量の増加ほど大き
なものではなく、その結果、ＤＲＡＭとプロセッサとの
間の速度ギャップが大きくなり、近年はこの速度ギャッ
プがコンピュータの性能向上の妨げになりつつある。ま
た、これらのチップ間の信号伝送だけでなく、チップの
大型化に伴って、１つのＬＳＩチップ（半導体集積回路
装置）内の素子や構成回路（回路ブロック）間の信号伝
送速度も、チップの性能を制限する大きな要因となって
来ている。

【０００４】そして、例えば、ＬＳＩチップ間の信号伝
送を高速化するためには、信号を受信する回路が信号に
対して正確なタイミングで動作することが必要となって
おり、従来よりＤＬＬ(Delay Locked Loop) やＰＬＬ(P
hase Locked Loop) といった方法が知られている。図１
は従来のタイミング信号発生回路の一例を示すブロック
図であり、ＤＬＬ回路を使用したタイミング信号発生回
路の例を示すものである。図１において、参照符号１０
０はＤＬＬ回路，１１１は可変遅延ライン，１１２は位
相比較回路，１１３は制御信号発生回路，１１４は駆動
回路（クロックドライバ），１０２は遅延回路，そし
て，１０３は受信回路を示している。

【０００５】ＤＬＬ回路１００は、可変遅延ライン１１
１，位相比較回路１１２，および，制御信号発生回路１
１３を備えて構成されている。位相比較回路１１２に
は、基準クロックＣＫｒおよびクロックドライバ１１４
の出力（内部クロックＣＫin）が入力され、これらのク
ロックＣＫｒおよびＣＫinの位相差ができるだけ小さく
なるように可変遅延ライン１１１の遅延量（遅延ユニッ
トＤの段数）を制御する。すなわち、位相比較回路１１
２は、基準クロックＣＫｒおよび内部クロックＣＫinの
位相差に応じてアップ信号ＵＰまたはダウン信号ＤＮを
制御信号発生回路１１３に供給し、該制御信号発生回路
１１３は、このアップ信号ＵＰまたはダウン信号ＤＮに
応じた制御信号（遅延ユニットＤの段数を選択する信
号）ＣＳにより可変遅延ライン１１１の遅延量を制御す
る。これにより、基準クロックＣＫｒと位相同期した内
部クロックＣＫinを生成するようになっている。

【０００６】クロックドライバ１１４の出力は、ＬＳＩ
チップ（半導体集積回路装置）の内部クロックＣＫinと
して供給されるが、例えば、遅延回路（適当な遅延段）
１０２を介して受信回路１０３のタイミング信号ＴＳと
して使用される。すなわち、例えば、受信回路１０３
は、遅延回路１０２を介して供給される内部クロックＣ
Ｋinに応じて与えられた信号ＳＳを取り込む（ラッチす
る）ことになる。ここで、遅延回路１０２は、例えば、
クロックドライバ１１４のドライブ能力および信号線の
負荷容量等に応じて遅延する内部クロックＣＫinのタイ
ミング調整を行ってタイミング信号ＴＳを生成するため
に設けられている。

【０００７】

【発明が解決しようとする課題】上述した図１に示す従
来のＤＬＬ回路を使用したタイミング信号発生回路、或
いは、ＤＬＬ回路をＰＬＬ回路に置き替えた同様の構成
を有するタイミング信号発生回路は、基準クロックＣＫ
ｒと同一の位相の内部クロックＣＫinを生成することは
できるが、この内部クロックＣＫinを、例えば、ＬＳＩ
チップ間の高速信号伝送に用いる場合には、解決しなけ
ればならない課題がある。

【０００８】まず、ＬＳＩチップ間（或いは、電子機器
の間）の信号伝送では、必要な信号伝送帯域を得るため
に複数本の信号線を用いた多ビットの伝送を適用するこ
とが多いが、そうすると、それぞれの信号線の遅延特性
のバラつき等により各ビットにおける最適な受信タイミ
ングが異なることになる。そこで、例えば、各ビットに
おけるタイミングを調整するために複数個のＤＬＬ回路
を設けることになるが、その場合には、回路規模が大き
くなり過ぎるという問題がある。

【０００９】また、１ビット幅の伝送であっても、受信
回路の最適な受信タイミングは、基準クロックＣＫｒの
立ち上がり或いは立ち下がりとは異なるのが普通であ
り、そのために、基準クロックＣＫｒを遅延段に通して
受信用のクロックを生成することになる。しかしなが
ら、せっかくＤＬＬ回路やＰＬＬ回路を用いて素子特性
のバラつきに依存しない内部クロックＣＫinを作ったと
しても、遅延段の部分で基準クロックＣＫｒの周期と無
関係の遅延が生じてしまうことになるため、クロック周
波数に変化が生じた場合には、最適なタイミングでの受
信ができなくなるという問題がある。

【００１０】本発明は、上述した従来のタイミング信号
発生回路が有する課題に鑑み、基準クロックに同期して
所定の位相差を有する複数のタイミング信号を、簡単な
構成でしかも高精度に発生することのできるタイミング
信号発生回路の提供を目的とする。

【００１１】

【課題を解決するための手段】本発明によれば、入力さ
れた基準信号と同一の周期或いは位相を有する内部信号
をフィードバック制御して生成する親回路と、該親回路
からの内部信号および制御信号を受け取って、前記基準
信号に対して所定のタイミングを有するタイミング信号
を発生する子回路とを具備することを特徴とするタイミ
ング信号発生回路が提供される。

【００１２】本発明のタイミング信号発生回路によれ
ば、子回路は、親回路からの内部信号および制御信号を
受け取って基準信号に対して所定のタイミングを有する
タイミング信号を出力する。ここで、子回路は、１つの
親回路に対して複数個設けることができる。また、タイ
ミング信号発生回路は１つの半導体集積回路装置（ＬＳ
Ｉチップ）に適用することもできるが、複数の半導体集
積回路装置え構成された半導体集積回路システムに適用
することもできる。

【００１３】これにより、基準信号に同期して所定の位
相差を有する複数のタイミング信号を、簡単な構成でし
かも高精度に発生することができる。

【００１４】

【発明の実施の形態】まず、図２を参照して、本発明に
係るタイミング信号発生回路の原理構成を説明する。図
２は本発明に係るタイミング信号発生回路の原理構成を
示すブロック図である。図２において、参照符号１は親
回路，２は子回路，１０はＤＬＬ回路，１１は可変遅延
ライン，１２は位相比較回路，１３は制御信号発生回
路，そして，１４は駆動回路（クロックドライバ）を示
している。

【００１５】図２に示されるように、本発明のタイミン
グ信号発生回路は、親回路１および複数の子回路２によ
り構成されている。親回路１は、図１に示す従来のタイ
ミング信号発生回路１１１と同様の構成とされ、ＤＬＬ
回路１０およびクロックドライバ１４を備えて構成され
ている。なお、親回路１としては、ＤＬＬ回路を使用す
るものに限定されず、例えば、ＰＬＬ回路を適用したも
のであってもよい。

【００１６】ＤＬＬ回路１０は、可変遅延ライン１１，
位相比較回路１２，および，制御信号発生回路１３を備
えている。位相比較回路１２には、基準クロックＣＫｒ
およびクロックドライバ１４の出力（内部クロックＣＫ
in）が入力され、これらのクロックＣＫｒおよびＣＫin
の位相が比較される。さらに、制御信号発生回路１３
は、この位相比較の結果に基づいて、制御信号（例え
ば、アナログ値の電圧或いは電流）ＣＳを発生する。そ
して、この制御信号発生回路１３からの制御信号ＣＳに
より、可変遅延ライン１１の遅延量が制御され、最終的
には、基準クロックＣＫｒと内部クロックＣＫinの位相
差が最少になる。ここで、クロックドライバ１４の出力
（ＣＫin）は、位相比較回路１２にフィードバックされ
るだけでなく、各子回路２に供給され、また、制御信号
発生回路１３からの制御信号ＣＳも各子回路２に供給さ
れている。

【００１７】図２に示されるように、本発明のタイミン
グ信号発生回路では、親回路１で使用される制御信号
（制御信号発生回路１３の出力信号）ＣＳにより、複数
の子回路２の制御も行われるようになっている。すなわ
ち、各子回路２では、親回路１のＤＬＬ回路１０におけ
る可変遅延ライン１１の遅延量を制御するために使用さ
れる制御信号ＣＳがそのまま使用され、また、この可変
遅延ライン１１の遅延要素（遅延ユニットＤ）と本質的
に同一の遅延要素を使用して基準クロックＣＫｒの周期
に比例した遅延を持たせることができるようになってい
る。

【００１８】従って、子回路２においても、基準クロッ
クＣＫｒの周期を基準とした遅延量を持つ（すなわち、
基準クロックに対し一定の位相差関係にある）タイミン
グ信号（ＴＳ）を発生させることができる。また、親回
路１で発生された制御信号ＣＳを子回路２においても使
うことにより、基準クロックＣＫｒの周波数に応じて子
回路２の応答周波数特性を制御することができる。具体
的に、例えば、子回路２で使用するフィルター回路の特
性周波数（例えば、カットオフ周波数）を基準クロック
ＣＫｒの周波数に比例させることが可能となる。このこ
とを利用することにより、例えば、ＣＭＯＳ振幅の矩型
波クロックをフィルターに通して一定振幅の正弦波を子
回路２で発生させること等が可能となる。

【００１９】このように、本発明のタイミング信号発生
回路によれば、親回路１よりも遙かに簡単な構成の子回
路２により基準クロックＣＫｒに同期したタイミング信
号を発生させることができる。また、基準クロックＣＫ
ｒの周波数に応じて子回路２の応答速度を変化させるこ
とにより、広い周波数範囲に渡って高精度のタイミング
信号ＴＳの発生が可能となる。

【００２０】以下、添付図面を参照して、本発明に係る
位相インターポレータ、タイミング信号発生回路、およ
び、該タイミング信号発生回路が適用される半導体集積
回路装置並びに半導体集積回路システムの実施例を説明
する。図３は本発明の第１実施例としてのタイミング信
号発生回路の構成を示すブロック図である。

【００２１】図３に示されるように、可変遅延ライン１
１は複数の遅延ユニットＤにより構成され、制御信号Ｃ
Ｓで可変遅延ライン１１の所定段数の遅延ユニットＤを
選択することにより該可変遅延ライン１１における遅延
量を制御するようになっている。また、制御信号発生回
路１３は、チャージポンプ回路１３１およびバッファア
ンプ１３２により構成され、基準クロックＣＫｒおよび
内部クロックＣＫinの位相差に応じて出力される位相比
較回路１２からのアップ信号ＵＰまたはダウン信号ＤＮ
に応じた制御信号ＣＳを発生するようになっている。

【００２２】また、図３に示されるように、子回路２
は、親回路１の可変遅延ライン１１を構成する遅延ユニ
ットと同じ遅延ユニットＤを複数備えて構成された可変
遅延ライン２１を有し、また、子回路２の可変遅延ライ
ン２１には、親回路１のクロックドライバ１４の出力で
ある内部クロックＣＫinが入力されている。なお、子回
路２は、例えば、クロック周期に対して所定の遅延を有
するタイミング信号（ＴＳ）を生成するために使用され
る。

【００２３】子回路２の可変遅延ライン２１の遅延量
（遅延ユニットＤの段数）は、親回路１の制御信号発生
回路１３（バッファアンプ１３２）の出力である制御信
号ＣＳにより制御されるようになっている。このよう
に、子回路２には、親回路１の可変遅延ライン１１と同
じ遅延ユニットＤが使用されており、基準クロックＣＫ
ｒの周期に比例した遅延量を有する複数のタイミング信
号（ＴＳ１，ＴＳ２，…）を発生させることができるよ
うになっている。これらのタイミング信号ＴＳ１，ＴＳ
２，…は、それぞれ基準クロックＣＫｒに対して所定の
遅延量を有し、例えば、基準クロックＣＫｒに対して１
／ｍ，２／ｍ，…周期だけ遅れたタイミングの信号とな
っている。なお、子回路２は、１つの親回路１に対して
複数個設けることができ、各子回路２の可変遅延ライン
２１は、例えば、親回路１の可変遅延ライン１１よりも
回路規模が小さく、すなわち、遅延ユニットＤの段数が
少なくなるように構成することができる。

【００２４】以上において、親回路１および複数の子回
路２は、１つの半導体集積回路装置（ＬＳＩチップ）内
に設けることもできるが、親回路１および各子回路２を
それぞれ異なる半導体集積回路装置に設けるように構成
してもよい。すなわち、タイミング信号発生回路を複数
の半導体集積回路装置を有する半導体集積回路システム
に適用することもできる。

【００２５】図４は図３のタイミング信号発生回路の可
変遅延ラインにおける遅延ユニットＤの一例を示す回路
図である。ここで、図４に示す遅延ユニットＤの回路例
は、親回路１の可変遅延ライン１１における遅延ユニッ
ト、および、子回路２の可変遅延ライン２１における遅
延ユニットに共通するものである。図４に示されるよう
に、各遅延ユニットＤは、高電位電源線（Ｖcc）および
低電位電源線（Ｖss）の間に設けられたｐチャネル型Ｍ
ＯＳ（ｐＭＯＳ）トランジスタおよびｎチャネル型ＭＯ
Ｓ（ｎＭＯＳ）トランジスタより成るＣＭＯＳインバー
タＤＩ，このＣＭＯＳインバータＤＩの出力と低電位電
源線（Ｖss）との間に設けられたｎＭＯＳトランジスタ
ＤＴおよび容量ＤＣにより構成されている。そして、可
変遅延ライン１１（２１）は、複数段の遅延ユニットＤ
を縦列接続することにより構成されている。なお、図４
に示す遅延ユニットＤは、トランジスタＤＴのゲートに
制御電圧Ｖcs（制御信号ＣＳ）を与えるようになってい
るが、これに限定されるものではなく、様々な構成のも
のを使用することができる。例えば、後述の図８に示す
ようなＣＭＯＳインバータＤＩのトランジスタ（ｐＭＯ
ＳおよびｎＭＯＳ）のソース側にそれぞれ定電流モード
で動作するトランジスタを挿入し、これらのトランジス
タへの制御電圧ＶcnおよびＶcpにより遅延を制御するこ
とも可能である。なお、論理の反転を避けるために、２
つの遅延ユニットＤを１つの単位（１段）として構成し
てもよい。

【００２６】図５は図３のタイミング信号発生回路にお
ける位相比較回路１２の一例を示すブロック回路図であ
り、図６は図５の位相比較回路の動作を説明するための
タイミング図である。図５に示されるように、位相比較
回路１２は、基準クロックＣＫｒと内部クロックＣＫin
の位相を比較し、これらの信号の位相差に応じてアップ
信号（／ＵＰ）またはダウン信号（／ＤＮ）を出力する
ものであり、基準クロックＣＫｒおよび内部クロックＣ
Ｋinの周波数を２分周して２倍の周期を有する基準クロ
ックＣＫｒ’および内部クロックＣＫin’の論理を取っ
て負論理のアップ信号（／ＵＰ）およびダウン信号（／
ＤＮ）を生成するようになっている。

【００２７】すなわち、図６に示されるように、２分周
した内部クロックＣＫin’が低レベル“Ｌ”から高レベ
ル“Ｈ”へ変化するタイミングが、２分周した基準クロ
ックＣＫｒ’が低レベル“Ｌ”から高レベル“Ｈ”へ変
化するタイミングよりも早ければ、低レベル“Ｌ”のア
ップ信号／ＵＰが出力され、一方、２分周した基準クロ
ックＣＫｒ’が低レベル“Ｌ”から高レベル“Ｈ”へ変
化するタイミングよりも遅ければ、低レベル“Ｌ”のダ
ウン信号／ＤＮが出力される。

【００２８】図７は図３のタイミング信号発生回路にお
けるチャージポンプ回路１３１の一例を示す回路図であ
る。図７に示されるように、チャージポンプ回路１３１
は、高電位電源線（Ｖcc）および低電位電源線（Ｖss）
の間に設けられ、アップ信号（反転論理のアップ信号）
／ＵＰがゲートに供給されたｐＭＯＳトランジスタ，お
よび，ダウン信号ＤＮがゲートに供給されたｎＭＯＳト
ランジスタにより構成されている。すなわち、低レベル
“Ｌ”のアップ信号／ＵＰが出力されているときは、出
力レベルＶcoの電位が高くなり、一方、高レベル“Ｈ”
のダウン信号ＤＮ（／ＤＮが低レベル“Ｌ”）が出力さ
れているときは、出力レベルＶcoの電位が低くなるよう
になっている。

【００２９】このチャージポンプ回路１３１の出力Ｖco
は、バッファアンプ１３２を介して制御電圧Ｖcs（制御
信号ＣＳ）となり、図４の各遅延ユニットＤのトランジ
スタＤＴのゲートに印加されることになる。そして、制
御電圧Ｖcsの電位が高くなれば、各ＣＭＯＳインバータ
ＤＩの出力における負荷容量が大きくなって、可変遅延
ライン１１（２１）の遅延量が増大し、内部クロックＣ
Ｋinの位相が遅れる。逆に、制御電圧Ｖcsの電位が低く
なれば、各ＣＭＯＳインバータＤＩの出力における負荷
容量が小さくなって、可変遅延ライン１１（２１）の遅
延量が減少し、内部クロックＣＫinの位相が進むことに
なる。

【００３０】図８は図３のタイミング信号発生回路の可
変遅延ラインにおける遅延ユニットＤの他の例を示す回
路図である。図８に示されるように、遅延ユニットＤ
は、ＣＭＯＳインバータＤＩのトランジスタ（ｐＭＯＳ
およびｎＭＯＳ）のソース側に定電流モードで動作する
トランジスタを挿入し、このトランジスタへの制御電圧
ＶcnとＶcpで遅延を制御するようになっている。すなわ
ち、高電位電源線（Ｖcc）とＣＭＯＳインバータＤＩの
ｐＭＯＳトランジスタのソースとの間にｐＭＯＳトラン
ジスタＤＴｐを設け、また、低電位電源線（Ｖss）とＣ
ＭＯＳインバータＤＩのｎＭＯＳトランジスタのソース
との間にｎＭＯＳトランジスタＤＴｎを設けるようにな
っている。そして、トランジスタＤＴｐのゲートに対し
て制御電圧Ｖcpを印加すると共に、トランジスタＤＴｎ
のゲートに対して制御電圧Ｖcnを印加するようになって
いる。この図８に示す遅延ユニットＤは、１つの遅延ユ
ニットによる遅延量の可変範囲が広いという利点があ
る。なお、論理の反転を避けるために、２つの遅延ユニ
ットＤを１つの単位（１段）として構成してもよいのは
前述の通りである。

【００３１】図９は本発明の第２実施例としてのタイミ
ング信号発生回路における制御信号発生回路１３の構成
を示すブロック回路図であり、図１０は図９の制御信号
発生回路１３の出力を変換する電流−電圧変換回路１３
３の一例を示す回路図である。図９に示されるように、
制御信号発生回路１３は、チャージポンプ回路１３１お
よびカレントミラー接続された複数のｐＭＯＳトランジ
スタ１３２１，１３２２を備えて構成されている。各ｐ
ＭＯＳトランジスタ１３２１，１３２２のソースは高電
位電源線（Ｖcc）に接続され、また、ゲートにはそれぞ
れチャージポンプ回路１３１の出力が供給されている。
そして、これらｐＭＯＳトランジスタ１３２１，１３２
２のドレインから親回路１および子回路２へ供給される
制御信号ＣＳが出力されるようになっている。すなわ
ち、本第２実施例では、親回路１および子回路２への制
御信号ＣＳの配送に電流信号を用いるようになってい
る。ここで、子回路用のｐＭＯＳトランジスタ１３２２
は、例えば、子回路２の数に対応して複数個設けること
ができる。

【００３２】そして、図１０に示されるように、親回路
１および各子回路２においては、制御信号発生回路１３
（ｐＭＯＳトランジスタ１３２１，１３２２）からの制
御信号（電流信号）ＣＳを電流−電圧変換回路１３３に
より制御電圧ＶcnおよびＶcpに変換するようになってい
る。そして、この制御電圧ＶcnおよびＶcpは、例えば、
図８に示す遅延ユニットの各トランジスタＤＴｐおよび
ＤＴｎのゲートに印加されることになる。なお、図４に
示す遅延ユニットを制御するには、制御電圧Ｖcnを制御
電圧Ｖcsとして使用することになる。また、ここで、電
流−電圧変換回路１３３は、ｎＭＯＳトランジスタ１３
３１，１３３３およびｐＭＯＳトランジスタ１３３２に
より構成されているが、これに限定されるものではな
い。上記の第２実施例は、制御信号ＣＳを電流信号によ
り配送することにより、例えば、親回路１と子回路２が
チップの中で遠く離れることにより生じるトランジスタ
のしきい値のバラつきに対しても、制御信号ＣＳの伝送
に支障を生じさせないという利点がある。

【００３３】図１１は本発明の第３実施例としてのタイ
ミング信号発生回路の要部構成を示すブロック図であ
り、図１２は図１１のアップダウンカウンタの出力をデ
ィジタル−アナログ変換（Ｄ／Ａ変換）するＤ／Ａコン
バータの一例を示すブロック回路図である。図１１およ
び図３の比較から明らかなように、本第３実施例では、
第１実施例におけるチャージポンプ回路１３１の代わり
にアップダウンカウンタ１３４を用いるようになってい
る。すなわち、アップダウンカウンタ１３４は、位相比
較回路１２からのアップ信号ＵＰおよびダウン信号ＤＮ
をカウントし、例えば、６ビットのカウント信号ｂ０〜
ｂ５を図１２に示すＤ／Ａコンバータ１３５へ供給する
ようになっている。

【００３４】Ｄ／Ａコンバータ１３５は、電流マトリク
スセル型のＤ／Ａコンバータであり、例えば、アップダ
ウンカウンタ１３４の出力である６ビットのカウント信
号ｂ０〜ｂ５をアナログ変換して制御信号ＣＳを出力す
るようになっている。図１３は図１２に示すＤ／Ａコン
バータ１３５における１つの電流マトリクスセル（Ｕ）
の構成例を示す回路図である。

【００３５】図１３に示されるように、１つの電流マト
リクスセルＵは、アンドゲートＵＡ，オアゲートＵＯ，
および，２つのｎＭＯＳトランジスタＵＴ１，ＵＴ２を
備えて構成され、このセルＵをマトリクス状に配置して
電流マトリクス部１３５０を構成すると共に、デコーダ
１３５１，１３５２を介してカウント信号（ｂ２，ｂ
３；ｂ４，ｂ５）を各電流マトリクスセルＵに供給する
ようになっている。なお、上位のカウント信号ｂ０，ｂ
１は、出力端子と低電位電源線（Ｖss）との間にそれぞ
れ直列に設けられた２つのｎＭＯＳトランジスタ（１３
５３，１３５４；１３５５，１３５６）における一方の
トランジスタ（１３５３，１３５５）のゲートに供給さ
れるようになっている。なお、他方のトランジスタ（１
３５４，１３５６）のゲートには、制御電圧Ｖｃが印加
されるようになっている。また、この制御電圧Ｖｃは、
各電流マトリクスセルＵにおけるトランジスタＵＴ２の
ゲートにも印加されるようになっている。

【００３６】この図１１〜図１３に示す第３実施例は、
アップダウンカウンタ１３４およびＤ／Ａコンバータ１
３５の組み合わせを用いることで、ループフィルタの設
計を容易に行えると共に、ＤＬＬ回路を適用したループ
の位相比較動作を完全に停止状態にしても遅延量を一定
に保持することが可能となり低消費電力化できるという
利点がある。

【００３７】図１４は本発明の第４実施例としての子回
路に適用するタイミング信号発生回路の構成を示すブロ
ック図であり、図１５は図１４の位相インターポレータ
１３６の一例を示す回路図である。図１４に示されるよ
うに、本第４実施例では、入力クロック（ｉｎ２）とこ
れより遅延段１段分遅らせた信号（ｉｎ１）を位相イン
ターポレータ（フェーズインターポレータ）１３６に通
すことにより、子回路２でのタイミング信号ＴＳを発生
させるようになっている。

【００３８】図１５に示されるように、位相インターポ
レータ１３６は、２組の差動増幅段１３６１，１３６２
の入力トランジスタ対のバイアス電流（Tail Current）
を変化させることで、２つの入力（ｉｎ１，ｉｎ２）に
重みを付けて足し合わせ、さらに、２組の差動増幅段１
３６１，１３６２からの信号Ｓ１，Ｓ２をコンパレータ
１３６３に通すことにより、これら２つの信号Ｓ１，Ｓ
２の位相の中間の位相出力（タイミング信号ＴＳ）を得
るようになっている。ここで、各差動増幅段１３６１お
よび１３６２における入力ｉｎ１およびｉｎ２の重み付
けは、例えば、直列に接続された２つのｎＭＯＳトラン
ジスタの一方のトランジスタ（１３６４）のゲートに対
して制御コード（Ｃ０１，Ｃ０２，…，Ｃ０ｎ；Ｃ１
１，Ｃ１２，…，Ｃ１ｎ）を供給し、他方のトランジス
タ（１３６５）のゲートに対して制御電圧（Ｖcs）を印
加することにより行うことができる。このような位相イ
ンターポレータ１３６を使う利点は、１段分の遅延ユニ
ットよりも細かい分解能で出力信号（タイミング信号Ｔ
Ｓ）のタイミングを調整できることであり、高精度のタ
イミング調整が可能となる。

【００３９】図１６は本発明の第５実施例としての位相
インターポレータ１３６の他の例を示す回路図である。
図１６に示す位相インターポレータ１３６は、２つの電
圧−電流変換回路１３６ａ，１３６ｂにより構成され、
各電圧−電流変換回路は、それぞれｐＭＯＳトランジス
タ６１，６３およびｎＭＯＳトランジスタ６２，６４を
備えている。そし、電圧−電流変換回路１３６ａおよび
１３６ｂは、それぞれ電圧入力ｉｎ１およびｉｎ２を電
圧−電流変換して出力するようになっている。ここで、
電圧−電流変換回路の出力トランジスタ（６５，６６）
の個数は、外部信号によりスイッチ手段６７で制御さ
れ、その結果、電圧−電流変換の変換係数が変化する。
変換された電流は、和が取られ、この結果をコンパレー
タに入れることでタイミング信号（ＴＳ）が得られる。

【００４０】図１７は本発明の第５実施例のシミュレー
ションを行うために使用したタイミング信号発生回路
（位相インターポレータ１３６）の構成を示す回路図で
あり、図１８は図１７のタイミング信号発生回路のシミ
ュレーション結果（ＳＰＩＣＥシミュレーション結果）
を示す図である。図１７に示されるように、位相インタ
ーポレータ１３６は、入力信号（電圧信号）ｉｎ１およ
びｉｎ２をそれぞれ電圧−電流変換する電圧−電流変換
回路１３６ａおよび１３６ｂを備えて構成される。な
お、各電圧−電流変換回路１３６ａおよび１３６ｂの入
力には、遅延ユニットＤ（可変遅延ライン１１に使用す
るものと同じ遅延ユニット：図４或いは図８参照）を挿
入して、入力信号ｉｎ１およびｉｎ２の変化を緩やかに
した信号ｉｎ１＊およびｉｎ２＊をそれぞれ電圧−電流
変換回路１３６ａおよび１３６ｂに供給するようになっ
ている。なお、図１７における参照符号Ｗ₀ 〜Ｗ₇(／Ｗ
₀ 〜／Ｗ₇)は、トランスファゲート（スイッチ手段）６
７のスイッチングを制御する外部信号であり、これら外
部信号Ｗ₀ 〜Ｗ ₇(／Ｗ₀ 〜／Ｗ₇)によりトランスファゲ
ート６７を開閉して、電圧−電流変換回路１３６ａ（１
３６ｂ）の出力トランジスタ（６５，６６）の個数を制
御するようになっている。これにより、図１８に示され
るように、出力（Ｏｕｔ）のタイミングを変化させるこ
とができる。すなわち、電流−電圧変換回路１３６ａ，
１３６ｂの変換係数を変えることで、２つの入力信号ｉ
ｎ１，ｉｎ２の重みを変化させ、位相インターポレータ
１３６の動作を実現するようになっている。本第５実施
例の位相インターポレータは、図１５で示す第４実施例
のように、カレントミラー差動増幅段を使わないため、
より一層の低電圧動作が可能となる利点がある。

【００４１】図１９は本発明の第６実施例としてのタイ
ミング信号発生回路の構成を示すブロック図である。図
１９に示されるように、本第６実施例は、親回路１およ
び子回路２によりＤＬＬ回路を構成したものであり、親
回路１に対して粗い遅延制御を行う粗遅延制御部および
微細な遅延制御を行う微細遅延制御部を設け、また、子
回路２に対しては、親回路１の微細遅延制御部に対応し
た回路を設けるようになっている。

【００４２】親回路１における粗遅延制御部は、遅延ラ
イン１１，位相比較回路１２ａ，アップダウンカウンタ
１３４ａ，Ｄ／Ａコンバータ１３５，および，セレクタ
１５により構成され、また、親回路１における微細遅延
制御部は、位相インターポレータ１３６，および，例え
ば、粗遅延制御部（セレクタ１５）の出力を一段分およ
び二段分だけ遅延させて位相インターポレータ１３６に
供給する２つの遅延ユニットＤを備えて構成されてい
る。ここで、位相比較回路１２ａには、基準クロックＣ
Ｋｒ，および，例えば、ｍ段の遅延ユニットＤで構成さ
れる遅延ライン１１の最終段の出力が入力され、さら
に、Ｄ／Ａコンバータ１３５の出力（電流制御信号）を
遅延ライン１１に供給して、遅延ライン１１から遅延ユ
ニットＤの段数に応じて位相が等分割されたタイミング
の信号をセレクタ１５に出力するようになっている。ま
た、セレクタ１５および位相インターポレータ１３６に
は、位相比較回路１２ｂおよびアップダウンカウンタ１
３４ｂで生成された制御信号が供給されている。すなわ
ち、粗遅延制御部は、複数の遅延ユニットを備えた遅延
ライン１１からタップを取り出し、各タップの出力をセ
レクタ（選択手段）１５で選択し、その出力信号を各微
細遅延制御部に供給するようになっている。

【００４３】図１９に示されるように、各子回路２に
は、親回路１の微細遅延制御部と同様に、位相インター
ポレータ２３６，および，親回路１の粗遅延制御部（セ
レクタ１５）の出力を一段分および二段分だけ遅延させ
て位相インターポレータ２３６に供給する２つの遅延ユ
ニットＤを備えた微細遅延制御部が設けられている。な
お、この微細遅延制御部における遅延ユニットＤの構成
は様々に変化させることができる。

【００４４】図１９に示されるように、本第６実施例
は、親回路１の粗遅延制御部と、微細遅延制御部（親回
路１或いは各子回路２の微細遅延制御部）とを直列に繋
ぎ、粗遅延制御部そのものでＤＬＬループを構成する。
さらに、位相インターポレータ（１３６，２３６）を用
いた微細遅延制御部により、親回路１の遅延段（１つの
遅延ユニットＤ）よりも高い分解能の遅延を得るように
なっている。ここで、微細遅延制御部の位相インターポ
レータ（１３６，２３６）に用いる遅延ユニットは、粗
遅延制御部の遅延ライン１１における遅延ユニットＤと
同じものである。なお、Ｄ／Ａコンバータ１３５の出力
（電流制御信号）は、各子回路２に対しても供給される
ようになっている。

【００４５】このように、本第６実施例によれば、遅延
ライン１１の分解能よりも高い分解能の遅延をディジタ
ル信号により設定することができ、高精度のＤＬＬ信号
を得ることができる。さらに、位相比較動作を長時間停
止したりスリープモードから短時間で復帰することので
きるディジタル制御のＤＬＬ回路を実現することができ
る。しかも、子回路２として微細遅延制御部（位相イン
ターポレータ２３６）の複数並べることにより、遅延ラ
イン１１の分解能よりも高い分解能の遅延を有する複数
のタイミング信号を発生させることができるという利点
もある。

【００４６】図２０は本発明の第７実施例としてのタイ
ミング信号発生回路の構成を示すブロック図である。本
第７実施例においては、親回路１から子回路２に対して
は、制御信号ＣＳ（制御信号発生回路１３の出力）だけ
でなく三相内部クロックＣＫ１〜ＣＫ３（遅延ライン１
１の各遅延出力）も出力されるようになっている。そし
て、子回路２においては、親回路１から供給された三相
クロックＣＫ１〜ＣＫ３を基に位相インターポレータ２
３６により任意の位相のタイミング信号（出力クロッ
ク）が発生されるようになっている。

【００４７】すなわち、図２０に示されるように、子回
路２は、例えば、信号の変化を緩やかにするための遅延
ユニットＤを介して三相クロックＣＫ１〜ＣＫ３がスイ
ッチ部２３８に供給される。このスイッチ部２３８によ
り、三相クロックの所定の組み合わせが選択されて、演
算増幅器２３７ａ，２３７ｂの各入力に供給される。そ
して、これら演算増幅器２３７ａ，２３７ｂの各出力を
受け取って位相分割し、所定のタイミング信号を出力す
る。この本第７実施例は、子回路２において、３６０度
の内の任意の位相を有するタイミング信号（出力クロッ
ク）を発生することができるという利点がある。

【００４８】図２１は本発明の第８実施例としての正弦
波発生回路の構成を示す回路図である。近年、クロック
ドライバの消費電力の低減や、高調波成分を無くしてク
ロックノイズが減少するために、クロック波形に正弦波
を用いることが注目されている。なお、正弦波のクロッ
クを用いた場合にクロックドライバの消費電力を低減で
きるのは、出力波形の立ち上がりおよび立ち下がりを急
峻に行う必要がない（緩やかでよい）ため、クロックド
ライバを構成するトランジスタを駆動能力の小さい小型
のもの（消費電力の小さいトランジスタ）で構成するこ
とができるためである。そして、図２１は、例えば、子
回路２に適用される正弦波クロックの生成回路の一例を
示すものである。

【００４９】図２１に示されるように、例えば、図１０
に示されるような電流−電圧変換回路１３３により得ら
れる電圧（制御電圧）ＶcnおよびＶcpを図８に示すよう
な遅延ユニットＤを通すことにより、フル振幅のＣＭＯ
Ｓクロック（矩形波）を三角波に変換し、さらに、この
三角波を非線形の入出力特性を有する定電流ドライバＣ
Ｄを通すことにより、正弦波（疑似正弦波）に変換す
る。ここで、三角波を作る部分には、親回路１からの制
御信号（ＣＳ）で動作する遅延ユニットＤを用いるよう
になっているが、この遅延ユニットＤの遅延は基準クロ
ック（ＣＫｒ）の周期に比例するため、基準クロックの
周波数が変化しても三角波の振幅が一定に保たれる。従
って、本第８実施例は、広い周波数範囲に渡って正弦波
が発生することができるという利点がある。

【００５０】図２２は図２１の正弦波発生回路のシミュ
レーション結果（ＳＰＩＣＥシミュレーション結果）を
示す図であり、図２２（ａ）は入力信号（クロック）が
４０ＭＨz の場合を示し、図２２（ｂ）は入力信号が１
００ＭＨz の場合を示し、そして、図２２（ｃ）は入力
信号が４００ＭＨz の場合を示している。なお、正弦波
発生回路の出力には、例えば、伝送線路の特性インピー
ダンスの半分の抵抗値を有する抵抗Ｒを設けてシミュレ
ーションを行った。

【００５１】図２２（ａ）〜図２２（ｃ）から明らかな
ように、図２１の正弦波発生回路は、各周波数（４０Ｍ
Ｈz,１００ＭＨz,４００ＭＨz)に対して、入力する矩形
波をほぼ正弦波に変換して出力することが判る。図２３
は本発明の第９実施例としてのタイミング信号発生回路
の構成を示すブロック図であり、ＰＬＬ回路を適用した
タイミング信号発生回路の例を示すものである。

【００５２】図２３において、参照符号１２は位相比較
回路，１３４はアップダウンカウンタ，１３５はＤ／Ａ
コンバータ，そして，２１は可変電圧発振器（ＶＣＯ）
を示している。ここで、可変電圧発振器２１は、例え
ば、図８に示す遅延ユニットＤと同様の回路を３段縦列
接続したリングオシレータにより構成され、各段の制御
トランジスタ（ＤＴｐ，ＤＴｎ）のゲートには、制御信
号発生回路（電流−電圧変換回路１３３）の出力である
制御電圧ＶｃｐおよびＶｃｎが印加され、これにより発
振周波数が制御されるようになっている。なお、各子回
路２は、それぞれ電流−電圧変換回路１３３および可変
電圧発振器２１を備えて構成されることになる。

【００５３】このように、本第９実施例では、親回路１
にＤＬＬ回路ではなく、ＰＬＬ回路を用いているため、
完全に周期的なクロック信号が得られないような場合で
も出力信号（タイミング信号）を生成することができ
る。すなわち、例えば、入力する基準クロックＣＫｒに
ジッタが含まれている場合でも、可変電圧発振器（リン
グオシレータ）２１等によりジッタ成分を取り除くこと
ができるため、受信データからクロック成分をリカバリ
するような場合に好ましいものである。

【００５４】図２４は本発明の第１０実施例としてのタ
イミング信号発生回路の構成を示すブロック図である。
本第１０実施例において、親回路１は、基準クロック
（ＣＫｒ）にロックした内部クロック（ＣＫin）を出力
するＤＬＬ回路を適用した回路であり、子回路２ａ〜２
ｚは多ビットの受信回路３ａ〜３ｚのそれぞれのビット
に応じて設けられている。ここで、親回路１は、図１９
に示すものに限定されず、様々なものが適用可能であ
る。

【００５５】図２４に示されるように、各子回路２ａ〜
２ｚ（２ａ）は、図１９のセレクタ（１５），遅延ライ
ン（１１），遅延ユニット（Ｄ），および，位相インタ
ーポレータ（１３６）に対応するセレクタ２１１，遅延
ライン２１５，２つの遅延ユニットＤ，および，位相イ
ンターポレータ２３６を備えて構成され、それぞれ対応
する受信回路３ａ〜３ｚに対してそれぞれタイミング信
号ＴＳａ〜ＴＳｚを供給して各受信回路３ａ〜３ｚが信
号ＳＳａ〜ＳＳｚを取り込むタイミングを制御するよう
になっている。

【００５６】本第１０実施例においては、各子回路２ａ
〜２ｚにおいて、対応する受信回路３ａ〜３ｚにおける
信号ＳＳａ〜ＳＳｚのレベルを順次検出して、取り込み
タイミングが最適となるように、遅延量の制御を行うよ
うになっている。すなわち、スイッチ手段２１０によ
り、受信回路（例えば、３ａ）からの信号（ＳＳａ）を
順次切り替えてアナログ−ディジタル変換（Ａ／Ｄ変
換）するＡ／Ｄコンバータ２２０に供給し、そのレベル
が最大となるように（Ｓ／Ｎ比が大きくなるように）、
制御回路２３０を介して、セレクタ２１５による選択
（遅延ライン２１１による遅延量）を制御するようにな
っている。ここで、各受信回路（３ａ）において、例え
ば、最適なタイミングＴＳａで信号ＳＳａの取り込みを
行った時には、信号ＳＳａのレベルが最大となるため、
本第１０実施例では、それを利用してタイミング信号Ｔ
Ｓａのタイミングを規定する。

【００５７】すなわち、本第１０実施例において、遅延
ライン２１１による遅延量は、例えば、６ビットのディ
ジタル信号で制御され、このディジタル信号を各受信回
路３ａ〜３ｚにおける信号強度が最大になるようにそれ
ぞれ制御する。そして、この信号強度の最適化の作業
は、そのための特別な信号（例えば、『１０１０…』等
の系列）を送っている間に実行するように構成する。本
第１０実施例によれば、多ビット並列の信号伝送であっ
ても、各ビット間の信号線遅延まで含めて受信回路の動
作タイミングを最適化できるという利点がある。

【００５８】図２５は本発明の第１１実施例としてのタ
イミング信号発生回路の要部構成を示すブロック図であ
る。本第１１実施例は、上述した第１０実施例と同様
に、多ビットの受信タイミングをそれぞれのビットで最
適化するものであり、親回路１は基準クロックＣＫｒに
ロックした信号（内部クロックＣＫin）を発生するよう
になっている。ここで、子回路２（２ａ〜２ｚ）は、第
１０実施例と同様に、多ビットの受信回路３（３ａ〜３
ｚ）のそれぞれのビットに対して設けられ、図２５に示
されるように、各子回路２には、位相インターポレータ
２３６を用いた微細遅延制御部が設けられ、後述するよ
うに、６ビットのディジタル信号で入力サンプリングの
タイミング（ＣＬ１，ＣＬ２）を制御するようになって
いる。

【００５９】なお、図２５において、参照符号２１２は
組み合わせ論理回路、２３４はアップダウンカウンタ、
そして、２４１，２４２は受信用ラッチ回路を示してい
る。また、位相インターポレータ２３６には、親回路１
の４相ＰＬＬ回路（２５０）の出力（φ１，／φ１，φ
２，／φ２）が供給され、制御クロックＣＬ１およびＣ
Ｌ２を出力して各ラッチ回路２４１，２４２のサンプリ
ングタイミングを制御するようになっている。ここで、
ラッチ回路２４１および２４２は、それぞれ２つのＤ型
フリップフロップ（Ｄ−ＦＦ）により構成され、ラッチ
回路２４１における２つのフリップフロップは、制御ク
ロックＣＬ１によりサンプリングが制御され、また、ラ
ッチ回路２４２における２つのフリップフロップは、そ
れぞれ制御クロックＣＬ１およびＣＬ２によりサンプリ
ングが制御される。

【００６０】すなわち、本第１１実施例の各子回路２
（２ａ〜２ｚ）においては、１つのビットに対して２つ
の受信用ラッチ回路２４１および２４２が設けられてお
り、一方のラッチ回路２４１は、データの受信ウィンド
ウ（ビットセルとも呼ばれる）の中央で入力をサンプリ
ングし、他方のラッチ回路２４２は、隣接する２つのビ
ットセルの境界をサンプリングするようになっている。
そのため、これら２つのラッチ回路２４１および２４２
は、それぞれ１８０度位相のずれた制御クロックＣＬ１
およびＣＬ２により制御され、入力信号は通常の２倍の
サンプリングレートでサンプルされるようになってい
る。このような２つのラッチ回路２４１，２４２を用い
ることにより、隣接するビットセル間で『０』から
『１』或いは『１』から『０』のデータ遷移が生じた場
合に、サンプリングのタイミング（制御クロックＣＬ１
およびＣＬ２のタイミング）がデータに対して早かった
か遅かったかを知ることができる。

【００６１】具体的に、まず、Ｎ番目のデータが『１』
で、Ｎ＋１番目のデータが『０』となるデータ遷移が生
じたとき、ビットセル中央サンプリング用ラッチ回路２
４１の出力をＤ（Ｎ）とし、且つ、ビットセル境界サン
プリング用ラッチ回路２４２の出力をＢ（Ｎ）とする
と、『Ｄ（Ｎ），Ｂ（Ｎ），Ｄ（Ｎ＋１）』の系列は
『１，０，０』或いは『１，１，０』となる。ここで、
系列『１，０，０』はサンプリング用の制御クロック
（ＣＬ１，ＣＬ２）のタイミングがデータよりも遅かっ
たことを示し、また、系列『１，１，０』は制御クロッ
クのタイミングがデータよりも早かったことを示してい
る。

【００６２】次に、Ｎ番目のデータが『０』で、Ｎ＋１
番目のデータが『１』となるデータ遷移が生じたとき、
『Ｄ（Ｎ），Ｂ（Ｎ），Ｄ（Ｎ＋１）』が系列『０，
０，１』となるのは、サンプリング用の制御クロック
（ＣＬ１，ＣＬ２）のタイミングがデータよりも早かっ
たことを示し、また、系列『０，１，１』は制御クロッ
クがデータよりも遅かったことを示している。

【００６３】そして、２つのラッチ回路２４１および２
４２の出力を組み合わせ論理回路２１２に通すことによ
り、制御クロックＣＬ１およびＣＬ２をより遅くするべ
きか早くするべきかの判定信号（アップ信号ＵＰ，ダウ
ン信号ＤＮ）を得ることができる。この判定信号（Ｕ
Ｐ，ＤＮ）をアップダウンカウンタ２３４でカウント
し、その内容を６ビットの信号（Ｃ００，Ｃ０１，Ｃ０
２；Ｃ１０，Ｃ１１，Ｃ１２）に変換して位相インター
ポレータ２３６に供給して制御クロックＣＬ１およびＣ
Ｌ２のタイミングを制御することにより、信号受信のタ
イミングを最適化してＳ／Ｎ比を大きくすることができ
る。

【００６４】ここで、本第１１実施例における信号受信
のタイミングを最適化するための処理は、例えば、この
タイミング最適化専用の信号（特別な信号、例えば、
『１０１０１０…』の系列）を送っている間に実行すれ
ばよい。このように、本第１１実施例によれば、前述し
た第１０実施例のように、信号受信強度をアナログ量と
して評価するためのＡ／Ｄコンバータ２２０を不要とす
ることができ、また、スイッチ手段２１０により順次選
択することなく、タイミング最適化の処理を多ビットで
並行して行うことができるという利点がある。従って、
各ビットにおいて、一定の頻度で『０』から『１』或い
は『１』から『０』の遷移が保証されている場合（例え
ば、データが１０Ｂ／８Ｂのような方式でコーディング
されている場合）には、各ビットにおける受信タイミン
グの最適化処理をデータ送受信と並行して行うことがで
きる。

【００６５】図２６は図２５のタイミング信号発生回路
における位相インターポレータ（位相アジャスタ）２３
６の一例を示す回路図である。図２５および図２６に示
されるように、位相インターポレータ２３６には、アッ
プダウンカウンタ２３４からの６ビットの信号（Ｃ０
０，Ｃ０１，Ｃ０２；Ｃ１０，Ｃ１１，Ｃ１２）および
親回路１に設けられた４相ＰＬＬ回路（２５０）の出力
（φ１，／φ１，φ２，／φ２）が供給されている。こ
れら６ビットの信号により、各差動増幅段２３６１およ
び２３６２における差動入力の重み付けが行われる。こ
こで、差動増幅段２３６１および２３６２の各入力に
は、制御信号Ｓnsおよび／Ｓnsにより制御されるスイッ
チ手段２３６０を介して４相ＰＬＬ回路の出力（φ１，
／φ１，φ２，／φ２）が切り替えられて供給されるよ
うになっている。そして、前述した図１５と同様に、２
組の差動増幅段２３６１，２３６２からの信号を出力段
（コンパレータ）２３６３に通すことにより、制御クロ
ックＣＬ１およびＣＬ２を生成するようになっている。

【００６６】図２７は図２５のタイミング信号発生回路
に利用可能な４相ＰＬＬ回路２５０の一例を示す回路図
である。図２７に示されるように、４相ＰＬＬ回路２５
０は、４段の差動増幅部２５１１〜２５１４，４つの信
号変換部２５２１〜２５２４，および，インバータ２５
３１〜２５３４を備えて構成されている。すなわち、４
段の差動増幅部２５１１〜２５１４を縦列接続し、所定
の信号を各信号変換部２５２１〜２５２４に供給し、イ
ンバータ２５３１〜２５３４でレベル反転および波形成
形して４相の出力信号φ１，／φ１，φ２，／φ２を得
るようになっている。

【００６７】図２８は図２７の４相ＰＬＬ回路における
信号変換部２５２（２５２１〜２５２４）の一例を示す
回路図であり、図２９は図２７の４相ＰＬＬ回路におけ
る差動増幅部２５１（２５１１〜２５１４）の一例を示
す回路図である。図２７および図２８に示されるよう
に、信号変換部２５２（２５２１〜２５２４）には２つ
の入力信号（Ａ，Ｂ）が供給され、１つの出力信号
（Ｚ）を出力するようになっている。すなわち、各信号
変換部２５２（２５２１〜２５２４）には、縦列接続さ
れた４段の差動増幅部における２段目の差動増幅部２５
１２または４段目の差動増幅部２５１４の各２つの出力
信号が入力ＡおよびＢとして供給され、これら２つの入
力ＡおよびＢを処理して１つの出力Ｚを生成するように
なっている。そして、この出力Ｚはインバータ２５３
（２５３１〜２５３４）を介してレベル反転および波形
成形され、それぞれ出力φ１，φ２，／φ１，／φ２と
して４相ＰＬＬ回路２５０から出力される。ここで、信
号変換部２５２は、信号ＩＮＨが高レベル“Ｈ”のとき
は、常に、高レベル“Ｈ”の信号（Ｚ）を出力し、信号
ＩＮＨが低レベル“Ｌ”で且つ制御信号ＣＴＬが高レベ
ル“Ｈ”のときに、入力信号ＡおよびＢに応じた信号
（Ｚ）が出力されるようになっている。

【００６８】図２７および図２９に示されるように、差
動増幅部２５１（２５１１〜２５１４）は縦列接続さ
れ、前段の差動増幅部２５１１，２５１２，２５１３の
出力信号（ＯＵＴ１，ＯＵＴ２）が後段の差動増幅部２
５１２，２５１３，２５１４の入力信号ＩＮ１，ＩＮ２
として供給されるようになっている。なお、初段の差動
増幅部２５１１には、最終段（４段目）の差動増幅部２
５１４の出力信号が供給される。ここで、差動増幅部２
５１は、制御信号ＣＴＬが高レベル“Ｈ”のときに活性
化されるようになっている。

【００６９】図３０は図２７の４相ＰＬＬ回路の出力信
号を示す図である。図２８および図２９に示す信号変換
部２５２および差動増幅部２５１を適用して構成した４
相ＰＬＬ回路２５０により、図３０に示すような位相が
９０度づつ異なる４相の出力信号φ１，φ２，／φ１，
／φ２が得られる。これらの信号φ１，φ２，／φ１，
／φ２は、例えば、図２５に示すような子回路２におけ
る位相インターポレータ２３６に供給されるのは前述し
た通りである。

【００７０】なお、４相ＰＬＬ回路２５０、および、信
号変換部２５２並びに差動増幅部２５１の構成は、上述
したものに限定されるものではなく、様々な回路構成と
することができるのはいうまでもない。上述したよう
に、本発明の各実施例に係るタイミング信号発生回路に
よれば、親回路よりも遙かに簡単な構成の子回路により
基準クロックに同期したタイミング信号を発生させるこ
とができる。また、基準クロックの周波数に応じて子回
路の応答速度を変化させることにより、広い周波数範囲
に渡って高精度のタイミング信号の発生が可能になる。
すなわち、基準クロック信号に同期して一定の位相差の
関係にあるタイミングパルスを多数の簡単な構造の子回
路で発生でき、また、高速信号の送信および受信に必要
な高精度のタイミング信号を小さな占有面積の回路によ
り発生することができる。

【００７１】なお、親回路および複数の子回路は、１つ
の半導体集積回路装置（ＬＳＩチップ）内に設けること
もできるが、親回路および各子回路をそれぞれ異なる半
導体集積回路装置に設けるように構成してもよい。すな
わち、本発明の各実施例に係るタイミング信号発生回路
を複数の半導体集積回路装置を有する半導体集積回路シ
ステム、或いは、マルチチップモジュール（ＭＣＭ）等
に対しても適用することができる。

【００７２】次に、本発明に係る位相インターポレータ
の実施例を添付図面を参照して説明する。図３１は本発
明に係る位相インターポレータの原理構成を示すブロッ
ク図であり、図３２は図３１の位相インターポレータの
動作を説明するための波形図である。

【００７３】図３１において、参照符号４１および４２
はアナログ周期波形生成部、４３は重み付け制御部、４
４は加算波形生成部、そして、４５はアナログ／ディジ
タル変換部を示している。図３１に示されるように、ア
ナログ周期波形生成部４１は、第１のディジタル周期信
号ＤＩＳ１を受け取ってアナログ的な値を有する第１の
アナログ周期波形（ｆ１：図３２参照）を生成するもの
であり、また、アナログ周期波形生成部４２は、第２の
ディジタル周期信号ＤＩＳ２を受け取ってアナログ的な
値を有する第２のアナログ周期波形（ｆ２：図３２参
照）を生成するものである。ここで、第１のディジタル
周期信号ＤＩＳ１および第２のディジタル周期信号ＤＩ
Ｓ２は、時間軸のずれた信号（異なる位相の信号）とな
っている。なお、位相インターポレータは、例えば、こ
のような異なる位相のディジタル信号ＤＩＳ１およびＤ
ＩＳ２から、中間の任意の位相を有するディジタル信号
を生成するものである。

【００７４】第１のアナログ周期波形ｆ１および第２の
アナログ周期波形ｆ２は、重み付け制御部４３により重
み付けが行われ、加算波形生成部４４により加算され
て、第３のアナログ周期波形（ｆ３：図３２参照）が生
成される。すなわち、ｘを０≦ｘ≦１とすると、ｆ３＝
（１−ｘ）ｆ１＋ｘｆ２としてなるような第３のアナロ
グ周期波形ｆ３が加算波形生成部４４の出力として得ら
れることになる。

【００７５】そして、アナログ／ディジタル変換部４５
により、第３のアナログ周期波形ｆ３が所定の位相を有
する第３のディジタル周期信号ＤＯに変換されて出力さ
れる。ここで、アナログ／ディジタル変換部４５は、例
えば。第３のアナログ周期波形ｆ３を基準電圧Ｖｒと比
較して『０』または『１』を出力するコンパレータによ
り構成される。

【００７６】なお、本発明に係る位相インターポレータ
は、例えば、前述したタイミング信号発生回路における
位相インターポレータ１３６，２３６（図１４、図１９
および図２０等）として適用することができるが、他の
様々な回路に対しても幅広く適用することができるのは
いうまでもない。図３３は本発明の第１２実施例として
の位相インターポレータの構成例を示す回路図であり、
図３４は図３３の位相インターポレータにおける重み付
け制御部の構成例を示す回路図である。図３３におい
て、参照符号４１ａ，４１ｂおよび４２ａ，４２ｂは正
弦波発生回路、４３０は重み付け制御回路（重み付け制
御部）、４４０は演算増幅回路（加算波形生成回路）、
そして、４５０は比較回路（アナログ／ディジタル変換
回路）を示している。

【００７７】前に、図２１を参照して説明したように、
図３３に示す本第１２実施例の位相インターポレータ
は、ディジタル信号（矩形波）ＤＩＳ１およびＤＩＳ２
を遅延回路４１ａおよび４２ａに通すことにより、矩形
波を三角波に変換し、さらに、ドライバ回路（非線形の
増幅回路）４１ｂおよび４２ｂに通すことにより、三角
波を正弦波（疑似正弦波）に変換するようになってい
る。さらに、これらの正弦波（ｆ１およびｆ２）は、重
み付け制御回路４３０へ供給され、それぞれ重み付け制
御部（４３０１および４３０２）により所定の重み付け
が行われた後、演算増幅回路４４０により加算されて、
コンパレータ４５０へ供給される。

【００７８】図３４に示されるように、重み付け制御部
４３０１（４３０２）は、入力と出力との間に並列に設
けられた複数（ｎ個）のトランスファーゲートにより構
成されている。これらｎ個（例えば、１６個）のトラン
スファーゲートは、それぞれ制御信号Ｃ４１〜Ｃ４ｎに
より接続制御されるようになっており、入力と出力との
間を導通するトランスファーゲートの数により正弦波ｆ
１（ｆ２）に対する重み付けを行うようになっている。
すなわち、図３４の回路例では、制御信号Ｃ４１〜Ｃ４
ｎの内の任意の数を高レベル“Ｈ”とすることにより、
対応する数のトランスファーゲートをオン状態としてコ
ンダクタンス（演算増幅回路４４０の入力側のコンダク
タンス）を変化させるようになっている。

【００７９】なお、図３４では、各トランスファーゲー
トを構成するｎＭＯＳおよびｐＭＯＳトランジスタは全
て同じサイズとして構成しているが、各トランスファー
ゲートにおけるｎＭＯＳおよびｐＭＯＳトランジスタの
サイズを変化させ（例えば、最小のトランジスタのゲー
ト幅を１として、他のトランジスタのゲート幅をそれぞ
れ 1.1, 1.2, 1.3, …と設定し）、任意のトランスファ
ーゲートをオン状態とし、或いは、任意の複数のトラン
スファーゲートを組み合わせてオン状態とすることによ
り、すなわち、少なくとも１つのトランスファーゲート
を導通することにより、正弦波ｆ１（ｆ２）に対する重
み付けを行うように構成することもできる。

【００８０】図３５は本発明の第１３実施例としての位
相インターポレータの構成例を示す回路図である。図３
５において、参照符号４１０１はセレクタ回路、４１１
１〜４１１ｎはＣＭＯＳインバータ、４１０３は容量負
荷、そして、４１０４は比較回路（コンパレータ）を示
している。セレクタ回路４１０１は、第１のディジタル
周期信号ＤＩＳ１が入力されるｋ個のＣＭＯＳインバー
タ４１１１〜４１１ｋと、第２のディジタル周期信号Ｄ
ＩＳ２が入力されるｎ−ｋ個のＣＭＯＳインバータ４１
１ｋ〜４１１ｎを選択制御するものである。すなわち、
セレクタ回路４１０１により、ディジタル信号ＤＩＳ１
を入力とするＣＭＯＳインバータの数（ｋ個）と、ディ
ジタル周期信号ＤＩＳ２を入力とするＣＭＯＳインバー
タの数（ｎ−ｋ個）とが制御されるようになっている。
ここで、ＣＭＯＳインバータ４１１１〜４１１ｎは、例
えば、１６個設けられている。また、各ＣＭＯＳインバ
ータ４１１１〜４１１ｎの出力は共通接続され、容量負
荷４１０３が接続された端子（コンパレータ４１０４の
入力端子）に供給される。そして、コンパレータ４１０
４により、基準電圧Ｖｒ(1/2・Ｖcc）と比較されて
『０』または『１』のディジタル周期信号ＤＯが出力さ
れる。

【００８１】各ＣＭＯＳインバータ４１１１〜４１１ｎ
は、矩形波であるディジタル信号ＤＩＳ１またはＤＩＳ
２を直接入力とするが、各ＣＭＯＳインバータ４１１１
〜４１１ｎの出力は、それぞれ容量負荷４１０３により
アナログ的な値を有するアナログ周期波形となる。本第
第１３実施例の位相インターポレータでは、第１および
第２のディジタル周期信号ＤＩＳ１およびＤＩＳ２に対
してそれぞれ接続するＣＭＯＳインバータの数を制御す
ることにより、ディジタル信号（ＤＩＳ１，ＤＩＳ２）
のアナログ波形化とそれに対する重み付けの制御を共に
行うようになっている。そして、本第１３実施例の位相
インターポレータは、正弦波発生回路が不要で重み制御
のリニアリティが高いという利点がある。

【００８２】図３６は本発明の第１４実施例としての位
相インターポレータの構成例を示す回路図である。本第
１４実施例の位相インターポレータでは、各ディジタル
信号ＤＩＳ１およびＤＩＳ２をそれぞれ２つのインバー
タ４２１１，４２１２および４２２１，４２２２で受
け、これらインバータ４２１１，４２１２および４２２
１，４２２２の出力により複数のＣＭＯＳインバータの
出力段４２３１〜４２３ｎおよび４２４１〜４２４ｎの
各ｐＭＯＳ並びにｎＭＯＳトランジスタを駆動するよう
になっている。ここで、各出力段４２３１〜４２３ｎ
（４２４１〜４２４ｎ）の出力はそれぞれ制御信号Ｃ４
１１〜Ｃ４１ｎ（Ｃ４２１〜Ｃ４２ｎ）により接続制御
されるトランスファーゲートを介して取り出され、共通
接続されて、コンパレータ４２５０の入力に供給されて
いる。

【００８３】すなわち、本第１４実施例の位相インター
ポレータは、上述した第１３実施例と同様に、重み付け
の制御として複数のＣＭＯＳインバータを使用するが、
制御信号により接続する数を制御するのは出力段のみで
あり、入力回路（インバータ４２１１，４２１２および
４２２１，４２２２）は共通としている。ここで、各出
力段（および各トランスファゲート）４２３１〜４２３
ｎおよび４２４１〜４２４ｎを構成するｎＭＯＳおよび
ｐＭＯＳトランジスタは、同じサイズとして構成され、
また、接続制御する出力段の数は、例えば、１６個また
は３２個とされている。

【００８４】本第１４実施例の位相インターポレータ
は、回路の入力容量が重みの値によらず一定であるた
め、ローディング効果による入力ディジタル信号ＤＩＳ
１，ＤＩＳ２の位相ずれが発生せず、より正確なタイミ
ング（位相差）を有するディジタル信号ＤＯを生成する
ことができるという利点がある。図３７は本発明の第１
５実施例としての位相インターポレータの構成例を示す
回路図であり、図３８は図３７の位相インターポレータ
におけるトランスコンダクタの例を示す回路図である。

【００８５】図３７に示されるように、本第１５実施例
の位相インターポレータは、各ディジタル入力信号ＤＩ
Ｓ１およびＤＩＳ２を、それぞれインバータ４３０１お
よび４３０２並びに容量負荷４３０３および４３０４よ
りなる積分回路により三角波に変換し、トランスコンダ
クタ（可変トランスコンダクタ）４３０５および４３０
６に供給する。ここで、積分回路は、ディジタル信号に
より定電流をスイッチすることにより得られるが、他の
様々な積分回路を使用することもでき、また、積分回路
ではなく単にディジタル信号の高周波成分を減衰させる
フィルタ回路であってもよい。

【００８６】図３８（ａ）および図３８（ｂ）に示され
るように、トランスコンダクタ４３０５（４３０６）
は、入力電圧に対応した電流出力を取り出すものであ
る。まず、図３８（ａ）のトランスコンダクタ４３０５
は、ｐＭＯＳトランジスタ４３５１，４３５４、ｎＭＯ
Ｓトランジスタ４３５２、および、抵抗４３５３により
構成され、トランジスタ４３５２のゲートに印加される
入力電圧（ＩＮ）に応じた電流をトランジスタ４３５１
に流し、該トランジスタ４３５１とカレントミラー接続
されたトランジスタ４３５４を流れる電流を電流出力と
して取り出すようになっている。

【００８７】また、図３８（ｂ）のトランスコンダクタ
４３０５は、ｐＭＯＳトランジスタ４３６１，４３６
４，４３６６、および、ｎＭＯＳトランジスタ４３６
２，４３６３，４３６５により構成され、差動回路の一
方の入力（トランジスタ４３６２のゲート）に印加され
る入力電圧（ＩＮ）と他方の入力に印加される基準電圧
(1/2・Ｖcc）とに応じてトランジスタ４３６４を流れる
電流を、該トランジスタ４３６４とカレントミラー接続
されたトランジスタ４３６６から電流出力として取り出
すようになっている。

【００８８】なお、トランスコンダクタ４３０５（４３
０６）は、図３８に示すもの以外に、連続時間アナログ
処理の分野で知られている様々なトランスコンダクタ回
路を適用することができる。図３７に示されるように、
三角波をトランスコンダクタ４３０５および４３０６に
より電流信号に変換した後、抵抗負荷４３０７に出力す
ることで、重み付きの和が実現される。そして、コンパ
レータ４３０８により基準電圧(1/2・Ｖcc）と比較し
て、所定の位相を有するディジタル信号ＤＯを生成す
る。

【００８９】本第１５実施例の位相インターポレータで
は、三角波への変換と和を作る回路を別々に最適化でき
るために、高精度の回路が設計が可能となる利点があ
る。図３９は本発明の第１６実施例としての位相インタ
ーポレータの構成例を示す回路図である。図３９におい
て、参照符号Ｖ１＋は第１のディジタル周期信号ＤＩＳ
１に対応し、Ｖ１−は第１のディジタル周期信号ＤＩＳ
１の反転信号（／ＤＩＳ１）に対応し、Ｖ２＋は第２の
ディジタル周期信号ＤＩＳ２に対応し、そして、Ｖ２−
は第２のディジタル周期信号ＤＩＳ２の反転信号（／Ｄ
ＩＳ２）に対応している。

【００９０】図３９に示されるように、本第１６実施例
の位相インターポレータにおいて、アナログ周期波形生
成部および加算波形生成部は、スイッチ付きの定電流源
（４４０１，４４０３および４４０２，４４０４）を容
量負荷（４４０５および４４０６）に接続することで構
成されている。すなわち、第１の入力ディジタル信号Ｄ
ＩＳ１（Ｖ１＋）が高レベル“Ｈ”の時には、スイッチ
付きの定電流源４４０１におけるｎＭＯＳトランジスタ
４４１４がオン状態でｐＭＯＳトランジスタ４４１１が
オフ状態となり、また、スイッチ付きの定電流源４４０
２におけるｎＭＯＳトランジスタ４４２４がオフ状態で
ｐＭＯＳトランジスタ４４２１がオン状態となって、容
量負荷４４０５にはｎＭＯＳトランジスタ４４１３およ
び４４１４を介して電流が流れ、また、容量負荷４４０
６にはｐＭＯＳトランジスタ４４２１および４４２２を
介して電流が流れる。逆に、第１の入力ディジタル信号
ＤＩＳ１が低レベル“Ｌ”の時には、容量負荷４４０５
にはｐＭＯＳトランジスタ４４１１および４４１２を介
して電流が流れ、また、容量負荷４４０６にはｎＭＯＳ
トランジスタ４４２３および４４２４を介して電流が流
れる。なお、位相が異なる第２入力ディジタル信号ＤＩ
Ｓ２（Ｖ２＋）に対しても同様である。また、一端がコ
ンパレータ４４０７の正論理入力に接続された容量負荷
４４０５の他端は中間電位(1/2・Ｖcc）とされ、同様
に、一端がコンパレータ４４０７の負論理入力に接続さ
れた容量負荷４４０６の他端も中間電位(1/2・Ｖcc）と
されている。

【００９１】そして、正論理のディジタル周期信号ＤＩ
Ｓ１，ＤＩＳ２（Ｖ１＋，Ｖ２＋）によるアナログの加
算波形（容量負荷４４０５の一端における波形）と、負
論理のディジタル周期信号／ＤＩＳ１，／ＤＩＳ２（Ｖ
１−，Ｖ２−）によるアナログの加算波形（容量負荷４
４０６の一端における波形）とがコンパレータ４４０７
で比較され、その比較結果に応じたディジタル周期信号
ＤＯが出力される。

【００９２】なお、本第１６実施例の位相インターポレ
ータにおいて、重み付けの制御は、バイアス信号（Ｖｃ
ｐ１，Ｖｃｎ１；Ｖｃｐ２，Ｖｃｎ２）の電圧レベルを
変化させることにより行われるが、このバイアス信号を
発生する回路に関しては、図４０および図４１を参照し
て後述する。このように、本第１６実施例の位相インタ
ーポレータは、アナログ周期波形生成ぶおよび加算波形
生成部を、第１のディジタル周期信号ＤＩＳ１（Ｖ１
＋，Ｖ１−）により定電流源（４４１２，４４１３およ
び４４２２，４４２３）から共通の容量負荷（４４０
５，４４０６）に流れる電流の極性を切り替える電流極
性切り替え手段（４４１１，４４１４および４４２１、
４４２４）、および、電流源の電流値を制御する電流値
制御手段（４４１２，４４１３および４４２２，４４２
３）を備えて構成される。なお、第２のディジタル周期
信号ＤＩＳ２についても同様に構成されている。

【００９３】スイッチ付き定電流源４４０１（４４０２
〜４４０４）は、ＣＭＯＳインバータを構成するｐＭＯ
Ｓトランジスタ４４１１およびｎＭＯＳトランジスタ４
４１４の各ドレイン側に定電流モードにバイアスされた
ｐＭＯＳトランジスタ４４１２およびｎＭＯＳトランジ
スタ４４１３を挿入した構造とされている。なお、ＣＭ
ＯＳインバータを構成するトランジスタのドレイン側で
はなく、ソース側（ｐＭＯＳトランジスタ４４１１のソ
ースと高電位電源線Ｖccとの間、および、ｎＭＯＳトラ
ンジスタ４４１４のソースと低電位電源線Ｖssとの間）
に定電流モードにバイアスされたｐＭＯＳトランジスタ
およびｎＭＯＳトランジスタを挿入してもよい。

【００９４】本第１６実施例の位相インターポレータ
は、ディジタル入力信号をアナログ信号へ変換する機能
（アナログ周期波形生成部の機能）、および、和を生成
する機能（加算波形生成部の機能）を１つの端子上で実
現することができ、回路構成を簡略化して消費電力を低
減することが可能である。図４０は図３９の位相インタ
ーポレータにおけるバイアス信号を発生する回路の一例
を示す回路図であり、図４１は図３９の位相インターポ
レータにおけるバイアス信号を発生する回路の他の例を
示す回路図である。

【００９５】上述したように、図３９に示す位相インタ
ーポレータは、各ディジタル周期信号ＤＩＳ１，ＤＩＳ
２；／ＤＩＳ１，／ＤＩＳ２の重み付けの制御は、バイ
アス信号Ｖｃｐ１，Ｖｃｎ１；Ｖｃｐ２，Ｖｃｎ２の電
圧レベルを変化させることにより行うが、このバイアス
信号を発生するバイアス信号発生回路（４４０８）の例
を図４０および図４１に示す。

【００９６】図４０に示されるように、バイアス信号発
生回路４４０８の一例としては、直列接続された２つの
ｐＭＯＳトランジスタ４４８１，４４８２の組を並列に
複数組設け、各一方のトランジスタ４４８１のゲートに
対して基準電圧（Ｖｒ）を印加すると共に、各他方のト
ランジスタ４４８２のゲートに対してそれぞれ制御信号
（ディジタル信号）Ｃ４３１〜Ｃ４３ｎを供給してスイ
ッチング制御するようになっている。

【００９７】ここで、２つのトランジスタの組（４４８
１，４４８２）は、全てｎＭＯＳトランジスタ４４８３
の一端に共通接続されており、制御信号Ｃ４３１〜Ｃ４
３ｎにより選択された（導通状態とされた）トランジス
タの組を流れる電流の総和がｎＭＯＳトランジスタ４４
８３に流れるようになっている。さらに、トランジスタ
４４８３を流れる電流は、カレントミラー接続されたｎ
ＭＯＳトランジスタ４４８４、および、このトランジス
タ４４８４と直列に接続されたｐＭＯＳトランジスタ４
４８５に流れる。そして、トランジスタ４４８５および
４４８４（４４８３）を介して、バイアス信号Ｖｃｐ１
（Ｖｃｐ２）およびＶｃｎ１（Ｖｃｎ２）が得られるこ
とになる。なお、図３９の位相インターポレータに対し
ては、バイアス信号Ｖｃｐ１，Ｖｃｎ１を発生する回路
と、バイアス信号Ｖｃｐ２，Ｖｃｎ２を発生する回路と
の２つのバイアス信号発生回路が必要となり、例えば、
バイアス信号Ｖｃｐ１，Ｖｃｎ１を発生するバイアス信
号発生回路に対して正論理の制御信号Ｃ４３１〜Ｃ４３
ｎを供給する場合には、バイアス信号Ｖｃｐ２，Ｖｃｎ
２を発生するバイアス信号発生回路に対しては反転論理
の制御信号（／Ｃ４３１〜／Ｃ４３ｎを供給して重み付
けの制御を行うことになる。

【００９８】このように、図４０に示すバイアス信号発
生回路４４０８は、電流出力型のＤ／Ａコンバータとし
て構成され、被制御側の電流源ではＤ／Ａコンバータか
ら受けた電流をカレントミラー回路でミラーすることで
可変の定電流を得ており、制御信号Ｃ４３１〜Ｃ４３ｎ
に応じた所定の電圧レベルを有するバイアス信号Ｖｃｐ
１（Ｖｃｐ２）およびＶｃｎ１（Ｖｃｎ２）を発生する
ようになっている。このバイアス信号発生回路は、被制
御側の電流源が簡単な構成になるため、少ない回路量で
実現できる利点がある。

【００９９】図４１は図３９の位相インターポレータに
おけるバイアス信号を発生する回路の他の例を示す回路
図である。図４１に示されるように、バイアス信号発生
回路４４０８の他の例としては、基準電圧（Ｖｒ）が印
加された複数のｐＭＯＳトランジスタ４４８６のドレイ
ンに対して、それぞれ制御信号（ディジタル信号）Ｃ４
４１〜Ｃ４４ｎによりスイッチング制御されるｐＭＯＳ
トランジスタ４４８７，４４８８の一端（ソース）を接
続するようになっている。ここで、各組のトランジスタ
４４８７のゲートにはそれぞれ対応する制御信号Ｃ４４
１〜Ｃ４４ｎが供給され、また、各組のトランジスタ４
４８８のゲートにはそれぞれインバータ４４８９で反転
された制御信号（／Ｃ４４１〜／Ｃ４４ｎ）が供給され
るようになっている。従って、各組において、トランジ
スタ４４８７および４４８８のいずれか一方がオン状態
で他方がオフ状態になる。

【０１００】各組のトランジスタ４４８７の他端（ドレ
イン）は共通接続されて、オン状態のトランジスタ４４
８７を流れる電流の総和がｎＭＯＳトランジスタ４４８
３１に流れるようになっており、同様に、各組のトラン
ジスタ４４８８の他端は共通接続されて、オン状態のト
ランジスタ４４８８を流れる電流の総和がｎＭＯＳトラ
ンジスタ４４８３２に流れるようになっている。そし
て、図４０を参照して説明したのと同様に、トランジス
タ４４８３１および４４８３２を流れる電流は、カレン
トミラー接続されたｎＭＯＳトランジスタ４４８４１お
よび４４８４２、並びに、このトランジスタ４４８４１
および４４８４２と直列に接続されたｐＭＯＳトランジ
スタ４４８５１および４４８５２に流れ、それぞれバイ
アス信号Ｖｃｐ１，Ｖｃｎ１およびＶｃｐ２，Ｖｃｎ２
が得られることになる。

【０１０１】このように、図４１に示すバイアス信号発
生回路４４０８は、電流源の出力値を制御するための電
流制御型のＤ／Ａコンバータの出力が、相補の出力ノー
ドに切り替えられて接続されるようになっている。ここ
で、Ｄ／Ａコンバータの出力電流そのものは常に一定に
保たれているため、Ｄ／Ａコンバータの出力トランジス
タの電圧は一定に保たれ、電流が断続する場合に見られ
るようなスパイク状の過渡応答がなくなる利点がある。
また、電流出力型のＤ／Ａコンバータの消費電流も低減
（半分程度に）することができる。

【０１０２】図４２は図３９の第１６実施例の変形例と
しての可変の電流源（４５００）の構成例を示す回路図
であり、前述した図３９の位相インターポレータにおけ
る各定電流源（４４０１〜４４０４）として適用される
ものである。なお、図４２に示す電流源４５００におい
て、バイアス信号（バイアス電圧）Ｖｃｐ，Ｖｃｎは一
定の電圧レベルの信号であり、制御信号Ｃ４５１〜Ｃ４
５ｎにより重み付けの制御を行うようになっている。

【０１０３】図４２に示されるように、本変形例の可変
電流源４５００は、図３９の定電流源４４０１におい
て、バイアス信号Ｖｃｐ（Ｖｃｐ１）およびＶｃｎ（Ｖ
ｃｎ１）が供給されるトランジスタ４５０１および４５
０３（４４１２および４４１３に対応）を複数組設け、
これら各組のトランジスタ４５０１および４５０３の間
にｐＭＯＳトランジスタ４５０６およびｎＭＯＳトラン
ジスタ４５０８をそれぞれ設けるようになっている。こ
こで、各組のトランジスタ４５０８のゲートには正論理
の制御信号Ｃ４５１〜Ｃ４５ｎが供給され、また、各組
のトランジスタ４５０６のゲートにはそれぞれインバー
タ４５０７を介して反転された制御信号（／Ｃ４５１〜
／Ｃ４５ｎ）が供給されている。そして、各組の４５０
６および４５０８の接続ノードを共通接続して、出力
（出力端子）ｏｕｔを取り出すようになっている。な
お、この出力端子ｏｕｔは、図３９に示されるように、
例えば、容量負荷（４４０５または４４０６）の一端お
よびコンパレータ（４４０７）の１つの入力端子に接続
されることになる。

【０１０４】このように、図４２に示す本変形例の可変
電流源は、可変の電流源を得るためにカレントミラーの
出力トランジスタ（４５０６，４５０８）の数を制御し
ており、カレントミラー動作のトランジスタ（４５０
２，４５０３）のゲートバイアス（バイアス信号Ｖｃ
ｐ，Ｖｃｎ）を常に一定に保持するようになっており、
電流の安定性を高くすることができる。さらに、本変形
例の可変電流源は、トランジスタの個数による電流制御
であるためリニアリティも良好になるという利点もあ
る。

【０１０５】図４３は本発明の第１７実施例としての位
相インターポレータの一部の構成例を示す回路図であ
り、図３９の位相インターポレータにおけるコンパレー
タ４４０７の２つの入力端子間にクランプ回路４６００
を設けたものである。図４３に示されるように、例え
ば、図３９の位相インターポレータにおけるコンパレー
タ４４０７の２つの入力端子間（アナログ波形が加算さ
れて発生するノード）にクランプ回路４６００を設ける
ことにより、電流源の電流値にアンバランスが有った場
合でも、クランプ回路４６００によりこれらのノードの
コモンモード電位が一定に保持されるため、次段のコン
パレータ４４０７による比較動作が常に一定の状態で行
うことができ、タイミング精度を向上させることが可能
となる。

【０１０６】図４３に示すクランプ回路４６００は、直
列に接続した２つのｎＭＯＳトランジスタ４６０１，４
６０２の各ゲートに対して 1/2・Ｖcc（基準電圧）を印
加すると共に、トランジスタ４６０１および４６０２の
接続個所に対しても 1/2・Ｖccを印加して、コンパレー
タ４４０７の２つの入力端子間の電位をクランプするよ
うになっている。なお、クランプ回路４６００として
は、図４３に示すものの他に様々な構成のものが適用可
能である。

【０１０７】図４４は本発明の第１８実施例としての位
相インターポレータの構成例を説明するための図であ
る。図４４において、横軸は、Ｄ／Ａ入力コード、すな
わち、制御信号によって選択（接続）されるトランジス
タの数を示し、また、縦軸は、これら選択されたトラン
ジスタを流れる総和としての出力電流を示している。上
述したように、本発明の位相インターポレータは、各ア
ナログ周期波形の重み付けを制御する重み付け制御を実
現するために、例えば、複数の同一サイズのトランジス
タを制御信号（ディジタル信号）により選択して、接続
するトランジスタの数を制御して電流出力を調整するよ
うになっている。

【０１０８】図４４における特性曲線ＬＬ１は、この同
一サイズのトランジスタを制御信号により選択した場合
の接続されたトランジスタの数と出力電流との関係を示
すもので、非線形的な曲線となっている。そこで、本第
１８実施例では、図４４における特性曲線ＬＬ２に示さ
れるように、制御信号により制御されるトランジスタの
数と出力電流との関係が線形的な曲線（直線）となるよ
うに、各トランジスタのサイズを調整するものである。

【０１０９】例えば、図４０に示すバイアス信号発生回
路では、制御信号Ｃ４３１〜Ｃ４３ｎに応じて導通（接
続）するトランジスタ４４８２の数が制御され、そし
て、導通した全てのトランジスタ４４８２を介して流れ
る電流の総和がトランジスタ４４８３に流れることにな
るが、このような場合、本第１８実施例を適用すること
により、制御信号Ｃ４３１〜Ｃ４３ｎに応じて導通する
トランジスタ４４８２の数とトランジスタ４４８３に流
れる電流（出力電流）とが線形の関係を保つように各ト
ランジスタ４４８２（４４８１）のサイズが調整される
ことになる。なお、このトランジスタサイズの調整は、
上記の電流Ｄ／Ａコンバータにおけるトランジスタだけ
でなく、カレントミラー回路等で発生する非線形成分を
補償するためにカレントミラー回路等に関連するトラン
ジスタ（例えば、トランジスタ４４８３，４４８４，４
４８５等）のサイズも調整することができる。

【０１１０】このように、本第１８実施例を適用するこ
とにより、位相インターポレータが出力する信号のタイ
ミング精度をより一層向上させることが可能になる。

【０１１１】

【発明の効果】以上、詳述したように、本発明によれ
ば、基準クロックに同期して所定の位相差を有する複数
のタイミング信号を、簡単な構成でしかも高精度に発生
することができる。すなわち、本発明によれば、基準ク
ロック信号に同期して一定の位相差の関係にあるタイミ
ングパルスを多数の簡単な構造の子回路で発生すること
ができる。そのため、高速信号の送信および受信に必要
な高精度のタイミング信号を小さな回路面積で発生する
ことができる。

【図面の簡単な説明】

【図１】従来のタイミング信号発生回路の一例を示すブ
ロック図である。

【図２】本発明に係るタイミング信号発生回路の原理構
成を示すブロック図である。

【図３】本発明の第１実施例としてのタイミング信号発
生回路の構成例を示すブロック図である。

【図４】図３のタイミング信号発生回路の可変遅延ライ
ンにおける遅延ユニットの一例を示す回路図である。

【図５】図３のタイミング信号発生回路における位相比
較回路の一例を示すブロック回路図である。

【図６】図５の位相比較回路の動作を説明するためのタ
イミング図である。

【図７】図３のタイミング信号発生回路におけるチャー
ジポンプ回路の一例を示す回路図である。

【図８】図３のタイミング信号発生回路の可変遅延ライ
ンにおける遅延ユニットの他の例を示す回路図である。

【図９】本発明の第２実施例としてのタイミング信号発
生回路における制御信号発生回路の構成例を示すブロッ
ク回路図である。

【図１０】図９の制御信号発生回路の出力を変換する電
流−電圧変換回路の一例を示す回路図である。

【図１１】本発明の第３実施例としてのタイミング信号
発生回路の要部構成の一例を示すブロック図である。

【図１２】図１１のアップダウンカウンタの出力をＤ／
Ａ変換するＤ／Ａコンバータの一例を示すブロック回路
図である。

【図１３】図１２に示すＤ／Ａコンバータにおける１つ
の電流マトリクスセルの構成例を示す回路図である。

【図１４】本発明の第４実施例としての子回路に適用す
るタイミング信号発生回路の構成例を示すブロック図で
ある。

【図１５】図１４の位相インターポレータの一例を示す
回路図である。

【図１６】本発明の第５実施例としての位相インターポ
レータの構成例を示す回路図である。

【図１７】本発明の第５実施例のシミュレーションを行
うために使用したタイミング信号発生回路の構成例を示
す回路図である。

【図１８】図１７のタイミング信号発生回路のシミュレ
ーション結果を示す図である。

【図１９】本発明の第６実施例としてのタイミング信号
発生回路の構成例を示すブロック図である。

【図２０】本発明の第７実施例としてのタイミング信号
発生回路の構成例を示すブロック図である。

【図２１】本発明の第８実施例としての正弦波発生回路
の構成例を示す回路図である。

【図２２】図２１の正弦波発生回路のシミュレーション
結果を示す図である。

【図２３】本発明の第９実施例としてのタイミング信号
発生回路の構成例を示すブロック図である。

【図２４】本発明の第１０実施例としてのタイミング信
号発生回路の構成例を示すブロック図である。

【図２５】本発明の第１１実施例としてのタイミング信
号発生回路の要部構成の一例を示すブロック図である。

【図２６】図２５のタイミング信号発生回路における位
相インターポレータ（位相アジャスタ）の一例を示す回
路図である。

【図２７】図２５のタイミング信号発生回路に利用可能
な４相ＰＬＬ回路の一例を示す回路図である。

【図２８】図２７の４相ＰＬＬ回路における差動増幅部
の一例を示す回路図である。

【図２９】図２７の４相ＰＬＬ回路における信号変換部
の一例を示す回路図である。

【図３０】図２７の４相ＰＬＬ回路の出力信号を示す図
である。

【図３１】本発明に係る位相インターポレータの原理構
成を示すブロック図である。

【図３２】図３１の位相インターポレータの動作を説明
するための波形図である。

【図３３】本発明の第１２実施例としての位相インター
ポレータの構成例を示す回路図である。

【図３４】図３３の位相インターポレータにおける重み
付け制御部の構成例を示す回路図である。

【図３５】本発明の第１３実施例としての位相インター
ポレータの構成例を示す回路図である。

【図３６】本発明の第１４実施例としての位相インター
ポレータの構成例を示す回路図である。

【図３７】本発明の第１５実施例としての位相インター
ポレータの構成例を示す回路図である。

【図３８】図３７の位相インターポレータにおけるトラ
ンスコンダクタの例を示す回路図である。

【図３９】本発明の第１６実施例としての位相インター
ポレータの構成例を示す回路図である。

【図４０】図３９の位相インターポレータにおけるバイ
アス信号を発生する回路の一例を示す回路図である。

【図４１】図３９の位相インターポレータにおけるバイ
アス信号を発生する回路の他の例を示す回路図である。

【図４２】図３９の第１６実施例の変形例としての可変
の電流源の構成例を示す回路図である。

【図４３】本発明の第１７実施例としての位相インター
ポレータの一部の構成例を示す回路図である。

【図４４】本発明の第１８実施例としての位相インター
ポレータの構成例を説明するための図である。

【符号の説明】

１…親回路 ２…子回路 １０…ＤＬＬ回路 １１…可変遅延ライン １２，１２ａ，１２ｂ…位相比較回路 １３…制御信号発生回路 １４…駆動回路（クロックドライバ） １５…セレクタ ２１…電圧制御発振器（ＶＣＯ） １３１…チャージポンプ回路 １３２…バッファアンプ １３３…電流−電圧変換回路 １３４，１３４ａ，１３４ｂ，２３４…アップダウンカ
ウンタ １３５…Ｄ／Ａコンバータ １３６，２３６…位相インターポレータ ２１２…組み合わせ論理回路 ２１０…選択手段 ２２０…Ａ／Ｄコンバータ ２３０…制御回路 ２４１，２４２…ラッチ回路 ２５０…４相ＰＬＬ回路 ＣＫｒ…基準クロック ＣＫin…内部クロック ＣＳ…制御信号 Ｄ…遅延ユニット（遅延段） ４１，４２…アナログ周期波形生成部 ４３…重み付け制御部 ４４…加算波形生成部 ４５…アナログ／ディジタル変換部 ＤＩＳ１…第１のディジタル周期信号 ＤＩＳ２…第２のディジタル周期信号 ＤＯ…ディジタル出力信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 久勝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 若山 繁俊 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (38)

【特許請求の範囲】
1. 【請求項１】 入力された基準信号と同一の周期或いは
   位相を有する内部信号をフィードバック制御して生成す
   る親回路と、 該親回路からの内部信号および制御信号を受け取って、
   前記基準信号に対して所定のタイミングを有するタイミ
   ング信号を発生する子回路とを具備することを特徴とす
   るタイミング信号発生回路。
2. 【請求項２】 請求項１に記載のタイミング信号発生回
   路において、前記子回路は、１つの親回路に対して複数
   個設けられていることを特徴とするタイミング信号発生
   回路。
3. 【請求項３】 請求項１または２に記載のタイミング信
   号発生回路において、前記親回路は、前記子回路に対応
   した回路を備え、該親回路自身もタイミング信号を出力
   するようになっていることを特徴とするタイミング信号
   発生回路。
4. 【請求項４】 請求項１〜３のいずれか１項に記載のタ
   イミング信号発生回路において、前記親回路は、前記基
   準信号および前記内部信号の周期或いは位相を比較する
   比較回路と、該比較回路の出力に応じて前記制御信号を
   変化させる制御信号発生回路と、該制御信号により前記
   基準信号の遅延量を制御して前記内部信号を出力する可
   変遅延ラインとを具備することを特徴とするタイミング
   信号発生回路。
5. 【請求項５】 請求項４に記載のタイミング信号発生回
   路において、前記親回路はＤＬＬ回路であり、該ＤＬＬ
   回路は粗い遅延制御を行う粗遅延制御部および微細な遅
   延制御を行う微細遅延制御部を有し、前記子回路は該微
   細遅延制御部に対応した回路を備えていることを特徴と
   するタイミング信号発生回路。
6. 【請求項６】 請求項５に記載のタイミング信号発生回
   路において、前記粗遅延制御部は、複数の遅延ユニット
   を備えた遅延ラインからタップを取り出し、該各タップ
   の出力を選択して粗い遅延制御を行い、且つ、前記微細
   遅延制御部は、該粗遅延制御部におけるＤＬＬ回路を制
   御するための信号および該粗遅延制御部からの粗い遅延
   制御が行われた信号を受け取り、該粗い遅延制御の信号
   から位相インターポレータを使用して微細な遅延制御を
   行うようになっていることを特徴とするタイミング信号
   発生回路。
7. 【請求項７】 請求項１〜３のいずれか１項に記載のタ
   イミング信号発生回路において、前記親回路は、前記基
   準信号および前記内部信号の周期或いは位相を比較する
   比較回路と、該比較回路の出力に応じて前記制御信号を
   変化させる制御信号発生回路と、該制御信号に応じて前
   記基準信号に対応した内部信号を発生する電圧制御発振
   器とを具備することを特徴とするタイミング信号発生回
   路。
8. 【請求項８】 請求項７に記載のタイミング信号発生回
   路において、前記子回路は、前記親回路からの制御信号
   に応じて前記タイミング信号を出力する電圧制御発振器
   を備えていることを特徴とするタイミング信号発生回
   路。
9. 【請求項９】 請求項４〜８のいずれか１項に記載のタ
   イミング信号発生回路において、前記制御信号発生回路
   は、前記比較回路からのアップ信号およびダウン信号に
   応じて出力の電圧レベルを制御するチャージポンプ回路
   を具備することを特徴とするタイミング信号発生回路。
10. 【請求項１０】 請求項４〜８のいずれか１項に記載の
    タイミング信号発生回路において、前記制御信号発生回
    路は、前記比較回路からのアップ信号およびダウン信号
    をカウントするアップダウンカウンタと、該アップダウ
    ンカウンタの出力をディジタル−アナログ変換するＤ／
    Ａコンバータを具備することを特徴とするタイミング信
    号発生回路。
11. 【請求項１１】 請求項１〜１０のいずれか１項に記載
    のタイミング信号発生回路において、前記子回路は、前
    記親回路からの制御信号により前記内部信号を遅延して
    前記タイミング信号を出力する可変遅延ラインを備えて
    いることを特徴とするタイミング信号発生回路。
12. 【請求項１２】 請求項１〜１０のいずれか１項に記載
    のタイミング信号発生回路において、前記子回路は、異
    なる複数相の入力信号を受け取ってより細かい中間位相
    のタイミング信号を出力する位相インターポレータを備
    えていることを特徴とするタイミング信号発生回路。
13. 【請求項１３】 請求項１２に記載のタイミング信号発
    生回路において、前記複数相の入力信号は、３相または
    ４相のクロックであることを特徴とするタイミング信号
    発生回路。
14. 【請求項１４】 請求項１２または１３に記載のタイミ
    ング信号発生回路において、前記位相インターポレータ
    は、複数の入力電圧信号をそれぞれ電流信号に変換する
    電圧−電流変換手段と、変換された電流信号を電圧変換
    係数を変化させて再び電圧信号に変換する電流−電圧変
    換手段と、該得られた電流信号を足し合わせた上で前記
    基準信号と比較する比較手段とを具備することを特徴と
    するタイミング信号発生回路。
15. 【請求項１５】 請求項１に記載のタイミング信号発生
    回路において、前記親回路から子回路に送る制御信号を
    制御電流信号としたことを特徴とするタイミング信号発
    生回路。
16. 【請求項１６】 請求項１５に記載のタイミング信号発
    生回路において、前記親回路に前記制御電流信号を生成
    する制御電流信号生成回路を設け、且つ、前記子回路に
    該制御電流信号を電圧信号に変換する電流−電圧変換回
    路を設けるようにしたことを特徴とするタイミング信号
    発生回路。
17. 【請求項１７】 請求項１〜１６のいずれか１項に記載
    のタイミング信号発生回路において、前記子回路は、前
    記親回路からの信号に応じて応答速度が変化する増幅回
    路を備え、前記タイミング信号として正弦波形状の信号
    を発生するようになっていることを特徴とするタイミン
    グ信号発生回路。
18. 【請求項１８】 請求項１〜１７のいずれか１項に記載
    のタイミング信号発生回路において、前記子回路は、１
    ビット或いは複数ビットの入力或いは出力信号のタイミ
    ングを制御するタイミング信号を発生するために使用さ
    れ、且つ、該タイミング信号発生回路は、該各子回路に
    共通に設けられ，該タイミング信号を送受信される信号
    のＳ／Ｎ比が大きくなるように調整するタイミング信号
    調整手段を備えていることを特徴とするタイミング信号
    発生回路。
19. 【請求項１９】 請求項１８に記載のタイミング信号発
    生回路において、前記タイミング信号調整手段は、各子
    回路からのタイミング信号により制御される回路の入力
    或いは出力信号を選択する選択手段と、該選択手段によ
    り選択された回路の入力或いは出力信号のレベルを検出
    して当該タイミング信号の出力タイミングを制御するた
    めのタイミング信号発生手段を備えていることを特徴と
    するタイミング信号発生回路。
20. 【請求項２０】 請求項１〜１７のいずれか１項に記載
    のタイミング信号発生回路において、前記子回路は、１
    ビット或いは複数ビットの入力或いは出力信号のタイミ
    ングを制御するタイミング信号を発生するために使用さ
    れ、且つ、該各子回路は、該タイミング信号を送受信さ
    れる信号のＳ／Ｎ比が大きくなるように調整するタイミ
    ング信号調整手段を備えていることを特徴とするタイミ
    ング信号発生回路。
21. 【請求項２１】 請求項１〜２０のいずれか１項に記載
    のタイミング信号発生回路が適用される半導体集積回路
    装置であって、前記親回路および前記子回路は、１つの
    チップを構成する半導体集積回路装置に設けられている
    ことを特徴とする半導体集積回路装置。
22. 【請求項２２】 請求項１〜２０のいずれか１項に記載
    のタイミング信号発生回路が適用される半導体集積回路
    システムであって、前記親回路および前記子回路は、そ
    れぞれ異なるチップとして複数の半導体集積回路装置に
    設けられていることを特徴とする半導体集積回路システ
    ム。
23. 【請求項２３】 ディジタル的な値の振幅を有するディ
    ジタル周期信号からアナログ的な値を有するアナログ周
    期波形を生成するアナログ周期波形生成手段と、前記各
    アナログ周期波形の重み付けを制御する重み付け制御手
    段と、時間軸のずれたディジタル周期信号から前記アナ
    ログ周期波形生成手段により得られる複数のアナログ周
    期波形を加算して加算波形を生成する加算波形生成手段
    と、前記加算波形をディジタル波形に変換するアナログ
    ／ディジタル変換手段とを具備することを特徴とする位
    相インターポレータ。
24. 【請求項２４】 請求項２３に記載の位相インターポレ
    ータにおいて、前記アナログ周期波形生成手段は、正弦
    波生成回路を備え、前記重み付け制御手段は、並列に接
    続された複数のトランスファーゲートを備え、該トラン
    スファーゲートの接続を制御するようになっていること
    を特徴とする位相インターポレータ。
25. 【請求項２５】 請求項２４に記載の位相インターポレ
    ータにおいて、前記重み付け制御手段の各トランスファ
    ーゲートはそれぞれ同じサイズのトランジスタを有し、
    該トランスファーゲートを導通する数を制御することで
    前記アナログ周期波形の重み付けを制御するようになっ
    ていることを特徴とする位相インターポレータ。
26. 【請求項２６】 請求項２４に記載の位相インターポレ
    ータにおいて、前記重み付け制御手段の各トランスファ
    ーゲートはそれぞれ異なるサイズのトランジスタを有
    し、所定のサイズのトランジスタを有する少なくとも１
    つのトランスファーゲートを導通することで前記アナロ
    グ周期波形の重み付けを制御するようになっていること
    を特徴とする位相インターポレータ。
27. 【請求項２７】 請求項２３に記載の位相インターポレ
    ータにおいて、前記アナログ周期波形生成手段は、複数
    のＣＭＯＳインバータを備え、前記重み付け制御手段
    は、該複数のＣＭＯＳインバータの接続個数を制御する
    ようになっていることを特徴とする位相インターポレー
    タ。
28. 【請求項２８】 請求項２３に記載の位相インターポレ
    ータにおいて、前記アナログ周期波形生成手段は、複数
    のＣＭＯＳインバータの出力段を備え、前記重み付け制
    御手段は、該複数のＣＭＯＳインバータの出力段を構成
    する出力トランジスタの個数を制御するようになってい
    ることを特徴とする位相インターポレータ。
29. 【請求項２９】 請求項２３に記載の位相インターポレ
    ータにおいて、前記アナログ周期波形生成手段は、前記
    ディジタル周期信号の高周波成分を減衰させる高周波成
    分減衰回路であり、前記重み付け制御手段は、該高周波
    成分減衰回路の出力を可変トランスコンダクタにより電
    流変換し、該変換された電流を共通の端子に加えるよう
    に構成されていることを特徴とする位相インターポレー
    タ。
30. 【請求項３０】 請求項２９に記載の位相インターポレ
    ータにおいて、前記アナログ周期波形生成手段は、積分
    回路であることを特徴とする位相インターポレータ。
31. 【請求項３１】 請求項２３に記載の位相インターポレ
    ータにおいて、前記アナログ周期波形生成手段および加
    算波形生成手段は、前記ディジタル周期信号により定電
    流源から共通の容量負荷に流れる電流の極性を切り替え
    る電流極性切り替え手段と、該電流源の電流値を制御す
    る電流値制御手段を具備していることを特徴とする位相
    インターポレータ。
32. 【請求項３２】 請求項３１に記載の位相インターポレ
    ータにおいて、前記電流値制御手段は、前記電流源の電
    流値をＤ／Ａコンバータの出力によって制御するように
    なっていることを特徴とする位相インターポレータ。
33. 【請求項３３】 請求項２３に記載の位相インターポレ
    ータにおいて、前記アナログ／ディジタル変換手段は、
    前記加算波形を基準レベルと比較してディジタル波形に
    変換するコンパレータであることを特徴とする位相イン
    ターポレータ。
34. 【請求項３４】 請求項２３に記載の位相インターポレ
    ータにおいて、前記重み付け制御手段は、電流出力のＤ
    ／Ａコンバータを備え、該Ｄ／Ａコンバータの出力は、
    容量接続された端子またはその相補の端子のいずれかに
    切り替えられて接続制御されるようになっていることを
    特徴とする位相インターポレータ。
35. 【請求項３５】 請求項２３に記載の位相インターポレ
    ータにおいて、前記重み付け制御手段は、負荷容量端子
    に接続される電流源の数を切り替えるように構成されて
    いることを特徴とする位相インターポレータ。
36. 【請求項３６】 請求項２３に記載の位相インターポレ
    ータにおいて、前記重み付け制御手段は、端子の電圧レ
    ベルを一定の範囲にするためのクランプ回路を備えてい
    ることを特徴とする位相インターポレータ。
37. 【請求項３７】 請求項２３に記載の位相インターポレ
    ータにおいて、該位相インターポレータは、制御信号に
    対するタイミング出力の線形性を所望の特性にするため
    に、切り替えられるトランジスタの寸法やＤ／Ａコンバ
    ータの量子化ステップを可変にするようになっているこ
    とを特徴とする位相インターポレータ。
38. 【請求項３８】 請求項１２に記載のタイミング信号発
    生回路において、前記位相インターポレータは、請求項
    ２３〜３７のいずれか１項に記載の位相インターポレー
    タであることを特徴とするタイミング信号発生回路。