JPH1126436A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 解像限界が適用されて露光形成されることに
より極めて細く、しかも長大なレジスト残しパターン
が、その後の工程で倒れて不良要因となる。 【解決手段】 加工対象膜上に、細長いライン状の残し
パターン部２２を含むレジストパターン２０を形成し、
当該レジストパターン２０をマスクとして下地の加工対
象膜をエッチングする。レジストパターン２０は、残し
パターン部２２を近くのパターン部に接続する連結パタ
ーン部２４を有し、当該エッチングとは別の工程（例え
ば、当該エッチング後またはエッチングに先立つメモリ
アレイの周辺回路の導電層形成工程）で、連結パターン
部２４下の加工対象膜部分を除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＮＡＮＤ型
フラッシュメモリ等の半導体装置の製造方法に係り、特
に、例えばワード線等の形成マスクとして用いる細長い
レジスト残しのパターンについて、その倒れ防止技術に
関する。

【０００２】

【従来の技術】図９〜図１３には、従来のＮＡＮＤ型フ
ラッシュメモリの各製造過程における構造を示し、各図
（ａ）はメモリアレイ部の平面図、各図（ｂ）は各図
（ａ）のII−II線に沿った断面図である。

【０００３】まず、図９に示すように、用意した半導体
基板１００に素子分離領域１０２（フィールド領域）を
形成する。素子分離は、ＬＯＣＯＳ(Local Oxidation o
f Silicon)あるいは基板トレンチに絶縁膜を埋め込むこ
とにより達成される。これにより、半導体基板１００の
表面が、素子分離領域１０２と、その離間スペース部分
の能動領域１０４とに画成される。

【０００４】図１０では、全面にトンネル酸化膜１０６
を熱酸化法により成膜した後、メモリセルのフローティ
ングゲートＦＧとなり、リン等の不純物が導入して導電
化された第１層目のポリシリコン（1st doped poly-Si
膜）をＣＶＤ法により成膜する。1st doped poly-Si 膜
をパターンニングし、能動領域を覆い素子分離領域１０
２上で分離した1st doped poly-Si のパターンニングラ
イン１０８を形成する。

【０００５】図１１では、メモリセルのインターポリ酸
化膜(inter poly oxide)として、例えばＯＮＯ(Oxide-N
itride-Oxide) 膜１１０を全面に成膜する。続けて、Ｏ
ＮＯ膜１１０上に、メモリセルのワード線とメモリトラ
ンジスタのコントロールゲートＣＧとを兼用する導電膜
として、第２層目の導電化ポリシリコン（2nd dopedpol
y-Si）とＷＳｉ等の金属シリサイドとの積層膜を成膜す
る。このポリサイド膜を、行方向に長い平行ストライプ
状にパターンニングすると、行方向に並ぶトランジスタ
間にコントロールゲートＣＧを兼用するワード線ＷＬが
形成される。このパターンニングの際、ポリサイド膜と
同時に、その下地のＯＮＯ膜１１０および1st doped po
ly-Si のパターンニングライン１０８をカットする。こ
れによって、パターンニングライン１０８がワード線と
同一幅で分断され、トランジスタごとに絶縁分離したフ
ローティングゲートＦＧが形成される。

【０００６】このメモリセルのゲート電極（フローティ
ングゲートＦＧおよびコントロールゲートＣＧ）の形成
後、特に図示しないが、メモリアレイの周辺部におい
て、先の図１０に示すメモリセルのゲート加工時にはレ
ジストで保護し残しておいた前記ポリサイド膜を別途パ
ターンニングし、この周辺部のトランジスタのゲート電
極および配線を形成する。

【０００７】図１２では、酸化シリコン系の層間絶縁層
１１２を、ＣＶＤ法により堆積する。層間絶縁層１１２
をパターンニングして、ＮＡＮＤ列の一方端（図１１の
上方側端）に配置したドレイン選択ランジスタのドレイ
ン領域上でビットコンタクト孔ＢＣを開孔する。

【０００８】図１３では、第１層目のＡｌ配線層をスパ
ッタリング法により成膜し、上記ビットコンタクト孔Ｂ
Ｃ及び図示せぬソースコンタクト孔を埋め込む。第１層
目のＡｌ配線層をパターンニングし、ＮＡＮＤ列上に配
線されたビット線ＢＬ，図示せぬソース線および周辺回
路の配線層等を形成する。その後は、適宜コンタクト孔
が形成された間絶縁層を介して第２層目のＡｌ配線層を
成膜，パターンニングし、同様な配線工程を必要に応じ
て繰り返し、最後にオーバーコート成膜および窓開け工
程を経て、当該ＮＡＮＤ型フラッシュメモリを完成させ
る。

【０００９】一般に、半導体メモリの分野では、単位面
積あたりの集積密度を上げて大容量化を進める上で、チ
ップコスト或いはビットあたりのコストを下げる必要が
ある。コスト低減は、ウェーハの大口径化のほか、生産
技術あるいは設計技術（回路技術）といった様々な角度
から総合的に押し進められているのが現状であるが、最
も直接的、かつ効果的なコスト低減は、如何にしてメモ
リセルのサイズ、ひいてはセル面積の縮小を図るかにか
かっている。

【００１０】メモリセルのサイズは、エッチング加工精
度の限界、素子の電気的特性上の限界によっても律束さ
れ得るが、メモリセルのサイズを決める最も大きな要因
は、その世代のリソグラフィ技術における解像限界であ
る。とくに、３次元的な素子配置の効率化が進んだ最近
のメモリセル構造において、そのセル面積（チャンネル
形成領域，ソースおよびドレイン領域，能動領域および
素子分離領域等のビットあたりの総面積）は、ｘ方向，
ｙ方向とも、フォトリソグラフィの解像限界のラインと
スペースのピッチによって決定されるといっても過言で
はない。具体的には、上述したＮＡＮＤ型のフラッシュ
メモリにおいて、図９の素子分離領域１０４のスペース
幅（メモリトランジスタのチャネル幅）、図１０の工程
で形成されるフローティングゲートＦＧのパターンニン
グライン１０８のスペース幅、図１１の工程で形成され
るワード線ＷＬのライン幅およびスペース幅は、全てフ
ォトリソグラフィの解像限界で形成される。このほか、
素子分離領域１０４にＳＴＩ(Shallow Trench Isolatio
n)技術を適用した場合にあっては、この素子分離領域１
０４の幅もフォトリソグラフィの解像限界で形成され、
これに応じて図１３のビット線ＢＬのラインとスペース
の幅も、解像限界で形成することとなる。

【００１１】この種のライン状のパターン形成を、フォ
トリソグラフィの解像限界で行う場合、現行のフォトリ
ソグラフィ加工技術においては、加工対象膜にパターン
を転写するマスクとして、その加工対象膜上に、限界解
像度で平行ストライプ状のレジスト残しパターンが形成
される。

【００１２】

【発明が解決しようとする課題】このレジスト残しパタ
ーンは、その幅が限界解像度（例えば、０．３μｍ程
度）であるうえ、ワード線或いはビット線１本が１００
０〜４０００個ものメモリセル間を貫いて配線される関
係上、パターン長が数ｍｍにもおよび、半導体デバイス
製造におけるレジスト残しパターンとしては、他に例が
ないほど極めて細長いものである。この限界値に近い線
幅で、しかも長大なレジスト残しパターンは、露光後の
工程（例えば、現像、水洗または乾燥等）で、僅かな水
圧や風圧で倒れやすい性質をもつ。もし、レジストパタ
ーンが倒れたら、少なくとも、そのパターンが倒壊した
チップは不良（例えば、配線間ショート）になる。ま
た、倒壊して剥がれ同一ウェーハの他のチップに到達、
付着するレジストパターンが多ければ、それだけ数多く
のチップが配線間ショート不良となる可能性が高く、深
刻な歩留り低下を引き起こす。

【００１３】本発明は、このような実情に鑑みてなさ
れ、その目的は、たとえ解像限界が適用されて露光形成
されることにより極めて細く、しかも長大なレジスト残
しパターンを製造過程で形成する必要があっても、その
後の工程で倒れて不良要因となることを有効に防止した
半導体装置の製造方法を提供することにある。

【００１４】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置の製造方法では、加工対象膜上に、細長いライン
状の残しパターン部を含むレジストパターンを形成し、
当該レジストパターンをマスクとして下地の前記加工対
象膜をエッチングする半導体装置の製造方法であって、
前記レジストパターンは、前記残しパターン部を近くの
パターン部に接続する連結パターン部を有し、当該エッ
チングとは別の工程で、前記連結パターン部下の加工対
象膜部分を除去することを特徴とする。この製法は、種
々の半導体装置に適用可能であるが、とくに半導体メモ
リに好適に実施できる。この場合、前記細長いライン状
の残しパターン部は、メモリアレイ内に設けられたメモ
リセル間の共通配線であり、前記レジストパターン内で
は、互いに隣り合う残しパターン部同士が前記連結パタ
ーン部によって接続されていることを他の特徴とする。

【００１５】かかる半導体装置の製造方法では、レジス
トパターンが、細長い形状となることが多い配線の形成
マスクとなる残しパターン部のほかに、残しパターン部
同士を連結する連結パターン部を具備する。連結パター
ン部は細長いレジストパターン（残しパターン部）が形
成後に倒れることを防止する支持構造（補強リブ）とし
て機能する。なお、当該レジストパターンをマスクとし
たエッチングの際、この連結パターン部によりマスクさ
れた下地の加工対象膜部分は本来なら除去されるべきで
あるが、本製法では当該エッチングでは除去されない。
しかし、本製法では、この連結パターン部下の加工対象
膜部分を別途、除去することから、最終的な配線形状と
しては変わらない。

【００１６】具体的に、前記連結パターン部下の加工対
象膜部分の除去は、前記エッチング後またはエッチング
に先立つ前記メモリアレイの周辺回路の導電層形成工程
で、当該導電層のパターンニングと同時に行うことが望
ましい。一般に、メモリアレイの周辺部を構成するトラ
ンジスタは、要求される特性の相違からメモリトランジ
スタとは電極構造が異なり、また周辺回路の配線ソース
の用い方も違う。このため、周辺回路の配線（電極）は
メモリセル部と同時形成できることもあるが、全てを同
時形成できるわけではない。本発明では、連結パターン
部下の加工対象膜部分の除去を、この周辺回路部の配線
（電極）形成と同時に行うことから、特別なフォトマス
クおよび工程追加の必要がない。

【００１７】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法を、図面を参照しながら詳細に説明する。

【００１８】本発明は、とくに、ワード線やビット線等
の解像限界まで幅が狭く形成され、かつ長い配線層を有
する半導体メモリについて好適に実施できるが、このこ
とが即、本発明の他の種類の半導体装置への適用を妨げ
るものではない。たとえば、電源電圧供給線，ＧＮＤ線
或いは信号線がスタンダードセル間を貫いて配置される
半導体ロジック、転送電極，走査信号線等が無数の画素
セル間を貫いて配線される半導体イメージセンサ等の高
集積化要求が高く、配線が平行ストライプ状に配置され
ることが多い半導体装置に対して、本発明は好適に実施
できる。その他、各種アナログ集積回路、極微細ストラ
イプパターンを形成する必要がある単体デバイス等に対
しても、本発明は広く適用可能である。半導体メモリの
うち、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯＭ等、広く適用
できることは言うまでもない。また、そのセル方式に限
定はなく、ＮＯＲ型，ＤＩＮＯＲ型，ＡＮＤ型等であっ
てもよい。また、フローティングゲートを有するスタッ
クゲート構造、単層ゲート構造のいずれでもよい。

【００１９】そのなかでも、メモリトランジスタの単純
なマトリックス配置が可能で、メモリセルのサイズ縮小
がフォトリソグラフィの解像限界に強く依存するＮＡＮ
Ｄ型フラッシュメモリに対し、本発明は特に好適に実施
できる。以下、ＮＡＮＤ型フラッシュメモリを例とし
て、本発明を説明する。

【００２０】第１実施形態 図１〜図６は、本実施形態に係るＮＡＮＤ型フラッシュ
メモリの各製造過程における構造を示し、各図（ａ）は
メモリアレイ部の平面図、各図（ｂ）は各図（ａ）のII
−II線に沿った断面図である。

【００２１】まず、図１に示すように、用意した半導体
基板１に素子分離領域２（フィールド領域）を形成す
る。素子分離は、ＬＯＣＯＳあるいは基板トレンチに絶
縁膜を埋め込むこと（例えば、ＳＴＩ）により達成され
る。ＬＯＣＯＳによる場合、酸化シリコン等のパッド酸
化膜と窒化シリコン等の酸化阻止膜を積層し、これをパ
ターンニング後、スチーム酸化等を行う。また、ＳＴＩ
の場合は、次に述べる図２のポリシリコンのパターンを
先に形成し、これをマスクにして基板に例えば０．５μ
ｍほどの深さの溝（トレンチ）を形成し、このトレンチ
を酸化膜で埋め込む。これにより、半導体基板１の表面
が、素子分離領域２と、その離間スペース部分の能動領
域４とに画成される。

【００２２】図２では、全面にトンネル酸化膜６を熱酸
化法により成膜した後、メモリセルのフローティングゲ
ートＦＧとなり、リン等の不純物が導入して導電化され
た第１層目のポリシリコン（1st doped poly-Si 膜）を
ＣＶＤ法により成膜する。1st doped poly-Si 膜の膜厚
は、例えば１００ｎｍ程度である。不純物の導入は、Ｃ
ＶＤ最中の不純物ガス導入、成膜後のイオン注入または
拡散（プレデポジッション）により行う。1st doped po
ly-Si 膜をパターンニングし、能動領域４を覆い素子分
離領域２上で分離した1st doped poly-Si のパターンニ
ングライン８を、通常のフォトリソグラフィとドライエ
ッチングにより形成する。

【００２３】図３では、メモリセルのインターポリ酸化
膜(inter poly oxide)として、例えばＯＮＯ(Oxide-Nit
ride-Oxide) 膜１０を全面に成膜する。続けて、ＯＮＯ
膜１０上に、メモリセルのワード線とメモリトランジス
タのコントロールゲートＣＧとを兼用する導電膜とし
て、第２層目の導電化ポリシリコン（2nd doped poly-S
i ）とＷＳｉ等の金属シリサイドとの積層膜を成膜す
る。2nd doped poly-Si の膜厚は例えば１００ｎｍ程
度、金属シリサイドの膜厚は例えば１５０ｎｍ程度であ
る。

【００２４】つぎに、このポリサイド膜を、通常のフォ
トリソグラフィとドライエッチングにてパターンニング
する。本発明では、このとき用いるフォトマスクパター
ン、即ちレジストパターンに特徴がある。図７は、ポリ
サイド膜上に形成されたレジストパターンの平面図であ
る。このレジストパターン２０は、ワード線に対応した
平行ストライプ状の細長い残しパターン部２２を有す
る。この残しパターン部２２の幅（ライン幅Ｌ）は、メ
モリトランジスタのゲート長を規定し、残しパターン部
２２の離間幅（スペース幅Ｓ）は、メモリトランジスタ
のソース・ドレイン領域の長さを規定する。したがっ
て、セル面積の縮小化のためには、残しパターン部２２
のラインとスペース幅をトランジスタ特性が許すかぎり
出来るだけ小さくする必要があり、残しパターン部２２
の形成にフォトリソグラフィの限界解像度が適用され
る。また、残しパターン部２２は、通常、１０００〜４
０００個のものメモリセルにわたって形成され、その長
さは、半導体のレジストパターンとしては極めて長大な
ものとなる。このような細長いパターンは倒れ易いの
で、当該レジストパターン２０には、残しパターン部２
２同士を接続する連結パターン部２４が形成され、残し
パターン部２２の倒れ防止が図られている。

【００２５】このような形状のレジストパターン２０を
ポリサイド膜上に形成し、例えばＲＩＥ等のドライエッ
チングを行うと、パターンがそのまま下地に転写され
て、図３に示すように、ワード線ＷＬが形成される。ワ
ード線ＷＬは、行方向に並ぶトランジスタ間におけるコ
ントロールゲートＣＧを兼用する。このワード線ＷＬが
形成時のエッチングの際、ポリサイド膜と同時に、その
下地のＯＮＯ膜１０および1st doped poly-Si のパター
ンニングライン８をカットする。これによって、当該パ
ターンニングライン８がワード線と同一幅で分断され、
トランジスタごとに絶縁分離したフローティングゲート
ＦＧが形成される。また、このドライエッチング後の段
階では、図７のレジストパターン２０の連結パターン部
２４が形成されいた部分に、ワード線を架橋する不要な
配線部１１が形成されることとなる。

【００２６】このメモリセルのゲート電極（フローティ
ングゲートＦＧおよびコントロールゲートＣＧ）の形成
後、特に図示しないが、メモリアレイの周辺部におい
て、先の図１０に示すメモリセルのゲート加工時にはレ
ジストで保護し残しておいた前記ポリサイド膜を別途パ
ターンニングし、この周辺部のトランジスタのゲート電
極および配線を形成する。この周辺部のポリサイド膜の
パターンニングにおいては、図４中に破線で示すよう
に、メモリアレイ内でワード線を架橋する不要な配線部
１１が同時に除去される。これによって、レジストパタ
ーンの倒壊防止のために連結パターン部２４を設けたこ
とに付随して形成された余分な部分（配線部１１）が取
り除かれ、ワード線ＷＬ同士の空間的、電気的な分離が
達成される。その後、メモリセルおよび周辺部のトラン
ジスタのゲート電極と素子分離領域に対し自己整合的
に、ソース領域１ａおよびドレイン領域１ｂをイオン注
入法により形成する。

【００２７】図５では、酸化シリコン系（例えば、ＰＳ
Ｇ(phosphosilicate glass) またはＢＰＳＧ(boro-phos
phosilicate glass) ）の層間絶縁層１２を、ＣＶＤ法
により成膜する。層間絶縁層１２をパターンニングし
て、ＮＡＮＤ列の一方端（図５の上方側端）に配置した
ドレイン選択ランジスタのドレイン領域上でビットコン
タクト孔ＢＣを開孔する。このビットコンタクト孔ＢＣ
は、当該ＮＡＮＤ列と、その一方側で直線上に隣接する
他のＮＡＮＤ列で共有される。

【００２８】図６では、上記ビットコンタクト孔ＢＣ、
及び図示せぬソースコンタクト孔を埋めこんで、或いは
別途形成したプラグを介して基板１に接続する第１層目
のＡｌ配線層を、スパッタリング法により成膜する。第
１層目のＡｌ配線層は、最下層にＴｉ等のバリアメタル
を有したＡｌ−Ｓｉ合金からなる。この最初のＡｌ配線
層をパターンニングし、ＮＡＮＤ列上に配線されたビッ
ト線ＢＬ，図示せぬソース線および周辺回路の配線層等
を形成する。その後は、特に図示しないが、適宜コンタ
クト孔が形成された層間絶縁層を介して第２層目のＡｌ
配線層を成膜，パターンニングし、必要に応じて同様な
配線工程をさらに繰り返し、最後にオーバーコート成膜
および窓開け工程を経て、当該ＮＡＮＤ型フラッシュメ
モリを完成させる。

【００２９】本例のＮＡＮＤ型フラッシュメモリの製造
方法では、極めて細長いワード線ＷＬの加工マスクとし
て用いるレジストパターン２０が、ワード線ＷＬに対応
した残しパターン部２２のほかに、残しパターン部２２
同士を接続する連結パターン部２４を有することから、
これが極めて細長い残しパターン部２２の支持構造（補
強リブ）として機能する。このため、細長い残しパター
ン部２２は、その形成後の工程、例えば現像，水洗また
は乾燥時に、多少の水圧や風圧でも倒れることがない。
この結果、当該ＮＡＮＤ型フラッシュメモリについて、
パターン欠損による配線不良が低減し、歩留り向上、ひ
いてはコスト低減を図ることが可能となる。また、この
連結パターン部２４下の加工対象膜（ポリサイド膜）部
分は、メモリアレイの周辺回路の電極または配線加工工
程で同時除去される。したがって、このレジスト残しパ
ターンの倒壊防止のためには、上記ポリサイド膜部分の
除去を考慮して周辺回路の電極または配線加工用マスク
パターンを予め設計しておくだけでよく、新たなフォト
マスクおよび工程の追加がないので、コスト増を招くこ
とがない。

【００３０】なお、ここまでの説明では、上述したレジ
スト残しパターンの倒壊防止方法をワード線ＷＬの形成
時に適用した場合であったが、この方法は、ビット線Ｂ
Ｌ及びさらに上層の配線層についても同様に適用でき
る。また、配線以外では、フォローティングゲートＦＧ
となるパターンニングライン８（図２）等の導電層、素
子分離絶縁膜２（図１）を形成する際の酸化阻止膜とい
った絶縁層の形成時に対しても、本パターン倒壊方法は
適用可能である。また、連結パターン部２４の配置は、
図７に限定されない。たとえば、連結パターン部２４を
長い配線（残しパターン部２２）の途中に複数設ける、
残しパターン部２２を２本或いは３本の組として倒壊防
止を図る、また場合によっては残しパターン部２２の離
間スペースごとに互い違いに連結パターン部２４を設け
る等、種々変更可能である。また、エッチングダメージ
を能動領域４に与えない意味では図示のように、連結パ
ターン部２４を設ける位置を素子分離領域２上とるのが
好ましいが、これに限定する必要はない。

【００３１】第２実施形態 本実施形態は、第１実施形態における図３と図４の工程
を入れ替え、連結パターン部に対応した位置の加工対象
膜（例えば、ポリサイド膜）部分を予め除去する場合で
ある。図８は、このポイサイド膜部分を予め除去した後
の様子を示す図である。

【００３２】先の第１実施形態と同様に、素子分離（図
１）およびフローティングゲートＦＧとなるパターンニ
ングラインを形成し（図２）、全面にポイサイド膜を成
膜した後、このポリサイド膜を用いて周辺回路の電極ま
たは配線形成を先に行う。このとき同時に、図８に示す
ように、連結パターン部２４に対応するポリサイド膜部
分１１ｂを予め除去する。その後、図３と同様にして、
レジスト残しパターンの倒壊防止を図りながらワード線
ＷＬの形成を行った後、第１実施形態と同様に以後の工
程を進める。なお、本例においても第１実施形態と同様
に、種々の変形が可能であり、また効果も同じである。

【００３３】

【発明の効果】本発明に係る半導体装置の製造方法で
は、レジストパターンにおいて細長いレジスト残しパタ
ーン部を連結パターン部によって支持させていることか
ら、露光後の処理工程等において細長い残しパターンが
倒れることを有効に防止できる。このため、歩留り向上
ができ、ひいてはコスト削減を図ることができる。レジ
ストパターンに連結パターン部を設けたことに付随し
て、加工対象膜からなる余分な架橋部分が発生するが、
この架橋部分は、例えば半導体メモリ等の周辺回路の電
極等とともに同時加工して除去すればよい。架橋部分の
除去は、元々必要な工程で同時にでき、又、そのパター
ン変更で対応できるので、この場合、フォトマスクおよ
び工程の追加を何らともなわずコスト増とならない。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュ
メモリの各製造過程における構造を示す図であり、特に
素子分離領域の形成までを示す。

【図２】図１に続くＮＡＮＤ型フラッシュメモリの構造
図であり、特にフローティングゲートのパターンニング
ラインの形成までを示す。

【図３】図２に続くＮＡＮＤ型フラッシュメモリの構造
図であり、特にワード線の形成までを示す。

【図４】図３に続くＮＡＮＤ型フラッシュメモリの構造
図であり、特にワード線の架橋部を除去までを示す。

【図５】図４に続くＮＡＮＤ型フラッシュメモリの構造
図であり、特にビットコンタクト孔の形成までを示す。

【図６】図５に続くＮＡＮＤ型フラッシュメモリの構造
図であり、特にビット線の形成までを示す。

【図７】図３の工程でワード線加工マスクとして用いら
れるレジストパターンの平面図である。

【図８】本発明の第２実施形態に係るＮＡＮＤ型フラッ
シュメモリの構造図であり、とくに、図２の工程後で図
３の工程に先立って、ワード線の架橋部となる箇所を予
め除去した後の様子を示す。

【図９】従来のＮＡＮＤ型フラッシュメモリの各製造過
程における構造を示す図であり、特に素子分離領域の形
成までを示す。

【図１０】図９に続く従来のＮＡＮＤ型フラッシュメモ
リの構造図であり、特にフローティングゲートのパター
ンニングラインの形成までを示す。

【図１１】図１０に続く従来のＮＡＮＤ型フラッシュメ
モリの構造図であり、特にワード線の形成までを示す。

【図１２】図１１に続く従来のＮＡＮＤ型フラッシュメ
モリの構造図であり、特にビットコンタクト孔の形成ま
でを示す。

【図１３】図１２に続く従来のＮＡＮＤ型フラッシュメ
モリの構造図であり、特にビット線の形成までを示す。

【符号の説明】

１…半導体基板、１ａ…ソース領域、１ｂ…ドレイン領
域、２…素子分離領域、４…能動領域、６…トンネル酸
化膜、８…パターンニングライン、１０…ＯＮＯ膜、１
１ａ…架橋部、１１ｂ…架橋部に対応した除去部分、１
２…層間絶縁層、２０…レジストパターン、２２…残し
パターン部、２４…連結パターン部、ＦＧ…フローティ
ングゲート、ＣＧ…コントロールゲート、ＷＬ…ワード
線、ＢＬ…ビット線、ＢＣ…ビットコンタクト孔。

Claims (9)

【特許請求の範囲】
1. 【請求項１】加工対象膜上に、細長いライン状の残しパ
   ターン部を含むレジストパターンを形成し、当該レジス
   トパターンをマスクとして下地の前記加工対象膜をエッ
   チングする半導体装置の製造方法であって、 前記レジストパターンは、前記残しパターン部を近くの
   パターン部に接続する連結パターン部を有し、 当該エッチングとは別の工程で、前記連結パターン部下
   の加工対象膜部分を除去する半導体装置の製造方法。
2. 【請求項２】前記細長いライン状の残しパターン部は、
   メモリアレイ内に設けられたメモリセル間の共通配線で
   あり、 前記レジストパターン内では、互いに隣り合う残しパタ
   ーン部同士が前記連結パターン部によって接続されてい
   る請求項１に記載の半導体装置の製造方法。
3. 【請求項３】前記連結パターン部下の加工対象膜部分の
   除去は、前記エッチング後の、前記メモリアレイの周辺
   回路の導電層形成工程で、当該導電層のパターンニング
   と同時に行う請求項２に記載の半導体装置の製造方法。
4. 【請求項４】前記連結パターン部下の加工対象膜部分の
   除去は、前記エッチングに先立つ前記メモリアレイの周
   辺回路の導電層形成工程で、当該導電層のパターンニン
   グと同時に行う請求項２に記載の半導体装置の製造方
   法。
5. 【請求項５】前記連結パターン部は、前記残しパターン
   部の離間スペース全てに対し配置されている請求項２に
   記載の半導体装置の製造方法。
6. 【請求項６】前記連結パターン部は、前記残しパターン
   部の離間スペース内で所定間隔をおいて複数配置されて
   いる請求項２に記載の半導体装置の製造方法。
7. 【請求項７】前記連結パターン部は、素子分離領域上に
   配置される請求項２に記載の半導体装置の製造方法。
8. 【請求項８】前記共通配線は、メモリトランジスタのゲ
   ート電極を兼用するワード線である請求項２に記載の半
   導体装置の製造方法。
9. 【請求項９】前記連結パターン部は、前記残しパターン
   部の離間スペース内で所定間隔をおいて複数配置されて
   いる請求項５に記載の半導体装置の製造方法。