JPH10112531A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH10112531A
JPH10112531A JP9177443A JP17744397A JPH10112531A JP H10112531 A JPH10112531 A JP H10112531A JP 9177443 A JP9177443 A JP 9177443A JP 17744397 A JP17744397 A JP 17744397A JP H10112531 A JPH10112531 A JP H10112531A
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film
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misfet
oxide film
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Naotaka Hashimoto
直孝 橋本
Toshifumi Takeda
敏文 竹田
Yasushi Sasaki
恭 佐々木
Shunichi Matsui
俊一 松井
Yaichiro Miura
弥一郎 三浦
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Hitachi Ltd
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 メモリセルを構成するＭＩＳＦＥＴのゲート
電極の上部に堆積した導電膜をパターニングする際のオ
ーバーエッチングによる周辺回路領域でのゲート酸化膜
の削れを防止する。 【解決手段】 半導体基板１の主面のメモリセル領域に
フラッシュメモリのフローティングゲートとなる導電層
パターン５０ａを形成した後、半導体基板１の主面のメ
モリセル領域および周辺回路領域に導電層パターン５０
ａとゲート酸化膜４２との段差（ａ）よりも大きい膜厚
（ｂ）の多結晶シリコン膜５２を形成する。その後、多
結晶シリコン膜５２をＣＭＰ法で平坦化して導電層パタ
ーン５０ａの上部の多結晶シリコン膜５２とゲート酸化
膜３１、４２の上部の多結晶シリコン膜５２との段差を
無くす。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＭＩＳＦＥＴ(MetalInsula
tor Semiconductor Field Effect Transistor) を有す
る半導体集積回路装置の製造に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】従来、単結晶シリコンの半導体基板上に
ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field E
ffect Transistor) を形成する際に素子分離絶縁膜を形
成する方法として、例えばＬＯＣＯＳ法による素子分離
技術が利用されてきた("LocalOxidation of Silicon an
d its application in semiconductor-device technolo
gy", Philips Res. Rept., 25, pp.118-132(1971)）。
【０００３】上記方法を用いたＭＩＳＦＥＴの製造工程
では、まず半導体基板の表面にパッド酸化膜と呼ばれる
薄い酸化シリコン膜を形成した後、このパッド酸化膜上
に窒化シリコン膜を堆積し、続いて素子分離領域の窒化
シリコン膜をエッチングで除去した後、半導体基板を１
０００℃程度で熱処理することにより、素子分離領域の
基板表面に厚い酸化シリコン膜（フィールド酸化膜）を
成長させる。
【０００４】次に、素子形成領域に残った窒化シリコン
膜とその下部のパッド酸化膜とをエッチングで除去した
後、素子形成領域の基板表面を酸化してゲート酸化膜を
形成し、続いてこのゲート酸化膜を通じて基板にしきい
値電圧（Ｖth）制御用の不純物をイオン注入した後、基
板上に堆積した多結晶シリコン膜などのゲート電極材料
をパターニングしてゲート電極を形成し、さらにこのゲ
ート電極の両側の基板に不純物をイオン注入してソー
ス、ドレイン領域を形成する。
【０００５】
【発明が解決しようとする課題】本発明者は、上記方法
を用いてＭＩＳＦＥＴを製造する場合の平坦化技術につ
いて以下のような検討を行った。
【０００６】例えば特開平６−２１０５４号公報は、上
記の方法で形成したフィールド酸化膜によって囲まれた
半導体基板の活性領域に多結晶シリコンのゲート電極を
形成する際に、まず半導体基板上に堆積した第１の多結
晶シリコン膜の上部表面を、それがフィールド酸化膜の
上部表面と同一平面となるまで平坦化し、次いで、その
上部に第２の多結晶シリコン膜を堆積した後、上記第１
および第２の多結晶シリコン膜をパターニングする方法
を開示している。
【０００７】上記方法では素子分離領域の基板表面に厚
いフィールド酸化膜を形成しているために、フィールド
絶縁膜の表面と素子形成領域のゲート酸化膜の表面との
間に段差（高低差）が生じ、それらの境界部となるフィ
ールド酸化膜の端部（バーズビークが形成された領域）
にはゲート酸化膜側に下降する傾斜が生じる。そのた
め、基板上に堆積したゲート電極材料の膜厚は基板全面
で均一にならず、フィールド酸化膜の端部（傾斜が生じ
た領域）で最も厚くなる。
【０００８】その結果、フォトレジストをマスクにして
ゲート電極材料をエッチングしたときに、フィールド酸
化膜端部の膜厚が厚い部分で生じるエッチ残りを完全に
除去するためのオーバーエッチングを行うと、薄いゲー
ト酸化膜が削れて基板が露出する危険がある。
【０００９】上記公報に記載された方法によれば、ゲー
ト電極材料（第１および第２の多結晶シリコン膜）の膜
厚が活性領域のゲート酸化膜上で最も厚くなるため、こ
の膜厚に合わせたエッチング条件を設定することによ
り、ゲート電極で覆われていない領域のゲート酸化膜の
削れを最小限にとどめることが期待できる。
【００１０】しかし、本発明者が検討したところによる
と、例えば半導体基板の主面にフラッシュメモリのメモ
リセルを構成するフローティングゲートを形成した後、
このフローティングゲートの上部に堆積した多結晶シリ
コン膜をパターニングしてコントロールゲートを形成す
る場合には、フローティングゲートの表面と他の領域
（例えば周辺回路領域）のゲート酸化膜の表面との間の
段差に起因して、基板上に堆積したフローティングゲー
ト用多結晶シリコン膜の膜厚が基板全面で均一になら
ず、フローティングゲートの側壁近傍で最も厚くなる。
その結果、フォトレジストをマスクにして上記多結晶シ
リコン膜をエッチングしたときに、フローティングゲー
トの側壁近傍で生じるエッチ残りを完全に除去するため
のオーバーエッチングを行うと、周辺回路領域のゲート
酸化膜が削れて基板が露出する危険がある。
【００１１】これと同じことは、ＤＲＡＭのメモリセル
を構成するメモリセル選択用ＭＩＳＦＥＴのゲート電極
の上部に堆積した多結晶シリコン膜をパターニングして
情報蓄積用容量素子の下部電極を形成する場合にも生じ
る。この場合も、フォトレジストをマスクにして上記多
結晶シリコン膜をエッチングしたときに、多結晶シリコ
ン膜の膜厚が最も厚くなるメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極の側壁近傍で生じるエッチ残りを完全に
除去するためのオーバーエッチングを行うと、周辺回路
領域のゲート酸化膜が削れて基板が露出する危険があ
る。
【００１２】また、上記フローティングゲートの側壁近
傍や、メモリセル選択用ＭＩＳＦＥＴのゲート電極の側
壁近傍は、その表面が基板の主面に対して傾斜している
ため、多結晶シリコン膜の上部に形成したフォトレジス
トを露光してレジストパターンを形成する際、この領域
の多結晶シリコン膜の表面で露光光が斜め方向に反射す
る。その結果、光強度が一部で増加（ハレーション）し
てレジストパターンが異常を来し、コントロールゲート
や情報蓄積用容量素子の下部電極の寸法精度が低下す
る。これを防止するためには、露光条件やレジスト材料
などの最適化に細心の配慮が必要となるため、プロセス
が煩雑になったり、スループットが低下したりする。
【００１３】本発明の目的は、ＭＩＳＦＥＴのゲート電
極の上部に堆積した導電膜をパターニングする際のオー
バーエッチングによるゲート酸化膜の削れを防止する技
術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｆ）を含んでいる。
【００１７】（ａ）半導体基板の主面の第１領域に第１
ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを
形成する工程、（ｂ）前記第１ＭＩＳＦＥＴのソース、
ドレインの一方の上部に接続孔を形成する工程、（ｃ）
前記第１領域において、前記接続孔の上部に、前記第１
ＭＩＳＦＥＴのゲート電極の上部とそのゲート酸化膜と
の段差よりも大きい膜厚を有する第１導電膜を堆積する
と共に、前記第２領域において、前記第２ＭＩＳＦＥＴ
のソース、ドレインの上部に、前記第２ＭＩＳＦＥＴの
ゲート電極の上部とそのゲート酸化膜との段差よりも大
きい膜厚を有する前記第１導電膜を堆積する工程、
（ｄ）前記第１導電膜を加工することにより、前記第１
領域における前記段差と前記第２領域における前記段差
とをほぼ等しくする工程、（ｅ）前記第１導電膜の上部
に第２導電膜を堆積する工程、（ｆ）前記第２導電膜の
上部に形成したフォトレジスト膜をマスクにして前記第
１領域の前記第２導電膜を所望の形状にパターニングす
ると共に、前記第２領域の前記第２導電膜を除去する工
程。
【００１８】（２）本発明の半導体集積回路装置の製造
方法は、前記第１ＭＩＳＦＥＴがＤＲＡＭのメモリセル
を構成するメモリセル選択用ＭＩＳＦＥＴであり、前記
第２ＭＩＳＦＥＴが前記ＤＲＡＭの周辺回路を構成する
ＭＩＳＦＥＴであり、前記第１導電膜および前記第２導
電膜が前記メモリセル選択用ＭＩＳＦＥＴの上部に配置
される情報蓄積用容量素子の下部電極を構成する導電膜
である。
【００１９】（３）本発明の半導体集積回路装置の製造
方法は、前記第１導電膜の加工を化学的機械研磨（ＣＭ
Ｐ）法で行う。
【００２０】（４）本発明の半導体集積回路装置の製造
方法は、前記第１導電膜と前記第２導電膜とが多結晶シ
リコン膜である。
【００２１】（５）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｆ）を含んでいる。
【００２２】（ａ）半導体基板の主面の第１領域および
第２領域にゲート酸化膜を形成する工程、（ｂ）前記第
１領域の前記ゲート酸化膜の上部に第１導電膜を形成す
る工程、（ｃ）前記第１領域の前記第１導電膜の上部に
第２導電膜を堆積すると共に、前記第２領域の前記ゲー
ト酸化膜の上部に、前記第１領域の前記第１導電膜と前
記ゲート酸化膜との段差よりも大きい膜厚を有する前記
第２導電膜を堆積する工程、（ｄ）前記第２導電膜を加
工することにより、前記第１領域における前記第１導電
膜と前記ゲート酸化膜との段差と、前記第２領域におけ
る前記第２導電膜と前記酸化シリコン膜との段差とをほ
ぼ等しくする工程、（ｅ）前記第１領域における前記第
１導電膜の上部と、前記第２領域における前記第２導電
膜の上部とに第３導電膜を堆積する工程、（ｆ）前記第
３導電膜の上部に堆積したフォトレジスト膜をマスクに
して前記第１領域の前記第３導電膜とその下部の前記第
１導電膜とを所望の形状にパターニングすると共に、前
記第２領域の前記第３導電膜とその下部の前記第２導電
膜とを所望の形状にパターニングする工程。
【００２３】（６）本発明の半導体集積回路装置の製造
方法は、前記第１領域の前記第１導電膜で第１ＭＩＳＦ
ＥＴのフローティングゲートを形成すると共に前記第３
導電膜でコントロールゲートを形成し、前記第２領域の
前記第２導電膜および第３導電膜で第２ＭＩＳＦＥＴの
ゲート電極を形成する。
【００２４】（７）本発明の半導体集積回路装置の製造
方法は、前記第１領域における前記第１導電膜と前記ゲ
ート酸化膜との段差と、前記第２領域における前記第２
導電膜と前記酸化シリコン膜との段差とをＣＭＰ法を用
いてほぼ等しくする。
【００２５】（８）本発明の半導体集積回路装置の製造
方法は、前記第１導電膜と前記第２導電膜とが多結晶シ
リコン膜である。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００２７】（実施の形態１）本実施の形態は、メモリ
セル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を
配置するスタックド・キャパシタ構造のメモリセルを備
えたＤＲＡＭ(DynamicRandom Access Memory)の製造に
適用したものである。
【００２８】図１は、このＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）および複数のビッ
ト線ＢＬと、それらの交点に配置された複数のメモリセ
ル（ＭＣ）とを備えている。１ビットの情報を記憶する
１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこ
れに直列に接続された１個のメモリセル選択用ＭＩＳＦ
ＥＴＱｓとで構成されており、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容
量素子Ｃと電気的に接続され、他方はビット線ＢＬと電
気的に接続されている。ワード線ＷＬは、その一端がワ
ードドライバＷＤに接続され、ビット線ＢＬは、その一
端がセンスアンプＳＡに接続されている。ワードドライ
バＷＤ、センスアンプＳＡなどの周辺回路は、後述する
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐで構成されている。
【００２９】次に、本実施の形態のＤＲＡＭの製造方法
を図２〜図１８を用いて説明する。図２〜図１３および
図１５〜図１８は、メモリアレイ（ＭＡＲＹ）と周辺回
路（例えばセンスアンプＳＡ）の各一部を示す半導体基
板の断面図、図１４は、化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 装置の概略図である。
【００３０】まず、図２に示すように、例えば比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１を
熱処理してその主面の全面に薄い酸化シリコン膜２（パ
ッド酸化膜）を形成し、次いでこの酸化シリコン膜２の
上部の全面にＣＶＤ(Chemical Vapor Deposition) 法で
窒化シリコン膜３を堆積した後、フォトレジスト膜をマ
スクにしたエッチングで素子分離領域の窒化シリコン膜
３を除去する。酸化シリコン膜２は、後の工程で素子分
離溝の内部に埋め込まれる酸化シリコン膜をシンタリン
グ（焼き締め）するときなどに基板に加わるストレスを
緩和する目的で形成される。窒化シリコン膜３は酸化さ
れにくい性質を持つので、その下部（活性領域）の基板
表面の酸化を防止するマスクとして利用される。
【００３１】次に、図３に示すように、例えば窒化シリ
コン膜３をマスクにして酸化シリコン膜２と半導体基板
１とをドライエッチングすることにより、窒化シリコン
膜３で規定された素子分離領域の半導体基板１に溝４ａ
を形成する。
【００３２】次に、図４に示すように、前記エッチング
で溝４ａの内壁に生じたダメージ層を除去するために、
例えば半導体基板１を熱処理して溝４ａの内壁に薄い酸
化シリコン膜５を形成した後、半導体基板１の全面にＣ
ＶＤ法で酸化シリコン膜６を堆積し、次いで半導体基板
１を熱処理して酸化シリコン膜６の膜質を改善するため
のデンシファイ（焼き締め）を行う。その後、例えば窒
化シリコン膜３をストッパに用いたＣＭＰ法で酸化シリ
コン膜６を研磨して溝４ａの内部に残すことにより、素
子分離溝４を形成する。
【００３３】次に、例えば熱リン酸を用いたウェットエ
ッチングで半導体基板１上に残った窒化シリコン膜３を
除去した後、図５に示すように、半導体基板１のメモリ
セルを形成する領域（メモリアレイ）と周辺回路の一部
（ｎチャネル型ＭＩＳＦＥＴＱｎ）を形成する領域にＢ
（ホウ素）をイオン打ち込みしてｐ型ウエル７を形成
し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱ
ｐ）を形成する領域にＰ（リン）またはＡｓ（ヒ素）を
イオン打ち込みしてｎ型ウエル８を形成する。
【００３４】次に、例えばｐ型ウエル７およびｎ型ウエ
ル８の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の
洗浄液を使って除去した後、図６に示すように、半導体
基板１をウェット酸化してｐ型ウエル７およびｎ型ウエ
ル８の各表面に清浄なゲート酸化膜１２を形成し、続い
てゲート酸化膜５上にメモリセル選択用ＭＩＳＦＥＴＱ
ｓのゲート電極９Ａ（およびこれと一体に構成されるワ
ード線ＷＬ）、周辺回路のｎチャネル型ＭＩＳＦＥＴＱ
ｎのゲート電極９Ｂおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９Ｃを形成する。ゲート電極９Ａ（ワー
ド線ＷＬ）およびゲート電極９Ｂ、９Ｃを形成するに
は、例えば半導体基板１上にＰ（リン）をドープした多
結晶シリコン膜をＣＶＤ法で堆積し、その上部にスパッ
タリング法でＴｉＮ（チタンナイトライド）膜とＷ（タ
ングステン）膜とを堆積し、さらにその上部にＣＶＤ法
で窒化シリコン膜１３を堆積した後、フォトレジスト膜
をマスクにしたドライエッチングでこれらの膜を順次パ
ターニングする。
【００３５】次に、図７に示すように、例えばｐ型ウエ
ル７にＰ（リン）をイオン打ち込みしてメモリセル選択
用ＭＩＳＦＥＴＱｓのｎ型半導体領域１４（ソース、ド
レイン）と周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ- 型半導体領域１５とを形成し、ｎ型ウエル２にＢ
（ホウ素）をイオン打ち込みして周辺回路のｐチャネル
型ＭＩＳＦＥＴＱｐのｐ- 型半導体領域１６を形成す
る。
【００３６】次に、図８に示すように、ゲート電極９Ａ
（ワード線ＷＬ）およびゲート電極９Ｂ、９Ｃの側壁に
サイドウォールスペーサ１７を形成する。サイドウォー
ルスペーサ１７は、例えば半導体基板１の全面にＣＶＤ
法で堆積した窒化シリコン膜を反応性イオンエッチング
（ＲＩＥ）法でパターニングすることにより形成する。
【００３７】次に、図９に示すように、例えばｐ型ウエ
ル７にＡｓ（ヒ素）をイオン打ち込みして周辺回路のｎ
チャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１８を
形成し、ｎ型ウエル２にＢ（ホウ素）をイオン打ち込み
して周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域１９を形成する。
【００３８】次に、図１０に示すように、半導体基板１
の全面に例えばＣＶＤ法で薄い酸化シリコン膜２０を堆
積した後、図１１に示すように、フォトレジストをマス
クにしたドライエッチングでメモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインの一方（情報蓄積用容量素
子が接続される側）の上部の酸化シリコン膜２０および
ゲート酸化膜１２をエッチングしてコンタクトホール２
１を形成する。このとき、ゲート電極９Ａ（ワード線Ｗ
Ｌ）およびゲート電極９Ｂ、９Ｃのそれぞれの上部の窒
化シリコン膜１３および側壁の窒化シリコン膜からなる
サイドウォールスペーサ１７がエッチングストッパとな
るので、コンタクトホール２１を自己整合（セルフアラ
イン）で形成することができる。これにより、ゲート電
極９Ａ（ワード線ＷＬ）とコンタクトホール２１との合
わせ余裕を小さくすることができるので、メモリセルサ
イズを縮小することができる。
【００３９】次に、図１２に示すように、例えば半導体
基板１の全面にＣＶＤ法で多結晶シリコン膜２２を堆積
する。この多結晶シリコン膜２２は、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極９Ｂとｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極９Ｃとの間における膜
厚（Ｄ）が、メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極９Ａ（ワード線ＷＬ）の上部の酸化シリコン膜２
０とゲート酸化膜５との段差（Ｃ）よりも大きくなるよ
うに堆積する。すなわち、ゲート電極９Ａ、９Ｂ、９Ｃ
の間において、多結晶シリコン膜２２の膜厚が段差
（Ｃ）以上となるように堆積する。
【００４０】次に、図１３に示すように、例えばＣＭＰ
法を用いてゲート電極９Ａ（ワード線ＷＬ）およびゲー
ト電極９Ｂ、９Ｃの上部の酸化シリコン膜２０の表面が
露出するまで多結晶シリコン膜２２を研磨することによ
り、コンタクトホール２１の上部の多結晶シリコン膜２
２とゲート電極９Ａ（ワード線ＷＬ）およびゲート電極
９Ｂ、９Ｃの上部の酸化シリコン膜２２との段差を無く
すと共に、多結晶シリコン膜２２の表面を平坦化する。
すなわち、ゲート電極９Ａ、９Ｂ、９Ｃの間において、
多結晶シリコン膜２２がほぼ同じ膜厚（Ｃ’）となるよ
うに、その表面を平坦化する。
【００４１】多結晶シリコン膜２２を研磨するには、例
えば図１４に示すようなＣＭＰ装置を使用する。このＣ
ＭＰ装置は、水平面内で回転する定盤１００の上面に研
磨剤を含んだ研磨布１０１が取り付けてあり、研磨ヘッ
ド１０２の底面に固定したウエハ状の半導体基板１を回
転させながら研磨布１０１に押し当てて研磨を行うよう
になっている。
【００４２】次に、図１５に示すように、例えば半導体
基板１の全面にＣＶＤ法で第２の多結晶シリコン膜２３
を堆積する。このとき、多結晶シリコン膜２３の下地
（多結晶シリコン膜２２の表面）には段差が存在しない
ので、多結晶シリコン膜２３の表面は平坦となる。すな
わち、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体
領域１４の上部と周辺回路のゲート電極９Ｂ、９Ｃとの
間において、多結晶シリコン膜２３は、ほぼ同じ膜厚
（Ｅ）となる。
【００４３】次に、図１６に示すように、多結晶シリコ
ン膜２３の上部に形成したフォトレジスト膜２４をマス
クにして多結晶シリコン膜２３、２２をエッチングする
ことにより、コンタクトホール２１を通じてメモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ
型半導体領域１４）と電気的に接続される情報蓄積用容
量素子の下部電極２５を形成する。このときエッチング
される下部電極材料（多結晶シリコン膜２３、２２）
は、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレ
イン（ｎ型半導体領域１４）の上部で最大の膜厚（Ｅ）
となっているため、この膜厚（Ｅ）に合わせてエッチン
グ条件を設定すれば、ゲート電極９Ａ（ワード線ＷＬ）
やゲート電極９Ｂ、９Ｃの側壁にエッチ残りが生じるこ
とはない。これにより、下部電極材料をオーバーエッチ
ングすることなく下部電極２５を形成することができる
ので、下部電極２５で覆われていない領域のゲート酸化
膜１２の削れを最小限にとどめることができる。
【００４４】また、多結晶シリコン膜２３の上部にフォ
トレジスト膜２４を形成する際、多結晶シリコン膜２３
の表面はゲート電極９Ａ（ワード線ＷＬ）およびゲート
電極９Ｂ、９Ｃの側壁においても平坦になっているた
め、これらの領域の多結晶シリコン膜２３の表面で露光
光が斜め方向に反射することはない。これにより、ハレ
ーションに起因するフォトレジスト膜２４のパターンの
変形が防止されるので、下部電極２３の寸法精度が低下
することもない。
【００４５】なお、多結晶シリコン膜２３の膜厚を厚く
することにより、その側面（側壁）を容量素子として用
いることができるので、メモリセルの電荷蓄積容量を増
やすことができる。すなわち、半導体基板１の主面にほ
ぼ垂直な多結晶シリコン膜２３の側面において、この側
面と後述する半導体基板１の主面にほぼ垂直な上部電極
２７の側面との間で容量素子が形成される。
【００４６】次に、フォトレジスト膜２４を除去した
後、図１７に示すように、下部電極２５上に窒化シリコ
ン膜などからなる容量絶縁膜２６と多結晶シリコン膜ま
たはＴｉＮ（チタンナイトライド）膜などからなる上部
電極２７を形成することにより、下部電極２５、容量絶
縁膜２６および上部電極２７からなる情報蓄積用容量素
子Ｃが形成される。
【００４７】次に、図１８に示すように、情報蓄積用容
量素子Ｃの上部に例えばＣＶＤ法で酸化シリコン膜２８
を堆積し、メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインの他方（半導体領域１４）の上部、周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
の一方（半導体領域１８）の上部およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐのソース、ドレインの一方（半導体領域
１９）の上部の酸化シリコン膜２８にそれぞれコンタク
トホール２９ａ〜２９ｃを形成した後、酸化シリコン膜
２８の上部に堆積したＷ膜などの導電膜をパターニング
することにより、メモリアレイにビット線ＢＬを形成
し、周辺回路領域に周辺回路の第１層配線４７、４８を
形成する。ビット線ＢＬは、コンタクトホール２９ａを
通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ド
レインの他方（半導体領域１４）と電気的に接続され
る。また、周辺回路の第１層配線４７は、コンタクトホ
ール２９ｂを通じてｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレインの一方（半導体領域１８）と電気的に接
続され、第１層配線４８は、コンタクトホール２９ｃを
通じてｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンの一方（半導体領域１９）と電気的に接続される。
【００４８】このように、本実施の形態の製造方法によ
れば、下部電極材料のエッチング条件やガス材料などの
選択、ならびにフォトレジスト膜２４を形成する際の露
光条件やレジスト材料などの最適化が容易になるため、
エッチングマージンが向上し、情報蓄積用容量素子Ｃの
下部電極形成プロセスを簡略化することができる。
【００４９】（実施の形態２）本実施の形態は、フロー
ティングゲートとコントロールゲートを備えたＭＩＳＦ
ＥＴでメモリセルを構成したＡＮＤ型フラッシュメモリ
の製造に適用したものである。この種のＡＮＤ型フラッ
シュメモリについては、例えばアイ・イー・ディー・エ
ム(IEDM95.263-266 "A Novel Dual String NOR(DuSNOR)
Memory Cell Technology Scalable to the 256 Mbit an
d 1Gbit Flash Memories") などに記載されている。
【００５０】図１９は、本実施の形態であるＡＮＤ型フ
ラッシュメモリの等価回路図、図２０は、このＡＮＤ型
フラッシュメモリのメモリセルを構成するＭＩＳＦＥＴ
（Ｑ）の平面図、図２１は、このＡＮＤ型フラッシュメ
モリの周辺回路の一部を構成するｎチャネル型ＭＩＳＦ
ＥＴの要部平面図である。
【００５１】メモリブロックＢ［０］において、導電層
４５Ａで構成されるワード線（ＷＬ）は、行方向に延在
し、Ｘ−デコーダ回路（Ｘ−ＤＥＣ）と電気的に接続さ
れている。埋め込みビット線（ｄk ）は、後述する半導
体基板１の内部に形成されたｎ型半導体領域３８で構成
され、行方向とほぼ直交する列方向に延在している。埋
め込みビット線（ｄk ）は、ブロック選択ＭＩＳＦＥＴ
Ｔ3 を介してビット線（Ｄk ）と電気的に接続されてい
る。ビット線（Ｄk ）は、埋め込みビット線（ｄk ）よ
りも低抵抗の導電層で構成され、列方向に隣接するメモ
リブロックＢ［１］上を列方向に延在し、Ｙセレクト回
路（Ｙ−ＳＥＬＥＣＴ）と電気的に接続されている。な
お、図示はしないが、メモリブロックＢ［１］は、メモ
リブロックＢ［０］と同様に構成され、その内部の埋め
込みビット線（ｄk ）は、ブロック選択ＭＩＳＦＥＴＴ
3 を介してビット線（Ｄk ）と電気的に接続されてい
る。
【００５２】ＤＢ0 、ＤＢ1 は、メモリブロック選択線
であり、ブロック選択ＭＩＳＦＥＴＴ3 と電気的に接続
されると共に、Ｘ−デコーダ回路（Ｘ−ＤＥＣ）と電気
的に接続されている。また、Ｙセレクト回路（Ｙ−ＳＥ
ＬＥＣＴ）は、Ｙ−デコーダ回路（Ｙ−ＤＥＣ）と電気
的に接続されている。、Ｘ−デコーダ回路（Ｘ−ＤＥ
Ｃ）、Ｙ−デコーダ回路（Ｙ−ＤＥＣ）およびＹセレク
ト回路（Ｙ−ＳＥＬＥＣＴ）は、周辺回路を構成し、そ
れぞれの周辺回路はｎチャネル型ＭＩＳＦＥＴＱｎとｐ
チャネル型ＭＩＳＦＥＴＱｐとで構成されている。
【００５３】次に、本実施の形態のフラッシュメモリの
製造方法を図２２〜図３６を用いて説明する。
【００５４】まず、図２２（（ａ）は図２３のＡ−Ａ′
線に沿った断面図、（ｂ）は図２１のＢ−Ｂ′線に沿っ
た断面図をそれぞれ表す）および図２３に示すように、
単結晶シリコンからなる半導体基板１の主面の素子分離
領域にフィールド酸化膜３０を形成し、次いで素子形成
領域にゲート酸化膜（トンネル酸化膜）３１を形成した
後、それらの上部にメモリセルを構成するＭＩＳＦＥＴ
のフローティングゲートの一部となる多結晶シリコン膜
３２と窒化シリコン膜３３を半導体基板１の全面にＣＶ
Ｄ法で堆積する。続いて、フォトレジスト膜をマスクに
してメモリセル領域の窒化シリコン膜３３および多結晶
シリコン膜３２をパターニングする。このとき、周辺回
路領域の窒化シリコン膜３３および多結晶シリコン膜３
２はパターニングしない。
【００５５】半導体基板１上に多結晶シリコン膜３２を
堆積するときには、まずフィールド酸化膜３０とゲート
酸化膜３１との段差よりも大きい膜厚の多結晶シリコン
膜を堆積し、次いでこの多結晶シリコン膜をＣＭＰ法で
研磨してフィールド酸化膜３０の表面を露出させた後、
半導体基板１上に第２の多結晶シリコン膜を堆積するこ
とにより、これら２層の多結晶シリコン膜で多結晶シリ
コン膜３２を構成してもよい。
【００５６】次に、図２４に示すように、半導体基板１
を熱酸化して多結晶シリコン膜３２の側壁に酸化シリコ
ン膜３４を形成した後、半導体基板１上にＣＶＤ法で窒
化シリコン膜３５と酸化シリコン膜とを堆積し、次いで
この酸化シリコン膜を反応性イオンエッチング（ＲＩ
Ｅ）法でパターニングすることにより、多結晶シリコン
膜３２の側壁にサイドウォールスペーサ３６を形成す
る。
【００５７】次に、図２５に示すように、メモリセル領
域の半導体基板１にｎ型不純物（例えばＡｓ（ヒ素））
をイオン注入した後、図２６に示すように、窒化シリコ
ン膜３５をマスクにして半導体基板１を熱酸化し、メモ
リセル領域のフィールド酸化膜３０とゲート酸化膜３１
の一部とを厚膜化する。このとき、前記ｎ型不純物（Ａ
ｓ）が基板内に拡散し、厚膜化された酸化シリコン膜３
７の下部には、メモリセルを構成するＭＩＳＦＥＴのｎ
型半導体領域３８（ソース、ドレイン）が形成される。
【００５８】次に、図２７に示すように、メモリセル領
域の多結晶シリコン膜３２の上部と周辺回路の多結晶シ
リコン膜３２の上部を覆っている窒化シリコン膜３５、
３３をエッチングで除去することにより、多結晶シリコ
ン膜３２の表面を露出させる。
【００５９】次に、図２８および図２９に示すように、
半導体基板１上に多結晶シリコン膜３２とゲート酸化膜
３１との段差よりも大きい膜厚の多結晶シリコン膜３９
をＣＶＤ法で堆積した後、フォトレジストをマスクにし
たドライエッチングで多結晶シリコン膜３９をパターニ
ングすることにより、前記多結晶シリコン膜３２とこの
多結晶シリコン膜３９との積層膜で、後にメモリセルの
フローティングゲートとなる導電層パターン４０ａを形
成する。
【００６０】半導体基板１上に多結晶シリコン膜３９を
堆積するときには、まず多結晶シリコン膜３２とゲート
酸化膜３１との段差よりも大きい膜厚の多結晶シリコン
膜を堆積し、次いでこの多結晶シリコン膜をＣＭＰ法で
研磨して窒化シリコン膜３５の表面を露出させた後、窒
化シリコン膜３５、３３をエッチングで除去し、その
後、半導体基板１上に第２の多結晶シリコン膜を堆積す
ることにより、これら２層の多結晶シリコン膜で多結晶
シリコン膜３９を構成してもよい。
【００６１】次に、図３０に示すように、導電層パター
ン４０ａの上部にメモリセルの第２ゲート絶縁膜４１を
形成する。第２ゲート絶縁膜４１は、例えば酸化シリコ
ン膜、窒化シリコン膜および酸化シリコン膜の三層膜で
構成する。
【００６２】次に、図３１に示すように、半導体基板１
を熱酸化して周辺回路領域にゲート酸化膜４２を形成し
た後、半導体基板１の全面にＣＶＤ法で多結晶シリコン
膜４３を堆積する。多結晶シリコン膜４３は、導電層パ
ターン４０ａの上部の第２ゲート絶縁膜４１と周辺回路
領域のゲート酸化膜４２（またはゲート酸化膜３１）と
の段差（ａ）よりも大きい膜厚（ｂ）で堆積する。すな
わち、周辺回路領域のゲート電極形成領域において、多
結晶シリコン膜４３の膜厚（ｂ）が上記段差（ａ）より
も大きくなるように堆積する。
【００６３】次に、図３２に示すように、ＣＭＰ法を用
いて多結晶シリコン膜４３を研磨し、周辺回路領域のゲ
ート電極形成領域（ゲート酸化膜４２の上部）における
多結晶シリコン膜４３の膜厚が上記段差（ａ）とほぼ等
しい膜厚（ａ’）となるように、その表面を平坦化す
る。このとき、第２ゲート絶縁膜４１の損傷を防ぐた
め、その表面が露出しないようにする。
【００６４】次に、図３３に示すように、半導体基板１
の全面にＣＶＤ法で多結晶シリコン膜４４を堆積する。
このとき、多結晶シリコン膜４４とゲート酸化膜３１と
の段差、および周辺回路領域のゲート電極形成領域（ゲ
ート酸化膜４２の上部）における２層の多結晶シリコン
膜４３、４４の膜厚はｃとなる。多結晶シリコン膜４４
は、その下地に段差がないので表面は平坦となる。
【００６５】次に、図３４および図３５に示すように、
フォトレジストをマスクにしたエッチングで多結晶シリ
コン膜４４、４３を前記図２０および図２１に示すよう
なパターンに加工することにより、メモリセルを構成す
るＭＩＳＦＥＴＱのコントロールゲート４５Ａ（ワード
線ＷＬ）およびフローティングゲート４０と、周辺回路
のＭＩＳＦＥＴＱｎのゲート電極４５Ｂとを形成する。
このときエッチングされるゲート電極材料（多結晶シリ
コン膜４４、４３、３９、３２）は、ゲート酸化膜３
１、４２の上部で最大の膜厚（ｃ）となっているため、
この膜厚（ｃ）に合わせてエッチング条件を設定すれ
ば、ゲート酸化膜３１、４２の削れを最小限にとどめる
ことができる。
【００６６】その後、図３６に示すように、周辺回路領
域の半導体基板１にｎ型不純物（例えばＰ（リン））を
イオン注入することにより、周辺回路のＭＩＳＦＥＴＱ
ｎのｎ型半導体領域（ソース、ドレイン）４６を形成す
る。
【００６７】なお、上記メモリセルを構成するＭＩＳＦ
ＥＴＱへの情報の書き込みは、例えば埋め込みビット線
（ｄk ）とワード線（ＷＬn ）とで選択されたＭＩＳＦ
ＥＴＱに対してｎ型半導体領域１４とフローティングゲ
ート４０との間でゲート酸化膜３１を通じての電子のト
ンネリングにより行う。また、情報の消去は、例えば半
導体基板１とフローティングゲート４０との間でゲート
酸化膜３１を通じての電子のトンネリングにより行う。
【００６８】（実施の形態３）本実施の形態は、フロー
ティングゲートとコントロールゲートを備えたＭＩＳＦ
ＥＴでメモリセルを構成したＮＯＲ型フラッシュメモリ
の製造に適用したものである。
【００６９】図３７は、本実施の形態のＮＯＲ型フラッ
シュメモリの等価回路図、図３８〜図４２は、このＮＯ
Ｒ型フラッシュメモリのメモリセルを構成するＭＩＳＦ
ＥＴ（ＱM ）の平面図、図４３は、このＮＯＲ型フラッ
シュメモリの周辺回路の一部を構成するｎチャネル型Ｍ
ＩＳＦＥＴ（Ｑｎ）の平面図である。図３７において、
Ｘ−デコーダ回路（Ｘ−ＤＥＣ）、Ｙ−デコーダ回路
（Ｙ−ＤＥＣ）、Ｙセレクト回路（Ｙ−ＳＥＬＥＣＴ）
およびセンスアンプ回路（ＳＡ）は、周辺回路を構成
し、それぞれの周辺回路はｎチャネル型ＭＩＳＦＥＴＱ
ｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成されてい
る。
【００７０】次に、本実施の形態のフラッシュメモリの
製造方法を図４３〜図５５を用いて説明する。
【００７１】まず、図４４（（ａ）は図３８のＡ−Ａ′
線に沿った断面図、（ｂ）は図４２のＢ−Ｂ′線に沿っ
た断面図をそれぞれ表す）に示すように、単結晶シリコ
ンからなる半導体基板１の主面の素子分離領域にフィー
ルド酸化膜３０を形成し、次いで素子形成領域にゲート
酸化膜（トンネル酸化膜）３１を形成する。続いて、半
導体基板１の全面いＣＶＤ法で多結晶シリコン膜を堆積
した後、フォトレジスト膜をマスクにしたドライエッチ
ングで多結晶シリコン膜を前記図３９に示すようなパタ
ーンに加工することにより、後にメモリセルのフローテ
ィングゲートとなる導電層パターン５０ａを形成する。
【００７２】半導体基板１上に導電層パターン５０ａを
形成するときには、まずフィールド酸化膜３０とゲート
酸化膜３１との段差よりも大きい膜厚の多結晶シリコン
膜を堆積し、次いでこの多結晶シリコン膜をＣＭＰ法で
研磨してフィールド酸化膜３０の表面を露出させた後、
半導体基板１上に第２の多結晶シリコン膜を堆積するこ
とにより、これら２層の多結晶シリコン膜で導電層パタ
ーン５０ａを形成してもよい。
【００７３】次に、図４５に示すように、導電層パター
ン５０ａの上部にメモリセルの第２ゲート絶縁膜５１を
形成する。第２ゲート絶縁膜５１は、例えば酸化シリコ
ン膜、窒化シリコン膜および酸化シリコン膜の三層膜で
構成する。
【００７４】次に、図４６に示すように、半導体基板１
を熱酸化して周辺回路領域にゲート酸化膜４２を形成し
た後、半導体基板１の全面に多結晶シリコン膜５２を堆
積する。多結晶シリコン膜５２は、周辺回路領域のゲー
ト電極形成領域（ゲート酸化膜４２の上部）において導
電層パターン５０ａの上部の第２ゲート酸化膜５１とゲ
ート酸化膜３１（または周辺回路領域のゲート酸化膜４
２）との段差（ａ）よりも大きい膜厚（ｂ）となるよう
に堆積する。
【００７５】次に、図４７に示すように、ＣＭＰ法を用
いて多結晶シリコン膜５２を研磨し、周辺回路領域のゲ
ート電極形成領域（ゲート酸化膜４２の上部）における
多結晶シリコン膜５２の膜厚が上記段差（ａ）とほぼ等
しい膜厚（ａ’）となるように、その表面を平坦化す
る。このとき、第２ゲート絶縁膜５１の損傷を防ぐた
め、その表面が露出しないようにする。
【００７６】次に、図４８に示すように、半導体基板１
の全面にＣＶＤ法で多結晶シリコン膜５３および酸化シ
リコン膜５４を堆積する。このとき、多結晶シリコン膜
５３とゲート酸化膜３１との段差、および周辺回路領域
のゲート電極形成領域（ゲート酸化膜４２の上部）にお
ける２層の多結晶シリコン膜５２、５３の膜厚はｃとな
る。多結晶シリコン膜５３および酸化シリコン膜５４の
下地には段差が存在しないので、それらの表面は平坦と
なる。
【００７７】次に、図４９に示すように、フォトレジス
トをマスクにしたエッチングで酸化シリコン膜５４、多
結晶シリコン膜５３、５２、第２ゲート絶縁膜５１およ
び導電層パターン５０ａを前記図４１に示すようなパタ
ーンに加工することにより、メモリセルのコントロール
ゲート５５Ａおよび周辺回路のＭＩＳＦＥＴＱｎのゲー
ト電極５５Ｂを形成する。なお、前記図４０は、多結晶
シリコン膜５３をエッチングにより除去した後の平面図
である。このときエッチングされるゲート電極材料は、
ゲート酸化膜４２の上部で最大の膜厚（ｃ）となってい
るため、この膜厚（ｃ）に合わせてエッチング条件を設
定すれば、ゲート酸化膜４２の削れを最小限にとどめる
ことができる。
【００７８】次に、図５０に示すように、メモリセル領
域および周辺回路領域の半導体基板１にｎ型不純物（例
えばＰ（リン））をイオン注入することにより、メモリ
セルを構成するＭＩＳＦＥＴＱM のｎ型半導体領域（ソ
ース、ドレイン）５６および周辺回路のＭＩＳＦＥＴＱ
ｎのｎ型半導体領域（ソース、ドレイン）５７を形成す
る。その後、半導体基板１上に堆積した酸化シリコン膜
（または窒化シリコン膜）を異方性エッチングしてコン
トロールゲート５５Ａの側壁およびゲート電極５５Ｂの
側壁にサイドウォールスペーサ５８を形成する。
【００７９】次に、メモリセルのｎ型半導体領域５６の
上部のゲート酸化膜３１をエッチングで除去した後、図
５１に示すように、半導体基板１上にコントロールゲー
ト５５Ａおよびゲート電極５５Ｂとゲート酸化膜４２と
の段差（ｃ）よりも大きい膜厚（Ａ）の多結晶シリコン
膜５８を堆積する。
【００８０】次に、図５２に示すように、この多結晶シ
リコン膜５８をＣＭＰ法で研磨することにより、メモリ
セルのｎ型半導体領域５６の上部および周辺回路のＭＩ
ＳＦＥＴＱｎのｎ型半導体領域５７の上部に前記段差
（ｃ）とほぼ同じ膜厚（ｃ’）の多結晶シリコン膜５８
を残す。
【００８１】次に、図５３に示すように、半導体基板１
の全面に多結晶シリコン膜５９を堆積する。このとき、
メモリセルのｎ型半導体領域５６の上部および周辺回路
のＭＩＳＦＥＴＱｎのｎ型半導体領域５７の上部におけ
る２層の多結晶シリコン膜５８、５９の膜厚はｄとな
る。多結晶シリコン膜５９は、その下地に段差がないの
で表面は平坦となる。
【００８２】図５４に示すように、フォトレジストをマ
スクにしたドライエッチングでこの多結晶シリコン膜５
９を前記図４２に示すようなパターンに加工し、多結晶
シリコン膜５８の上部に残すことにより、メモリセルの
ｎ型半導体領域５６の上部に多結晶シリコン膜５８、５
９からなるソース電極６０を形成する。このときエッチ
ングされる電極材料（多結晶シリコン膜５９、５８）
は、ゲート酸化膜３１、４２の上部で最大の膜厚（ｄ）
となっているため、この膜厚（ｄ）に合わせてエッチン
グ条件を設定すれば、ゲート酸化膜３１、４２の削れを
最小限にとどめることができる。
【００８３】次に、図５５に示すように、半導体基板１
の全面にＣＶＤ法で酸化シリコン膜６１を堆積し、フォ
トレジストをマスクにしたドライエッチングでｎ型半導
体領域５６、５７の上部の酸化シリコン膜６１を除去し
てコンタクトホール６２、６３を形成した後、酸化シリ
コン膜６１の上部にＡｌ（アルミニウム）などからなる
メタル配線６４、６５を形成する。
【００８４】なお、本実施の形態のメモリセルを構成す
るＭＩＳＦＥＴＱM への情報の書き込みおよび消去は、
フローティングゲート５０と半導体基板１またはｎ型半
導体領域５６との間でゲート酸化膜３１を通じての電子
のトンネリングにより行う。
【００８５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８６】前記実施の形態では、ＤＲＡＭおよびフラ
ッシュメモリに適用した場合について説明したが、例え
ば図５６に示すようなメモリＬＳＩ（ＲＡＭ、ＲＯ
Ｍ）、ロジックＬＳＩ、ＣＰＵを混載させたＬＳＩに適
用することもできる。この場合、ＲＡＭは前記実施の形
態１のＤＲＡＭであり、ＲＯＭは前記実施の形態２，ま
たは３のフラッシュメモリである。また、ロジックＬＳ
ＩやＣＰＵは、前記実施の形態の周辺回路用ＭＩＳＦＥ
Ｔと同じＣＭＯＳＦＥＴで構成される。なお、図中のＩ
／Ｏは入出力回路、Ｉ／Ｏバスはバス配線である。
【００８７】前記実施の形態では、ＤＲＡＭおよびフラ
ッシュメモリに適用した場合について説明したが、表面
に段差を有する半導体基板上に堆積した導電材料をパタ
ーニングして電極、配線などを形成するプロセスに広く
適用することができる。また、導電材料として多結晶シ
リコン膜やＷシリサイド膜などを用いる場合や、Ａｌ
（アルミニウム）膜や高融点金属膜などを用いる場合に
も適用することができる。特に、光反射率の高いＡｌ膜
を用いる場合には、露光光の反射によるハレーションを
有効に防止することができる。
【００８８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８９】本発明によれば、、ＭＩＳＦＥＴのゲート
電極の上部に堆積した導電膜をパターニングする際のオ
ーバーエッチングによるゲート酸化膜の削れを防止する
ことができる。また、ハレーションに起因してゲート電
極の端部で導電膜パターンの寸法精度が低下する不具合
を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。
【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１４】発明の実施の形態１であるＤＲＡＭの製造に
用いるＣＭＰ装置の概略図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの等価回路図である。
【図２０】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリを示す平面図である。
【図２１】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの周辺回路の一部を示す平面図である。
【図２２】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図２３】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部平面図で
ある。
【図２４】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図２５】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図２６】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図２７】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図２８】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図２９】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部平面図で
ある。
【図３０】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図３１】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図３２】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図３３】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図３４】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図３５】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部平面図で
ある。
【図３６】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図３７】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの等価回路図である。
【図３８】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの平面図である。
【図３９】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの平面図である。
【図４０】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの平面図である。
【図４１】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの平面図である。
【図４２】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの平面図である。
【図４３】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの周辺回路の一部を示す平面図である。
【図４４】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図４５】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図４６】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図４７】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図４８】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図４９】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図５０】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図５１】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図５２】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図５３】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図５４】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図５５】本発明の実施の形態３であるＮＯＲ型フラッ
シュメモリの製造方法を示す半導体基板の要部断面図で
ある。
【図５６】本発明の他の実施の形態であるメモリ／ロジ
ック混載ＬＳＩのブロック図である。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜（パッド酸化膜） ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ 溝 ５ 酸化シリコン膜 ６ 酸化シリコン膜 ７ ｐ型ウエル ８ ｎ型ウエル ９Ａ〜９Ｃ ゲート電極 １２ ゲート酸化膜 １３ 窒化シリコン膜 １４ ｎ型半導体領域 １５ ｎ- 型半導体領域 １６ ｐ- 型半導体領域 １７ サイドウォールスペーサ １８ ｎ+ 型半導体領域 １９ ｐ+ 型半導体領域 ２０ 酸化シリコン膜 ２１ コンタクトホール ２２ 多結晶シリコン膜 ２３ 多結晶シリコン膜 ２４ フォトレジスト膜 ２５ 下部電極 ２６ 容量絶縁膜 ２７ 上部電極 ２８ 酸化シリコン膜 ２９ａ〜２９ｃ コンタクトホール ３０ フィールド酸化膜 ３１ ゲート酸化膜（トンネル酸化膜） ３２ 多結晶シリコン膜 ３３ 窒化シリコン膜 ３４ 酸化シリコン膜 ３５ 窒化シリコン膜 ３６ サイドウォールスペーサ ３７ 酸化シリコン膜 ３８ ｎ型半導体領域 ３９ 多結晶シリコン膜 ４０ フローティングゲート ４０ａ 導電層パターン ４１ 第２ゲート絶縁膜 ４２ ゲート酸化膜 ４３ 多結晶シリコン膜 ４４ 多結晶シリコン膜 ４５Ａ コントロールゲート ４５Ｂ ゲート電極 ４６ ｎ型半導体領域 ４７ 第１層配線 ４８ 第１層配線 ５０ フローティングゲート ５０ａ 導電層パターン ５１ 第２ゲート絶縁膜 ５２ 多結晶シリコン膜 ５３ 多結晶シリコン膜 ５４ 酸化シリコン膜 ５５Ａ コントロールゲート ５５Ｂ ゲート電極 ５６ ｎ型半導体領域 ５７ ｎ型半導体領域 ５８ 多結晶シリコン膜 ５９ 多結晶シリコン膜 ６０ ソース電極 ６１ 酸化シリコン膜 ６２、６３ コンタクトホール ６４、６５ メタル配線 ６６ サイドウォールスペーサ １００ 定盤 １０１ 研磨布 １０２ 研磨ヘッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 29/78 ３７１ 29/78 21/336 21/8247 29/788 29/792 (72)発明者 佐々木 恭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 松井 俊一 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 三浦 弥一郎 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程（ａ）〜（ｆ）を含むことを
    特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面の第１領域に第１ＭＩＳＦＥＴ
    を形成し、第２領域に第２ＭＩＳＦＥＴを形成する工
    程、（ｂ）前記第１ＭＩＳＦＥＴのソース、ドレインの
    一方の上部に接続孔を形成する工程、（ｃ）前記第１領
    域において、前記接続孔の上部に、前記第１ＭＩＳＦＥ
    Ｔのゲート電極の上部とそのゲート酸化膜との段差より
    も大きい膜厚を有する第１導電膜を堆積すると共に、前
    記第２領域において、前記第２ＭＩＳＦＥＴのソース、
    ドレインの上部に、前記第２ＭＩＳＦＥＴのゲート電極
    の上部とそのゲート酸化膜との段差よりも大きい膜厚を
    有する前記第１導電膜を堆積する工程、（ｄ）前記第１
    導電膜を加工することにより、前記第１領域における前
    記段差と前記第２領域における前記段差とをほぼ等しく
    する工程、（ｅ）前記第１導電膜の上部に第２導電膜を
    堆積する工程、（ｆ）前記第２導電膜の上部に形成した
    フォトレジスト膜をマスクにして前記第１領域の前記第
    ２導電膜を所望の形状にパターニングすると共に、前記
    第２領域の前記第２導電膜を除去する工程。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１ＭＩＳＦＥＴは、ＤＲＡＭの
    メモリセルを構成するメモリセル選択用ＭＩＳＦＥＴで
    あり、前記第２ＭＩＳＦＥＴは、前記ＤＲＡＭの周辺回
    路を構成するＭＩＳＦＥＴであり、前記第１導電膜およ
    び前記第２導電膜は、前記メモリセル選択用ＭＩＳＦＥ
    Ｔの上部に配置される情報蓄積用容量素子の下部電極を
    構成する導電膜である前記ＭＩＳＦＥＴは、ＤＲＡＭの
    メモリセルを構成するメモリセル選択用ＭＩＳＦＥＴで
    あり、前記第１導電膜および前記第２導電膜は、前記メ
    モリセル選択用ＭＩＳＦＥＴの上部に配置される情報蓄
    積用容量素子の下部電極を構成する導電膜であることを
    特徴とする半導体集積回路装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１導電膜の加工を化学的機械研
    磨法で行うことを特徴とする半導体集積回路装置の製造
    方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１導電膜と前記第２導電膜は、
    多結晶シリコン膜であることを特徴とする半導体集積回
    路装置の製造方法。
  5. 【請求項５】 以下の工程（ａ）〜（ｆ）を含むことを
    特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面の第１領域および第２領域にゲ
    ート酸化膜を形成する工程、（ｂ）前記第１領域の前記
    ゲート酸化膜の上部に第１導電膜を形成する工程、
    （ｃ）前記第１領域の前記第１導電膜の上部に第２導電
    膜を堆積すると共に、前記第２領域の前記ゲート酸化膜
    の上部に、前記第１領域の前記第１導電膜と前記ゲート
    酸化膜との段差よりも大きい膜厚を有する前記第２導電
    膜を堆積する工程、（ｄ）前記第２導電膜を加工するこ
    とにより、前記第１領域における前記第１導電膜と前記
    ゲート酸化膜との段差と、前記第２領域における前記第
    ２導電膜と前記酸化シリコン膜との段差とをほぼ等しく
    する工程、（ｅ）前記第１領域における前記第１導電膜
    の上部と、前記第２領域における前記第２導電膜の上部
    とに第３導電膜を堆積する工程、（ｆ）前記第３導電膜
    の上部に堆積したフォトレジスト膜をマスクにして前記
    第１領域の前記第３導電膜とその下部の前記第１導電膜
    とを所望の形状にパターニングすると共に、前記第２領
    域の前記第３導電膜とその下部の前記第２導電膜とを所
    望の形状にパターニングする工程。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記第１領域の前記第１導電膜で第１
    ＭＩＳＦＥＴのフローティングゲートを形成すると共に
    前記第３導電膜で前記第１ＭＩＳＦＥＴのコントロール
    ゲートを形成し、前記第２領域の前記第２導電膜と前記
    第３導電膜とで第２ＭＩＳＦＥＴのゲート電極を形成す
    ることを特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記第１領域における前記第１導電膜
    と前記ゲート酸化膜との段差と、前記第２領域における
    前記第２導電膜と前記酸化シリコン膜との段差とをＣＭ
    Ｐ法を用いてほぼ等しくすることを特徴とする半導体集
    積回路装置の製造方法。
  8. 【請求項８】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記第１導電膜と前記第２導電膜は、
    多結晶シリコン膜であることを特徴とする半導体集積回
    路装置の製造方法。
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