JPH11265313A

JPH11265313A - 記憶装置

Info

Publication number: JPH11265313A
Application number: JP10068367A
Authority: JP
Inventors: Toshihiro Yamagishi; 俊浩山岸; Tadaaki Isobe; 忠章磯部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-03-18
Filing date: 1998-03-18
Publication date: 1999-09-28
Also published as: US6336190B1

Abstract

(57)【要約】【課題】動作マージンを拡大し、高速動作を可能とす
るクロック併送方式の記憶装置を提供する。【解決手段】記憶制御部２から記憶素子群側５ａ〜５
ｎへの情報信号の転送時、情報信号の送出に用いるクロ
ックと一定の関係を有するクロックを情報信号と共に転
送する。記憶素子側側はＰＬＬ回路５１ａ〜５１ｎを備
え、記憶素子に対するクロックの位相を情報信号の受信
タイミングに合わせ込む。また、記憶素子群側５ａ〜５
ｎから記憶制御部２への情報信号の転送時、記憶素子群
５ｎはＰＬＬ回路５１ｎのクロック出力を戻りクロック
として情報信号と共に転送する。記憶制御部２はＰＬＬ
回路６を備え、戻りデータ保持回路群８へ情報信号を取
り込むためのクロックの位相を情報信号の受信タイミン
グに合わせ込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶制御部と複数
のクロック同期型記憶素子からなる記憶装置に係り、特
に動作周波数変化に対する影響が少ないクロック併送方
式の記憶装置に関する。

【０００２】

【従来の技術】高速に動作する計算機システムの記憶装
置においては、記憶制御部と最も遠くにある記憶素子と
の信号転送時間が１動作サイクルを超えることが起こり
得ることにより、転送時間のそれぞれ異なる複数の記憶
素子から送出された情報信号を、全て同一タイミングで
記憶制御部に取り込むことができない。このような場
合、記憶素子として非同期型素子を用いた場合には、所
要距離が異なる各記憶素子に対応して、クロックを遅延
する回路を設け、これらの遅延回路に供給されたクロッ
ク信号により、遠方の記憶素子からの情報信号と近くに
ある記憶素子からの情報信号とを同一時刻にフリップフ
ロップに取り込めるようにしている。

【０００３】

【発明が解決しようとする課題】クロック同期型記憶素
子を用いた場合、記憶素子がクロックに同期して動作す
るため、論理的にあるまとまった単位の記憶素子群への
書き込み動作は、同一タイミングで行われる必要性があ
り、これを解決するためには、記憶制御部からの各記憶
素子への所要距離を一定にするなどして、転送時間を一
定にする必要がある。具体的には、記憶制御部から記憶
素子までの所要距離を、記憶制御部からもっとも遠方に
ある記憶素子までの距離に合わせればよい。このような
条件下において、完全同期転送を実現しようとすると、
所要距離を最も遠方の記憶素子に合わせたことによる転
送ディレイの増大と、特に汎用の記憶素子を用いた場
合、同期型記憶素子に入力されるクロックのタイミング
を基準として規定されるセットアップタイムなどの諸パ
ラメータを考慮した場合の動作マージン確保の問題があ
り、動作周波数を抑えることを余儀なくされる。これで
は、メモリスループットが著しく低下してしまい、プロ
セッサの性能を十分に生かすことができない。

【０００４】本発明の目的は、書き込みおよび読み込み
動作の両方において、転送情報信号のディレイにクロッ
クのタイミングを合わせ込むことで、ディレイと高速動
作時に必要なマージンの問題を解決したクロック併送方
式の記憶装置を提供することにある。

【０００５】また、本発明の目的は、クロック併送方式
を採用した時に問題となる、動作周波数を通常よりも下
げた場合に生じる、読み取りや書き込みでの所要サイク
ル数の変化を抑えるために、合わせ込みタイミングを柔
軟に設定できる記憶装置を提供することにある。

【０００６】さらに、本発明の目的は、読み込みデータ
を取り込むための戻りクロックを生成する分配系にクロ
ックツリーを形成するときに生じる、分配系のディレイ
とディレイのばらつきを容易に抑えることができる記憶
装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、記憶制御部と
複数のクロック同期型記憶素子からなる記憶装置におい
て、記憶制御部から複数の記憶素子への情報信号転送の
場合、複数の記憶素子に情報信号を送出するためのクロ
ックと一定の関係を持った信号を、情報信号の記憶素子
への伝播ディレイとの時間的制約下で、記憶素子に対す
るクロックとして、情報信号と共に転送する手段と、複
数の記憶素子から記憶制御部への情報信号転送の場合、
前記記憶素子に対するクロックと一定の関係を持った信
号を、情報信号の記憶制御部への伝播ディレイとの時間
的制約下で、情報信号を記憶制御部側で取り込むための
クロックとして、情報信号と共に転送する手段とを設け
たことを特徴とする。

【０００８】また、本発明は、記憶素子側に位相同期ル
ープ回路（ＰＬＬ回路）を備え、記憶制御部側から情報
信号と共に転送される信号（併送クロック）を前記ＰＬ
Ｌ回路への参照信号とし、記憶素子に対するクロックの
位相を情報信号の受信タイミングに合わせ込むことを特
徴とする。

【０００９】ＰＬＬ回路は参照入力とフィードバック入
力の位相が一致するように出力の位相を調整する働きを
持っている。通常の動作周波数以下で動作させた場合で
も、動作周波数の変化に対応させるための切替手段など
の付加機能を用いることなく読み取りまたは書き込み動
作に必要とするサイクル数が変化しないようにするため
には、情報信号とソースのクロック信号との相対的時間
差を１サイクルとなるようにＰＬＬ回路のフィードバッ
ク量を大きく設定して、クロックの相対時間を情報信号
の受信タイミングに合わせ込むようにすればよい。

【００１０】さらに、本発明は、記憶制御部側にＰＬＬ
回路を備え、記憶素子側から情報信号と共に転送される
信号（戻り併送クロック）を前記ＰＬＬ回路への参照信
号とし、情報信号を取り込むためのクロックの位相を情
報信号の受信タイミングに合せ込むことを特徴とする。
具体的には、戻り併送クロックをＰＬＬ回路に戻した
後、該ＰＬＬ回路の出力をクロックツリー回路を通し
て、情報信号を取り込むフリップフロップのクロックと
して供給し、該クロックの一つをＰＬＬ回路のフィード
バック信号とすることにより、戻り併送クロックの合わ
せ込みタイミングのばらつきを抑える。

【００１１】

【発明の実施の形態】図１に、本発明の一実施例にかか
る記憶装置の全体構成図を示す。図において、本記憶装
置１は記憶制御部２と複数の記憶素子群構成単位５ａ〜
５ｎで構成される。記憶制御部２は、上位装置からのク
ロック（基本クロック）を入力として、記憶制御部２内
のマスタクロックを生成するための記憶制御部用ＰＬＬ
回路３、記憶素子群側に向けて情報信号（データ、アド
レス、リード／ライト信号など）を送出するフリップフ
ロップ（図１では省略してある）に対するクロック及び
それと一定の関係を持った併送クロックを生成する。ク
ロック生成回路４、記憶素子群側から戻り情報信号（戻
りデータ）と共に転送される戻りクロックを入力し、戻
りデータを取り込むためのクロックの位相を戻りデータ
の受信タイミングに合わせ込む戻りデータ保持回路用Ｐ
ＬＬ回路６、該ＰＬＬ回路６の出力を入力して戻りデー
タの取り込みクロックを生成・分配するクロックツリー
回路７、及び、記憶素子群側からの戻りデータを取り込
んで保持する戻りデータ保持回路群８を具備する。記憶
素子群構成単位５ａは、複数のクロック同期型記憶素子
（メモリ）５０ａ−１〜５０ａ−Ｍと、記憶制御部２側
から情報信号と共に転送されるクロックを入力し、記憶
素子群に対するクロックの位相を情報信号の受信タイミ
ングに合わせ込む記憶素子用ＰＬＬ回路５１ａからな
る。他の記憶素子群構成単位も同様であるが、本実施例
では、記憶素子群構成単位５ｎのＰＬＬ回路５１ｎの出
力クロックを、記憶制御部２のＰＬＬ回路６に戻りクロ
ックとして戻すように構成されてる。なお、記憶素子群
構成単位５ａ〜５ｎ中のどのＰＬＬ回路の出力クロック
を記憶制御部２のＰＬＬ回路６に戻すかは任意である。

【００１２】以下に、本記憶装置１の各部の詳細な構成
および動作について説明する。図２に、クロック生成回
路４の構成例を示す。クロック生成回路４はクロック分
配系４０、及び、複数の併送クロック生成回路４１ａ〜
４１ｎからなる。各併送クロック生成回路４１ａ〜４１
ｎはそれぞれ記憶素子群構成単位５ａ〜５ｎに対応す
る。クロック生成回路４のもとになるクロック信号は、
ＰＬＬ回路３から供給され、クロック分配系４０によっ
て複数のクロック信号に分配され、これらの一部はデー
タを記憶素子群に送出するフリップフロップに供給され
る。図２では、そのクロック信号をまとめて同期クロッ
ク信号２００で示す。クロック分配系４０の残りのクロ
ックは併送クロック生成回路４１ａ〜４１ｎに供給さ
れ、各併送クロック生成回路４１ａ〜４１ｎにおいて、
記憶素子群に対するクロックとして、情報信号（デー
タ、アドレス、リード／ライト信号など）と共に各記憶
素子群構成単位５ａ〜５ｎに転送される併送クロックが
生成される。ここで、併送クロックとして用いるクロッ
クを、動作周波数を変えた場合にも常に同一の相しか用
いない場合で、その相がクロック分配系４０によって既
に用意されている時には、併送クロック生成回路４１ａ
〜４１ｎは特に必要ではない。動作周波数を変えた場合
に、転送マージン拡大等の目的で、併送クロックとして
用いるクロックの相も変えたい場合に併送クロック生成
回路４１ａ〜４１ｎが必要となる。ここでは、併送クロ
ック生成回路４１ａを例に説明する。

【００１３】図３に、図２の構成の併送クロック生成回
路４１ａにおけるタイムチャートを示す。図２の構成
は、併送クロックとして、図３における生成クロック４
４０と生成クロック４５０の２つのタイミングで送出す
るモードを備えた場合の実施例である。クロック分配系
４０から供給された信号クロック４２０およびクロック
４２１をフリップフロップ４７１、４７３に対するデー
タとして用い、同じくクロック分配系４０から供給され
たクロック４１０、４１１、４１２をフリップフロップ
４７１、４７２、４７３に対するクロックとして用いる
ことにより、クロック４４０および４５０が生成され
る。ただし、生成されるクロックはモード切替信号４３
０により１つに制限される。図２の例では、モード切替
信号４３０が０（Ｌow）のときにはクロック４５０が生
成され、１（Ｈigh）のときにはクロック４４０が生成
される。この生成されている方のクロックが出力４６０
に検出され、データなどと共に記憶素子群側に転送され
る併送クロックとなる。図３の例の場合では、併送クロ
ックとして、データ信号を送出するフリップフロップに
供給されるクロック（同期クロック２００）と同じタイ
ミングのクロック４４０と１／４周期ずれたクロック４
５０を生成している。

【００１４】図４に、記憶制御部２側から記憶素子群へ
情報信号が転送される場合についての回路構成を示す。
また、図５および６に１サイクルが１０ｎｓで動作した
ときのタイムチャートを示す。なお、図４では便宜上、
記憶素子群は記憶素子群構成単位５ａのみを示す。

【００１５】図４において、クロック生成回路４で生成
されたクロック信号群２１（同期クロック２００）は情
報信号送出用フリップフロップ群２２に供給され、情報
信号は信号線群２３を介して記憶素子群５０ａに到達す
る。このときの情報信号の転送ディレイは１２ｎｓであ
るとする。一方、クロック生成回路４で生成された併送
クロック信号はクロック専用線２４を介してＰＬＬ回路
５１ａへ到達し、さらに、このＰＬＬ５１ａから記憶素
子群５０ａへとクロック線群５２ａを介して到達する。
記憶素子群５０ａへのクロック到達タイミングは、ＰＬ
Ｌ回路５１ａにおいて、クロック専用線２４におけるデ
ィレイ、クロック線群５２ａにおけるディレイおよびフ
ィードバック線５３ａにおけるフィードバック量などを
調節して、情報信号の到達時間に合わせ込まれる。

【００１６】図５および６は、併送クロックと情報信号
との合わせ込みの一例を示したものである。図５は、併
送クロックとして同期クロック２００を用い、情報信号
と同じく１２ｎｓで記憶素子に到達するように合わせ込
み（２０１、２３１）、タイミング２０１２で情報信号
２３０の取り込みを行う例である。図６は、同じく併送
クロックとして同期クロック２００を用いるが、フィー
ドバック線５３ａにおけるフィードバック量を大きくと
ることにより、併送クロックの転送ディレイは２ｎｓと
して（２０２）、１サイクル前に送出された情報信号２
３０の記憶素子到着タイミング（２３１）に合わせ込む
例である。

【００１７】図５と図６ともに、結局は同一のタイミン
グ２０１２または２０２２で情報信号を取り込んでいる
ので、１サイクルが１０ｎｓ動作の場合には特に違いは
見られない。しかし、サイクルタイムが長くなると、取
り込みタイミングに違いがでてくる。これについては、
後に詳しく説明する。

【００１８】図７に、記憶素子群から記憶制御部２側へ
情報信号（データ）が転送される場合（メモリ読出し動
作）の回路構成を示す。また、この時のタイムチャート
を図８および図９に示す。

【００１９】各記憶素子群構成単位５ａ〜５ｎの記憶素
子群は、それぞれＰＬＬ回路５１ａ〜５１ｎから併送ク
ロックを供給されて動作し、該記憶素子群から読み出さ
れた情報信号（データ）は信号線群２５を介して記憶制
御部２内にある戻りデータ保持回路群８の一部を構成す
るフリップフロップ群８０に到達する。但し、信号線群
２５は記憶制御部側から記憶素子群側へのデータ転送に
用いた図４の信号線群２３と共用することも可能であ
る。ここで、記憶素子群から記憶制御部２内のフリップ
フロップ群８０に転送される情報信号（データ）を戻り
情報信号と呼ぶことにする。一方、フリップフロップ群
８０に供給されるデータ読み込みクロックは、記憶素子
群構成単位５ｎのＰＬＬ回路５１から出力された併送ク
ロックが、クロック専用線５４ｎを介して記憶制御部２
内のＰＬＬ回路６に入力された後、クロックツリー回路
７によって複数のクロック信号に分配され、信号線群７
０を介して到達する。この記憶素子群構成単位５ｎのＰ
ＬＬ回路５１から記憶制御部側へ戻される併送クロック
を戻り併送クロックと呼ぶことにする。ここで、記憶制
御部２が制御の対象とする記憶素子構成単位は複数個あ
るが、ＰＬＬ回路６に戻せるクロック信号は一つだけで
あるので、戻り併送クロックを返送できるのは複数個の
記憶素子構成単位のうちの１つ（本実施例では５ｎ）だ
けである。記憶制御部２のＰＬＬ回路６は、この戻り併
送クロックのディレイを調整するなどして、フリップフ
ロップ群８０のデータ読み込みクロックを戻り情報信号
のディレイに合わせ込むようにする。

【００２０】図８は戻り併送クロックの転送時間を、情
報信号の転送ディレイの１６ｎｓと同じ時間となるよう
にタイミングを合わせ込んだときのタイムチャートであ
り（２２１、２５１）、図９は１サイクル前の戻りデー
タを取り込めるように、戻り併送クロックの転送時間を
６ｎｓとしてタイミングを合わせ込んだときのタイムチ
ャートである（２２２、２５１）。これらについても、
記憶制御部２側から記憶素子群への情報信号転送時と同
様に、サイクルタイムが変化（長くする）した場合に、
図９の方法では所要サイクル数の変化が小さいのに対
し、図８の方法では所要サイクル数が大きく変化してし
まい、動作周波数依存の論理が必要となる。具体的な例
は、記憶制御部２側から記憶素子への情報信号転送時の
場合とまとめて後で示す。

【００２１】図１０に戻りデータ保持回路群８の一部を
構成するフリップフロップ群８０に供給するクロックを
分配するクロックツリー回路７の構成例とＰＬＬ回路６
とを含めたクロック分配系の全体構成例を示す。記憶素
子群構成単位５ｎのＰＬＬ回路５１ｎからクロック専用
線５４ｎを介してから戻されたクロック信号（戻り併送
クロック）は、ＰＬＬ回路６を通過後、ドライバ素子群
７０１〜７０４を用いてツリー状に分岐していき、最終
的にはフリップフロップ群８０に入力される。図１０で
は、各ドライバの出力分岐数は２本とし、ツリーの段数
を４段とし、最終的なクロック信号の分配数は１６本と
しているが、これらの数値については特に限定しておら
ず、最終的に必要とするクロック信号数が得られればよ
い。以下に、ＰＬＬ回路６の働きについて述べる。

【００２２】図１０において、クロックツリー回路７の
最終段のドライバ群７０４のうちの１つ（７０４′）
は、出力分岐数が３本であり、そのうちの２本は他のド
ライバと同様にフリップフロップへクロックを供給して
いるが、残りの１本はフィードバック線７２を通ってＰ
ＬＬ回路６の参照信号として戻されている。すなわち、
定常状態において、ＰＬＬ回路６は、点７３と点７４の
位相が等しくなるように動作して点７５に出力する。こ
のようにすると、クロック信号線５４ｎの戻り併送クロ
ックのタイミングはＰＬＬ回路６の入力点７４でのタイ
ミングと同じであるので点７４までのディレイを調節す
ればよく、クロックツリー回路７におけるドライバ群の
ディレイを考える必要がない。具体的には、クロックツ
リー回路７のドライバ段数が多くディレイが大きい場合
でも、このディレイを考えずにクロックタイミングの合
わせ込み設計ができること、ツリーの段数を変えた場合
でも他の部分には影響しないこと、ドライバのディレイ
が生産（プロセス）条件や動作条件の違いにより基準値
と比べてばらついた場合でもこれらのばらつきを考える
必要がない、などの利点が挙げられる。結局、ディレイ
やディレイばらつきに違いが生じてもＰＬＬ回路６で調
節して、常に点７３と点７４での位相が等しくなるよう
に振る舞うからである。

【００２３】次に、併送クロックのディレイの違いによ
って、サイクルタイムが長くなった場合に、信号を取り
込むタイミングが変化することについて、詳しく説明す
る。

【００２４】図１１は、１サイクルが２０ｎｓで動作し
たときの記憶制御部側から記憶素子に到達する併送クロ
ックおよびその逆の戻り併送クロックについてのタイム
チャートである。データ（情報信号）や併送クロックの
ディレイの絶対時間は変化しない。したがって、図６の
方法では、データの取り込みには１サイクルと２ｎｓ要
するのに対し（９０１）、図５の方法ではデータの取り
込みには１サイクル内の１２ｎｓを要する（９０２）。
図８と図９の戻りクロックについても同様なことが言え
る（９０４、９０５）。これらを一連の動作で考えてみ
る。

【００２５】図１２は、１サイクルが１０ｎｓで動作し
ている時の、記憶制御部から記憶素子に向けて制御信号
（リード信号）９１１を転送し、その応答として記憶素
子から戻りデータ（戻り情報信号）９１３が出力される
場合についての例である。１サイクル１０ｎｓでは、記
憶制御部から記憶素子群構成単位への併送クロックおよ
び記憶素子群構成単位から記憶制御部への戻り併送クロ
ックの転送ディレイは、それぞれ図５と図６、図８と図
９のような違いがあっても、同期クロック９１０に対し
ては同一タイミング９１１１もしくは９１３１で到達し
ているので、記憶素子に到着した制御信号９１２の取り
込みタイミングおよび記憶制御部に到着した戻りデータ
９１４の取り込みタイミングに違いがみられない。図１
２の例では、一連の動作として戻りデータ同期化９１５
までの所要サイクル数は３である。

【００２６】図１３は、サイクルタイムを２０ｎｓと落
とした場合の、併送クロックおよび戻り併送クロックの
転送ディレイがそれぞれ２ｎｓ、６ｎｓと小さい場合の
タイムチャートである。制御信号９２１はディレイが１
２ｎｓであるので、記憶素子へは制御信号到着９２２の
如くになるが、取り込みタイミングはタイミング９２１
１である。同じタイミング９２１１で戻りデータ９２３
が記憶素子から出力され、記憶制御部へは１３ｎｓ後に
戻りデータ到着９２４となるが、取り込みタイミングは
タイミング９２３２である。この一連の動作に要する時
間は３サイクルであり、図１２で示したサイクルタイム
が１０ｎｓサイクルの場合と変わらない。

【００２７】図１４は、サイクルタイムが２０ｎｓで、
併送クロックおよび戻り併送クロックの転送ディレイが
それぞれ１２ｎｓ、１６ｎｓの場合のタイムチャートで
ある。図１３と異なる点として、まず、併送クロックの
タイミングが同期クロック９３０に対して１２ｎｓ後で
あり、戻り併送クロックのタイミングはさらにその１６
ｎｓ後であるので２８ｎｓ後となり、したがって同期ク
ロック９３０に対するタイミングとしては、併送クロッ
クがタイミング９３１０〜９３１２の如くになり、戻り
併送クロックがタイミング９３３０〜９３３２の如くに
なる。一連の動作は次のようになる。制御信号９３１は
１２ｎｓ後に記憶素子に到着し（９３２）、併送クロッ
クも同じディレイで伝送されるのでタイミング９３１０
にて取り込まれる。同じタイミング９３１０で戻りデー
タ９３３が記憶素子から出力され、１３ｎｓ後に記憶制
御部へ戻りデータ到着９３４となり、戻り併送クロック
のタイミング９３３１にて取り込まれる。その後、タイ
ミング９３０２にて同期化される。この一連の動作に要
する時間は２サイクルであり、１サイクル１０ｎｓ時と
比べて絶対時間は変化しないが、サイクル数が１サイク
ル少なくなる。

【００２８】通常、記憶制御部側で見込んでいる必要転
送サイクル数は一定としているので、上記のように周波
数によって転送サイクル数に違いが生じると、記憶制御
部側で見込んでいる必要転送サイクル数と合わせるため
の仕掛けを設けて周波数によってモード切替等を行う必
要が出てくる。

【００２９】図１５に、動作周波数の変化に対応するた
めの構成を含めた戻りデータ保持回路群８の具体的構成
例を示す。前述の例は動作周波数を１０ｎｓサイクルピ
ッチから２０ｎｓサイクルピッチへと落とした場合で、
サイクルピッチを２０ｎｓに落とすと、図１２〜図１４
からわかるように、一連の動作に必要とするサイクル数
が１サイクル減少してしまう。つまり、記憶制御部２が
本来期待しているタイミングより１サイクル前に信号が
到達してしまうことになる。したがって、フリップフロ
ップを１段余計に設ける等して、データを１サイクル余
計に保持しておけばよい。図１５の一つの戻りデータ保
持回路８１を用いて、具体的に動作を説明する。信号線
群２５を介してフリップフロップ群８０に到達した戻り
情報信号（戻りデータ）は戻り併送クロック７０によっ
て取り込まれる。通常の動作周波数の場合はフリップフ
ロップ群８０からの出力をそのまま用い、動作周波数を
落とし１サイクル保持しておく場合はフリップフロップ
８１１において同期クロック８２１により１サイクル分
保持された出力を用いる。セレクタ８１２には１サイク
ル位相の異なる信号が入力されており、モード切替信号
８３０によって、通常動作周波数ではフリップフロップ
群８１からの出力を選択し、動作周波数を落とした結果
として一連の動作に要するサイクル数が変化してしまう
ような場合にはフリップフロップ８１１からの出力を選
択するようにする。セレクタ８１２からの出力において
は、期待しているタイミングでデータが出力されるの
で、最終的に上位装置に送るためにフリップフロップ８
１３で同期クロック８２２により同期化されて出力８１
４となる。

【００３０】以上、本発明の一実施の形態を説明した。
ここで、本発明の記憶装置をＬＳＩ化する場合、例えば
第１図の構成において、記憶制御部２と複数の記憶素子
群構成単位５ａ〜５ｎを一体的にあるは別々にＬＳＩ化
することは任意である。

【００３１】

【発明の効果】以上の説明から明らかなように、本発明
の記憶装置によれば、以下のような効果が得られる。（１）クロックを情報信号と併送し、信号取り込みタイ
ミングを情報信号のディレイに合わせ込むことにより、
動作マージンを拡大することが可能となり、記憶装置に
おける高速動作が可能となる。（２）記憶素子側に設けたＰＬＬ回路におけるフィード
バック量を大きくとって、情報信号のディレイと併送ク
ロックのディレイとの差を１サイクルとすることで、動
作周波数を通常よりも下げた場合でも、記憶制御部と記
憶素子との間での動作に要するサイクル数を、付加機能
なしで、不変とすることが可能となる。（３）記憶制御部側に戻りデータ取り込み用ＰＬＬ回路
を設け、記憶素子側からの戻り併送クロックによって戻
りデータ取り込みフリップフロップ用のクロックを生成
するクロックツリー回路のディレイとそのばらつきを吸
収することにより、クロックツリー回路部分を意識せず
に、戻り併送クロックのタイミングばらつきを抑えるこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の記憶装置の全体構成例
を示した図である。

【図２】併送クロックの生成機構の詳細構成例を示す図
である。

【図３】図２の動作タイムチャートを示したものであ
る。

【図４】記憶制御部側から記憶素子群へのデータ転送の
場合の詳細構成例を示す図である。

【図５】併送クロックと情報信号との時間関係の一例を
示す図である。

【図６】併送クロックと情報信号との時間関係の他の例
を示す図である。

【図７】記憶素子群から記憶制御部側へのデータ転送の
場合の詳細構成例を示す図である。

【図８】戻り併送クロックと情報信号との時間関係の一
例を示す図である。

【図９】戻り併送クロックと情報信号との時間関係の他
の例を示す図である。

【図１０】戻り併送クロックの分配機構の詳細構成例を
示す図である。

【図１１】動作周波数を落とした場合の併送クロックの
タイミング例を示した図である。

【図１２】通常動作周波数における情報信号の一連の転
送動作の例を示した図である。

【図１３】動作周波数を落とした場合の、情報信号の一
連の転送動作の第１の例を示した図である。

【図１４】動作周波数を落とした場合の、情報信号の一
連の転送動作の第２の例を示した図である。

【図１５】動作周波数によって、情報信号の一連の転送
サイクル数が変化した場合の戻りデータ保持回路群の対
応策の構成例を示した図である。

【符号の説明】

１記憶装置２記憶制御部３記憶制御部用ＰＬＬ回路４クロック生成回路６戻りデータ保持回路用ＰＬＬ回路７クロックツリー回路８戻りデータ保持回路群５ａ〜５ｎ記憶素子群構成単位５０ａ〜５０ｎ記憶素子群５１ａ〜５１ｎ記憶素子用ＰＬＬ回路

Claims

【特許請求の範囲】

【請求項１】記憶制御部と複数のクロック同期型記憶
素子（以下、記憶素子と略す）からなる記憶装置におい
て、記憶制御部から複数の記憶素子への情報信号転送の場
合、複数の記憶素子に情報信号を送出するためのクロッ
クと一定の関係を持った信号を、情報信号の記憶素子へ
の伝播ディレイとの時間的制約下で、記憶素子に対する
クロックとして、情報信号と共に転送する手段と、複数の記憶素子から記憶制御部への情報信号転送の場
合、前記記憶素子に対するクロックと一定の関係を持っ
た信号を、情報信号の記憶制御部への伝播ディレイとの
時間的制約下で、情報信号を記憶制御部側で取り込むた
めのクロックとして、情報信号と共に転送する手段と、
を有することを特徴とする記憶装置。
【請求項２】記憶素子側に位相同期ループ回路（以
下、ＰＬＬ回路と略す）を備え、記憶制御部側から情報
信号と共に転送される信号を前記ＰＬＬ回路への参照信
号とし、記憶素子に対するクロックの位相を情報信号の
受信タイミングに合わせ込むことを特徴とする請求項１
記載の記憶装置。
【請求項３】記憶制御部側にＰＬＬ回路を備え、記憶
素子側から情報信号と共に転送される信号を前記ＰＬＬ
回路への参照信号とし、情報信号を取り込むためのクロ
ックの位相を情報信号の受信タイミングに合わせ込むこ
とを特徴とする請求項１もしくは２記載の記憶装置。