JPH11265581A5 - - Google Patents
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- JPH11265581A5 JPH11265581A5 JP1998067314A JP6731498A JPH11265581A5 JP H11265581 A5 JPH11265581 A5 JP H11265581A5 JP 1998067314 A JP1998067314 A JP 1998067314A JP 6731498 A JP6731498 A JP 6731498A JP H11265581 A5 JPH11265581 A5 JP H11265581A5
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Claims (9)
- データを記憶するメモリセルと、
マスタラッチ回路のみを有する第１のデータ記憶手段と、
マスタラッチ回路とスレーブラッチ回路を有する第２のデータ記憶手段と、
前記メモリセルと前記第１のデータ記憶手段及び第２のデータ記憶手段との接続関係を設定された条件に従って選択することにより、前記メモリセルから同時に読み出した２つのデータのうち、先に出力することが必要とされるデータを前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータを第２のデータ記憶手段に出力するデータバス制御手段と、
前記第１のデータ記憶手段及び第２のデータ記憶手段に記憶されたデータを順次出力するマルチプレクサ手段と、
を具備することを特徴とする半導体記憶装置。 - データを記憶するメモリセルと、
第１のレジスタ回路を有する第１のデータ記憶手段と、
前記第１のレジスタ回路の電流駆動力よりも小さい電流駆動力を有する第２のレジスタ回路を有する第２のデータ記憶手段と、
前記メモリセルと前記第１のデータ記憶手段及び第２のデータ記憶手段との接続関係を設定された条件に従って選択することにより、前記メモリセルから同時に読み出した２つのデータのうち、先に出力することが必要とされるデータを前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータを第２のデータ記憶手段に出力するデータバス制御手段と、
前記第１のデータ記憶手段及び第２のデータ記憶手段に記憶されたデータを順次出力するマルチプレクサ手段と、
を具備することを特徴とする半導体記憶装置。 - データを記憶するメモリセルと、
動作タイミングを制御するクロック信号のサイクルの始まりに入力されたデータを前記サイクルの前半の期間中、記憶するラッチ回路を有する第１のデータ記憶手段と、
前記クロック信号のサイクルの始まりに入力された前記データを前記サイクルの全期間中、記憶するレジスタ回路を有する第２のデータ記憶手段と、
前記メモリセルから同時に読み出した２つのデータのうち、先に出力することが必要とされるデータを前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータを第２のデータ記憶手段に出力するデータバス制御手段と、
前記クロック信号の一サイクルのうち、前半の期間では前記第１のデータ記憶手段に記憶されたデータを選択して出力し、後半の期間では前記第２のデータ記憶手段に記憶されたデータを選択して出力するマルチプレクサ手段と、
を具備することを特徴とする半導体記憶装置。 - 前記第２のデータ記憶手段は、前記第１のデータ記憶手段の電流駆動力よりも小さい電流駆動力を有することを特徴とする請求項１または３に記載の半導体記憶装置。
- 前記第１のデータ記憶手段と前記マルチプレクサ手段との間に設けられた第１のバッファ手段と、
前記第２のデータ記憶手段と前記マルチプレクサ手段との間に設けられた第２のバッファ手段をさらに具備し、
前記第１のバッファ手段の最終段の回路サイズと前記第２のバッファ手段の最終段の回路サイズとが等しく設定されることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。 - 前記第２のバッファ増幅回路は、直列接続された多段のバッファを有していることを特徴とする請求項１乃至５のいずれか１つに記載の半導体記憶装置。
- 前記マルチプレクサ手段は、読み出しの動作タイミングを制御するクロック信号の一サイクルのうち、前半の期間では前記第１のデータ記憶手段に記憶されたデータを選択して出力し、後半の期間では前記第２のデータ記憶手段に記憶されたデータを選択して出力することを特徴とする請求項１または２に記載の半導体記憶装置。
- 外部よりメモリセルを選択するための第１のアドレス信号を受け取り、前記第１のアドレス信号を一時的に記憶するアドレスレジスタと、
外部より前記第１のアドレス信号を受け取り、定められた規則に従って前記第１のアドレス信号に基づいてメモリセルを選択するための第２のアドレス信号を自己生成するバーストカウンタと、
前記アドレスレジスタから出力される前記第１のアドレス信号と前記バーストカウンタにより生成される前記第２のアドレス信号の各々の信号に基づいて選択された２つのメモリセルのデータを読み出し、前記データバス制御手段に出力するセンスアンプをさらに具備することを特徴とする請求項１乃至７のいずれか１つに記載の半導体記憶装置。 - 前記半導体記憶装置の周辺部に分散して配置され、前記マルチプレクサ手段からの出力信号を外部に出力する外部出力端子と、
前記半導体記憶装置の中央部に配置され、前記第１のデータ記憶手段及び第２のデータ記憶手段の動作タイミングを制御するクロック信号を発生するクロック信号発生回路をさらに具備し、
前記第１のデータ記憶手段及び第２のデータ記憶手段は前記外部出力端子の近傍に配置されていることを特徴とする請求項１乃至８のいずれか１つに記載の半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP06731498A JP4145984B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06731498A JP4145984B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置 |
Publications (3)
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP06731498A Expired - Fee Related JP4145984B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置 |
Country Status (2)
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