JPH11265947A5 - - Google Patents
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- JPH11265947A5 JPH11265947A5 JP1998066898A JP6689898A JPH11265947A5 JP H11265947 A5 JPH11265947 A5 JP H11265947A5 JP 1998066898 A JP1998066898 A JP 1998066898A JP 6689898 A JP6689898 A JP 6689898A JP H11265947 A5 JPH11265947 A5 JP H11265947A5
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- ion implantation
- implantation step
- semiconductor device
- manufacturing
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Description
【００１５】
【課題を解決するための手段】
本発明は、上記の課題を、
請求項１に記載したように、
フィールド絶縁膜を形成された基板と、前記基板上、前記フィールド絶縁膜により画成された活性領域上に形成された、トンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティング電極と、前記フローティング電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された制御電極とよりなるゲート構造とを備えた半導体装置の製造方法において、
前記活性領域中、前記ゲート構造の一の側に第１のイオン注入工程を行い、第１の拡散領域を形成する工程と、
前記第１の拡散領域を形成する工程の後、前記フィールド絶縁膜のうち、前記第１の拡散領域に隣接する部分を除去し、前記活性領域外において前記基板表面を露出する工程と、
前記活性領域中、前記ゲート構造の他の側に第２のイオン注入工程を行い、第２の拡散領域を形成する工程と、
前記露出した基板表面に第３のイオン注入を行い、前記第１の拡散領域に隣接して第３の拡散領域を形成する工程とよりなり、
前記第２のイオン注入工程と前記第３のイオン注入工程とは、同時に実行されることを特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
前記第１のイオン注入工程と前記第２のイオン注入工程とは、同一の導電型を有する互いに異なった不純物元素によりそれぞれ実行されることを特徴とする請求項１記載の半導体装置の製造方法により、または
請求項３に記載したように、
前記第２のイオン注入工程と前記第３のイオン注入工程とは、同一の不純物元素により実行されることを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項４に記載したように、
さらに、前記第１のイオン注入工程の後、前記第１の拡散領域に、第４のイオン注入工程を行うことを特徴とする請求項２または３記載の半導体装置の製造方法により、または
請求項５に記載したように、
前記第４のイオン注入工程は、前記第１のイオン注入工程での不純物元素とは異なった不純物元素により実行されることを特徴とする請求項４記載の半導体装置の製造方法により、または
請求項６に記載したように、
前記第１のイオン注入工程と前記第４のイオン注入工程とは、連続して実行されることを特徴とする請求項４または５記載の半導体装置の製造方法により、または
請求項７に記載したように、
前記第１のイオン注入工程は、前記基板表面のうち、前記第２の拡散領域が形成される部分をレジストパターンにより保護して実行されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項８に記載したように、
前記活性領域外において前記基板表面を露出する工程は、前記活性領域のうち前記第２の拡散領域が形成される部分、および前記フィールド酸化膜のうち、前記第２の拡散領域が形成される部分に隣接する部分をレジストパターンにより保護し、絶縁膜に選択的に作用するドライエッチングを行うことにより実行されることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項９に記載したように、
さらに、前記第１のイオン注入工程の後、前記活性領域外において前記基板表面を露出する工程よりも前に、前記ゲート構造の対向する一対の側壁面上に側壁絶縁膜を形成することを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法により、解決する。
［作用］
本発明によれば、ＮＯＲ型フラッシュメモリのメモリセルトランジスタを始めとする、基板中においてソース領域を構成する第１の拡散領域を、同じ基板中に形成され前記ソースラインを構成する第３の拡散領域に接続した半導体装置において、ドレイン領域を構成する第２の拡散領域が、前記第１の拡散領域が形成された後、第３の拡散領域と同時に形成されるため、従来の製造工程におけるように、先に形成されたドレイン領域が、後でソースラインを形成する際に余計な処理を受ける問題が生じない。このため、ゲート電極構造直下のチャネル領域へのドレイン領域からの不純物元素の熱拡散による侵入が抑制され、半導体装置が非常に微細化された半導体装置であっても、ショートチャネル効果の発生が抑止できる。また、前記ドレイン領域とソースラインとは同時に、自己整合的に形成されるため、工程が簡単である。
【課題を解決するための手段】
本発明は、上記の課題を、
請求項１に記載したように、
フィールド絶縁膜を形成された基板と、前記基板上、前記フィールド絶縁膜により画成された活性領域上に形成された、トンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティング電極と、前記フローティング電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された制御電極とよりなるゲート構造とを備えた半導体装置の製造方法において、
前記活性領域中、前記ゲート構造の一の側に第１のイオン注入工程を行い、第１の拡散領域を形成する工程と、
前記第１の拡散領域を形成する工程の後、前記フィールド絶縁膜のうち、前記第１の拡散領域に隣接する部分を除去し、前記活性領域外において前記基板表面を露出する工程と、
前記活性領域中、前記ゲート構造の他の側に第２のイオン注入工程を行い、第２の拡散領域を形成する工程と、
前記露出した基板表面に第３のイオン注入を行い、前記第１の拡散領域に隣接して第３の拡散領域を形成する工程とよりなり、
前記第２のイオン注入工程と前記第３のイオン注入工程とは、同時に実行されることを特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
前記第１のイオン注入工程と前記第２のイオン注入工程とは、同一の導電型を有する互いに異なった不純物元素によりそれぞれ実行されることを特徴とする請求項１記載の半導体装置の製造方法により、または
請求項３に記載したように、
前記第２のイオン注入工程と前記第３のイオン注入工程とは、同一の不純物元素により実行されることを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項４に記載したように、
さらに、前記第１のイオン注入工程の後、前記第１の拡散領域に、第４のイオン注入工程を行うことを特徴とする請求項２または３記載の半導体装置の製造方法により、または
請求項５に記載したように、
前記第４のイオン注入工程は、前記第１のイオン注入工程での不純物元素とは異なった不純物元素により実行されることを特徴とする請求項４記載の半導体装置の製造方法により、または
請求項６に記載したように、
前記第１のイオン注入工程と前記第４のイオン注入工程とは、連続して実行されることを特徴とする請求項４または５記載の半導体装置の製造方法により、または
請求項７に記載したように、
前記第１のイオン注入工程は、前記基板表面のうち、前記第２の拡散領域が形成される部分をレジストパターンにより保護して実行されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項８に記載したように、
前記活性領域外において前記基板表面を露出する工程は、前記活性領域のうち前記第２の拡散領域が形成される部分、および前記フィールド酸化膜のうち、前記第２の拡散領域が形成される部分に隣接する部分をレジストパターンにより保護し、絶縁膜に選択的に作用するドライエッチングを行うことにより実行されることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項９に記載したように、
さらに、前記第１のイオン注入工程の後、前記活性領域外において前記基板表面を露出する工程よりも前に、前記ゲート構造の対向する一対の側壁面上に側壁絶縁膜を形成することを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法により、解決する。
［作用］
本発明によれば、ＮＯＲ型フラッシュメモリのメモリセルトランジスタを始めとする、基板中においてソース領域を構成する第１の拡散領域を、同じ基板中に形成され前記ソースラインを構成する第３の拡散領域に接続した半導体装置において、ドレイン領域を構成する第２の拡散領域が、前記第１の拡散領域が形成された後、第３の拡散領域と同時に形成されるため、従来の製造工程におけるように、先に形成されたドレイン領域が、後でソースラインを形成する際に余計な処理を受ける問題が生じない。このため、ゲート電極構造直下のチャネル領域へのドレイン領域からの不純物元素の熱拡散による侵入が抑制され、半導体装置が非常に微細化された半導体装置であっても、ショートチャネル効果の発生が抑止できる。また、前記ドレイン領域とソースラインとは同時に、自己整合的に形成されるため、工程が簡単である。
【００２９】
【発明の効果】
請求項１〜９記載の本発明の特徴によれば、
基板中においてソース領域を構成する第１の拡散領域を、同じ基板中に形成され前記ソースラインを構成する第３の拡散領域に接続した構成の半導体装置において、ドレイン領域を構成する第２の拡散領域が、前記第１の拡散領域が形成された後、第３の拡散領域と同時に形成されるため、従来の製造工程におけるように、先に形成されたドレイン領域が、後でソースラインを形成する際に余計な処理を受ける問題が生じない。このため、チャネル領域へのドレイン領域からの不純物元素の熱拡散による侵入が抑制され、半導体装置が非常に微細化された半導体装置であっても、ショートチャネル効果の発生が抑止できる。また、前記ドレイン領域とソースラインとは同時に、自己整合的に形成されるため、工程が簡単である。
【発明の効果】
請求項１〜９記載の本発明の特徴によれば、
基板中においてソース領域を構成する第１の拡散領域を、同じ基板中に形成され前記ソースラインを構成する第３の拡散領域に接続した構成の半導体装置において、ドレイン領域を構成する第２の拡散領域が、前記第１の拡散領域が形成された後、第３の拡散領域と同時に形成されるため、従来の製造工程におけるように、先に形成されたドレイン領域が、後でソースラインを形成する際に余計な処理を受ける問題が生じない。このため、チャネル領域へのドレイン領域からの不純物元素の熱拡散による侵入が抑制され、半導体装置が非常に微細化された半導体装置であっても、ショートチャネル効果の発生が抑止できる。また、前記ドレイン領域とソースラインとは同時に、自己整合的に形成されるため、工程が簡単である。
Claims (9)
- フィールド絶縁膜を形成された基板と、前記基板上、前記フィールド絶縁膜により画成された活性領域上に形成された、トンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティング電極と、前記フローティング電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された制御電極とよりなるゲート構造とを備えた半導体装置の製造方法において、
前記活性領域中、前記ゲート構造の一の側に第１のイオン注入工程を行い、第１の拡散領域を形成する工程と、
前記第１の拡散領域を形成する工程の後、前記フィールド絶縁膜のうち、前記第１の拡散領域に隣接する部分を除去し、前記活性領域外において前記基板表面を露出する工程と、
前記活性領域中、前記ゲート構造の他の側に第２のイオン注入工程を行い、第２の拡散領域を形成する工程と、
前記露出した基板表面に第３のイオン注入を行い、前記第１の拡散領域に隣接して第３の拡散領域を形成する工程とよりなり、
前記第２のイオン注入工程と前記第３のイオン注入工程とは、同時に実行されることを特徴とする半導体装置の製造方法。 - 前記第１のイオン注入工程と前記第２のイオン注入工程とは、同一の導電型を有する互いに異なった不純物元素によりそれぞれ実行されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２のイオン注入工程と前記第３のイオン注入工程とは、同一の不純物元素により実行されることを特徴とする請求項１または２記載の半導体装置の製造方法。
- さらに、前記第１のイオン注入工程の後、前記第１の拡散領域に、第４のイオン注入工程を行うことを特徴とする請求項２または３記載の半導体装置の製造方法。
- 前記第４のイオン注入工程は、前記第１のイオン注入工程での不純物元素とは異なった不純物元素により実行されることを特徴とする請求項４記載の半導体装置の製造方法。
- 前記第１のイオン注入工程と前記第４のイオン注入工程とは、連続して実行されることを特徴とする請求項４または５記載の半導体装置の製造方法。
- 前記第１のイオン注入工程は、前記基板表面のうち、前記第２の拡散領域が形成される部分をレジストパターンにより保護して実行されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
- 前記活性領域外において前記基板表面を露出する工程は、前記活性領域のうち前記第２の拡散領域が形成される部分、および前記フィールド酸化膜のうち、前記第２の拡散領域が形成される部分に隣接する部分をレジストパターンにより保護し、絶縁膜に選択的に作用するドライエッチングを行うことにより実行されることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法。
- さらに、前記第１のイオン注入工程の後、前記活性領域外において前記基板表面を露出する工程よりも前に、前記ゲート構造の対向する一対の側壁面上に側壁絶縁膜を形成することを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066898A JPH11265947A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
| US09/160,046 US6507068B2 (en) | 1998-03-17 | 1998-09-25 | Flash memory device and a fabrication process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066898A JPH11265947A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005096274A Division JP2005229128A (ja) | 2005-03-29 | 2005-03-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265947A JPH11265947A (ja) | 1999-09-28 |
| JPH11265947A5 true JPH11265947A5 (ja) | 2005-09-08 |
Family
ID=13329222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066898A Pending JPH11265947A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6507068B2 (ja) |
| JP (1) | JPH11265947A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152878A (ja) | 2002-10-29 | 2004-05-27 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| ES2383199T3 (es) * | 2005-04-01 | 2012-06-19 | Askoll Holding S.R.L. | Lavadora mejorada y electrodomésticos similares con tambor giratorio |
| KR101063690B1 (ko) * | 2008-11-21 | 2011-09-14 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836508B2 (ja) * | 1980-12-25 | 1983-08-09 | 富士通株式会社 | 半導体装置の製造方法 |
| US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
| US5482881A (en) * | 1995-03-14 | 1996-01-09 | Advanced Micro Devices, Inc. | Method of making flash EEPROM memory with reduced column leakage current |
| JPH0982924A (ja) * | 1995-09-14 | 1997-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
1998
- 1998-03-17 JP JP10066898A patent/JPH11265947A/ja active Pending
- 1998-09-25 US US09/160,046 patent/US6507068B2/en not_active Expired - Lifetime
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