JPS5836508B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5836508B2 JPS5836508B2 JP55184715A JP18471580A JPS5836508B2 JP S5836508 B2 JPS5836508 B2 JP S5836508B2 JP 55184715 A JP55184715 A JP 55184715A JP 18471580 A JP18471580 A JP 18471580A JP S5836508 B2 JPS5836508 B2 JP S5836508B2
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- JP
- Japan
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- oxide film
- film
- poly
- gate electrode
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法の改良に関するものであ
る。
る。
シリコン（Ｓｉ）基板上にフローテイングゲートを有す
るＭＯＳ型のトランジスタを所定のパターンで多数個形
成し、該フローテイングゲートに電子またはホールのい
ずれかを前記ＭＯＳトランジスタのドレイン接合部に電
子なだれ降伏を生じせしめることで蓄積して情報の蓄積
をするプログラマフ）レロム（ＦＲＯＭ）はすでに周知
である。
るＭＯＳ型のトランジスタを所定のパターンで多数個形
成し、該フローテイングゲートに電子またはホールのい
ずれかを前記ＭＯＳトランジスタのドレイン接合部に電
子なだれ降伏を生じせしめることで蓄積して情報の蓄積
をするプログラマフ）レロム（ＦＲＯＭ）はすでに周知
である。
またユーザーが書き込みたい情報のみマスクを用いて前
記ＦＲＯＭにあらかじめ書き込むマスクロム（Ｍａｓｋ
ＲＯＭ）はすでに周知である。
記ＦＲＯＭにあらかじめ書き込むマスクロム（Ｍａｓｋ
ＲＯＭ）はすでに周知である。
このようなＦＲＯＭｔたはマスクＲＯＭのような半導体
装置を製造する場合、該半導体装置のコストを低下させ
るため、該装置を形成するＳｉチツプ上に出来るだけ高
密度に集積化して製造することが肝要である。
装置を製造する場合、該半導体装置のコストを低下させ
るため、該装置を形成するＳｉチツプ上に出来るだけ高
密度に集積化して製造することが肝要である。
従来このような半導体装置を製造する場合の工程につい
て第１図より第３図１での平面図および断面図を用いて
説明する。
て第１図より第３図１での平面図および断面図を用いて
説明する。
第１図はＭＯＳ｝ランジスタを集積化して形成された従
来のＦＲＯＭの平面面で第２図はその人−Ａ′断面図、
第３図はそのＢ−Ｂ’断面図を示す。
来のＦＲＯＭの平面面で第２図はその人−Ａ′断面図、
第３図はそのＢ−Ｂ’断面図を示す。
第１図、第２図、第３図に図示するようにＰ型（７）
Ｓ ｉ基板１上には、所交パターンのフィールトＳｉ酸
化膜２が形成されており、該基板上にはゲート酸化膜３
を介してフローテイングゲートトスるポリＳｉ電極５、
及びＳｉ酸化膜４を挾んでその上に制御ゲートとするポ
リＳｉゲート電極５′が形成されている。
Ｓ ｉ基板１上には、所交パターンのフィールトＳｉ酸
化膜２が形成されており、該基板上にはゲート酸化膜３
を介してフローテイングゲートトスるポリＳｉ電極５、
及びＳｉ酸化膜４を挾んでその上に制御ゲートとするポ
リＳｉゲート電極５′が形成されている。
一方該基板において前記フィールド酸化膜を一部除去し
た部分にｎ型の不純物のりん（Ｐ）を拡散してドレイン
領域６およびソース領域７が形成されている。
た部分にｎ型の不純物のりん（Ｐ）を拡散してドレイン
領域６およびソース領域７が形成されている。
一方前記ドレイン領域上にはその上に形成するアルミニ
ウム（Ａ１）の電極接続用配線膜と接続をとるための接
続用孔８が設けられており、前記ＡＩ配線膜９と接続が
とられている。
ウム（Ａ１）の電極接続用配線膜と接続をとるための接
続用孔８が設けられており、前記ＡＩ配線膜９と接続が
とられている。
従来上記したＭＯＳ型トランジスタ集積化した構造のＦ
ＲＯＭを制造する場合、前述したＰ型のＳｉ基板１に所
定のパターンの成形した厚いフィールドＳｉ酸化膜２を
周知の選側酸化法を用いて該Ｓｉ基板の熱酸化により形
戊する。
ＲＯＭを制造する場合、前述したＰ型のＳｉ基板１に所
定のパターンの成形した厚いフィールドＳｉ酸化膜２を
周知の選側酸化法を用いて該Ｓｉ基板の熱酸化により形
戊する。
その後ゲート酸化膜８を熱酸化法で形威したのち、ＣＶ
Ｄ法と熱酸化法によりＳｉ酸化物４を挾んだ形のポリＳ
ｉゲート電極５，５′を形成する。
Ｄ法と熱酸化法によりＳｉ酸化物４を挾んだ形のポリＳ
ｉゲート電極５，５′を形成する。
その後前記フィールド酸化膜２をパクーニングして除去
した部分へＰ（燐）を拡散してドレイン領域６およびソ
ース領域７を形成していた。
した部分へＰ（燐）を拡散してドレイン領域６およびソ
ース領域７を形成していた。
ここで前記ポリＳｉゲート電極５，５′を形成する場合
、従来はポリＳｉ膜およびＳｉ酸化物４をゲート電極用
として所定パターンに形戒してから最上層のポリＳｉ膜
を形成してから所定のパターンに成形するために、前記
形成した最上層のポリＳｉ膜上にホトレジスト膜を塗布
したのち所定のパターンに写真処理でホトレジスト膜を
成形し、該パターニングされたホトレジスト膜をマスク
としてポリＳｉ膜及びその下のゲート酸化膜を順次エッ
チングして所定のパターンに成形していた。
、従来はポリＳｉ膜およびＳｉ酸化物４をゲート電極用
として所定パターンに形戒してから最上層のポリＳｉ膜
を形成してから所定のパターンに成形するために、前記
形成した最上層のポリＳｉ膜上にホトレジスト膜を塗布
したのち所定のパターンに写真処理でホトレジスト膜を
成形し、該パターニングされたホトレジスト膜をマスク
としてポリＳｉ膜及びその下のゲート酸化膜を順次エッ
チングして所定のパターンに成形していた。
以上の如き従来の装置において、ゲート電極５，５′は
フィールド酸化膜２の端部に密接して配列されていれば
、即ち第１図において示す幅ｔが０であれば集積密度の
向上を図れることは言う１でもない。
フィールド酸化膜２の端部に密接して配列されていれば
、即ち第１図において示す幅ｔが０であれば集積密度の
向上を図れることは言う１でもない。
ところがこの間陥ｔをＯとするようにゲート電極パター
ンを形威してみると、フィールド酸化膜上とトランジス
タ素子領域上の特に中央部とでポリＳｉゲート電極５の
幅が異なるものとなってし１う現象が生じる。
ンを形威してみると、フィールド酸化膜上とトランジス
タ素子領域上の特に中央部とでポリＳｉゲート電極５の
幅が異なるものとなってし１う現象が生じる。
その原因は、ゲート電極５，５′をフィールド酸化膜２
端部の斜面ないしは段差部上に形成することになるため
、そこと素子領域中央の平坦部とではフォトレジスト膜
のパターニング時の露光条件等が著しく異なって来るた
めと考えられる。
端部の斜面ないしは段差部上に形成することになるため
、そこと素子領域中央の平坦部とではフォトレジスト膜
のパターニング時の露光条件等が著しく異なって来るた
めと考えられる。
この現象は勿論、ゲート電極パターン自体が許容限界に
近い極小パターンとなっているので、実用上発生させる
のを防止しなければならない。
近い極小パターンとなっているので、実用上発生させる
のを防止しなければならない。
そこでゲート電極はフィールド酸化膜の平坦面上に形成
することとし、フィールド酸化膜端部から一定距離以上
離すこととすると、位置合せ余裕も見込んで間隔ｔは２
〜３μｍ取らねばならないこととなる。
することとし、フィールド酸化膜端部から一定距離以上
離すこととすると、位置合せ余裕も見込んで間隔ｔは２
〜３μｍ取らねばならないこととなる。
この間隔ｔで示される領域は素子動作に関与するもので
はなく、１た本質的に他のパターンとの干渉を避けるた
めに要求されるものでもないから高集積化を図るうえで
は有害無益である。
はなく、１た本質的に他のパターンとの干渉を避けるた
めに要求されるものでもないから高集積化を図るうえで
は有害無益である。
そしてこの領域はメモリ・セル列毎に存在するから、集
積回路全体の密度に与える影響も太きい。
積回路全体の密度に与える影響も太きい。
本発明は上記した欠点を除去するためにポリＳｉ膜をエ
ッチングし，更に前記エッチングによりパターニングさ
れたポリＳｉ膜をマスクとしてセルファライン方式で下
部のＳｉフィールド酸化膜及び露出している絶縁物をも
除去し、それにより，高精度に細密化された新規な半導
体装置の製造方法を提供することを目的とするものであ
る。
ッチングし，更に前記エッチングによりパターニングさ
れたポリＳｉ膜をマスクとしてセルファライン方式で下
部のＳｉフィールド酸化膜及び露出している絶縁物をも
除去し、それにより，高精度に細密化された新規な半導
体装置の製造方法を提供することを目的とするものであ
る。
かかる目的を達或するための半導体装置の製造方法は、
より具体的には、Ｓｉ基板上にフィールドＳｉ酸化膜を
形成したのち、半導体素子形成用の不純物原子の導入予
定領域上の前記Ｓｉ酸化膜を除去したのち、Ｓｉゲート
酸化膜およびバターニングせるポリＳｉゲート電極を形
威し、その後前記不純物原子の導入予定領域へ不純物原
子を導入して半導体素子を形成する半導体装置の製造方
法において、前記ゲート電極用のポリＳＩ膜を形威した
のち、該基板上にパターニングせるホトレジスト膜を被
着し、その後前記ホトレジスト膜をマスクとしてポリＳ
ｉ電極をエッチングして成形したのち、該ポリＳｉ電極
をマスクとして前記フィールドＳ１酸化膜を前記ポリＳ
ｉゲート電極の端部に沿うようにエッチングして除去し
てから不純物導入予定領域へ不純物を導入して素子形成
することを特徴とするものである。
より具体的には、Ｓｉ基板上にフィールドＳｉ酸化膜を
形成したのち、半導体素子形成用の不純物原子の導入予
定領域上の前記Ｓｉ酸化膜を除去したのち、Ｓｉゲート
酸化膜およびバターニングせるポリＳｉゲート電極を形
威し、その後前記不純物原子の導入予定領域へ不純物原
子を導入して半導体素子を形成する半導体装置の製造方
法において、前記ゲート電極用のポリＳＩ膜を形威した
のち、該基板上にパターニングせるホトレジスト膜を被
着し、その後前記ホトレジスト膜をマスクとしてポリＳ
ｉ電極をエッチングして成形したのち、該ポリＳｉ電極
をマスクとして前記フィールドＳ１酸化膜を前記ポリＳ
ｉゲート電極の端部に沿うようにエッチングして除去し
てから不純物導入予定領域へ不純物を導入して素子形成
することを特徴とするものである。
以下図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
第４図より第６図１では本発明の方法を用いてＭＯＳ｝
ランジスタを集積化して形威したＦＲＯＭのような半導
体装置を製造する場合の途中の工程を示す平面図および
そのＣ−Ｃ’断面図で、第７図より第９図１では本発明
の方法によって製造した前記半導体装置の平面図および
断面図である。
ランジスタを集積化して形威したＦＲＯＭのような半導
体装置を製造する場合の途中の工程を示す平面図および
そのＣ−Ｃ’断面図で、第７図より第９図１では本発明
の方法によって製造した前記半導体装置の平面図および
断面図である。
第４図および箒５図に示すように前記半導体装置を製造
するとき、Ｐ型のＳｉ基板１１に選択酸化法を用いて所
定パターンの半導体素子間分離用の厚いフィールド酸化
膜１２を該Ｓｉ基板の熱酸化により形成する。
するとき、Ｐ型のＳｉ基板１１に選択酸化法を用いて所
定パターンの半導体素子間分離用の厚いフィールド酸化
膜１２を該Ｓｉ基板の熱酸化により形成する。
その後ゲート酸化膜（図示しない）を熱酸化法で形成す
る。
る。
その後ＣＶＤ法によりゲート電極用のポリＳｉ膜を形成
したのち、多層構造のゲート電極を形或するために前記
ポリＳｉ膜上にホトレジスト膜を塗布し、所定パターン
に露光して写真蝕刻法で所定パターンのホトレジスト膜
を形威したのち該ホトレジスト膜をマスクとして所定パ
ターンに前記ポ！ＪＳ，ｉ膜をプラズマエッチング法を
用いてエッチングして途中工程のゲート電極を形成する
。
したのち、多層構造のゲート電極を形或するために前記
ポリＳｉ膜上にホトレジスト膜を塗布し、所定パターン
に露光して写真蝕刻法で所定パターンのホトレジスト膜
を形威したのち該ホトレジスト膜をマスクとして所定パ
ターンに前記ポ！ＪＳ，ｉ膜をプラズマエッチング法を
用いてエッチングして途中工程のゲート電極を形成する
。
第５図の１３′はこのようにして形成した所定パターン
の途中工程のゲート電極で、このポリＳｉゲート電極１
３′のパターンは、第５図に見られるように、この段階
ではｃ−ｃ’線に沿う方向では未だ連続した帯状であり
、ｃ−ｃ’線とは直交する方向、即ち第５図の図面上で
は垂直の方向においてのみ隣接セル間での分離がなされ
ている。
の途中工程のゲート電極で、このポリＳｉゲート電極１
３′のパターンは、第５図に見られるように、この段階
ではｃ−ｃ’線に沿う方向では未だ連続した帯状であり
、ｃ−ｃ’線とは直交する方向、即ち第５図の図面上で
は垂直の方向においてのみ隣接セル間での分離がなされ
ている。
かくしてバターニングされた１層目のポリＳｉゲート電
極１８表面には２層目のポリＳｉゲート電極との間を絶
縁するための酸化膜１４が熱酸化により形成され，その
上にＣＶＤ法により２層目のポリＳｉ層が形成され更に
フォトレジスト・マスク層１５による選択エッチングで
２層目のゲート電極１３Ａが形成される。
極１８表面には２層目のポリＳｉゲート電極との間を絶
縁するための酸化膜１４が熱酸化により形成され，その
上にＣＶＤ法により２層目のポリＳｉ層が形成され更に
フォトレジスト・マスク層１５による選択エッチングで
２層目のゲート電極１３Ａが形成される。
ここ１では従来の工程と同一であり、その断面構造が第
５図に示されている。
５図に示されている。
２層目のポリＳ１ゲート電極１３Ａは、従来通り、フィ
ールド酸化膜１２の端部より内側に２〜３μｍ引込１せ
た位置に、従ってフィールド酸化膜１２の平坦な面上に
形成されるので、そのパターニング時にフィールド酸化
膜１２上で線幅が設計値より犬となってし１うようなこ
とはない。
ールド酸化膜１２の端部より内側に２〜３μｍ引込１せ
た位置に、従ってフィールド酸化膜１２の平坦な面上に
形成されるので、そのパターニング時にフィールド酸化
膜１２上で線幅が設計値より犬となってし１うようなこ
とはない。
次に引続いてフォトレジスト層１５をマスクとして酸化
膜１４及び１層目のポリＳｉ層１３′をエッチングし、
それにより各ゲート電極１ ３，１３Ａのバクーニング
を完了する。
膜１４及び１層目のポリＳｉ層１３′をエッチングし、
それにより各ゲート電極１ ３，１３Ａのバクーニング
を完了する。
この工程も従来と同一である。
本発明の製造工程が従来工程と本質的に相違するのは、
次にフィールド酸化膜１２の縁をポリＳｉゲート電極パ
ターンに沿ってエッチング除去する工程を有することに
ある。
次にフィールド酸化膜１２の縁をポリＳｉゲート電極パ
ターンに沿ってエッチング除去する工程を有することに
ある。
即ち、従来と同様の工程に従って２種のポリＳｉゲート
電極１３，１３Ａのバターニングが完了したなら、一旦
フォトレジスト層１５を除去し、次に再び基板上にフォ
トレジストを塗布する。
電極１３，１３Ａのバターニングが完了したなら、一旦
フォトレジスト層１５を除去し、次に再び基板上にフォ
トレジストを塗布する。
ここで新たに塗布形成されたフォトレジスト層は、ゲー
ト電極間に表出するフィールド酸化膜１２の主要部を被
覆するようにパターニングされる。
ト電極間に表出するフィールド酸化膜１２の主要部を被
覆するようにパターニングされる。
かくしてバターニングされたフオトレジス｝層１ ５’
は第６図に示される断面形状、及び第４図に１５′で示
す平面形状を有する。
は第６図に示される断面形状、及び第４図に１５′で示
す平面形状を有する。
これらの図から明らかなように、ここで新たに形成され
るべきフォトレジスト層１５′のパターンは、ゲート電
極１３，１３Ａ間を跨ぐようなものであれば良く、高い
精度は要求されない。
るべきフォトレジスト層１５′のパターンは、ゲート電
極１３，１３Ａ間を跨ぐようなものであれば良く、高い
精度は要求されない。
その後、この基板を反応性スパツタエッチング装置内に
挿入し、真空排気後にトリフルオルメタン（ＣＨＦ３）
ガスを導入して゛１ ３．５ ６ ＭＨｚの高周波電圧
を印加し、反応性スバツタエッチングを行なう。
挿入し、真空排気後にトリフルオルメタン（ＣＨＦ３）
ガスを導入して゛１ ３．５ ６ ＭＨｚの高周波電圧
を印加し、反応性スバツタエッチングを行なう。
ＣＨＦ３を反応ガスとした場合には、実質的に酸化膜（
ＳｉＯ２）のみがエッチングされ、フォトレジスト１５
′及びポリＳｉｌ３Ａはエッチングされずにマスクとし
て作用する。
ＳｉＯ２）のみがエッチングされ、フォトレジスト１５
′及びポリＳｉｌ３Ａはエッチングされずにマスクとし
て作用する。
それ故、第６図に示す如く、フィールド酸化膜の縁Ｃ幅
２〜３μｍ）がエッチング除去されて、１たソース領域
とする部分表面の酸化膜もエッチング除去され、Ｓｉ基
板１１表面が露出する。
２〜３μｍ）がエッチング除去されて、１たソース領域
とする部分表面の酸化膜もエッチング除去され、Ｓｉ基
板１１表面が露出する。
このエッチング工程は上記反応性スバツタエッチングに
限らず、プラズマエッチングやウエットエッチング等、
酸化膜（ＳｉＯ２）とポリＳｉフォトレジストとの選択
性が十分得られるなら如何なるエッチング法を使用して
もよいことは勿論である。
限らず、プラズマエッチングやウエットエッチング等、
酸化膜（ＳｉＯ２）とポリＳｉフォトレジストとの選択
性が十分得られるなら如何なるエッチング法を使用して
もよいことは勿論である。
第６図はこのようにして形成された状態を示す図で多層
構造のゲート電極１３Ａの側面に沿うような形で素子間
分離用のＳｉ酸化膜がエッチングされることになり、し
たがってソース領域の形或予定部Ｇが見掛け上大きくな
る。
構造のゲート電極１３Ａの側面に沿うような形で素子間
分離用のＳｉ酸化膜がエッチングされることになり、し
たがってソース領域の形或予定部Ｇが見掛け上大きくな
る。
そのためあらかじめ所定の寸法にソース領域を縮めるよ
うなマスクの設計にしておけばそれだけ集積度が向上す
ることになる。
うなマスクの設計にしておけばそれだけ集積度が向上す
ることになる。
その後第７図から第９図１でに示すようにドレイン領域
１６およびソース領域１７へＰＣ燐）を拡散するための
りん硅酸ガラス膜（ＰＳＧ膜）１８を被着して加熱拡散
後、更にドレイン領域間を該基板上に形或するＡＩ配線
膜で接続するための接続用孔１９を窓開きしたのち、該
基板上にＡＩの配線膜２０を蒸着パターンにより形成し
て半導体装置を完成する。
１６およびソース領域１７へＰＣ燐）を拡散するための
りん硅酸ガラス膜（ＰＳＧ膜）１８を被着して加熱拡散
後、更にドレイン領域間を該基板上に形或するＡＩ配線
膜で接続するための接続用孔１９を窓開きしたのち、該
基板上にＡＩの配線膜２０を蒸着パターンにより形成し
て半導体装置を完成する。
以上述べたように本発明の方法によれば形成される半導
体装置の集積度が向上し、ｌた回路素子形成領域も設計
寸法からずれることなく正確に形成されるので高信頼度
の半導体装置が得られる利点を生じる。
体装置の集積度が向上し、ｌた回路素子形成領域も設計
寸法からずれることなく正確に形成されるので高信頼度
の半導体装置が得られる利点を生じる。
第１図より第３図１では従来の方法で半導体装置を製造
する場合の工程を示す平面図および断面図、第４来よ９
第６図１では本発明の方法で半導体装置を製造する場合
の工程を示す平面図、および断面図、第７図より第９図
は本発明の方法を用いて製造した半導体装置の平面図お
・よび断面図である。 図において、１，１１はＳｉ基板、２，１２はＳｉ酸化
膜、３はゲート酸化膜、４は酸化膜、５，１３．，１３
人はゲート電極、６，１６はドレイン領域、７．１７は
ソース領域、８，１９は接続孔、９．２０は人１配線膜
、１４はポリＳｉ膜、１５，１５′はホトレジスト膜、
Ｇはソース領域を示す。
する場合の工程を示す平面図および断面図、第４来よ９
第６図１では本発明の方法で半導体装置を製造する場合
の工程を示す平面図、および断面図、第７図より第９図
は本発明の方法を用いて製造した半導体装置の平面図お
・よび断面図である。 図において、１，１１はＳｉ基板、２，１２はＳｉ酸化
膜、３はゲート酸化膜、４は酸化膜、５，１３．，１３
人はゲート電極、６，１６はドレイン領域、７．１７は
ソース領域、８，１９は接続孔、９．２０は人１配線膜
、１４はポリＳｉ膜、１５，１５′はホトレジスト膜、
Ｇはソース領域を示す。
Claims (1)
- １ シリコン（Ｓｉ）基板上にフィールドＳｉ酸化膜を
形成したのち，半導体素子形成用の不純物原子の導入予
定領域上の前記Ｓｉ酸化膜を除去したのち、Ｓｉゲート
酸化膜卦よびバターニングせるポリＳｉゲート電極を形
成し、その後前記不純物原子の導入予定領域へ不純物京
子を導入して半導体素子を形成する半導体装置の製造方
法において，前記ゲート電極用のポリＳｉ膜を形成した
のち、該基板上にパターニングせるホトレジスト膜ヲ被
着し、その後前記ホトレジスト膜をマスクとしてポリＳ
ｉ電極をエッチングして形成したのち前記フィールドＳ
ｉ酸化膜を前記ポリＳｉゲート電極の側端に沿うように
エッチングして除去してから不純物導入予定領域へ不純
物を導入して素子形成することを特徴とする半導体装置
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184715A JPS5836508B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体装置の製造方法 |
| IE3070/81A IE53089B1 (en) | 1980-12-25 | 1981-12-23 | Semiconductor memory device and method of making it |
| EP81306105A EP0055608B1 (en) | 1980-12-25 | 1981-12-23 | Semiconductor memory device and method of making it |
| US06/333,652 US4500899A (en) | 1980-12-25 | 1981-12-23 | Semiconductor memory device and process for producing the same |
| DE8181306105T DE3173035D1 (en) | 1980-12-25 | 1981-12-23 | Semiconductor memory device and method of making it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184715A JPS5836508B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57107069A JPS57107069A (en) | 1982-07-03 |
| JPS5836508B2 true JPS5836508B2 (ja) | 1983-08-09 |
Family
ID=16158091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184715A Expired JPS5836508B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4500899A (ja) |
| EP (1) | EP0055608B1 (ja) |
| JP (1) | JPS5836508B2 (ja) |
| DE (1) | DE3173035D1 (ja) |
| IE (1) | IE53089B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
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