JPH1126595A - 浅いトレンチ分離およびゲート導体充填技術によって分離された自己整合ポリシリコンｆｅｔデバイス、およびその製造方法 - Google Patents

浅いトレンチ分離およびゲート導体充填技術によって分離された自己整合ポリシリコンｆｅｔデバイス、およびその製造方法

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JPH1126595A
JPH1126595A JP10116498A JP11649898A JPH1126595A JP H1126595 A JPH1126595 A JP H1126595A JP 10116498 A JP10116498 A JP 10116498A JP 11649898 A JP11649898 A JP 11649898A JP H1126595 A JPH1126595 A JP H1126595A
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silicon oxide
silicon
blanket
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Max Gerald Levy
マックス・ジェラルド・レヴィー
Bernhard Fiegl
ベルンハルト・フィーグル
Walter Glashauser
ヴァルター・グラスハウザ
Frank Prein
フランク・プライン
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International Business Machines Corp
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Abstract

(57)【要約】 【課題】 浅いトレンチ分離およびゲート導体充填技術
によって分離された自己整合ポリシリコンＦＥＴデバイ
ス、およびその製造方法を提供する。 【解決手段】 パッドを塗布した半導体基板上にＳＴＩ
を用いてＦＥＴ半導体を作り、これからドープ・シリコ
ン基板およびパッド構造の上にパッド構造でキャップさ
れた隆起活性シリコン・デバイス領域およびダミー活性
シリコン・メサを作成する。メサの上に共形投影を持つ
デバイスの上に共形ブランケット酸化ケイ素層を付着さ
せる。次に、ブランケット酸化ケイ素層の上のポリシリ
コン膜にメサの上の共形投影を付着させる。このポリシ
リコン膜投影はパッド構造の上に酸化ケイ素層が露出す
るまで続くＣＭＰ研磨ステップにおいて除去される。次
にメサの上の共形酸化ケイ素の選択的ＲＩＥ部分エッチ
ングを施し、次いで共形ブランケット酸化ケイ素層のＣ
ＭＰ平面化を実施し、エッチ・ストップとしてパッド窒
化ケイ素を用いてこの酸化ケイ素層を平面酸化ケイ素層
に変換する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、より詳しくは、自己整合ＦＥＴデバイスにおける浅
いトレンチ分離に関する。
【０００２】
【従来の技術】従来のＳＴＩ（浅いトレンチ分離）平面
化方法は、平面化マスクと、広範囲の測定と、ウエハ毎
のプロセス特異化を必要とする。
【０００３】自己整合ポリシリコン・プロセスを用いる
無マスクＳＴＩ平面化によれば、ＳＴＩは平面化マスク
なしで、最小限の測定により、ウエハ毎の特異化を必要
としないで平面化することができ、ゲート導電体スタッ
ク充填技術により完全に基本原則に適合するように設計
することができる。
【０００４】Dashらの米国特許第５１７３４３９号「Fo
rming Wide Dielectric-FilledIsolation Trenches In
Semi-conductors」は、パッドの窒化ケイ素／Ｓｉ内に
作成される分離トレンチと、酸化ケイ素層と、ポリシリ
コン層と、科学機械研磨（ＣＭＰ）と、酸化ケイ素ＲＩ
Ｅ（反応イオンエッチング）と、パッドの窒化ケイ素層
に至るＣＭＰとを示している。
【０００５】Bajorらの米国特許第５５０４０３３号「M
ethod for Forming Recessed OxideIsolation Containi
ng Deep And Shallow Trenches」では、５番目の実施形
態において、分離トレンチを窒化ケイ素から酸化ケイ
素、ケイ素へと彫り込んだ後、トレンチに水平面共々始
めに酸化ケイ素、次いでポリシリコン層を積層し、次に
ＣＭＰ処理する。この文献はパッド領域上の選択的ＲＩ
Ｅ部分酸化ケイ素エッチングについて述べていないよう
である。
【０００６】Bashirらの米国特許第５４１１９１３号
「Simple Planarized Trench Isolation and Field Oxi
de Formation using Poly-silicon」では、トレンチを
パッドの酸化ケイ素／窒化ケイ素、およびシリコンに彫
り込んだ後、酸化ケイ素層、次にポリシリコン層を付着
させ、次いでＲＩＥエッチンッグし戻し、平面化する。
この文献は、酸化ケイ素層までのＣＭＰ研磨およびパッ
ド領域上の選択的ＲＩＥ部分酸化ケイ素エッチングにつ
いて述べていないようである。
【０００７】Boseらの米国特許第５４９２８５８号「Sh
allow Trench Isolation Process Method for High Asp
ect Ratio Trenches」では、分離トレンチをパッドの酸
化ケイ素／窒化ケイ素を経てシリコンまで彫り込んだ
後、酸化ケイ素層を付着させ、窒化ケイ素までＣＭＰエ
ッチングし戻し、「活性メサ・サイト」のための平面を
提供する。Ｂｏｓｅらは酸化ケイ素層へのポリシリコン
の付着、酸化ケイ素層に到るＣＭＰ研磨、およびパッド
領域上の酸化ケイ素の選択的部分ＲＩＥエッチングを述
べていない。
【０００８】Coopermanらの米国特許第５４９４８５７
号「Chemical Mechanical Planarization of Shallow T
renches in Semiconductor Substrates」では、パッド
の窒化ケイ素／酸化ケイ素を通してトレンチを彫った
後、第一の酸化ケイ素層を付着し、次に第一のエッチ・
ストップ層を付着し、次に第二の酸化ケイ素層を付着
し、次いでパッドの窒化ケイ素に到るＣＭＰを行う。
【０００９】Blalockらの米国特許第５２５２５１７号
「Method of Conductor Isolation From A Conductive
Contact Plug」では、トランジスタを完成した後、「平
面化絶縁層」を付着させ、接触ビアを拡散領域までエッ
チングし、ポリシリコンを充填する。
【００１０】Violetteらの米国特許第５３５８８８４号
「Dual Purpose Contact CollectorContact and Isolat
ion Scheme for Advanced BICMOSProcesses」では、ト
レンチは窒化ケイ素を経てシリコンまで彫り込まれる。
酸化ケイ素はこの窒化ケイ素の上に付着され、窒化ケイ
素に到るまでＣＭＰが行われ、「複数のメサ」ができ
る。
【００１１】図２３は、ＳＴＩ領域７２がその上に作成
される、ドープされたシリコン半導体基板６２を有する
従来のＭＯＳＦＥＴデバイス６０の分離領域を示す。こ
のＳＴＩ領域の上に、ポリシリコン層６４と、シリサイ
ド層６８と、窒化ケイ素ゲート絶縁層７０とを含む充填
層のゲート導体スタック７４が作成される。
【００１２】J.-Y. Cheng, T. F. Lei, T.S. Chao, D.
L. W. Yen, B. J. Jin, C. J. Lin"A Novel Planarizat
ion of Oxide-Filled Shallow-TrenchIsolation" J. El
ectrochem. Soc., Vol. 144, No.1, (Jan., 1997)pp. 3
15-320を見よ。
【００１３】
【発明が解決しようとする課題】ゲート導体充填技術の
ための無マスクＳＴＩ（ＭＳＴＩ）平面化は、ゲート導
体パンチホールのホール内のダミーの活性シリコン・メ
サを有するＡＡ（活性領域）マスクを設計することによ
り達成される。これらのダミーの活性シリコン・メサ
は、チップの他の部分と同じ基本原則によって設計され
る。
【００１４】Dashらは、ポリシリコンを用いるＳＴＩ平
面化を述べているが、酸化ケイ素充填のレベルおよびポ
リシリコンのレベルに関して様々な本発明との相違があ
る。ポリシリコンＣＭＰの後に用いる酸化ケイ素ＲＩＥ
は要求されるブレークスルー・ステップを含まず、酸化
ケイ素の中ではなく、窒化ケイ素上で停止する。ブレー
クスルー・ステップと、ＲＩＥが酸化ケイ素の中で停止
することとは製造可能なプロセスを作成するのに欠かす
ことが出来ないことが分かった。
【００１５】前記のパテントはどれ一つとして、活性領
域（ＡＡ）充填の概念を記述していない。
【００１６】
【課題を解決するための手段】本発明に従って、下記の
各ステップを含む浅いトレンチ分離（ＳＴＩ）を用いる
半導体ＦＥＴデバイスの製造法を提供する。表面上にパ
ッド構造を塗布した、ドープ・シリコン半導体基板を用
意する。ドープ・シリコン半導体基板とパッド構造とか
ら、上部活性シリコン・デバイス領域と、パッド構造で
キャップされたダミーの活性シリコン・メサとを作成す
る。次に、メサ上の共形投影により、デバイスの上に共
形ブランケット酸化ケイ素層を付着させる。メサ上の別
の共形投影により、このブランケット酸化ケイ素層の上
に共形ブランケット・ポリシリコン層を付着させる。こ
の酸化ケイ素層がパッド構造の上に露出するまで、この
ブランケット・ポリシリコン層に化学的機械的研磨を施
す。次に、メサ上の共形酸化ケイ素層の選択的ＲＩＥ部
分エッチングを行い、次にパッド窒化ケイ素をエッチ・
ストップに用い、酸化ケイ素層を平面酸化ケイ素層に変
換して、共形ブランケット酸化ケイ素層の化学的機械的
研磨を行う。
【００１７】パッド構造は窒化ケイ素で作成するか、ま
たは窒化ケイ素の上層でキャップされた酸化ケイ素の下
層で作成するのが好ましい。
【００１８】また、第一ステップの第二の化学的機械的
研磨はデバイスからパッド構造を除去した後、パッド構
造を除去することによって露出した基板表面の上にゲー
ト酸化物層を作成するのが好ましい。
【００１９】更に、ゲート酸化物層の形成の後にゲート
酸化物層および酸化ケイ素層の下の基板内にＰウェルと
Ｎウェルが作成される。
【００２０】ウェルを作成した後に、デバイス上にポリ
シリコン副層とシリサイド副層とからなるゲート導体層
のブランケットの付着のステップがあり、次に誘電層の
ブランケットの付着、次に基板内の活性デバイス領域お
よびダミー領域に到る窓のパターン形成とエッチング、
次にＰウェルとＮウェルの活性デバイス領域およびダミ
ー領域の中にソース／ドレイン・ドーパント・イオンの
一定量のイオン・インプランテーションによるＦＥＴデ
バイスとダミー・デバイスとを作成するステップが続
く。
【００２１】本発明の別の特徴によれば、浅いトレンチ
分離（ＳＴＩ）半導体ＦＥＴデバイスは持ち上げられた
活性シリコン・デバイス領域とゲート酸化物層でキャッ
プされたダミー活性シリコン・メサとを有するドープ・
シリコン半導体基板を含み、その基板の他の部分は平面
化酸化ケイ素層で塗布される。ゲート酸化物層と酸化ケ
イ素層との下の基板内に作成されたＰウェルおよびＮウ
ェルと、ゲート酸化物層と酸化ケイ素層の上に作成さ
れ、活性デバイスおよびダミー・デバイスにパターン化
されたゲート導体層および誘電層がある。
【００２２】本発明の別の特徴によれば、浅いトレンチ
分離（ＳＴＩ）半導体ＦＥＴデバイスは持ち上げられた
活性シリコン・デバイス領域とゲート酸化物層でキャッ
プされたダミー活性シリコン・メサとを有し、他の部分
が平面化酸化ケイ素層で塗布されたドープ・シリコン半
導体基板と、そのゲート酸化物層の上に作成されたゲー
ト導体層および誘電層と、酸化ケイ素層の上に作成さ
れ、次いでパンチ・ホール・ビアのパターンを与えるメ
サを取り囲むダミー・デバイスにパターン化されるポリ
シリコン層および誘電層とを含む。
【００２３】パッド構造がデバイスから除去され、パッ
ド構造が除去されて露出した基板表面上にゲート酸化物
層が作成されるのが好ましい。
【００２４】ゲート構造を含むＦＥＴデバイスは、平面
酸化ケイ素層の上に作成されたゲート導体構造およびダ
ミー構造を有するデバイスの表面の上に作成されるのが
好ましい。
【００２５】トレンチ上の「ゲート導体（ＧＣ）スタッ
ク充填材」およびその充填材のエッチングで、活性サイ
ト上の拡散領域への垂直の接続用のビアを作成する。
【００２６】
【発明の実施の形態】図１ないし図１５は、本発明に従
って浅いトレンチ分離（ＳＴＩ）デバイス１０を作成す
る方法を示す。
【００２７】図１は製造の初期におけるデバイス１０を
示す。パッド二酸化ケイ素／窒化ケイ素パッド層セグメ
ント１４／１４'がその上に作成されているＰ−ドープ
・シリコン基板の上にデバイス１０が作成される。パッ
ド層セグメント１４／１４'中の二酸化ケイ素層の厚み
は約５０Åないし約１５０Å、窒化ケイ素層の厚みは約
１，０００Åないし約１，５００Åである。窒化ケイ素
層セグメント１４／１４'の表面上に活性領域マスク１
５／１５'が作成されていて、パッド二酸化ケイ素／窒
化ケイ素パッド層セグメント１４／１４'と、パッド層
１４／１４'のエッチングの際、および基板１１の中に
パッド層セグメント１４／１４'からの深さＨの所に浅
いトレンチ９／９'／９"をエッチングする際に基板１１
からマスク１５／１５'の下に作成されたシリコン・メ
サ１２／１２'とを保護している。この深さＨはパッド
層セグメント１４／１４'の上面から下に約０．３５μ
ｍないし０．４８μｍである。
【００２８】図２はデバイス１０からマスク１５／１
５'を除去した後の図１のデバイス１０を示し、パッド
構造１４、１４'で被われた、盛り上がった（メサ）活
性領域１２、１２'が基板１１に残されている。パッド
構造１４、１４'の間の間隔は約０．２５μｍないし約
２５０μｍの幅Ｗである。
【００２９】図３はデバイス１０の上に浅いトレンチ９
／９'／９"とパッド層セグメント１４／１４'とメサ１
２／１２'とを被う二酸化ケイ素層２２（厚さ約４３０
０Åないし約５６００Å）を付着させた後の図２のデバ
イス１０を示す。次に、酸化ケイ素層２２の上にブラン
ケット・ポリシリコン層２４を付着させることによって
デバイス１０の上の二酸化ケイ素層２２を被う。層２４
は約４，０００Åないし約４，８００Åの厚みを有す
る。
【００３０】図４は、メサ１２／１２'の上のパッド層
セグメント１４／１４'の残りの部分の上にあるために
露出されている二酸化ケイ素層２２の部分に到るまでブ
ランケット・ポリシリコン層２４をＣＭＰ（化学的機械
的）研磨した後の図３のデバイス１０を示す。
【００３１】図５は、二酸化ケイ素層２２の露出した表
面の選択的ＲＩＥ部分エッチングを行って、メサ１２／
１２'の上のパッド層セグメント１４／１４'の上にホロ
ー２２'および２２"を作成した後の図４のデバイス１０
を示す。このエッチングはパッド層１４／１４'の残っ
た領域の上の二酸化ケイ素層２２の厚み約３，２００Å
ないし約４，７００Åを除去する。
【００３２】図６は、ホロー２２'／２２"を有する二酸
化ケイ素構造２２を無傷で残しつつポリシリコン層２４
を除去する選択性エッチャントを用いてポリシリコン層
２４の残りを除去した後の図５のデバイス１０を示す。
この場合、ポリシリコン層２４の厚み約２００Åないし
約４，３００Åが除去される。
【００３３】図７は、ＣＭＰプロセスを約５０秒ないし
約７０秒行って二酸化ケイ素層２２を平面化し、パッド
層１４／１４'の窒化ケイ素部分を除去した後の図６の
デバイス１０を示す。このように、ＣＭＰプロセスはデ
バイス１０の表面を二酸化ケイ素層２２の平面化した表
面として残す。
【００３４】図８は、平面二酸化ケイ素層２２内の、二
酸化ケイ素層２２の残った部分の間に露出したメサ１２
／１２'の表面に到る開口部２４／２４'を残して、デバ
イス１０からパッド層１４／１４'の窒化ケイ素および
二酸化ケイ素層を除去した後の図６のデバイス１０を示
す。
【００３５】図９は、基板１１の露出面の従来方法での
酸化によりメサ１２／１２'上に厚み約１２５Åの「ゲ
ート」の犠牲的二酸化ケイ素ゲート・セグメント３０／
３０'を作成した後の図８のデバイス１０を示す。次い
で、犠牲的二酸化ケイ素ゲート・セグメント３０／３
０'を通して基板１１内にＶTを注入する。
【００３６】更に、デバイス１１の上に犠牲的二酸化ケ
イ素ゲート・セグメント３０／３０'の上にＮウェル窓
３１'''を有するＮウェルマスク３１"が作成されてお
り、このＮウェル窓３１'''を通してＮタイプのドーパ
ント・イオン３１'をゲート・セグメント３０の下の基
板１１の表面にイオン注入してＮウェル３１を作成す
る。
【００３７】図１０は、Ｎウェルマスク３１"が除去さ
れ、犠牲的酸化ケイ素ゲート・セグメント３０'の上に
Ｐウェル窓３２'''を有するＰウェルマスク３２"がデバ
イス１１上に作成された後の図９のデバイス１０を示
し、このＰウェル窓３２'''を通してＰタイプのドーパ
ント・イオン３２'をゲート・セグメント３０の下の基
板１１の表面にイオン注入しＰウェル領域３２を作成す
る。
【００３８】図１１は、エッチングによって犠牲的酸化
ケイ素ゲート・セグメント３０／３０'を除去し、同時
に二酸化ケイ素層２２を減少させてデバイス１１と共表
面にした後の図１０のデバイス１０を示す。次いで、拡
大したての開口部２４／２４'の中のメサ１２／１２'の
表面上に、従来方法のゲート酸化ケイ素（ゲート酸化
物）層セグメント３８／３８'（厚み約１００Å）を作
成する。
【００３９】図１２は、平面酸化物層２２'およびゲー
ト酸化物層セグメント３８／３８'を厚み範囲約５００
Åないし約２，０００Å、好ましくは厚み約１，０００
Åのドープポリシリコン層４０で被覆した後の図１０の
デバイス１０を示す。ポリシリコン層４０は、厚み範囲
約５００Åないし約２，０００Åのシリサイド層４２、
好ましくは厚み約８００Åのケイ化タングステン層で被
覆される。ケイ化タングステン層４２は、厚み範囲約
２，０００Åないし約４，０００Å、好ましくは厚み約
２，８００Åの二酸化ケイ素または窒化ケイ素ゲート絶
縁層４４で被覆される。
【００４０】次に、このデバイスをゲート酸化物層３８
からＮウェルに通じる開口部４８Ａ、４８ＢとＰウェル
３６に通じる開口部４８Ｃとを有するフォトレジスト・
ゲート・スタック・マスク４６で被覆する。
【００４１】図１３は、ＲＩＥエッチャントを開口部４
８Ａ、４８Ｂ、４８Ｃを通し、中にあるエッチング開口
部５０Ａ、５０Ｂ、５０Ｃがケイ化タングステン層４２
およびドープポリシリコン層４０を通して伸びているゲ
ート絶縁層４４を通して導入し、Ｎウェル３４の上にあ
り両側にソース／ドレイン窓を有し、後のイオン注入の
ためのＰウェルを露出しているダミー窓５０Ｃを有する
ゲート導体スタック５１を残してゲート酸化物層セグメ
ント３８／３８'の表面を露出させた後の図１２のデバ
イス１０を示す。
【００４２】図１４は、ゲート導体スタック５１と自己
整合するソース／ドレイン領域５６にＮ＋ドーパントを
イオン注入した後の図１３のデバイス１０を示す。
【００４３】パンチホール領域を充填することによるゲ
ート導体スタック内のＳＴＩ領域の中のダミー活性シリ
コン・メサを設計することにより、前もって無マスクＳ
ＴＩ（ＭＳＴＩ）平面化を行うプロセスはＳＴＩおよび
ゲート導体スタック技術を適用する製品に実施すること
ができる。
【００４４】図１６ないし図２２は、深いトレンチ・コ
ンデンサ構造１６を有する、本発明に従う浅いトレンチ
分離（ＳＴＩ）デバイス１０を作成する方法を示す。図
１６ないし図２２の対応する構造は、図１ないし図７の
構造と同じで、その記述は製造プロセスの初期に初めか
ら深いトレンチ・コンデンサ構造１６を含むデバイス１
０に該当する。
【００４５】図２４は、その中で活性デバイスが作成さ
れていないダミー領域の中までビア５４が到達するダミ
ー領域を有する、本発明に従うデバイス１０の部分の透
視部分図を示す。その構造は他の点では図１ないし図１
５と同じである。ポリシリコン層４０と、シリサイド層
４２と、二酸化ケイ素または窒化ケイ素誘電層４４のダ
ミー・ゲート導体スタックが上に作成されている酸化ケ
イ素領域２２で充填された浅いトレンチをその首の間に
含む基板１１からシリコン・メサ１２がその上に作成さ
れているＰ−ドープ・シリコン基板１１の上に、デバイ
ス１０が作成される。ダミー導体スタックの間に、下に
伸びてメサ１２の上に到達するビア５４（パンチホー
ル）がある。
【００４６】自己整合ポリシリコンを用いる無マスクＳ
ＴＩ平面化 理想的に縮小できるＵＬＳＩ ＣＭＯＳデバイスにとっ
て、分離技術のプロセス制御は重要である。デバイス分
離は、充分な分離深さを持つ急な活性から分離への転換
の提供と平らなウエハ表面の提供とを必要とする。これ
は広いプロセス窓を持って低コストで達成されなければ
ならない。
【００４７】別の平面化技術がいくつか提案されてい
る。たとえば、ＬＯＣＯＳは安価であるが、狭い寸法に
おける絶縁体の薄肉化、バーズ・ビークの生成、フィー
ルド注入の浸食、およびウエハ微細構造の増大の問題が
ある。多緩衝ＬＯＣＯＳおよび多カプセル化ＬＯＣＯＳ
はバーズ・ビークの生成を改善するが、やはりデバイス
電圧を高くする狭いチャネル効果を引き起こす。
【００４８】浅いトレンチ分離（ＳＴＩ）はバーズ・ビ
ークの生成を伴わずに急な活性から分離への転換を与
え、デバイスの特性または微細構造への影響も極めて少
ない。しかし、このプロセスは、１６Ｍｂ ＤＲＡＭの
製造に用いるレジスト平面化マスクなどの制御のために
詳細な測定と、ウエハ毎のプロセス適合化の必要がある
ことが多く、ＬＯＣＯＳを用いる方法より高コストであ
る。
【００４９】自己整合ポリシリコンおよび平面化マスク
を用いる製造可能なＳＴＩ平面化プロセスは、大きいプ
ロセス窓を有する安定で信頼度の高いプロセスを与え
る。これは制御のための膨大なインライン測定や、ウエ
ハ毎のプロセス適合化を必要としない。
【００５０】自己整合ポリシリコン平面化プロセスは、
本発明に従ってＳＴＩ領域内に活性シリコンのメサを用
いることにより大幅に簡素化できる。これにより、平面
化マスクと、ＣＭＰ停止酸化ケイ素層の付着と、ＣＭＰ
停止酸化ケイ素層のエッチングとを完全に省くことがで
きる。これは「パンチホール」ゲート導体スタックマス
クを用いることにより、充填技術によるゲート導体スタ
ックと両立する。これは広いＳＴＩ領域がゲート導体ス
タック充填「パンチホール」領域内に置かれる活性シリ
コン・メサを有することを可能にし、したがって、平面
化の間にＳＴＩ領域内にわん状変形を防止するための付
帯的な研磨停止領域ができる。
【００５１】自己整合ポリシリコンを用いる無マスクＳ
ＴＩ平面化 プロセス １．基板は深さ「Ｈ」、最大厚みＷのＳＴＩで開始す
る。「Ｈ」はデバイス設計の要求によって決まる。
「Ｗ」は犠牲的ポリシリコンの研磨に用いるＣＭＰパッ
ドの平面化距離（ＩＣ１０００ ＣＭＰパッドでは約〜
３０−５０μｍ）に依存する。 ２．ＳＴＩ形状はゲート導体スタック充填「パンチホー
ル」領域内に置かれた活性シリコン・メサを持つように
設計される。 ３．（窒化ケイ素などの）初期のパッド構造上への厚み
「Ｈ」＋＝２５％ Ｏｘの平面化されることになる酸化
ケイ素層の付着。 ４．酸化ケイ素層上への厚み＝「Ｈ」のポリシリコンの
犠牲層の付着。 ５．酸化ケイ素層上でのＣＭＰポリシリコン層停止。 ６．非選択的および選択的酸化ケイ素／ポリシリコンＲ
ＩＥの組み合わせを用いて初期のパッド構造上の酸化ケ
イ素をエッチングし、大きいＳＴＩ領域内の酸化ケイ素
の表面を同じ平面にする。このＲＩＥはＳＴＩ領域の上
のポリシリコンの薄層をのぞき、 ７．選択的に残りのポリシリコンを除去する。 ８．残りの酸化ケイ素に初期のパッド構造の高さまでＣ
ＭＰを行う。
【００５２】操作の概要 このプロセスに自己整合ポリシリコンを用いて製造可能
なＳＴＩ平面化プロセスを作成するために多大な開発努
力が払われた。数百の一貫生産ロットのデータを集積し
解析した結果は、本発明のＳＴＩ平面化方法が大きいプ
ロセス窓を持つ安定なプロセスを創出することを示し
た。
【００５３】平面化マスクを省くことによる自己整合ポ
リシリコンＳＴＩ平面化プロセスの簡素化は、ポリシリ
コンＣＭＰ停止酸化ケイ素層およびポリシリコンＣＭＰ
停止酸化ケイ素エッチング・プロセスの省略も可能にす
る。
【００５４】大ＳＴＩ領域内（ゲート導体スタック充填
技術におけるゲート導体スタック充填パンチホール領域
内）に活性シリコン・メサを設計し、最大ＳＴＩ幅を犠
牲的ポリシリコンの研磨に用いるＣＭＰパッドの平面化
距離（ＩＣ１０００ ＣＭＰパッドでは約〜３０−５０
＝ｍ）以下に限定することにより、ＭＳＴＩは容易に実
施することができる。
【００５５】トレンチ上に充填を有するゲート導体（Ｇ
Ｃ）スタックがあり、この充填は活性サイトの拡散領域
への垂直接続のためのビアを作成するためにエッチング
される。
【００５６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５７】（１）ａ）パッド構造を表面上に塗布した
ドープ・シリコン半導体基板を供給するステップと、 ｂ）前記のドープ・シリコン半導体基板および前記のパ
ッド構造から、隆起した活性シリコン・デバイス領域お
よびパッド構造でキャップされたダミー活性シリコン・
メサを作成するステップと、 ｃ）前記メサの上の共形投影を伴う、上記ｂ）上に共形
ブランケット酸化ケイ素層を付着させるステップと、 ｄ）前記ブランケット酸化ケイ素層の上に、前記メサの
上の付加的な共形投影を伴う共形ブランケット犠牲層を
付着させるステップと、 ｅ）前記ブランケット犠牲層を平面化して、前記パッド
構造の上に前記酸化ケイ素層が露出するまで前記の付加
的な共形投影を除去するステップと、 ｆ）前記メサの上の前記共形酸化ケイ素層を部分的に、
選択的ＲＩＥエッチングするステップと、 ｇ）前記共形ブランケット酸化ケイ素層を平面化するス
テップとを含む、浅いトレンチ分離（ＳＴＩ）法を用い
る半導体ＦＥＴデバイスの製造方法。 （２）前記パッド構造が、前記酸化ケイ素層を平面化し
て平面酸化ケイ素層にする際エッチ・ストップとして用
いる窒化ケイ素を含む、上記（１）に記載の方法。 （３）前記パッド構造が、窒化ケイ素の上層でキャップ
された酸化ケイ素の下層からなり、前記パッド構造の中
の前記窒化ケイ素を前記酸化ケイ素層を平面化して平面
酸化ケイ素層にする際のエッチ・ストップとして用い
る、上記（１）に記載の方法。 （４）前記ステップｇ）における化学的機械的研磨が前
記デバイスから前記パッド構造を除去した後、前記パッ
ド構造を除去することによって露出した前記基板の表面
上にゲート酸化物層を作成する、上記（１）に記載の方
法。 （５）前記ゲート酸化ケイ素層の形成の後に、前記ゲー
ト酸化物層および前記酸化ケイ素層の下の前記基板内に
ＰウェルおよびＮウェルが作成される、上記（４）に記
載の方法。 （６）前記のウェルの形成に続いて、前記デバイス上の
ゲート導体層のブランケット付着のステップがあり、次
に誘電層のブランケット付着、次に前記基板内の活性デ
バイス領域およびダミー領域に到る窓のパターン化およ
びエッチング、次に前記ＰウェルおよびＮウェルの中の
前記の活性デバイス領域およびダミー領域内へのソース
／ドレイン・ドーパントの用量のイオン注入によりＦＥ
Ｔデバイスおよびダミー・デバイスを作成するステップ
が続く、上記（５）に記載の方法。 （７）前記のウェルの形成に続いて、前記デバイス上の
ポリシリコン準層とシリサイド準層とからなるゲート導
体層のブランケット付着のステップがあり、次に誘電層
のブランケット付着、次に前記基板内の活性デバイス領
域およびダミー領域に到る窓のパターン化およびエッチ
ング、次に前記ＰウェルおよびＮウェルの中の前記の活
性デバイス領域およびダミー領域内へのソース／ドレイ
ン・ドーパントの用量のイオン注入によりＦＥＴデバイ
スおよびダミー・デバイスを作成するステップが続く、
上記（５）に記載の方法。 （８）ａ）パッド構造を表面上に塗布したドープ・シリ
コン半導体基板を提供するステップと、 ｂ）前記のドープ・シリコン半導体基板および前記のパ
ッド構造から、隆起した活性シリコン・デバイス領域お
よびパッド構造でキャップされたダミー活性シリコン・
メサを作成するステップと、 ｃ）前記メサを含む前記デバイス上にブランケット共形
酸化ケイ素層を付着させるステップと、 ｄ）前記ブランケット酸化ケイ素層の上に、前記メサの
上の付加的な共形投影を伴う共形ブランケット・ポリシ
リコン層を付着させるステップと、 ｅ）前記ブランケット・ポリシリコン層に化学的機械的
研磨を施して、前記パッド構造の上に前記酸化ケイ素層
が露出するまで前記の付加的な共形投影を除去するステ
ップと、 ｆ）前記メサの上の前記共形酸化ケイ素層の選択的ＲＩ
Ｅ部分エッチングを施すステップと、 ｇ）前記パッド窒化ケイ素をエッチ・ストップとして用
いて前記共形ブランケット酸化ケイ素層に化学的機械的
研磨を施し、前記酸化ケイ素層を平面酸化ケイ素層に変
換するステップとを含む、浅いトレンチ分離（ＳＴＩ）
方を用いる半導体ＦＥＴデバイスの製造方法。 （９）前記パッド構造が窒化ケイ素を含む上記（８）に
記載の方法。 （１０）前記パッド構造が窒化ケイ素の上層でキャップ
された酸化ケイ素の下層を含む上記（８）に記載の方
法。 （１１）ステップ（ｇ）における前記化学的機械的研磨
の後に前記デバイスから前記パッド構造を除去し、次い
で前記の除去によって露出した前記基板の表面上にゲー
ト酸化層を作成する、上記（８）に記載の方法。 （１２）前記ゲート酸化物層を作成した後に、前記ゲー
ト酸化物層および前記酸化ケイ素層の下の前記基板の中
にＰウェルおよびＮウェルを作成する、上記（４）に記
載の方法。 （１３）前記のウェルを作成した後に、前記デバイス上
へのゲート導体層のブランケット付着のステップがあ
り、次に誘電層のブランケット付着、次に前記基板内の
活性デバイス領域およびダミー領域に到る窓のパターン
化およびエッチング、次に前記ＰウェルおよびＮウェル
内の前記活性デバイス領域およびダミー領域の中へのソ
ース／ドレイン・ドーパント・イオンによるイオン注入
によりＦＥＴデバイスおよびダミー・デバイスを作成す
るステップが続く上記（１２）に記載の方法。 （１４）前記のウェルを作成した後に、ポリシリコン準
層とシリサイド準層とからなるゲート導体層を前記デバ
イスの上にブランケット付着させるステップがあり、次
に誘電層のブランケット付着、次に前記基板の中の活性
デバイス領域およびダミー領域に達する窓のパターン化
およびエッチング、次に前記ＰウェルおよびＮウェルの
中の前記活性デバイス領域およびダミー領域の中にソー
ス／トレイン・ドーパントのイオン注入によりＦＥＴデ
バイスおよびダミー・デバイスを作成するステップが続
く上記（１２）に記載の方法。 （１５）隆起した活性シリコン・デバイス領域とゲート
酸化物層でキャップされたダミー活性シリコン・メサを
有し、その他の部分は平面化された酸化ケイ素層が塗布
されたドープ・シリコン半導体基板と、前記基板内の前
記ゲート酸化物層および前記酸化ケイ素層の下に作成さ
れたＰウェルおよびＮウェルと、活性デバイスとダミー
・デバイスの中にパターン化された前記ゲート酸化物層
および前記酸化ケイ素層の上に作成されたゲート導体層
および誘電層とを含む浅いトレンチ分離（ＳＴＩ）半導
体ＦＥＴデバイス。 （１６）隆起した活性シリコン・デバイス領域とゲート
酸化物層でキャップされたダミー活性シリコン・メサを
有し、その他の部分は平面化された酸化ケイ素層が塗布
されたドープ・シリコン半導体基板と、前記ゲート酸化
物層の上に作成されたゲート導体層とおよび誘電層と、
前記酸化ケイ素層の上に作成され、次いで前記メサを取
り巻くダミー・デバイスの形にパターン化されてパンチ
・ホール・ビアを与える、ポリシリコンおよび誘電層と
を含む浅いトレンチ分離（ＳＴＩ）半導体ＦＥＴデバイ
ス。
【図面の簡単な説明】
【図１】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図２】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図３】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図４】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図５】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図６】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図７】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図８】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図９】本発明に従って、浅いトレンチ分離（ＳＴＩ）
を作成する方法を示す図である。
【図１０】本発明に従って、浅いトレンチ分離（ＳＴ
Ｉ）を作成する方法を示す図である。
【図１１】本発明に従って、浅いトレンチ分離（ＳＴ
Ｉ）を作成する方法を示す図である。
【図１２】本発明に従って、浅いトレンチ分離（ＳＴ
Ｉ）を作成する方法を示す図である。
【図１３】本発明に従って、浅いトレンチ分離（ＳＴ
Ｉ）を作成する方法を示す図である。
【図１４】本発明に従って、浅いトレンチ分離（ＳＴ
Ｉ）を作成する方法を示す図である。
【図１５】本発明に従って、浅いトレンチ分離（ＳＴ
Ｉ）を作成する方法を示す図である。
【図１６】本発明に従って、深いトレンチ・コンデンサ
を有する浅いトレンチ分離（ＳＴＩ）を作成する方法を
示す図である。
【図１７】本発明に従って、深いトレンチ・コンデンサ
を有する浅いトレンチ分離（ＳＴＩ）を作成する方法を
示す図である。
【図１８】本発明に従って、深いトレンチ・コンデンサ
を有する浅いトレンチ分離（ＳＴＩ）を作成する方法を
示す図である。
【図１９】本発明に従って、深いトレンチ・コンデンサ
を有する浅いトレンチ分離（ＳＴＩ）を作成する方法を
示す図である。
【図２０】本発明に従って、深いトレンチ・コンデンサ
を有する浅いトレンチ分離（ＳＴＩ）を作成する方法を
示す図である。
【図２１】本発明に従って、深いトレンチ・コンデンサ
を有する浅いトレンチ分離（ＳＴＩ）を作成する方法を
示す図である。
【図２２】本発明に従って、深いトレンチ・コンデンサ
を有する浅いトレンチ分離（ＳＴＩ）を作成する方法を
示す図である。
【図２３】従来技術のＭＯＳＦＥＴデバイスの分離領域
を示す図である。
【図２４】ビアが活性デバイスが作成されていないダミ
ー領域に達するダミー領域を有する、本発明に従うデバ
イスの透視図である。この構造はその他の点では図１な
いし図１５に示したデバイスと同じである。
【符号の説明】
９ トレンチ ９' トレンチ ９" トレンチ １０ デバイス １１ 基板 １２ シリコン・メサ １２' シリコン・メサ １４ パッド層セグメント １４' パッド層セグメント １５ 活性領域マスク １５' 活性領域マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 21/8242 (72)発明者 マックス・ジェラルド・レヴィー アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・ホールズ セントラル・ア ベニュー 13 (72)発明者 ベルンハルト・フィーグル アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・ホールズ タウン・ビュ ー・ドライブ 351 (72)発明者 ヴァルター・グラスハウザ ドイツ82401 ディーゼンホーヘン リン クシュトラーセ 113 (72)発明者 フランク・プライン アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・ホールズ ハイ・ビュー・ ロード 29

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】ａ）パッド構造を表面上に塗布したドープ
    ・シリコン半導体基板を供給するステップと、 ｂ）前記のドープ・シリコン半導体基板および前記のパ
    ッド構造から、隆起した活性シリコン・デバイス領域お
    よびパッド構造でキャップされたダミー活性シリコン・
    メサを作成するステップと、 ｃ）前記メサの上の共形投影を伴う、上記ｂ）上に共形
    ブランケット酸化ケイ素層を付着させるステップと、 ｄ）前記ブランケット酸化ケイ素層の上に、前記メサの
    上の付加的な共形投影を伴う共形ブランケット犠牲層を
    付着させるステップと、 ｅ）前記ブランケット犠牲層を平面化して、前記パッド
    構造の上に前記酸化ケイ素層が露出するまで前記の付加
    的な共形投影を除去するステップと、 ｆ）前記メサの上の前記共形酸化ケイ素層を部分的に、
    選択的ＲＩＥエッチングするステップと、 ｇ）前記共形ブランケット酸化ケイ素層を平面化するス
    テップとを含む、浅いトレンチ分離（ＳＴＩ）法を用い
    る半導体ＦＥＴデバイスの製造方法。
  2. 【請求項２】前記パッド構造が、前記酸化ケイ素層を平
    面化して平面酸化ケイ素層にする際エッチ・ストップと
    して用いる窒化ケイ素を含む、請求項１に記載の方法。
  3. 【請求項３】前記パッド構造が、窒化ケイ素の上層でキ
    ャップされた酸化ケイ素の下層からなり、前記パッド構
    造の中の前記窒化ケイ素を前記酸化ケイ素層を平面化し
    て平面酸化ケイ素層にする際のエッチ・ストップとして
    用いる、請求項１に記載の方法。
  4. 【請求項４】前記ステップｇ）における化学的機械的研
    磨が前記デバイスから前記パッド構造を除去した後、前
    記パッド構造を除去することによって露出した前記基板
    の表面上にゲート酸化物層を作成する、請求項１に記載
    の方法。
  5. 【請求項５】前記ゲート酸化ケイ素層の形成の後に、前
    記ゲート酸化物層および前記酸化ケイ素層の下の前記基
    板内にＰウェルおよびＮウェルが作成される、請求項４
    に記載の方法。
  6. 【請求項６】前記のウェルの形成に続いて、前記デバイ
    ス上のゲート導体層のブランケット付着のステップがあ
    り、次に誘電層のブランケット付着、次に前記基板内の
    活性デバイス領域およびダミー領域に到る窓のパターン
    化およびエッチング、次に前記ＰウェルおよびＮウェル
    の中の前記の活性デバイス領域およびダミー領域内への
    ソース／ドレイン・ドーパントの用量のイオン注入によ
    りＦＥＴデバイスおよびダミー・デバイスを作成するス
    テップが続く、請求項５に記載の方法。
  7. 【請求項７】前記のウェルの形成に続いて、前記デバイ
    ス上のポリシリコン準層とシリサイド準層とからなるゲ
    ート導体層のブランケット付着のステップがあり、次に
    誘電層のブランケット付着、次に前記基板内の活性デバ
    イス領域およびダミー領域に到る窓のパターン化および
    エッチング、次に前記ＰウェルおよびＮウェルの中の前
    記の活性デバイス領域およびダミー領域内へのソース／
    ドレイン・ドーパントの用量のイオン注入によりＦＥＴ
    デバイスおよびダミー・デバイスを作成するステップが
    続く、請求項５に記載の方法。
  8. 【請求項８】ａ）パッド構造を表面上に塗布したドープ
    ・シリコン半導体基板を提供するステップと、 ｂ）前記のドープ・シリコン半導体基板および前記のパ
    ッド構造から、隆起した活性シリコン・デバイス領域お
    よびパッド構造でキャップされたダミー活性シリコン・
    メサを作成するステップと、 ｃ）前記メサを含む前記デバイス上にブランケット共形
    酸化ケイ素層を付着させるステップと、 ｄ）前記ブランケット酸化ケイ素層の上に、前記メサの
    上の付加的な共形投影を伴う共形ブランケット・ポリシ
    リコン層を付着させるステップと、 ｅ）前記ブランケット・ポリシリコン層に化学的機械的
    研磨を施して、前記パッド構造の上に前記酸化ケイ素層
    が露出するまで前記の付加的な共形投影を除去するステ
    ップと、 ｆ）前記メサの上の前記共形酸化ケイ素層の選択的ＲＩ
    Ｅ部分エッチングを施すステップと、 ｇ）前記パッド窒化ケイ素をエッチ・ストップとして用
    いて前記共形ブランケット酸化ケイ素層に化学的機械的
    研磨を施し、前記酸化ケイ素層を平面酸化ケイ素層に変
    換するステップとを含む、浅いトレンチ分離（ＳＴＩ）
    方を用いる半導体ＦＥＴデバイスの製造方法。
  9. 【請求項９】前記パッド構造が窒化ケイ素を含む請求項
    ８に記載の方法。
  10. 【請求項１０】前記パッド構造が窒化ケイ素の上層でキ
    ャップされた酸化ケイ素の下層を含む請求項８に記載の
    方法。
  11. 【請求項１１】ステップ（ｇ）における前記化学的機械
    的研磨の後に前記デバイスから前記パッド構造を除去
    し、次いで前記の除去によって露出した前記基板の表面
    上にゲート酸化層を作成する、請求項８に記載の方法。
  12. 【請求項１２】前記ゲート酸化物層を作成した後に、前
    記ゲート酸化物層および前記酸化ケイ素層の下の前記基
    板の中にＰウェルおよびＮウェルを作成する、請求項４
    に記載の方法。
  13. 【請求項１３】前記のウェルを作成した後に、前記デバ
    イス上へのゲート導体層のブランケット付着のステップ
    があり、次に誘電層のブランケット付着、次に前記基板
    内の活性デバイス領域およびダミー領域に到る窓のパタ
    ーン化およびエッチング、次に前記ＰウェルおよびＮウ
    ェル内の前記活性デバイス領域およびダミー領域の中へ
    のソース／ドレイン・ドーパント・イオンによるイオン
    注入によりＦＥＴデバイスおよびダミー・デバイスを作
    成するステップが続く請求項１２に記載の方法。
  14. 【請求項１４】前記のウェルを作成した後に、ポリシリ
    コン準層とシリサイド準層とからなるゲート導体層を前
    記デバイスの上にブランケット付着させるステップがあ
    り、次に誘電層のブランケット付着、次に前記基板の中
    の活性デバイス領域およびダミー領域に達する窓のパタ
    ーン化およびエッチング、次に前記ＰウェルおよびＮウ
    ェルの中の前記活性デバイス領域およびダミー領域の中
    にソース／トレイン・ドーパントのイオン注入によりＦ
    ＥＴデバイスおよびダミー・デバイスを作成するステッ
    プが続く請求項１２に記載の方法。
  15. 【請求項１５】隆起した活性シリコン・デバイス領域と
    ゲート酸化物層でキャップされたダミー活性シリコン・
    メサを有し、その他の部分は平面化された酸化ケイ素層
    が塗布されたドープ・シリコン半導体基板と、 前記基板内の前記ゲート酸化物層および前記酸化ケイ素
    層の下に作成されたＰウェルおよびＮウェルと、 活性デバイスとダミー・デバイスの中にパターン化され
    た前記ゲート酸化物層および前記酸化ケイ素層の上に作
    成されたゲート導体層および誘電層とを含む浅いトレン
    チ分離（ＳＴＩ）半導体ＦＥＴデバイス。
  16. 【請求項１６】隆起した活性シリコン・デバイス領域と
    ゲート酸化物層でキャップされたダミー活性シリコン・
    メサを有し、その他の部分は平面化された酸化ケイ素層
    が塗布されたドープ・シリコン半導体基板と、 前記ゲート酸化物層の上に作成されたゲート導体層とお
    よび誘電層と、 前記酸化ケイ素層の上に作成され、次いで前記メサを取
    り巻くダミー・デバイスの形にパターン化されてパンチ
    ・ホール・ビアを与える、ポリシリコンおよび誘電層と
    を含む浅いトレンチ分離（ＳＴＩ）半導体ＦＥＴデバイ
    ス。
JP10116498A 1997-05-01 1998-04-27 浅いトレンチ分離およびゲート導体充填技術によって分離された自己整合ポリシリコンｆｅｔデバイス、およびその製造方法 Pending JPH1126595A (ja)

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