JPH11265971A

JPH11265971A - Ｔｓｏｐ型半導体装置

Info

Publication number: JPH11265971A
Application number: JP10066470A
Authority: JP
Inventors: Tadayoshi Tanaka; 直敬田中; Akihiro Yaguchi; 昭弘矢口; Ryuji Kono; 竜治河野; Kiyomi Kojima; 清美小島; Takeshi Terasaki; 健寺崎; Hideo Miura; 英生三浦; Junichi Arita; 順一有田; Chikako Imura; 智香子井村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-03-17
Filing date: 1998-03-17
Publication date: 1999-09-28
Also published as: TW407296B; KR19990077745A; KR100328293B1; US6232653B1

Abstract

(57)【要約】【課題】銅（合金）系フレームを用いたLOC構造のTSOP
型半導体装置において、温度サイクル等の信頼性試験に
おいて発生する樹脂クラックを防止する。【解決手段】樹脂クラックの起点となる共有インナーリ
ードの幅を従来寸法より狭くする、さらにはチップ厚さ
を従来厚さより薄くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に大規模集積回路のLOC(Lead on Chip)構造に銅
（合金）系フレームを用いた場合に有効な樹脂封止型パ
ッケージ構造に関するものである。

【０００２】

【従来の技術】LOCパッケージの基本構造例を図１０に
示す。LOCパッケージについては特開昭61-241959号公報
においてその基本構造が開示されている。チップ５の回
路形成面上に延引された複数のインナーリード３がチッ
プ５と絶縁フィルムを介して接着剤で固定され、このイ
ンナーリード３とチップ５とがボンディングワイヤ（金
属細線）４により電気的に接続される。さらにピン数の
低減、かつ安定した電源電圧を供給するため、チップ５
の電極配置方向と平行に共用インナーリード１が設けら
れ、多点接続可能な電源用リードとしてチップ５とボン
ディングワイヤ４により電気的に接続され、最後に全体
をモールド樹脂７で封止される。LOC構造はダイパッド
上にチップを搭載する従来のパッケージ構造と比較し
て、大チップを搭載できること、高電流容量がとれるた
め高速化に向くこと、チップのレイアウト設計が自由に
なるなどのメリットをもっている。

【０００３】

【発明が解決しようとする課題】LOC構造のパッケージ
では、リードフレーム材として４２アロイを用いるのが
一般的である。チップとの線膨張係数が近い４２アロイ
を用いることでパッケージ内部の熱膨張差が小さくな
り、温度サイクル等の信頼性試験においてパッケージ内
部を低応力に設計することができる。低熱膨張のモール
ド樹脂の開発も進み、従来の樹脂材料では問題となった
４２アロイと樹脂との熱膨張差もかなり緩和され、信頼
性に優れたLOCパッケージを提供できるに至っている。
しかしながら、近年のLSIの大容量化によってチップの
大型化が進行し、かつTSOP（Thin Small Outline Packa
ge）のようにリード高さが1.27mm以下の薄型パッケージ
構造になってくると、ガラスエポキシ系の実装基板との
線膨張係数差が大きい４２アロイフレームでは、外部リ
ードと実装基板とを電気的に接続しているはんだ接合部
の熱サイクル寿命の低下が懸念されるようになった。さ
らにLSIの高速化、大容量メモリの高密度モジュール化
により、パッケージ構造の低熱抵抗化も信頼性確保の点
から重要な課題となってきている。したがって、今後増
々大容量化、高速化が予想されるDRAM製品等を対象にし
たLOCパッケージ構造のはんだ接合部の信頼性確保と低
熱抵抗化を実現するため、実装基板との線膨張係数が近
く、かつ放熱特性に優れる銅（合金）系フレームの利用
が必須となってきている。

【０００４】銅（合金）系フレームを用いてパッケージ
設計を行う場合、銅（合金）系フレームとチップとの線
膨張係数差が大きくなるため、温度サイクル等の信頼性
試験において、チップに熱変形が拘束される樹脂とイン
ナーリードおよび共有インナーリードの接着界面のはく
離が発生し、特に共用インナーリードのはく離端を起点
としたパッケージクラックの発生が懸念されている。図
１１にパッケージクラックの発生メカニズムを模式的に
示す。温度サイクル試験等において共用インナーリード
の中心側の側面および下面の接着界面がはく離し、共用
インナーリードはく離端に応力集中が起こり、そこを起
点としてクラックが発生すると考えられる。共有インナ
ーリードの下面および中心側の側面のはく離発生の原因
について図１２、１３より説明する。図１２はリフロー
加熱時の共用インナーリード上面および下面接着界面の
応力分布を４２アロイの場合と比較して示した結果であ
る。共有インナーリードの接着界面の一端に微少な初期
はく離を仮定して、モールド温度(175℃)から245℃まで
加熱した場合について熱弾性の有限要素解析を行い、そ
の時の初期はく離先端の応力分布を算出した結果であ
る。銅（合金）系フレームはチップとの線膨張係数差が
大きいために、チップによって樹脂の熱変形が拘束され
る下面側に４２アロイに比べて非常に高いせん断応力が
発生しているのがわかる。図１３はモールド完後の室温
における共有インナーリード中心側側面および下面の接
着界面の応力分布を示している。図１２同様共有インナ
ーリードの接着界面の一端に微少な初期はく離を仮定
し、モールド温度(175℃)から20℃まで冷却された場合
について熱弾性の有限要素解析を行い、その時の初期は
く離先端の応力分布を算出した。図中には共有インナー
リード側面あるいは下面の一方がはく離した場合の他方
の接着界面の応力分布も示している。共有インナーリー
ド側面の垂直方向の応力は下面のせん断応力の３倍も高
くなっているのがわかる。また、側面あるいは下面の一
方がはく離した場合の他方の界面発生応力は２倍に増加
することから、一方がはく離した場合の他方のはく離発
生のポテンシャルは一層高くなることがわかる。

【０００５】本発明の目的は、LOCパッケージのリード
フレーム材に銅（合金）系フレームを用いた場合に上記
の課題を解決できるLOCパッケージ構造を提供すること
にある。上記課題を解決するためには、共用インナーリ
ード界面のはく離防止に有効な、あるいははく離した場
合でも共用インナーリードのはく離端からクラックが発
生しない共用インナーリード形状、チップ上樹脂厚さ、
チップ厚さ等を提供することである。

【０００６】

【課題を解決するための手段】図１４は銅（合金）系フ
レームを用いたLOC構造のTSOPを対象に、共用インナー
リードのチップ上の電極配置方向と平行な部分の中心側
側面と下面がはく離したことを前提として、温度サイク
ル時(150℃→-55℃に冷却)の共用インナーリードはく離
端の応力拡大係数をチップ上樹脂厚さに対して算出した
結果の一例である。図中の共有インナーリードのチップ
上の電極配置方向と平行な部分の従来寸法は、図１６に
示す従来LOC構造のTSOPの共有インナーリードの仕様に
基づき、幅についてはボンディングワイヤと共有インナ
ーリードとの短絡防止のためのコーティング処理に必要
な最小幅として0.3mmに、厚さについてはTSOPで用いら
れる標準的なリードフレーム厚として0.125mmとした。
温度サイクル時のクラック発生限界は、実験的に取得し
た樹脂のき裂進展速度が0.01m/cycle(150℃〜-55℃)以
下の応力拡大係数範囲(K ≦1.3)で定義してある。この
き裂進展速度における応力拡大係数範囲をクラック発生
限界と定義した理由としては、上記温度条件で1000サイ
クルを超えてもき裂長さは十数μm程度で、外観クラッ
クはもちろんのこと、ワイヤ断線にも至らないクラック
長さに抑えられるためである。図中には従来寸法におけ
る算出結果に対して、共有インナーリードのチップ上の
電極配置方向と平行な部分について、幅を半分の0.15mm
にした場合、上面および下面をハーフエッチングするこ
とでその部分の厚さを半分の0.0625mmにした場合、幅と
厚さの両方を半分にした場合についての算出結果が示し
てある。さらに何らかの方法で下面のはく離を防止した
場合（図中側面のみはく離）についての算出結果も併せ
て示した。図１４より、共有インナーリード上端の応力
拡大係数の低減には、次の１〜４の対策が有効であると
考えられる。◆ １．チップ上樹脂厚を厚くする。◆ ２．共有インナーリードの幅を狭くする。◆ ３．共有インナーリードの厚さを薄くする。◆ ４．共有インナーリード下面のはく離を防止する（側面
のみはく離）。◆ しかし、上記の１の対策を行うと、必然とチップ下樹脂
厚が薄くなるため、モールド時の上下バランスが崩れて
チップ割れや反り発生の原因となる。例えば銅（合金）
系フレームを用いたTSOP（総厚さ1mm、チップ厚さ0.28m
m）の場合、反りの許容値を0.05mm以下とするとチップ
上樹脂厚は設計値として0.37mm以下に抑える必要があ
る。銅（合金）系フレームは樹脂と同等もしくはそれ以
上に熱収縮するため、４２アロイを用いた場合よりさら
にチップ下の樹脂厚を厚くしないと、チップ上下の熱収
縮バランスが崩れてしまうためである。したがって、銅
（合金）系フレームを用いた場合には、１の対策には限
界があり、以降の２、３の対策を組み合わせることが有
効であるといえる。

【０００７】図１５は図１４の解析結果から、温度サイ
クル時のパッケージクラックを防止できる共有インナー
リードの厚さと幅の関係を定義した例である。ここでの
共有インナーリードの厚さとは、フレーム全体の厚さあ
るいは共有インナーリードのチップ上の電極配置方向と
平行な部分の厚さのどちらでもよく、後者の場合には共
有インナーリードの上面をハーフエッチングした場合に
相当する。これはチップ上樹脂厚さの設計値を0.37mmと
した場合にモールド後の樹脂厚さばらつき±20μmを考
慮して、ワーストケースとしてチップ上樹脂厚さが0.35
mmの場合を示している。算出方法は、図１４の同じチッ
プ上樹脂厚さにおける各条件の解析結果から、厚さが一
定(0.125mmあるいは0.0625mm一定)で幅を変えた場合と
幅が一定(0.3mmあるいは0.15mm一定)で厚さを変えた場
合について、厚さおよび幅と応力拡大係数範囲(Kとの関
係式を作成する。次にそれらの関係において、図１４で
定義した応力拡大係数範囲の限界値((K =1.3)となる各
厚さに対する幅Ｗおよび各幅に対する厚さｔを算出す
る。この算出結果が図１５中における○印のプロットで
ある。これらのプロットを線形近似した直線をパッケー
ジクラックを防止できる限界直線（Ｗ＝−１.９５ｔ＋
０.４４）とし、各フレーム厚さに対してこの限界直線
以下の幅（Ｗ≦−１.９５ｔ＋０.４４）を設計値とす
る。したがって、本文中における設計においてはフレー
ム厚さが0.125mmであるので、共有インナーリードのチ
ップ上の電極配置方向と平行な部分の幅は約0.2mm以下
に設計すればパッケージクラックを防止できることがわ
かる。これは任意のチップ上樹脂厚さについて、同様の
方法で図１４の解析結果から定義することが可能であ
り、任意のチップ上樹脂厚さに対してパッケージクラッ
クを防止するための共有インナーリード形状の設計基準
を提供することができる。

【０００８】図１７は４の対策について検討した結果
で、共有インナーリードのチップ上の電極配置方向と平
行な部分の下面側を半分の厚さに薄くした場合の共有イ
ンナーリード下面のせん断応力分布を示している。図で
示すように下面側を半分に薄くすることで、共有インナ
ーリードとチップ間の距離が大きくなり、約40％も界面
のせん断応力が低下しており、共有インナーリード下面
のはく離防止対策として有効である。◆本発明は、上記
の検討結果をもとに信頼性の高い銅（合金）系フレーム
を用いたLOCパッケージ構造を提供する。

【０００９】

【発明の実施の形態】本発明の実施形態を図面を参照し
て説明する。◆図１は本発明の第一実施例を示す半導体
装置の平面図と断面図である。銅（合金）系から成るリ
ードフレームはアウターリード２とインナーリード３を
有しており、インナーリード３のボンディング部には、
AgめっきまたはSnめっきを施してある。このインナーリ
ード３の下面側に半導体チップ５を当接し、絶縁フィル
ム６を介してインナーリード３と半導体チップ５が接着
される。複数のインナーリード３と半導体チップ５とを
電気的に絶縁するフィルム６は、絶縁テープ基板の両面
に同質のポリイミド系樹脂を施したもので、厚さは50μ
m〜100μm程度である。ただし、絶縁フィルム６の貼り
付け位置については実施例において示すインナーリード
３のボンディング領域に限られたものでない。半導体素
子上に列状に形成された電極方向と平行に配置された部
分を有するインナーリードは、半導体素子に電源電圧を
供給するための共用インナーリード１であり、電源用ピ
ン数を低減するとともに安定した電源電圧を半導体チッ
プに供給することができる。これら複数のインナーリー
ド３および共有インナーリード１のボンディング部と半
導体チップ上に形成された電極パッド８間は、金ワイヤ
等の金属細線４で電気的に接続され、全体をエポキシ系
のモールド樹脂７によって封止される。モールド樹脂７
については、温度サイクル等の信頼性試験において共有
インナーリード界面がはく離した場合、その線膨張係数
が大きくなるほど、共有インナーリードはく離端の樹脂
の応力が増大するため、ガラス転移温度以下の線膨張係
数が10×10~⁶/℃以下である材料を用いたほうがよい。
さらに、共用インナーリード１のチップ上に列状に形成
された電極方向と平行に配置された部分１aの幅(d)を前
項の検討結果から0.2mm以下にする。ただし、幅の設計
値については、用いるフレーム厚さやチップ上樹脂厚さ
の設定如何によって、パッケージクラック防止の観点か
ら導かれる限界値が変化するため、それらの仕様が本発
明における仕様（フレーム厚さ：0.125mm、チップ上樹
脂厚さの最小値：0.35mm）と異なる場合には、前項にお
いて示した手法に基づきその都度設定すればよい。ま
た、インナーリード３部分を横断するAA'断面図におい
て、銅フレームを用いたTSOPの場合には、チップ上樹脂
厚さが設計値として0.37mm以下、出来上がり寸法におい
てはモールド時の厚さばらつきを考慮して0.39mm以下に
なるようにしてモールド後のパッケージの反りを防止す
る。これは後述する実施例についても同様である。

【００１０】図２は本発明の第二実施例における半導体
装置の断面図であり、インナーリード３部分を横断した
AA'断面と、共有インナーリード１部分を横断したBB'断
面を示している。反り防止の観点から、42アロイを用い
た場合によりチップ上樹脂厚さをさらに薄くする必要が
あるため、ワイヤ高さのスペックがさらに厳しくなる。
さらに第一実施例においては共有インナーリード１の半
導体チップの電極配置方向と平行な部分１aの幅が従来
より狭く形成されているので、従来行っていた絶縁材料
によるコーティングが困難な場合が予想される。そこで
第一実施例におけるリードフレームにおいて、共有イン
ナーリード１のチップの電極配置方向と平行な部分１a
を、チップ５に接しない程度に0.05mm程度下方にオフセ
ットし、ボンディングワイヤのクリアランスを確保する
とともに共有インナーリード上面の絶縁材料によるコー
ティングを不要にする。相乗効果として、共有インナー
リード１のチップの電極配置方向と平行な部分１a上の
樹脂厚さが下方へのオフセットにより厚くなるため、樹
脂クラック防止の観点からも更なる信頼性の向上を図る
ことができる。

【００１１】図３は本発明の第三実施例における半導体
装置の断面図であり、インナーリード３部分を横断した
AA'断面と、共有インナーリード１部分を横断したBB'断
面を示している。共有インナーリード１のチップの電極
配置方向と平行な部分１aの上面をハーフエッチングに
より0.07mm以下の厚さに設定する。ただし、第一実施例
同様、共有インナーリード１のチップの電極配置方向と
平行な部分１aの幅との関係でその厚さの限界値が決ま
ってくるため、本実施例では従来設計における幅(0.3m
m)に対する形状を提供したのもである。

【００１２】図４は本発明の第四実施例における半導体
装置の断面図であり、インナーリード３部分を横断した
AA'断面と、共有インナーリード１部分を横断したBB'断
面を示している。共有インナーリード１のチップの電極
配置方向と平行な部分１aの下面をハーフエッチングに
より部分的に薄く設定する。図１７で示したように下面
側を薄くすることで共有インナーリード下面のせん断応
力が大きく低下するため、共有インナーリード下面側の
はく離防止に有効である。第一実施例と組み合わせるこ
とにより更なる信頼性の向上が期待できる。

【００１３】図５は本発明の第五実施例における半導体
装置の断面図である。共有インナーリード１のチップの
電極配置方向と平行な部分１aの下面に、ハーフエッチ
ングにより、例えば断面形状が円形あるいは楕円状の溝
９を設ける。ハーフエッチングされた溝部９に樹脂が充
填され、共有インナーリード下面側接着界面の応力が大
幅に緩和される。第四実施例同様、共有インナーリード
下面側のはく離防止に有効である。

【００１４】図６は本発明の第六実施例における半導体
装置の平面図とAA'断面図である。共有インナーリード
１のチップの電極配置方向と平行な部分１aに貫通スリ
ットを設ける。貫通スリットを設けることで、共用イン
ナーリードの幅を実質上狭くできるので、第一実施例と
同様の効果が期待できる。

【００１５】図７は本発明の第七実施例における半導体
装置の平面図とAA'断面図である。第一実施例における
共有インナーリード１のチップの電極配置方向と平行な
部分１aの両端のL字状コーナ部に、さらにチップの電極
配置方向と平行に形成された部分１aを延長して設け
て、T字状に形成する。これにより応力的に一番厳しいL
字状コーナ部の応力集中を緩和する。

【００１６】図８は本発明の第８実施例における半導体
装置の断面図である。第一実施例における半導体装置に
おいて、半導体チップ厚さ(tc)を0.25mm以下、0.2mm以
上にする。チップ厚さを薄くした方が、同等の反り発生
量に対してチップ上樹脂厚さを厚くすることができる
が、逆に薄く削りすぎるとウエハ状態での反りの発生
や、モールド後のチップクラックが懸念される。したが
って、0.2mm以上の厚さは必要である。このチップ厚さ
は、同様に第二実施例〜第七実施例に適用してもよい。

【００１７】図９は本発明の第９実施例を示す半導体装
置の断面図である。第一実施例における半導体装置が実
装基板１１上に形成されたパッド上にはんだ１２を介し
て実装される。実装基板１１にはガラスエポキシ系の実
装基板が主に用いられ、はんだ材としては、共晶はんだ
やSn-Ag系のPb無しはんだが用いられる。実装形態とし
ては、本実施例に示すような両面実装によるモジュール
として主に用いられ、半導体装置の銅のアウターリード
２からモジュール実装基板１１、さらにモジュール実装
基板１１を挿入するマザーボードへの放熱特性を高める
ため、モジュール実装基板１１にはべたの配線層が数層
形成されている。◆以上、本発明を実施例に基づき具体
的に説明したが、本発明は、前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能である。

【００１８】

【発明の効果】本願発明によれば、銅（合金）系のフレ
ームを用いたLOC構造のTSOP型半導体装置において、温
度サイクル試験による樹脂部の応力低減により、樹脂ク
ラックおよびそれに付随して発生するワイヤ断線、チッ
プクラックの発生を防止することができ、半導体装置の
信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の第一実施例に係る半導体装置の平面図
と断面図である。

【図２】本発明の第二実施例に係る半導体装置の断面図
である。

【図３】本発明の第三実施例に係る半導体装置の断面図
である。

【図４】本発明の第四実施例に係る半導体装置の断面図
である。

【図５】本発明の第五実施例に係る半導体装置の断面図
である。

【図６】本発明の第六実施例に係る半導体装置の平面図
と断面図である。

【図７】本発明の第七実施例に係る半導体装置の断面図
である。

【図８】本発明の第八実施例に係る半導体装置の断面図
である。

【図９】本発明の第九実施例に係る半導体装置の断面図
である。

【図１０】LOCパッケージ構造の斜視図である。

【図１１】パッケージクラック発生メカニズムを示す半
導体装置の断面図である。

【図１２】リフロー加熱時の共有インナーリード下面接
着界面のせん断応力分布を示す図である。

【図１３】モールド後の共有インナーリード下面・中央
側側面接着界面の応力分布を示す図である。

【図１４】共有インナーリードはく離端の樹脂の応力拡
大係数範囲を示す図である。

【図１５】温度サイクル時の樹脂クラックを防止する共
有インナーリードの厚さと幅の関係を示す図である。

【図１６】従来のLOCパッケージのリードフレーム形状
を示す平面図と断面図である。

【図１７】共有インナーリード下面ハーフエッチングに
よる応力低減効果を示す図である。

【符号の説明】

１…共用インナーリード、１a…共有インナーリードの
半導体素子上の電極配置方向に平行な部分、２…アウタ
ーリード、３…インナーリード、４…金属細線、５…チ
ップ、６…絶縁フィルム、７…封止樹脂（封止領域）、
８…チップ上の電極、９…共有インナーリード下面溝、
１０…スリット、１１…実装基板、１２…はんだ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小島清美茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者寺崎健茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者三浦英生茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者有田順一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者井村智香子東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】一主面を有する半導体素子と、この半導体
素子の前記一主面において一つの方向に沿う領域を持つ
第一のリードと、前記領域と交差する方向に配置された
複数の第二のリードと、前記両リードと前記半導体素子
との間に介在する絶縁フィルムと、前記半導体素子の前
記一主面を封止する樹脂とを有する半導体装置におい
て、前記第一のリードは銅系の材料で形成されており、
前記第一のリードはリード幅の狭い部分を有し、前記リ
ード幅の狭い部分が前記領域に位置していることを特徴
とする半導体装置。
【請求項２】一主面を有する半導体素子と、この半導体
素子の前記一主面において一つの方向に沿う領域を持つ
第一のリードと、前記領域と交差する方向に配置された
複数の第二のリードと、前記両リードと前記半導体素子
との間に介在する絶縁フィルムと、前記半導体素子の前
記一主面を封止する樹脂とを有する半導体装置におい
て、前記第一のリードは銅系の材料で形成されており、
前記第一のリードはリード厚さの薄い部分を有し、前記
リード厚さの薄い部分が前記領域に位置していることを
特徴とする半導体装置。
【請求項３】一主面を有する半導体素子と、この半導体
素子の前記一主面において一つの方向に沿う領域を持つ
第一のリードと、前記領域と交差する方向に配置された
複数の第二のリードと、前記両リードと前記半導体素子
との間に介在する絶縁フィルムと、前記半導体素子の前
記一主面を封止する樹脂とを有する半導体装置におい
て、前記第一のリードは銅系の材料で形成されており、
前記第一のリードの前記領域には前記第一のリードの前
記半導体素子と対応する面に溝が形成されていることを
特徴とする半導体装置。
【請求項４】一主面を有する半導体素子と、この半導体
素子の前記一主面において一つの方向に沿う領域を持つ
第一のリードと、前記領域と交差する方向に配置された
複数の第二のリードと、前記両リードと前記半導体素子
との間に介在する絶縁フィルムと、前記半導体素子の前
記一主面を封止する樹脂とを有する半導体装置におい
て、前記第一のリードは銅系の材料で形成されており、
前記第一のリードの前記領域には前記一つの方向に沿っ
たスリットが形成されていることを特徴とする半導体装
置。
【請求項５】一主面を有する半導体素子と、この半導体
素子の前記一主面において一つの方向に沿う領域を持つ
第一のリードと、前記領域と交差する方向に配置された
複数の第二のリードと、前記両リードと前記半導体素子
との間に介在する絶縁フィルムと、前記半導体素子の前
記一主面を封止する樹脂とを有する半導体装置におい
て、前記第一のリードは銅系の材料で形成されており、
前記領域以外の前記第一のリードが前記第一のリードの
前記領域の端部よりも内側から取り出されていることを
特徴とする半導体装置。
【請求項６】一主面を有する半導体素子と、この半導体
素子の前記一主面において一つの方向に沿う領域を持つ
第一のリードと、前記領域と交差する方向に配置された
複数の第二のリードと、前記両リードと前記半導体素子
との間に介在する絶縁フィルムと、前記半導体素子の前
記一主面を封止する樹脂とを有する半導体装置におい
て、前記第一のリードは銅系の材料で形成されており、
前記半導体素子の前記第一のリード側の前記封止樹脂の
厚さの設計値が０.３７(mm)であり、前記領域における
前記第一のリードの幅Ｗ(mm)と、前記領域における前記
第一のリードの厚さｔ(mm)との関係がＷ≦−１.９５
ｔ＋０.４４で表わされることを特徴とする半導体装
置。