JPH11266013A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH11266013A JPH11266013A JP6734298A JP6734298A JPH11266013A JP H11266013 A JPH11266013 A JP H11266013A JP 6734298 A JP6734298 A JP 6734298A JP 6734298 A JP6734298 A JP 6734298A JP H11266013 A JPH11266013 A JP H11266013A
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- insulating film
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Abstract
(57)【要約】
【課題】 接合容量低減のために形成するＮ−−型、Ｐ
−−型の低濃度層の効果を更に引き出す。 【解決手段】 半導体層表面のゲート絶縁膜５上に形成
されたゲート電極６と、該ゲート電極６に隣接するよう
に形成された逆導電型のソース・ドレイン領域９とから
成る半導体装置において、前記ゲート電極６上を被覆す
る層間絶縁膜に前記ソース・ドレイン領域９の面積に対
するコンタクト面積の割合が少なくとも４割以上となる
大面積の矩形のコンタクトホール１１と、該コンタクト
底部の面積とほぼ同面積の低濃度層１２Ａ，１２Ｂとを
有することを特徴とするものである。
−−型の低濃度層の効果を更に引き出す。 【解決手段】 半導体層表面のゲート絶縁膜５上に形成
されたゲート電極６と、該ゲート電極６に隣接するよう
に形成された逆導電型のソース・ドレイン領域９とから
成る半導体装置において、前記ゲート電極６上を被覆す
る層間絶縁膜に前記ソース・ドレイン領域９の面積に対
するコンタクト面積の割合が少なくとも４割以上となる
大面積の矩形のコンタクトホール１１と、該コンタクト
底部の面積とほぼ同面積の低濃度層１２Ａ，１２Ｂとを
有することを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、さらに詳しくいえば、接合容量を低減し
て高速動作を可能とした、ＬＤＤまたはＤＤＤ構造の半
導体装置とその製造方法に関する。
造方法に関し、さらに詳しくいえば、接合容量を低減し
て高速動作を可能とした、ＬＤＤまたはＤＤＤ構造の半
導体装置とその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高密度化につれて、集積化され
るＭＯＳ素子のゲート長も短くなり、短チャネル効果が
顕著になる。短チャネル効果を抑制する手段として、従
来よりＬＤＤ（Lightly Doped Drain ）構造等、ドレイ
ンを低濃度層と高濃度層との２重構造にする手法が用い
られている。
るＭＯＳ素子のゲート長も短くなり、短チャネル効果が
顕著になる。短チャネル効果を抑制する手段として、従
来よりＬＤＤ（Lightly Doped Drain ）構造等、ドレイ
ンを低濃度層と高濃度層との２重構造にする手法が用い
られている。
【０００３】従来構造を図５（Ａ）（Ｂ）を参照して説
明する。図５において、２１はＰ型の半導体基板、２２
はＰ型の半導体層、２３はＬＯＣＯＳ酸化膜、２４はゲ
ート酸化膜、２５はゲート電極、２６はサイドウォール
スペーサ膜、２７はＮ−ソース・ドレイン領域、２８は
Ｎ＋ソース・ドレイン領域である。このようにゲート電
極２５下部のチャネルに隣接する領域をＮ−型層とする
ことにより、短チャネル効果を抑制している。
明する。図５において、２１はＰ型の半導体基板、２２
はＰ型の半導体層、２３はＬＯＣＯＳ酸化膜、２４はゲ
ート酸化膜、２５はゲート電極、２６はサイドウォール
スペーサ膜、２７はＮ−ソース・ドレイン領域、２８は
Ｎ＋ソース・ドレイン領域である。このようにゲート電
極２５下部のチャネルに隣接する領域をＮ−型層とする
ことにより、短チャネル効果を抑制している。
【０００４】尚、図５（Ａ）はＮ＋ソース・ドレイン領
域２８に対してＮ−ソース・ドレイン領域２７を深く形
成した例を、図５（Ｂ）はＮ＋ソース・ドレイン領域２
８に対してＮ−ソース・ドレイン領域２７を浅く形成し
た例を各々示している。このような構造で微細化を更に
推し進める場合、比例縮小則によりＰ型半導体層２２の
不純物濃度を増大させる必要が生じる。その結果、Ｐ型
半導体層２２とソース・ドレイン領域２７、２８との接
合容量が増大し、ＭＯＳ素子の寄生容量が増大するの
で、回路の高速化の妨げになるという欠点があった。
域２８に対してＮ−ソース・ドレイン領域２７を深く形
成した例を、図５（Ｂ）はＮ＋ソース・ドレイン領域２
８に対してＮ−ソース・ドレイン領域２７を浅く形成し
た例を各々示している。このような構造で微細化を更に
推し進める場合、比例縮小則によりＰ型半導体層２２の
不純物濃度を増大させる必要が生じる。その結果、Ｐ型
半導体層２２とソース・ドレイン領域２７、２８との接
合容量が増大し、ＭＯＳ素子の寄生容量が増大するの
で、回路の高速化の妨げになるという欠点があった。
【０００５】これを回避するために例えばＮ−ソース・
ドレイン領域２７の拡散深さを深くして空乏層が広がり
やすい構造にすると、Ｎ−ソース・ドレイン領域２７が
ゲート電極２５の下部に必要以上に回り込むので、パン
チスルー耐圧の劣化等、短チャネル効果が顕著となる。
これを抑制するために、本出願人は、特願平８−２０２
５３８号に添付した明細書に開示したような、図６に示
すソース・ドレイン領域２８の下部にＮ−−型の低濃度
層３１Ａを設け、ソース・ドレイン接合に広がる空乏層
の幅を拡大することにより、接合容量を減じて回路の高
速動作を可能とする技術を発明した。
ドレイン領域２７の拡散深さを深くして空乏層が広がり
やすい構造にすると、Ｎ−ソース・ドレイン領域２７が
ゲート電極２５の下部に必要以上に回り込むので、パン
チスルー耐圧の劣化等、短チャネル効果が顕著となる。
これを抑制するために、本出願人は、特願平８−２０２
５３８号に添付した明細書に開示したような、図６に示
すソース・ドレイン領域２８の下部にＮ−−型の低濃度
層３１Ａを設け、ソース・ドレイン接合に広がる空乏層
の幅を拡大することにより、接合容量を減じて回路の高
速動作を可能とする技術を発明した。
【０００６】
【発明が解決しようとする課題】前述した技術を適用し
た高速ＣＭＯＳセルとして、例えば図７及び図８に示す
ようなインバータを用いて従来の課題について説明す
る。尚、図８（Ａ）は図７のＡ’−Ａ’線断面図であ
り、図８（Ｂ）は図７のＢ’−Ｂ’線断面図である。従
来技術では、図８（Ａ）に示すように接合容量低減のた
め、層間絶縁膜２９にコンタクトホール３０を開口した
後に、低濃度層３１Ａをイオン注入法により形成してい
るが、全ての接合面積に対するコンタクト面積の割合が
小さいため、効果が薄い。また、図８（Ｂ）に示すよう
に接合容量低減のため、Ｎ型半導体層２２上のソース・
ドレイン領域２８の下部にもＰ−−型の低濃度層３１Ｂ
をイオン注入法により形成しているが、この場合も全て
の接合面積に対するコンタクト面積の割合が小さいた
め、効果が薄い。尚、３２はコンタクトホール３０内に
埋め込まれたタングステン膜等から成るコンタクトプラ
グであり、３３は該コンタクトプラグ３２に接続するメ
タル配線である。
た高速ＣＭＯＳセルとして、例えば図７及び図８に示す
ようなインバータを用いて従来の課題について説明す
る。尚、図８（Ａ）は図７のＡ’−Ａ’線断面図であ
り、図８（Ｂ）は図７のＢ’−Ｂ’線断面図である。従
来技術では、図８（Ａ）に示すように接合容量低減のた
め、層間絶縁膜２９にコンタクトホール３０を開口した
後に、低濃度層３１Ａをイオン注入法により形成してい
るが、全ての接合面積に対するコンタクト面積の割合が
小さいため、効果が薄い。また、図８（Ｂ）に示すよう
に接合容量低減のため、Ｎ型半導体層２２上のソース・
ドレイン領域２８の下部にもＰ−−型の低濃度層３１Ｂ
をイオン注入法により形成しているが、この場合も全て
の接合面積に対するコンタクト面積の割合が小さいた
め、効果が薄い。尚、３２はコンタクトホール３０内に
埋め込まれたタングステン膜等から成るコンタクトプラ
グであり、３３は該コンタクトプラグ３２に接続するメ
タル配線である。
【０００７】従って、本発明では接合容量低減のために
形成するＮ−−型、Ｐ−−型の低濃度層の効果を更に引
き出すことのできる半導体装置とその製造方法を提供す
ることを目的とする。
形成するＮ−−型、Ｐ−−型の低濃度層の効果を更に引
き出すことのできる半導体装置とその製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、請求項１に記載の本発明は、半
導体層表面のゲート絶縁膜５上に形成されたゲート電極
６と、該ゲート電極６に隣接するように形成された逆導
電型のソース・ドレイン領域９とから成る半導体装置に
おいて、前記ゲート電極６上を被覆する層間絶縁膜１０
に前記ソース・ドレイン領域９の面積に対するコンタク
ト面積の割合が少なくとも４割以上となる大面積の矩形
のコンタクトホール１１と、該コンタクト底部の面積と
ほぼ同面積の低濃度層とを有することを特徴とするもの
である。
に鑑み成されたもので、請求項１に記載の本発明は、半
導体層表面のゲート絶縁膜５上に形成されたゲート電極
６と、該ゲート電極６に隣接するように形成された逆導
電型のソース・ドレイン領域９とから成る半導体装置に
おいて、前記ゲート電極６上を被覆する層間絶縁膜１０
に前記ソース・ドレイン領域９の面積に対するコンタク
ト面積の割合が少なくとも４割以上となる大面積の矩形
のコンタクトホール１１と、該コンタクト底部の面積と
ほぼ同面積の低濃度層とを有することを特徴とするもの
である。
【０００９】また、請求項２に記載の本発明は、半導体
層の表面を選択酸化してＬＯＣＯＳ酸化膜４を形成し、
該ＬＯＣＯＳ酸化膜４で囲まれた前記半導体層の表面を
酸化してゲート絶縁膜５を形成する。次に、前記ゲート
絶縁膜５上にゲート電極６を形成し、前記半導体層の表
面に低濃度ソース・ドレイン領域７を形成するした後
に、前記ゲート電極６の側壁にサイドウォールスペーサ
膜８を形成し、該サイドウォールスペーサ膜８をマスク
として前記低濃度ソース・ドレイン領域７に重ねて逆導
電型の高濃度ソース・ドレイン領域９を形成する。そし
て、前記ゲート電極６上を被覆する層間絶縁膜１０を形
成し、該層間絶縁膜１０に前記ソース・ドレイン領域９
の底部面積に対するコンタクト面積の割合が少なくとも
４割以上となる大面積の矩形のコンタクトホール１１を
形成した後に、該層間絶縁膜１０をマスクにして前記コ
ンタクトホール１１を介してソース・ドレイン領域と同
導電型の低濃度の不純物をイオン注入することにより前
記ソース・ドレイン領域９の下部に逆導電型の低濃度層
１２を形成する工程とを具備することを特徴とするもの
である。
層の表面を選択酸化してＬＯＣＯＳ酸化膜４を形成し、
該ＬＯＣＯＳ酸化膜４で囲まれた前記半導体層の表面を
酸化してゲート絶縁膜５を形成する。次に、前記ゲート
絶縁膜５上にゲート電極６を形成し、前記半導体層の表
面に低濃度ソース・ドレイン領域７を形成するした後
に、前記ゲート電極６の側壁にサイドウォールスペーサ
膜８を形成し、該サイドウォールスペーサ膜８をマスク
として前記低濃度ソース・ドレイン領域７に重ねて逆導
電型の高濃度ソース・ドレイン領域９を形成する。そし
て、前記ゲート電極６上を被覆する層間絶縁膜１０を形
成し、該層間絶縁膜１０に前記ソース・ドレイン領域９
の底部面積に対するコンタクト面積の割合が少なくとも
４割以上となる大面積の矩形のコンタクトホール１１を
形成した後に、該層間絶縁膜１０をマスクにして前記コ
ンタクトホール１１を介してソース・ドレイン領域と同
導電型の低濃度の不純物をイオン注入することにより前
記ソース・ドレイン領域９の下部に逆導電型の低濃度層
１２を形成する工程とを具備することを特徴とするもの
である。
【００１０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら詳述する。本発明の特徴は、ソー
ス・ドレイン領域と半導体層との接合容量を低減し、回
路動作の高速化を図るために、コンタクトホールを介し
てイオン注入を行いソース・ドレイン領域下に設ける低
濃度層を設ける構成のものにおいて、コンタクトホール
の開口面積を広げることで、全ての接合面積に対するコ
ンタクト面積の割合が大きくなるため、ソース・ドレイ
ン領域下に設ける低濃度層の効果を更に増大させるもの
である。
て図面を参照しながら詳述する。本発明の特徴は、ソー
ス・ドレイン領域と半導体層との接合容量を低減し、回
路動作の高速化を図るために、コンタクトホールを介し
てイオン注入を行いソース・ドレイン領域下に設ける低
濃度層を設ける構成のものにおいて、コンタクトホール
の開口面積を広げることで、全ての接合面積に対するコ
ンタクト面積の割合が大きくなるため、ソース・ドレイ
ン領域下に設ける低濃度層の効果を更に増大させるもの
である。
【００１１】本発明を適用した高速ＣＭＯＳセルとし
て、例えば図１及び図２に示すようなインバータを用い
て説明する。尚、図２（Ａ）は図１のＡ−Ａ線断面図で
あり、図２（Ｂ）は図１のＢ−Ｂ線断面図である。図１
及び図２において、１は半導体基板であり、Ｐ型の半導
体層２及びＮ型の半導体層３を有している。４はＬＯＣ
ＯＳ酸化膜、５はゲート酸化膜、６はゲート電極、８は
サイドウォールスペーサ膜、７はＮ−ソース・ドレイン
領域、９はＮ＋ソース・ドレイン領域である。１２は前
記ソース・ドレイン領域９の下部に形成された低濃度層
である。また、１０はゲート電極６を被覆する層間絶縁
膜で、１１は該層間絶縁膜１０に開口したコンタクトホ
ールで、該コンタクトホール１１にタングステン膜等か
ら成るコンタクトプラグ１３が埋め込まれ、メタル配線
１４が該コンタクトプラグ１３に接続されている。尚、
図示しないが前記コンタクトホール１１内には周知なバ
リアメタル膜が形成され、該バリアメタル膜を介してコ
ンタクトプラグ１３が形成されている。また、タングス
テン膜を埋め込む構成に限定されず、バリアメタル膜を
介してアルミニウム等のメタル配線を被覆する構成でも
良い。
て、例えば図１及び図２に示すようなインバータを用い
て説明する。尚、図２（Ａ）は図１のＡ−Ａ線断面図で
あり、図２（Ｂ）は図１のＢ−Ｂ線断面図である。図１
及び図２において、１は半導体基板であり、Ｐ型の半導
体層２及びＮ型の半導体層３を有している。４はＬＯＣ
ＯＳ酸化膜、５はゲート酸化膜、６はゲート電極、８は
サイドウォールスペーサ膜、７はＮ−ソース・ドレイン
領域、９はＮ＋ソース・ドレイン領域である。１２は前
記ソース・ドレイン領域９の下部に形成された低濃度層
である。また、１０はゲート電極６を被覆する層間絶縁
膜で、１１は該層間絶縁膜１０に開口したコンタクトホ
ールで、該コンタクトホール１１にタングステン膜等か
ら成るコンタクトプラグ１３が埋め込まれ、メタル配線
１４が該コンタクトプラグ１３に接続されている。尚、
図示しないが前記コンタクトホール１１内には周知なバ
リアメタル膜が形成され、該バリアメタル膜を介してコ
ンタクトプラグ１３が形成されている。また、タングス
テン膜を埋め込む構成に限定されず、バリアメタル膜を
介してアルミニウム等のメタル配線を被覆する構成でも
良い。
【００１２】このように本発明では、図２に示すように
接合容量低減のため、ソース・ドレイン領域９の下部の
広い範囲に渡って低濃度層１２を形成しているため、全
ての接合面積に対するコンタクト面積の割合が大きくな
り、更に効果が増大する。以下、本発明の半導体装置の
製造方法について図面を参照しながら説明する。先ず、
図３（Ａ）を参照してＰ型の半導体層２を持つＰ型の半
導体基板１を準備する。尚、Ｐ型半導体層２は、Ｐ型の
半導体基板１上に形成したＰ型のエピタキシャル層、ま
たは基板１の表面に形成したＰ型のウエル領域を示す。
また、Ｐ型基板１として後述する不純物濃度を有する高
濃度基板を用いるならば改めてＰ型層を形成する必要は
なく、基板１の表面がＰ型半導体層２になる。
接合容量低減のため、ソース・ドレイン領域９の下部の
広い範囲に渡って低濃度層１２を形成しているため、全
ての接合面積に対するコンタクト面積の割合が大きくな
り、更に効果が増大する。以下、本発明の半導体装置の
製造方法について図面を参照しながら説明する。先ず、
図３（Ａ）を参照してＰ型の半導体層２を持つＰ型の半
導体基板１を準備する。尚、Ｐ型半導体層２は、Ｐ型の
半導体基板１上に形成したＰ型のエピタキシャル層、ま
たは基板１の表面に形成したＰ型のウエル領域を示す。
また、Ｐ型基板１として後述する不純物濃度を有する高
濃度基板を用いるならば改めてＰ型層を形成する必要は
なく、基板１の表面がＰ型半導体層２になる。
【００１３】Ｐ型半導体層２の表面に素子領域を形成す
べく、Ｐ型半導体層２の表面を初期酸化して５００Å程
度の酸化膜を形成し、この上に耐酸化膜としてのシリコ
ン窒化膜を形成してパターニングした後に、Ｐ型半導体
層２表面を選択酸化することにより膜厚５０００Å程度
のＬＯＣＯＳ酸化膜４を形成する。次に、前記ＬＯＣＯ
Ｓ酸化膜４に囲まれたＰ型半導体層２の表面を洗浄した
後に、酸化して膜厚１００Å程度のゲート酸化膜５を形
成する。
べく、Ｐ型半導体層２の表面を初期酸化して５００Å程
度の酸化膜を形成し、この上に耐酸化膜としてのシリコ
ン窒化膜を形成してパターニングした後に、Ｐ型半導体
層２表面を選択酸化することにより膜厚５０００Å程度
のＬＯＣＯＳ酸化膜４を形成する。次に、前記ＬＯＣＯ
Ｓ酸化膜４に囲まれたＰ型半導体層２の表面を洗浄した
後に、酸化して膜厚１００Å程度のゲート酸化膜５を形
成する。
【００１４】その後、減圧ＣＶＤ法によりゲート酸化膜
５上にポリシリコンあるいはポリサイド膜を堆積し、こ
れをパターニングしてゲート電極６を形成する。該ゲー
ト電極６のゲート長は、０．２〜０．５ミクロンとし、
Ｐ型半導体層２の不純物濃度は少なくとも１×１０17ｃ
ｍ-3以上である。図３（Ｂ）を参照して、表面に不要部
分を被覆するホトレジストマスクを形成し、前記ゲート
電極６をマスクとするセルフアライン方式によりドーズ
量３×１０13ｃｍ-2、加速電圧５０ＫｅＶの条件でヒ素
をイオン注入して、ゲート電極６の両脇にＮ−型ソース
・ドレイン領域７を形成する。
５上にポリシリコンあるいはポリサイド膜を堆積し、こ
れをパターニングしてゲート電極６を形成する。該ゲー
ト電極６のゲート長は、０．２〜０．５ミクロンとし、
Ｐ型半導体層２の不純物濃度は少なくとも１×１０17ｃ
ｍ-3以上である。図３（Ｂ）を参照して、表面に不要部
分を被覆するホトレジストマスクを形成し、前記ゲート
電極６をマスクとするセルフアライン方式によりドーズ
量３×１０13ｃｍ-2、加速電圧５０ＫｅＶの条件でヒ素
をイオン注入して、ゲート電極６の両脇にＮ−型ソース
・ドレイン領域７を形成する。
【００１５】次に、レジストマスク除去後、減圧ＣＶＤ
法によりゲート電極６を含む表面に膜２０００〜３００
０Å程度のＮＳＧ膜を堆積し、これをＣＨＦ３＋ＣＦ４
の混合ガス中における異方性ドライエッチングにより全
面エッチングすることにより、ゲート電極６の側壁にサ
イドウォールスペーサ膜８を形成する。その後、表面に
不要部分を被覆するホトレジストマスクを形成し、ゲー
ト電極６及びサイドウォールスペーサ膜８をマスクとす
るセルフアライン方式によりドーズ量５×１０15ｃｍ-
2、加速電圧８０ＫｅＶの条件でヒ素をイオン注入し、
Ｎ＋型ソース・ドレイン領域９を形成する。
法によりゲート電極６を含む表面に膜２０００〜３００
０Å程度のＮＳＧ膜を堆積し、これをＣＨＦ３＋ＣＦ４
の混合ガス中における異方性ドライエッチングにより全
面エッチングすることにより、ゲート電極６の側壁にサ
イドウォールスペーサ膜８を形成する。その後、表面に
不要部分を被覆するホトレジストマスクを形成し、ゲー
ト電極６及びサイドウォールスペーサ膜８をマスクとす
るセルフアライン方式によりドーズ量５×１０15ｃｍ-
2、加速電圧８０ＫｅＶの条件でヒ素をイオン注入し、
Ｎ＋型ソース・ドレイン領域９を形成する。
【００１６】図４（Ｃ）を参照して、全面に減圧ＣＶＤ
法により膜厚１０００Å程度のＮＳＧ膜と膜厚５０００
Å程度のＢＰＳＧ膜を順次堆積して層間絶縁膜１０を形
成して、熱処理を与えて層間絶縁膜１０の表面の平坦化
を行う。次に、前記層間絶縁膜１０の上にレジストマス
クを形成し、ＲＩＥ等の異方性ドライエッチングにより
ソース・ドレイン領域表面を露出するコンタクトホール
１１を形成する。
法により膜厚１０００Å程度のＮＳＧ膜と膜厚５０００
Å程度のＢＰＳＧ膜を順次堆積して層間絶縁膜１０を形
成して、熱処理を与えて層間絶縁膜１０の表面の平坦化
を行う。次に、前記層間絶縁膜１０の上にレジストマス
クを形成し、ＲＩＥ等の異方性ドライエッチングにより
ソース・ドレイン領域表面を露出するコンタクトホール
１１を形成する。
【００１７】本工程では、ＯＰＣ（Optical Proximity
effect Correction）技術を用いて大面積の矩形のコン
タクトホール１１の開口を行っている。即ち、コンタク
トホール１１を形成する際に通常の方法を用いると、光
の回折現象によりレジストマスクが変形して精度良く矩
形のコンタクトホールを形成することができない。従っ
て、本実施の形態では図１に示すようなコンタクトホー
ル両端部のコンタクト開口部を他の開口部より広く設け
ておくことで、矩形のコンタクトホールを精度良く形成
している。
effect Correction）技術を用いて大面積の矩形のコン
タクトホール１１の開口を行っている。即ち、コンタク
トホール１１を形成する際に通常の方法を用いると、光
の回折現象によりレジストマスクが変形して精度良く矩
形のコンタクトホールを形成することができない。従っ
て、本実施の形態では図１に示すようなコンタクトホー
ル両端部のコンタクト開口部を他の開口部より広く設け
ておくことで、矩形のコンタクトホールを精度良く形成
している。
【００１８】その後、層間絶縁膜１０に形成したコンタ
クトホール１１を介してドーズ量５×１０12ｃｍ-2、加
速電圧１５０ＫｅＶの条件でリンをイオン注入すること
により、Ｎ＋ソース・ドレイン領域９の下部にＮ−−型
の低濃度層１２Ａを形成する。該低濃度層１２Ａは、Ｎ
＋ソース・ドレイン領域９の底部と境を接し、これらの
Ｎ型層７、９と一体化する。この後、コンタクト抵抗の
低減を目的として、連続的にリンを４０ＫｅＶ、１×１
０15ｃｍ-2程度のドーズ量でイオン注入（プラグイオン
注入）する。
クトホール１１を介してドーズ量５×１０12ｃｍ-2、加
速電圧１５０ＫｅＶの条件でリンをイオン注入すること
により、Ｎ＋ソース・ドレイン領域９の下部にＮ−−型
の低濃度層１２Ａを形成する。該低濃度層１２Ａは、Ｎ
＋ソース・ドレイン領域９の底部と境を接し、これらの
Ｎ型層７、９と一体化する。この後、コンタクト抵抗の
低減を目的として、連続的にリンを４０ＫｅＶ、１×１
０15ｃｍ-2程度のドーズ量でイオン注入（プラグイオン
注入）する。
【００１９】尚、不純物濃度分布のピークを深部に形成
するイオン注入では、不純物イオンの飛程距離の増大に
伴いマスク端から横方向への散乱も大きくなるので、こ
のような現象を考慮した上で、及び本工程以後の熱処理
による横方向の再拡散の分を考慮して、コンタクトホー
ル１１の位置を決定している。これで、低濃度層１２Ａ
がゲート電極６の直下にまで不必要に拡散されないよう
にしている。
するイオン注入では、不純物イオンの飛程距離の増大に
伴いマスク端から横方向への散乱も大きくなるので、こ
のような現象を考慮した上で、及び本工程以後の熱処理
による横方向の再拡散の分を考慮して、コンタクトホー
ル１１の位置を決定している。これで、低濃度層１２Ａ
がゲート電極６の直下にまで不必要に拡散されないよう
にしている。
【００２０】また、図４に示すようにＮ型半導体層３上
にも同様にしてＰ――型の低濃度層１２Ｂを形成する。
即ち、ゲート電極６をマスクにしてＰ型不純物、例えば
ボロンをイオン注入してＰ−型ソース・ドレイン領域７
を形成し、サイドウォールスペーサ８を形成した後に、
Ｐ型不純物、例えばボロンをイオン注入してＰ＋型ソー
ス・ドレイン領域９を形成する。そして、層間絶縁膜１
０を形成し、前記ソース・ドレイン領域９上にコンタク
トホール１１を形成した後に、該コンタクトホール１１
を介してＰ型不純物、例えばボロンをイオン注入してＰ
＋型ソース・ドレイン領域９の下部にＰ−−型の低濃度
層１２Ｂを形成する。
にも同様にしてＰ――型の低濃度層１２Ｂを形成する。
即ち、ゲート電極６をマスクにしてＰ型不純物、例えば
ボロンをイオン注入してＰ−型ソース・ドレイン領域７
を形成し、サイドウォールスペーサ８を形成した後に、
Ｐ型不純物、例えばボロンをイオン注入してＰ＋型ソー
ス・ドレイン領域９を形成する。そして、層間絶縁膜１
０を形成し、前記ソース・ドレイン領域９上にコンタク
トホール１１を形成した後に、該コンタクトホール１１
を介してＰ型不純物、例えばボロンをイオン注入してＰ
＋型ソース・ドレイン領域９の下部にＰ−−型の低濃度
層１２Ｂを形成する。
【００２１】本発明では、ＯＰＣ技術を用いて大面積の
矩形のコンタクトホール１１を形成することで、全ての
接合面積に対するコンタクト面積の割合が大きくなり、
該コンタクトホール１１を介してイオン注入されて成る
低濃度層１２によるソース・ドレイン領域と半導体層と
の接合容量を低減することができるので、回路動作の高
速化を図ることができる。
矩形のコンタクトホール１１を形成することで、全ての
接合面積に対するコンタクト面積の割合が大きくなり、
該コンタクトホール１１を介してイオン注入されて成る
低濃度層１２によるソース・ドレイン領域と半導体層と
の接合容量を低減することができるので、回路動作の高
速化を図ることができる。
【００２２】また、コンタクト底部の面積が大きいた
め、コンタクト抵抗が小さくなる。更に、低濃度層１２
の形成に当たり、層間絶縁膜１０に形成したコンタクト
ホール１１を通して形成するので、新規マスクの追加が
不要であるほか、コンタクトホール１８への上記プラグ
イオン注入と連続的に行え、つまり同じイオン注入装置
内で加速電圧を変更するという連続処理で処理できるの
で、製造工程を簡素化できる。
め、コンタクト抵抗が小さくなる。更に、低濃度層１２
の形成に当たり、層間絶縁膜１０に形成したコンタクト
ホール１１を通して形成するので、新規マスクの追加が
不要であるほか、コンタクトホール１８への上記プラグ
イオン注入と連続的に行え、つまり同じイオン注入装置
内で加速電圧を変更するという連続処理で処理できるの
で、製造工程を簡素化できる。
【００２３】このように本発明では、図２に示すように
接合容量低減のために形成する低濃度層１２の効果を更
に引き出すことのできるようにソース・ドレイン領域９
上に形成するコンタクトホール１１の開口面積を拡大さ
せたことで、当該コンタクトホール１１を介してイオン
注入した際の全ての接合面積に対するコンタクト面積の
割合が大きくなり、更なる効果の増大が図れる。
接合容量低減のために形成する低濃度層１２の効果を更
に引き出すことのできるようにソース・ドレイン領域９
上に形成するコンタクトホール１１の開口面積を拡大さ
せたことで、当該コンタクトホール１１を介してイオン
注入した際の全ての接合面積に対するコンタクト面積の
割合が大きくなり、更なる効果の増大が図れる。
【００２４】
【発明の効果】以上説明したように本発明によれば、大
面積の矩形のコンタクトホールを形成して、全ての接合
面積に対するコンタクト面積の割合を大きくすること
で、該コンタクトホールを介してイオン注入されて成る
低濃度層によるソース・ドレイン領域と半導体層との接
合容量を更に低減することができるので、回路動作の高
速化を図ることができる利点を有する。
面積の矩形のコンタクトホールを形成して、全ての接合
面積に対するコンタクト面積の割合を大きくすること
で、該コンタクトホールを介してイオン注入されて成る
低濃度層によるソース・ドレイン領域と半導体層との接
合容量を更に低減することができるので、回路動作の高
速化を図ることができる利点を有する。
【００２５】また、コンタクト底部の面積が大きくなる
ため、コンタクト抵抗が小さくなるという利点を有す
る。
ため、コンタクト抵抗が小さくなるという利点を有す
る。
【図面の簡単な説明】
【図１】本発明の半導体装置の構成を説明するための平
面図である。
面図である。
【図２】本発明の半導体装置の構成を説明するための断
面図である。
面図である。
【図３】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図４】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図５】第１の従来例を説明するための断面図である。
【図６】第２の従来例を説明するための断面図である。
【図７】第２の従来例の課題を説明するための平面図で
ある。
ある。
【図８】図７の断面図である。
Claims (4)
- 【請求項１】 一導電型の半導体層表面のゲート絶縁膜
上に形成されたゲート電極と、 前記ゲート電極に隣接するように形成された逆導電型の
ソース・ドレイン領域と、 前記ゲート電極上を被覆する層間絶縁膜を介して該ゲー
ト電極のチャネル幅に沿って大面積の矩形のコンタクト
ホールとを有する半導体装置。 - 【請求項２】 一導電型の半導体層表面のゲート絶縁膜
上に形成されたゲート電極と、 前記ゲート電極に隣接するように形成された逆導電型の
ソース・ドレイン領域と、 前記ゲート電極上を被覆する層間絶縁膜を介して該ゲー
ト電極のチャネル幅に沿って前記ソース・ドレイン領域
上に形成された該ソース・ドレイン領域の面積に対する
コンタクト面積の割合が少なくとも４割以上となるコン
タクトホールとを有する半導体装置。 - 【請求項３】 一導電型の半導体層の表面を選択酸化し
てＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜で囲まれた前記一導電型の半導体
層の表面を酸化してゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記一導電型の半導体層の表面に逆導電型の低濃度ソー
ス・ドレイン領域を形成する工程と、 前記ゲート電極の側壁にスペーサを形成する工程と、 前記スペーサをマスクとして前記低濃度ソース・ドレイ
ン領域に重ねて逆導電型の高濃度ソース・ドレイン領域
を形成する工程と、 前記ゲート電極上を被覆する層間絶縁膜を形成する工程
と、 前記層間絶縁膜に前記ゲート電極のチャネル幅に沿って
大面積の矩形のコンタクトホールを形成する工程と、 前記層間絶縁膜をマスクにして前記コンタクトホールを
介して逆導電型の不純物をイオン注入することにより前
記高濃度ソース・ドレイン領域と前記一導電型の半導体
層との間に逆導電型の低濃度層を形成する工程とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項４】 一導電型の半導体層の表面を選択酸化し
てＬＯＣＯＳ酸化を形成する工程と、 前記ＬＯＣＯＳ酸化膜で囲まれた前記一導電型の半導体
層の表面を酸化してゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記一導電型の半導体層の表面に逆導電型の低濃度ソー
ス・ドレイン領域を形成する工程と、 前記ゲート電極の側壁にスペーサを形成する工程と、 前記スペーサをマスクとして前記低濃度ソース・ドレイ
ン領域に重ねて逆導電型の高濃度ソース・ドレイン領域
を形成する工程と、 前記ゲート電極上を被覆する層間絶縁膜を形成する工程
と、 前記層間絶縁膜に前記ゲート電極のチャネル幅に沿って
前記ソース・ドレイン領域の面積に対するコンタクト面
積の割合が少なくとも４割以上となるコンタクトホール
を形成する工程と、 前記層間絶縁膜をマスクにして前記コンタクトホールを
介して逆導電型の不純物をイオン注入することにより前
記高濃度ソース・ドレイン領域と前記一導電型の半導体
層との間に逆導電型の低濃度層を形成する工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6734298A JPH11266013A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6734298A JPH11266013A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11266013A true JPH11266013A (ja) | 1999-09-28 |
Family
ID=13342265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6734298A Pending JPH11266013A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11266013A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008017A (ja) * | 2001-06-18 | 2003-01-10 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| EP1150164A3 (en) * | 2000-04-27 | 2003-10-08 | Infineon Technologies North America Corp. | Method and apparatus for producing rectangular contact holes utilizing side lobe formation |
-
1998
- 1998-03-17 JP JP6734298A patent/JPH11266013A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1150164A3 (en) * | 2000-04-27 | 2003-10-08 | Infineon Technologies North America Corp. | Method and apparatus for producing rectangular contact holes utilizing side lobe formation |
| US6767682B1 (en) | 2000-04-27 | 2004-07-27 | Infineon Technologies Ag | Method for producing quadratic contact holes utilizing side lobe formation |
| US7224030B2 (en) | 2000-04-27 | 2007-05-29 | Infineon Technologies Ag | Method and apparatus for producing rectangular contact holes utilizing side lobe formation |
| JP2003008017A (ja) * | 2001-06-18 | 2003-01-10 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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