JPH09266255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09266255A JPH09266255A JP8073356A JP7335696A JPH09266255A JP H09266255 A JPH09266255 A JP H09266255A JP 8073356 A JP8073356 A JP 8073356A JP 7335696 A JP7335696 A JP 7335696A JP H09266255 A JPH09266255 A JP H09266255A
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- diffusion layer
- mos transistor
- forming
- breakdown voltage
- oxide film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＬＤＤ構造を採り、低電圧で駆動するＭＯＳ
トランジスタと高耐圧ＭＯＳトランジスタが混載された
半導体装置において、高耐圧ＭＯＳトランジスタのドレ
イン電流Ｉｄｓや耐圧特性のばらつきがない半導体装置
の製造方法を提供する。 【解決手段】 ＣＶＤ酸化膜をＲＩＥでエッチバックし
てゲート電極１７側壁にサイドウォール酸化膜２２を形
成し、その後ＭＯＳトランジスタ１形成領域を覆うフォ
トレジスト２０を形成し、イオン注入により高耐圧ＭＯ
Ｓトランジスタ２の第２のＬＤＤ拡散層２１を形成し、
更に高耐圧ＭＯＳトランジスタ２のドレイン２ａに、ゲ
ート電極１７とソース・ドレイン拡散層２４とをオフセ
ットさせるためのフォトレジスト２３を形成し、その後
イオン注入してソース・ドレイン拡散層２４を形成す
る。 【効果】 ドレイン電流Ｉｄｓや耐圧のばらつきが無い
高耐圧ＭＯＳトランジスタを含む半導体装置の作製が可
能となる。
トランジスタと高耐圧ＭＯＳトランジスタが混載された
半導体装置において、高耐圧ＭＯＳトランジスタのドレ
イン電流Ｉｄｓや耐圧特性のばらつきがない半導体装置
の製造方法を提供する。 【解決手段】 ＣＶＤ酸化膜をＲＩＥでエッチバックし
てゲート電極１７側壁にサイドウォール酸化膜２２を形
成し、その後ＭＯＳトランジスタ１形成領域を覆うフォ
トレジスト２０を形成し、イオン注入により高耐圧ＭＯ
Ｓトランジスタ２の第２のＬＤＤ拡散層２１を形成し、
更に高耐圧ＭＯＳトランジスタ２のドレイン２ａに、ゲ
ート電極１７とソース・ドレイン拡散層２４とをオフセ
ットさせるためのフォトレジスト２３を形成し、その後
イオン注入してソース・ドレイン拡散層２４を形成す
る。 【効果】 ドレイン電流Ｉｄｓや耐圧のばらつきが無い
高耐圧ＭＯＳトランジスタを含む半導体装置の作製が可
能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、通常のＬＤＤ構造ＭＯＳト
ランジスタと昇圧回路等の高耐圧ＭＯＳトランジスタを
混載した半導体装置の製造方法に関する。
法に関し、さらに詳しくは、通常のＬＤＤ構造ＭＯＳト
ランジスタと昇圧回路等の高耐圧ＭＯＳトランジスタを
混載した半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の高集積化したＭＯＳトランジスタ
による半導体集積回路は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造を採り、低電圧で駆動され
るＭＯＳトランジスタが使用されているのが一般的であ
る。このＭＯＳトランジスタを基本構成とする半導体集
積回路に、例えば高耐圧ＭＯＳトランジスタを含む昇圧
回路を混載してして１チップ化した半導体装置も、近年
望まれている。このＬＤＤ構造を採る、通常のＭＯＳト
ランジスタと高耐圧ＭＯＳトランジスタを混載した半導
体装置の製造方法の従来例を、図３を参照して説明す
る。
による半導体集積回路は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造を採り、低電圧で駆動され
るＭＯＳトランジスタが使用されているのが一般的であ
る。このＭＯＳトランジスタを基本構成とする半導体集
積回路に、例えば高耐圧ＭＯＳトランジスタを含む昇圧
回路を混載してして１チップ化した半導体装置も、近年
望まれている。このＬＤＤ構造を採る、通常のＭＯＳト
ランジスタと高耐圧ＭＯＳトランジスタを混載した半導
体装置の製造方法の従来例を、図３を参照して説明す
る。
【０００３】まず、図３（ａ）に示すように、半導体基
板１１の表面にフィールド酸化膜１２をＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｎ Ｓｉｌｉｃｏ
ｎ）法等により選択的に形成する。その後、通常のＭＯ
Ｓトランジスタ１のウエル１２と、高耐圧ＭＯＳトラン
ジスタ２のウエル１３をパターニングしたフォトレジス
トをマスクとしてイオン注入を行って、順次形成する。
更にその後、高耐圧ＭＯＳトランジスタ２の周囲のフィ
ールド酸化膜１２下に、フォトレジストをマスクとした
イオン注入によるチャネルストッパ１５を形成する。こ
のチャネルストッパ１５の端部とフィールド酸化膜１２
の端部の距離Ａは高耐圧ＭＯＳトランジスタ１が所定の
耐圧確保可能な距離とする。次に、フィールド酸化膜１
２に囲まれた素子形成領域にゲート酸化膜１６を形成す
る。その後、通常のＭＯＳトランジスタ１や高耐圧ＭＯ
Ｓトランジスタ２に、ドープされたポリシリコン膜等に
よるゲート電極１７を形成する。次に、フォトレジスト
１８を塗布し、高耐圧ＭＯＳトランジスタ２のみにフォ
トレジスト１８が残るようなパターニングをし、その後
このフォトレジスト１８、フィールド酸化膜１２および
ゲート電極１７をマスクとして、イオン注入を行って、
低濃度の不純物による第１のＬＤＤ拡散層１９を形成す
る。
板１１の表面にフィールド酸化膜１２をＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｎ Ｓｉｌｉｃｏ
ｎ）法等により選択的に形成する。その後、通常のＭＯ
Ｓトランジスタ１のウエル１２と、高耐圧ＭＯＳトラン
ジスタ２のウエル１３をパターニングしたフォトレジス
トをマスクとしてイオン注入を行って、順次形成する。
更にその後、高耐圧ＭＯＳトランジスタ２の周囲のフィ
ールド酸化膜１２下に、フォトレジストをマスクとした
イオン注入によるチャネルストッパ１５を形成する。こ
のチャネルストッパ１５の端部とフィールド酸化膜１２
の端部の距離Ａは高耐圧ＭＯＳトランジスタ１が所定の
耐圧確保可能な距離とする。次に、フィールド酸化膜１
２に囲まれた素子形成領域にゲート酸化膜１６を形成す
る。その後、通常のＭＯＳトランジスタ１や高耐圧ＭＯ
Ｓトランジスタ２に、ドープされたポリシリコン膜等に
よるゲート電極１７を形成する。次に、フォトレジスト
１８を塗布し、高耐圧ＭＯＳトランジスタ２のみにフォ
トレジスト１８が残るようなパターニングをし、その後
このフォトレジスト１８、フィールド酸化膜１２および
ゲート電極１７をマスクとして、イオン注入を行って、
低濃度の不純物による第１のＬＤＤ拡散層１９を形成す
る。
【０００４】次に、図３（ｂ）に示すように、フォトレ
ジスト２０を塗布し、通常のＭＯＳトランジスタ１には
フォトレジスト２０を残し、高耐圧ＭＯＳトランジスタ
２はフォトレジスト２０が除去される状態のパターニン
グをして、このフォトレジスト２０、フィールド酸化膜
１２およびゲート電極１７をマスクとして、イオン注入
を行って、低濃度の不純物による第２のＬＤＤ拡散層２
１を形成する。
ジスト２０を塗布し、通常のＭＯＳトランジスタ１には
フォトレジスト２０を残し、高耐圧ＭＯＳトランジスタ
２はフォトレジスト２０が除去される状態のパターニン
グをして、このフォトレジスト２０、フィールド酸化膜
１２およびゲート電極１７をマスクとして、イオン注入
を行って、低濃度の不純物による第２のＬＤＤ拡散層２
１を形成する。
【０００５】次に、図３（ｃ）に示すように、ＣＶＤ法
等によるＣＶＤ酸化膜を堆積した後ＲＩＥ法による異方
性プラズマエッチングでのエッチバックを行って、ゲー
ト電極１７の側壁にサイドウォール酸化膜２２を形成す
る。その後、フォトレジスト２３を塗布し、高耐圧ＭＯ
Ｓトランジスタ２のドレイン２ａの一部とゲート電極１
７の一部にフォトレジスト２３が残るようなフォトレジ
ストのパターニングをする。この時、ドレイン２ａのフ
ォトレジスト２３端部とゲート電極１７側壁までの距離
Ｂは、高耐圧ＭＯＳトランジスタ１のドレイン２ａ耐圧
が所定耐圧となる距離とする。次に、フォトレジスト２
３、フィールド酸化膜１２およびサイドウォール酸化膜
２２を持つゲート電極１７をマスクとしてイオン注入
し、高濃度の不純物によるソース・ドレイン拡散層２４
を形成する。この様にすることで、高耐圧ＭＯＳトラン
ジスタ２のゲート電極１７とドレイン２ａのソース・ド
レイン拡散層２４とは、通常のＭＯＳトランジスタと異
なり、大きなオフセットが取られた状態となる。この後
は、常法に準じた製造工程を行って、半導体装置を作製
する。
等によるＣＶＤ酸化膜を堆積した後ＲＩＥ法による異方
性プラズマエッチングでのエッチバックを行って、ゲー
ト電極１７の側壁にサイドウォール酸化膜２２を形成す
る。その後、フォトレジスト２３を塗布し、高耐圧ＭＯ
Ｓトランジスタ２のドレイン２ａの一部とゲート電極１
７の一部にフォトレジスト２３が残るようなフォトレジ
ストのパターニングをする。この時、ドレイン２ａのフ
ォトレジスト２３端部とゲート電極１７側壁までの距離
Ｂは、高耐圧ＭＯＳトランジスタ１のドレイン２ａ耐圧
が所定耐圧となる距離とする。次に、フォトレジスト２
３、フィールド酸化膜１２およびサイドウォール酸化膜
２２を持つゲート電極１７をマスクとしてイオン注入
し、高濃度の不純物によるソース・ドレイン拡散層２４
を形成する。この様にすることで、高耐圧ＭＯＳトラン
ジスタ２のゲート電極１７とドレイン２ａのソース・ド
レイン拡散層２４とは、通常のＭＯＳトランジスタと異
なり、大きなオフセットが取られた状態となる。この後
は、常法に準じた製造工程を行って、半導体装置を作製
する。
【０００６】しかし、上記の製造方法で、通常のＭＯＳ
トランジスタ１と高耐圧ＭＯＳトランジスタ２を混載す
る半導体装置を作製する際、ゲート電極１７側壁にサイ
ドウォール酸化膜２２を形成するＲＩＥによるエッチバ
ックは、通常オーバーエッチング条件で行われ、一方サ
イドウォール酸化膜２２のＣＶＤ酸化膜と半導体基板１
１の単結晶シリコンとのエッチング選択比が十分大きく
ないこともあり、図４（ａ）に示すように、半導体基板
１１の第１のＬＤＤ拡散層１９や第２のＬＤＤ拡散層２
１がエッチングされてしまう。この様なことで、第１の
ＬＤＤ拡散層１９や第２のＬＤＤ拡散層２１が浅くなる
と、次のイオン注入により形成されるソース・ドレイン
拡散層２４は、図４（ｂ）に示すように、第１のＬＤＤ
拡散層１９や第２のＬＤＤ拡散層２１より深くなってし
まう。
トランジスタ１と高耐圧ＭＯＳトランジスタ２を混載す
る半導体装置を作製する際、ゲート電極１７側壁にサイ
ドウォール酸化膜２２を形成するＲＩＥによるエッチバ
ックは、通常オーバーエッチング条件で行われ、一方サ
イドウォール酸化膜２２のＣＶＤ酸化膜と半導体基板１
１の単結晶シリコンとのエッチング選択比が十分大きく
ないこともあり、図４（ａ）に示すように、半導体基板
１１の第１のＬＤＤ拡散層１９や第２のＬＤＤ拡散層２
１がエッチングされてしまう。この様なことで、第１の
ＬＤＤ拡散層１９や第２のＬＤＤ拡散層２１が浅くなる
と、次のイオン注入により形成されるソース・ドレイン
拡散層２４は、図４（ｂ）に示すように、第１のＬＤＤ
拡散層１９や第２のＬＤＤ拡散層２１より深くなってし
まう。
【０００７】上述した状態で高耐圧ＭＯＳトランジスタ
２が作製されると、高耐圧ＭＯＳトランジスタ２の第２
のＬＤＤ拡散層の抵抗の増大となってドレイン電流Ｉｄ
ｓが減少する。更に第２のＬＤＤ拡散層よりソース・ド
レイン拡散層２４が深くなることで、ＰＮ接合部の不純
物プロファイルが急峻になりＰＮ接合部の耐圧が低下す
る。また、上述のＲＩＥによるエッチバックによる第２
のＬＤＤ拡散層のエッチング量は、製造条件の僅かな変
動で異なってくるため、高耐圧ＭＯＳトランジスタ２の
Ｉｄｓや耐圧特性のばらつきとなるという問題が生ず
る。
２が作製されると、高耐圧ＭＯＳトランジスタ２の第２
のＬＤＤ拡散層の抵抗の増大となってドレイン電流Ｉｄ
ｓが減少する。更に第２のＬＤＤ拡散層よりソース・ド
レイン拡散層２４が深くなることで、ＰＮ接合部の不純
物プロファイルが急峻になりＰＮ接合部の耐圧が低下す
る。また、上述のＲＩＥによるエッチバックによる第２
のＬＤＤ拡散層のエッチング量は、製造条件の僅かな変
動で異なってくるため、高耐圧ＭＯＳトランジスタ２の
Ｉｄｓや耐圧特性のばらつきとなるという問題が生ず
る。
【０００８】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、ＬＤＤ構造を取
り、低電圧で駆動するＭＯＳトランジスタと高耐圧ＭＯ
Ｓトランジスタが混載された半導体装置において、高耐
圧ＭＯＳトランジスタのＩｄｓや耐圧特性のばらつきが
ない半導体装置の製造方法を提供することを目的とす
る。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、ＬＤＤ構造を取
り、低電圧で駆動するＭＯＳトランジスタと高耐圧ＭＯ
Ｓトランジスタが混載された半導体装置において、高耐
圧ＭＯＳトランジスタのＩｄｓや耐圧特性のばらつきが
ない半導体装置の製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、ＬＤＤ構造を採り、低電圧で駆動するＭＯＳトラ
ンジスタと高耐圧ＭＯＳトランジスタが混載する半導体
装置の製造方法において、ゲート電極を形成する工程
と、高耐圧ＭＯＳトランジスタの形成領域にフォトレジ
ストを形成するパターニング工程と、低電圧で駆動する
ＭＯＳトランジスタの形成領域に第１のＬＤＤ拡散層を
形成するイオン注入工程と、ゲート電極の側壁にサイド
ウォール酸化膜を形成する工程と、このサイドウォール
酸化膜を形成工程後に、低電圧で駆動する前記ＭＯＳト
ランジスタの形成領域にフォトレジストを形成するパタ
ーニング工程と、このパターニング工程後に、高耐圧Ｍ
ＯＳトランジスタの形成領域に第２のＬＤＤ拡散層を形
成するイオン注入工程と、高耐圧ＭＯＳトランジスタの
ドレイン領域に形成するソース・ドレイン拡散層をゲー
ト電極に対してオフセットさせるフォトレジストを形成
するパターニング工程と、ソース・ドレイン拡散層を形
成するイオン注入工程とを有することを特徴とするもの
である。また、上述した第２のＬＤＤ拡散層を形成する
イオン注入の投影飛程を、ソース・ドレイン拡散層を形
成するイオン注入の投影飛程より大きくすることができ
る。
造方法は、上述の課題を解決するために提案するもので
あり、ＬＤＤ構造を採り、低電圧で駆動するＭＯＳトラ
ンジスタと高耐圧ＭＯＳトランジスタが混載する半導体
装置の製造方法において、ゲート電極を形成する工程
と、高耐圧ＭＯＳトランジスタの形成領域にフォトレジ
ストを形成するパターニング工程と、低電圧で駆動する
ＭＯＳトランジスタの形成領域に第１のＬＤＤ拡散層を
形成するイオン注入工程と、ゲート電極の側壁にサイド
ウォール酸化膜を形成する工程と、このサイドウォール
酸化膜を形成工程後に、低電圧で駆動する前記ＭＯＳト
ランジスタの形成領域にフォトレジストを形成するパタ
ーニング工程と、このパターニング工程後に、高耐圧Ｍ
ＯＳトランジスタの形成領域に第２のＬＤＤ拡散層を形
成するイオン注入工程と、高耐圧ＭＯＳトランジスタの
ドレイン領域に形成するソース・ドレイン拡散層をゲー
ト電極に対してオフセットさせるフォトレジストを形成
するパターニング工程と、ソース・ドレイン拡散層を形
成するイオン注入工程とを有することを特徴とするもの
である。また、上述した第２のＬＤＤ拡散層を形成する
イオン注入の投影飛程を、ソース・ドレイン拡散層を形
成するイオン注入の投影飛程より大きくすることができ
る。
【００１０】本発明によれば、ゲート電極の側壁にサイ
ドウォール酸化膜を形成し、通常のＭＯＳトランジスタ
にフォトレジストを残すための、フォトレジストのパタ
ーニングをした後に、高耐圧ＭＯＳトランジスタに第２
のＬＤＤ拡散層を形成するイオン注入工程を行うため
に、サイドウォール酸化膜形成のエッチバック時に半導
体基板表面がエッチングされても第２のＬＤＤ拡散層の
深さや不純物プロファイルが一定に抑えられ、しかも第
２のＬＤＤ拡散層を形成するイオン注入の投影飛程をソ
ース・ドレイン拡散層を形成するイオン注入の投影飛程
より大きくすることでＰＮ接合の不純物プロファイルの
急峻さが無くなること等により、Ｉｄｓや耐圧特性のば
らつきが無い半導体装置の作製が可能となる。
ドウォール酸化膜を形成し、通常のＭＯＳトランジスタ
にフォトレジストを残すための、フォトレジストのパタ
ーニングをした後に、高耐圧ＭＯＳトランジスタに第２
のＬＤＤ拡散層を形成するイオン注入工程を行うため
に、サイドウォール酸化膜形成のエッチバック時に半導
体基板表面がエッチングされても第２のＬＤＤ拡散層の
深さや不純物プロファイルが一定に抑えられ、しかも第
２のＬＤＤ拡散層を形成するイオン注入の投影飛程をソ
ース・ドレイン拡散層を形成するイオン注入の投影飛程
より大きくすることでＰＮ接合の不純物プロファイルの
急峻さが無くなること等により、Ｉｄｓや耐圧特性のば
らつきが無い半導体装置の作製が可能となる。
【００１１】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３、図４中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３、図４中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
【００１２】本実施例はＬＤＤ構造を採る、通常のＭＯ
Ｓトランジスタと高耐圧ＭＯＳトランジスタが混載する
半導体装置の製造方法に本発明を適用した例であり、こ
れを図１および図２を参照して説明する。まず、図１
（ａ）に示すように、Ｎ型の半導体基板１１の表面にフ
ィールド酸化膜１２をＬＯＣＯＳ法等により選択的に形
成する。その後、通常のＭＯＳトランジスタ１のウエル
１３と高耐圧ＭＯＳトランジスタ２のウエル１４をパタ
ーニングしたフォトレジストをマスクとしてＰ型不純物
のイオン注入を行い、その後の熱処理による拡散で、順
次形成する。更にその後、高耐圧ＭＯＳトランジスタ２
の周囲のフィールド酸化膜１２下に、フォトレジストを
マスクとしたＰ型不純物のイオン注入によるチャネルス
トッパ１５を形成する。このチャネルストッパ１５の端
部とフィールド酸化膜１２の端部の距離Ａは、高耐圧Ｍ
ＯＳトランジスタ２が所定の耐圧確保可能な距離とし
て、例えば約１μｍとする。次に、フィールド酸化膜１
２に囲まれた素子形成領域に膜厚約３０ｎｍのゲート酸
化膜１６を形成する。なお、このゲート酸化膜１６は、
通常のＭＯＳトランジスタ１の性能確保のために、通常
のＭＯＳトランジスタ１のゲート酸化膜厚と高耐圧ＭＯ
Ｓトランジスタ２のゲート酸化膜厚とを変え、例えば前
者を約９ｎｍ、後者を約３０ｎｍとして、２度の熱酸化
工程により形成してもよい。
Ｓトランジスタと高耐圧ＭＯＳトランジスタが混載する
半導体装置の製造方法に本発明を適用した例であり、こ
れを図１および図２を参照して説明する。まず、図１
（ａ）に示すように、Ｎ型の半導体基板１１の表面にフ
ィールド酸化膜１２をＬＯＣＯＳ法等により選択的に形
成する。その後、通常のＭＯＳトランジスタ１のウエル
１３と高耐圧ＭＯＳトランジスタ２のウエル１４をパタ
ーニングしたフォトレジストをマスクとしてＰ型不純物
のイオン注入を行い、その後の熱処理による拡散で、順
次形成する。更にその後、高耐圧ＭＯＳトランジスタ２
の周囲のフィールド酸化膜１２下に、フォトレジストを
マスクとしたＰ型不純物のイオン注入によるチャネルス
トッパ１５を形成する。このチャネルストッパ１５の端
部とフィールド酸化膜１２の端部の距離Ａは、高耐圧Ｍ
ＯＳトランジスタ２が所定の耐圧確保可能な距離とし
て、例えば約１μｍとする。次に、フィールド酸化膜１
２に囲まれた素子形成領域に膜厚約３０ｎｍのゲート酸
化膜１６を形成する。なお、このゲート酸化膜１６は、
通常のＭＯＳトランジスタ１の性能確保のために、通常
のＭＯＳトランジスタ１のゲート酸化膜厚と高耐圧ＭＯ
Ｓトランジスタ２のゲート酸化膜厚とを変え、例えば前
者を約９ｎｍ、後者を約３０ｎｍとして、２度の熱酸化
工程により形成してもよい。
【００１３】その後、通常のＭＯＳトランジスタ１や高
耐圧ＭＯＳトランジスタ２に、例えばドープしたポリシ
リコン膜によるゲート電極１７を形成する。次に、フォ
トレジスト１８を塗布し、高耐圧ＭＯＳトランジスタ２
のみにフォトレジスト１８が残るようなパターニングを
し、その後このフォトレジスト１８、フィールド酸化膜
１２およびゲート電極１７をマスクとして、Ｎ型不純物
のイオン注入を行って、低濃度のＮ型不純物による第１
のＬＤＤ拡散層１９を形成する。なお、この第１のＬＤ
Ｄ拡散層１９のイオン注入条件は、例えばＡｓイオンを
用い、打ち込みエネルギーを約２５ＫｅＶ、ドーズ量を
２Ｅ１３／ｃｍ2 とする。
耐圧ＭＯＳトランジスタ２に、例えばドープしたポリシ
リコン膜によるゲート電極１７を形成する。次に、フォ
トレジスト１８を塗布し、高耐圧ＭＯＳトランジスタ２
のみにフォトレジスト１８が残るようなパターニングを
し、その後このフォトレジスト１８、フィールド酸化膜
１２およびゲート電極１７をマスクとして、Ｎ型不純物
のイオン注入を行って、低濃度のＮ型不純物による第１
のＬＤＤ拡散層１９を形成する。なお、この第１のＬＤ
Ｄ拡散層１９のイオン注入条件は、例えばＡｓイオンを
用い、打ち込みエネルギーを約２５ＫｅＶ、ドーズ量を
２Ｅ１３／ｃｍ2 とする。
【００１４】次に、図１（ｂ）に示すように、フォトレ
ジスト１８を除去し、ＣＶＤ法等によるＣＶＤ酸化膜を
堆積した後ＲＩＥ法による異方性プラズマエッチングで
のエッチバックを行って、ゲート電極１７の側壁にサイ
ドウォール酸化膜２２を形成する。その後、フォトレジ
スト２０を塗布し、通常のＭＯＳトランジスタ１にはフ
ォトレジスト２０を残し、高耐圧ＭＯＳトランジスタ２
はフォトレジスト２０が除去される状態のパターニング
をして、このフォトレジスト２０、フィールド酸化膜１
２およびゲート電極１７をマスクとして、Ｎ型不純物の
イオン注入を行って、低濃度の不純物による第２のＬＤ
Ｄ拡散層２１を形成する。この第２のＬＤＤ拡散層２１
形成のイオン注入条件は、例えばＰイオンを用い、打ち
込みエネルギーを約６０ＫｅＶ、ドーズ量を８Ｅ１２／
ｃｍ2 とする。なお、この第２のＬＤＤ拡散層２１形成
のイオン注入を大傾角イオン注入法を用い、ドレイン側
とソース側とより２度の大傾角イオン注入を行うことで
形成してもよい。この第２のＬＤＤ拡散層２１形成時の
イオン注入では、第１のＬＤＤ拡散層１９形成時のイオ
ン注入より打ち込みエネルギーが大きいのでイオン注入
の投影飛程が大きくなり、第２のＬＤＤ拡散層２１の深
さはより深くなっている。
ジスト１８を除去し、ＣＶＤ法等によるＣＶＤ酸化膜を
堆積した後ＲＩＥ法による異方性プラズマエッチングで
のエッチバックを行って、ゲート電極１７の側壁にサイ
ドウォール酸化膜２２を形成する。その後、フォトレジ
スト２０を塗布し、通常のＭＯＳトランジスタ１にはフ
ォトレジスト２０を残し、高耐圧ＭＯＳトランジスタ２
はフォトレジスト２０が除去される状態のパターニング
をして、このフォトレジスト２０、フィールド酸化膜１
２およびゲート電極１７をマスクとして、Ｎ型不純物の
イオン注入を行って、低濃度の不純物による第２のＬＤ
Ｄ拡散層２１を形成する。この第２のＬＤＤ拡散層２１
形成のイオン注入条件は、例えばＰイオンを用い、打ち
込みエネルギーを約６０ＫｅＶ、ドーズ量を８Ｅ１２／
ｃｍ2 とする。なお、この第２のＬＤＤ拡散層２１形成
のイオン注入を大傾角イオン注入法を用い、ドレイン側
とソース側とより２度の大傾角イオン注入を行うことで
形成してもよい。この第２のＬＤＤ拡散層２１形成時の
イオン注入では、第１のＬＤＤ拡散層１９形成時のイオ
ン注入より打ち込みエネルギーが大きいのでイオン注入
の投影飛程が大きくなり、第２のＬＤＤ拡散層２１の深
さはより深くなっている。
【００１５】次に、図１（ｃ）に示すように、フォトレ
ジスト２３を塗布し、高耐圧ＭＯＳトランジスタ２のド
レイン２ａの一部とゲート電極１７の一部にフォトレジ
スト２３が残るようなパターニングをする。この時、ド
レイン２ａのフォトレジスト２３端部とゲート電極１７
側壁までの距離Ｂは、高耐圧ＭＯＳトランジスタ１のド
レイン２ａ耐圧が所定耐圧となる距離として、例えば約
１μｍとする。その後、フォトレジスト２３、フィール
ド酸化膜１２およびサイドウォール酸化膜２２を持つゲ
ート電極１７をマスクとしてイオン注入し、高濃度の不
純物によるソース・ドレイン拡散層２４を形成する。こ
のソース・ドレイン拡散層２４形成のイオン注入条件
は、例えばＡｓイオンを用い、打ち込みエネルギーを約
３５ＫｅＶ、ドーズ量を５Ｅ１５／ｃｍ2 とする。この
様にすることで、高耐圧ＭＯＳトランジスタ２のゲート
電極１７とドレイン２ａのソース・ドレイン拡散層２４
とは、通常のＭＯＳトランジスタと異なり、大きなオフ
セットが取られた状態となる。この後は、常法に準じた
製造工程を行って、半導体装置を作製する。
ジスト２３を塗布し、高耐圧ＭＯＳトランジスタ２のド
レイン２ａの一部とゲート電極１７の一部にフォトレジ
スト２３が残るようなパターニングをする。この時、ド
レイン２ａのフォトレジスト２３端部とゲート電極１７
側壁までの距離Ｂは、高耐圧ＭＯＳトランジスタ１のド
レイン２ａ耐圧が所定耐圧となる距離として、例えば約
１μｍとする。その後、フォトレジスト２３、フィール
ド酸化膜１２およびサイドウォール酸化膜２２を持つゲ
ート電極１７をマスクとしてイオン注入し、高濃度の不
純物によるソース・ドレイン拡散層２４を形成する。こ
のソース・ドレイン拡散層２４形成のイオン注入条件
は、例えばＡｓイオンを用い、打ち込みエネルギーを約
３５ＫｅＶ、ドーズ量を５Ｅ１５／ｃｍ2 とする。この
様にすることで、高耐圧ＭＯＳトランジスタ２のゲート
電極１７とドレイン２ａのソース・ドレイン拡散層２４
とは、通常のＭＯＳトランジスタと異なり、大きなオフ
セットが取られた状態となる。この後は、常法に準じた
製造工程を行って、半導体装置を作製する。
【００１６】なお、従来例で説明したＣＶＤ酸化膜をＲ
ＩＥによるエッチバックしてサイドウォール酸化膜２２
を形成する工程で半導体基板１１の表面がエッチングさ
れた時は、図１（ｂ）、図１（ｃ）がそれぞれ図２
（ａ）、図２（ｂ）のようになる。即ち、ＲＩＥによる
エッチバックで、通常のＭＯＳトランジスタ１の第１の
ＬＤＤ拡散層１９はエッチングされて従来例同様に浅く
なり、高耐圧ＭＯＳトランジスタの第２のＬＤＤ拡散層
２１が形成される半導体基板１１の表面部も図２（ａ）
に示すようにエッチングされるが、このサイドウォール
酸化膜２２形成のエッチバック工程後に第２のＬＤＤ拡
散層２１形成のイオン注入が行われるため、図２（ａ）
に示すように、第２のＬＤＤ拡散層２１の深さは所定の
深さで形成される。また、図２（ｂ）に示すように、ソ
ース・ドレイン拡散層２４形成のイオン注入後の通常の
ＭＯＳトランジスタ１においては、従来例と同様に第１
のＬＤＤ拡散層１９の深さよりソース・ドレイン拡散層
２４の深さが深くなり、高耐圧ＭＯＳトランジスタ２に
おいては、所定の深さの第２のＬＤＤ拡散層２１内にソ
ース・ドレイン拡散層２４が形成された状態となる。こ
こで、第２のＬＤＤ拡散層２１が所定の深さとなり、し
かもソース・ドレイン拡散層２４を形成するイオン注入
の投影飛程を第２のＬＤＤ拡散層２１を形成するイオン
注入の投影飛程より小さくしているために、高耐圧ＭＯ
Ｓトランジスタ２のドレイン２ａ部において、ＰＮ接合
部の不純物プロファイルが急峻にならず、ＰＮ接合耐圧
の低下がない。
ＩＥによるエッチバックしてサイドウォール酸化膜２２
を形成する工程で半導体基板１１の表面がエッチングさ
れた時は、図１（ｂ）、図１（ｃ）がそれぞれ図２
（ａ）、図２（ｂ）のようになる。即ち、ＲＩＥによる
エッチバックで、通常のＭＯＳトランジスタ１の第１の
ＬＤＤ拡散層１９はエッチングされて従来例同様に浅く
なり、高耐圧ＭＯＳトランジスタの第２のＬＤＤ拡散層
２１が形成される半導体基板１１の表面部も図２（ａ）
に示すようにエッチングされるが、このサイドウォール
酸化膜２２形成のエッチバック工程後に第２のＬＤＤ拡
散層２１形成のイオン注入が行われるため、図２（ａ）
に示すように、第２のＬＤＤ拡散層２１の深さは所定の
深さで形成される。また、図２（ｂ）に示すように、ソ
ース・ドレイン拡散層２４形成のイオン注入後の通常の
ＭＯＳトランジスタ１においては、従来例と同様に第１
のＬＤＤ拡散層１９の深さよりソース・ドレイン拡散層
２４の深さが深くなり、高耐圧ＭＯＳトランジスタ２に
おいては、所定の深さの第２のＬＤＤ拡散層２１内にソ
ース・ドレイン拡散層２４が形成された状態となる。こ
こで、第２のＬＤＤ拡散層２１が所定の深さとなり、し
かもソース・ドレイン拡散層２４を形成するイオン注入
の投影飛程を第２のＬＤＤ拡散層２１を形成するイオン
注入の投影飛程より小さくしているために、高耐圧ＭＯ
Ｓトランジスタ２のドレイン２ａ部において、ＰＮ接合
部の不純物プロファイルが急峻にならず、ＰＮ接合耐圧
の低下がない。
【００１７】上述した製造方法によれば、サイドウォー
ル酸化膜２２形成のためのＲＩＥによるエッチバック後
に、高耐圧ＭＯＳトランジスタ２の第２のＬＤＤ拡散層
２１を形成するため、エッチバック時のソース・ドレイ
ンが形成される半導体基板１１表面のエッチング量にば
らつきが有っても、第２のＬＤＤ拡散層２１の深さは一
定に保たれる。また、ソース・ドレイン拡散層２４形成
のためのイオン注入の投影飛程を第２のＬＤＤ拡散層２
１形成のためのイオン注入の投影飛程より小さくするこ
とで、常に一定深さに形成する第２のＬＤＤ拡散層２１
内にソース・ドレイン拡散層２４を形成することができ
る。従って、高耐圧ＭＯＳトランジスタ２のドレイン２
ａ部の第２のＬＤＤ拡散層２１は抵抗や不純物プロファ
イルが一定となって、Ｉｄｓのばらつきがなくなる。ま
た、ソース・ドレイン拡散層２４が常に第２のＬＤＤ拡
散層２１内に形成されるため、ＰＮ接合部の不純物プロ
ファイルが急峻にならず、耐圧の低下が起こらないの
で、サイドウォール酸化膜形成時のエッチバックによる
半導体基板１１表面のエッチング量にばらつきが有って
も、耐圧のばらつきが起きない。
ル酸化膜２２形成のためのＲＩＥによるエッチバック後
に、高耐圧ＭＯＳトランジスタ２の第２のＬＤＤ拡散層
２１を形成するため、エッチバック時のソース・ドレイ
ンが形成される半導体基板１１表面のエッチング量にば
らつきが有っても、第２のＬＤＤ拡散層２１の深さは一
定に保たれる。また、ソース・ドレイン拡散層２４形成
のためのイオン注入の投影飛程を第２のＬＤＤ拡散層２
１形成のためのイオン注入の投影飛程より小さくするこ
とで、常に一定深さに形成する第２のＬＤＤ拡散層２１
内にソース・ドレイン拡散層２４を形成することができ
る。従って、高耐圧ＭＯＳトランジスタ２のドレイン２
ａ部の第２のＬＤＤ拡散層２１は抵抗や不純物プロファ
イルが一定となって、Ｉｄｓのばらつきがなくなる。ま
た、ソース・ドレイン拡散層２４が常に第２のＬＤＤ拡
散層２１内に形成されるため、ＰＮ接合部の不純物プロ
ファイルが急峻にならず、耐圧の低下が起こらないの
で、サイドウォール酸化膜形成時のエッチバックによる
半導体基板１１表面のエッチング量にばらつきが有って
も、耐圧のばらつきが起きない。
【００１８】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、ゲート電極としてドープしたポリシリコン膜をも
ちいたが、ＰｏｌｙＳｉ／ＷＳｉ等の高融点金属ポリサ
イド膜でもよく、又ＷＳｉ2 やＴｉＳｉ2 等の高融点金
属シリサイド膜でもよい。また、上述した実施例では、
Ｎ型ＭＯＳトランジスタのＬＤＤ構造を採る、通常のＭ
ＯＳトランジスタと高耐圧ＭＯＳトランジスタが混載し
た半導体装置の製造方法について述べたが、Ｐ型ＭＯＳ
トランジスタによる半導体装置にも適応できることは明
白である。その他、本発明の技術的思想の範囲内で、プ
ロセス装置やプロセス条件は適宜変更が可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、ゲート電極としてドープしたポリシリコン膜をも
ちいたが、ＰｏｌｙＳｉ／ＷＳｉ等の高融点金属ポリサ
イド膜でもよく、又ＷＳｉ2 やＴｉＳｉ2 等の高融点金
属シリサイド膜でもよい。また、上述した実施例では、
Ｎ型ＭＯＳトランジスタのＬＤＤ構造を採る、通常のＭ
ＯＳトランジスタと高耐圧ＭＯＳトランジスタが混載し
た半導体装置の製造方法について述べたが、Ｐ型ＭＯＳ
トランジスタによる半導体装置にも適応できることは明
白である。その他、本発明の技術的思想の範囲内で、プ
ロセス装置やプロセス条件は適宜変更が可能である。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
のＬＤＤ構造を採る、低電圧で駆動するＭＯＳトランジ
スタと高耐圧ＭＯＳトランジスタを混載した半導体装置
の製造方法は、高耐圧ＭＯＳトランジスタの第２のＬＤ
Ｄ拡散層を形成するイオン注入をサイドウォール酸化膜
形成後に行い、しかもこのイオン注入の投影飛程をソー
ス・ドレイン拡散層を形成するイオン注入の投影飛程よ
り大きくすることで、Ｉｄｓや耐圧のばらつきがない高
耐圧ＭＯＳトランジスタを含む半導体装置の作製が可能
となる。
のＬＤＤ構造を採る、低電圧で駆動するＭＯＳトランジ
スタと高耐圧ＭＯＳトランジスタを混載した半導体装置
の製造方法は、高耐圧ＭＯＳトランジスタの第２のＬＤ
Ｄ拡散層を形成するイオン注入をサイドウォール酸化膜
形成後に行い、しかもこのイオン注入の投影飛程をソー
ス・ドレイン拡散層を形成するイオン注入の投影飛程よ
り大きくすることで、Ｉｄｓや耐圧のばらつきがない高
耐圧ＭＯＳトランジスタを含む半導体装置の作製が可能
となる。
【図１】本発明を適用した実施例の工程を工程順に説明
する、半導体装置の概略断面図で、（ａ）は通常のＭＯ
Ｓトランジスタに第１のＬＤＤ拡散層を形成した状態、
（ｂ）は高耐圧ＭＯＳトランジスタに第２のＬＤＤ拡散
層を形成した状態、（ｃ）はソース・ドレイン拡散層を
形成した状態である。
する、半導体装置の概略断面図で、（ａ）は通常のＭＯ
Ｓトランジスタに第１のＬＤＤ拡散層を形成した状態、
（ｂ）は高耐圧ＭＯＳトランジスタに第２のＬＤＤ拡散
層を形成した状態、（ｃ）はソース・ドレイン拡散層を
形成した状態である。
【図２】本発明を適用した実施例のエッチバック工程で
オーバーエッチングにより半導体基板の表面がエッチン
グされた際の、その後の工程を説明する半導体装置の概
略断面図で、（ａ）は高耐圧ＭＯＳトランジスタに第２
のＬＤＤ拡散層を形成した状態、（ｂ）はソース・ドレ
イン拡散層を形成した状態である。
オーバーエッチングにより半導体基板の表面がエッチン
グされた際の、その後の工程を説明する半導体装置の概
略断面図で、（ａ）は高耐圧ＭＯＳトランジスタに第２
のＬＤＤ拡散層を形成した状態、（ｂ）はソース・ドレ
イン拡散層を形成した状態である。
【図３】従来の半導体装置の工程を工程順に説明する、
半導体装置の概略断面図で、（ａ）は通常のＭＯＳトラ
ンジスタに第１のＬＤＤ拡散層を形成した状態、（ｂ）
は高耐圧ＭＯＳトランジスタに第２のＬＤＤ拡散層を形
成した状態、（ｃ）はソース・ドレイン拡散層をを形成
した状態である。
半導体装置の概略断面図で、（ａ）は通常のＭＯＳトラ
ンジスタに第１のＬＤＤ拡散層を形成した状態、（ｂ）
は高耐圧ＭＯＳトランジスタに第２のＬＤＤ拡散層を形
成した状態、（ｃ）はソース・ドレイン拡散層をを形成
した状態である。
【図４】従来の半導体装置のエッチバック工程でオーバ
ーエッチングにより半導体基板の表面がエッチングされ
た際の、その後の工程を説明する半導体装置の概略断面
図で、（ａ）はエッチバックによりサイドウォール酸化
膜を形成した状態、（ｂ）はソース・ドレイン拡散層を
形成した状態である。
ーエッチングにより半導体基板の表面がエッチングされ
た際の、その後の工程を説明する半導体装置の概略断面
図で、（ａ）はエッチバックによりサイドウォール酸化
膜を形成した状態、（ｂ）はソース・ドレイン拡散層を
形成した状態である。
１…ＭＯＳトランジスタ、２…高耐圧ＭＯＳトランジス
タ、２ａ…ドレイン、２ｂ…ソース、１１…半導体基
板、１２…フィールド酸化膜、１３，１４…ウエル、１
５…チャネルストッパ、１６…ゲート酸化膜、１７…ゲ
ート電極、１８，２０，２３…フォトレジスト、１９…
第１のＬＤＤ拡散層、２１…第２のＬＤＤ拡散層、２２
…サイドウォール酸化膜、２４…ソース・ドレイン拡散
層
タ、２ａ…ドレイン、２ｂ…ソース、１１…半導体基
板、１２…フィールド酸化膜、１３，１４…ウエル、１
５…チャネルストッパ、１６…ゲート酸化膜、１７…ゲ
ート電極、１８，２０，２３…フォトレジスト、１９…
第１のＬＤＤ拡散層、２１…第２のＬＤＤ拡散層、２２
…サイドウォール酸化膜、２４…ソース・ドレイン拡散
層
Claims (2)
- 【請求項１】 ＬＤＤ構造を採り、低電圧で駆動するＭ
ＯＳトランジスタと高耐圧ＭＯＳトランジスタが混載す
る半導体装置の製造方法において、 ゲート電極を形成する工程と、 前記高耐圧ＭＯＳトランジスタの形成領域にフォトレジ
ストを形成するパターニング工程と、 前記ＭＯＳトランジスタの形成領域に第１のＬＤＤ拡散
層を形成するイオン注入工程と、 前記ゲート電極の側壁にサイドウォール酸化膜を形成す
る工程と、 前記サイドウォール酸化膜を形成工程後に、前記ＭＯＳ
トランジスタの形成領域にフォトレジストを形成するパ
ターニング工程と、 前記パターニング工程後に、前記高耐圧ＭＯＳトランジ
スタの形成領域に第２のＬＤＤ拡散層を形成するイオン
注入工程と、 前記高耐圧ＭＯＳトランジスタのドレイン領域に形成す
るソース・ドレイン拡散層を前記ゲート電極に対してオ
フセットさせるフォトレジストを形成するパターニング
工程と、 ソース・ドレイン拡散層を形成するイオン注入工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２のＬＤＤ拡散層を形成するイオ
ン注入の投影飛程を、前記ソース・ドレイン拡散層を形
成するイオン注入の投影飛程より大きくすることを特徴
とする、請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073356A JPH09266255A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073356A JPH09266255A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266255A true JPH09266255A (ja) | 1997-10-07 |
Family
ID=13515815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073356A Pending JPH09266255A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266255A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027714A (ja) * | 2005-07-13 | 2007-02-01 | Samsung Electronics Co Ltd | イメージセンサ及びその製造方法 |
| JP2009033024A (ja) * | 2007-07-30 | 2009-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7915655B2 (en) | 2007-03-28 | 2011-03-29 | Ricoh Company, Ltd. | Semiconductor device |
| US7928445B2 (en) | 2007-03-28 | 2011-04-19 | Ricoh Company, Ltd. | Semiconductor MOS transistor device |
-
1996
- 1996-03-28 JP JP8073356A patent/JPH09266255A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027714A (ja) * | 2005-07-13 | 2007-02-01 | Samsung Electronics Co Ltd | イメージセンサ及びその製造方法 |
| US7915655B2 (en) | 2007-03-28 | 2011-03-29 | Ricoh Company, Ltd. | Semiconductor device |
| US7928445B2 (en) | 2007-03-28 | 2011-04-19 | Ricoh Company, Ltd. | Semiconductor MOS transistor device |
| JP2009033024A (ja) * | 2007-07-30 | 2009-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
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