JPH11266051A - 半導体発光素子 - Google Patents
半導体発光素子Info
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- JPH11266051A JPH11266051A JP6638798A JP6638798A JPH11266051A JP H11266051 A JPH11266051 A JP H11266051A JP 6638798 A JP6638798 A JP 6638798A JP 6638798 A JP6638798 A JP 6638798A JP H11266051 A JPH11266051 A JP H11266051A
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Abstract
(57)【要約】
【課題】 半導体発光素子に関し、ストライプ状メサの
脇を流れるリーク電流を低減して、高温動作特性を改善
する。 【解決手段】 一導電型半導体基板１上に形成された一
導電型下部クラッド層２、活性層３、及び、反対導電型
上部クラッド層４を含むダブルヘテロ接合構造のメサの
両側をｎ型電流ブロック層５を含む電流狭窄構造で埋め
込むとともに、活性層３と同一水平面内にｎ型電流ブロ
ック層５の一部が位置するようにし、且つ、活性層３と
ｎ型電流ブロック層５との間に高抵抗層６を設ける。
脇を流れるリーク電流を低減して、高温動作特性を改善
する。 【解決手段】 一導電型半導体基板１上に形成された一
導電型下部クラッド層２、活性層３、及び、反対導電型
上部クラッド層４を含むダブルヘテロ接合構造のメサの
両側をｎ型電流ブロック層５を含む電流狭窄構造で埋め
込むとともに、活性層３と同一水平面内にｎ型電流ブロ
ック層５の一部が位置するようにし、且つ、活性層３と
ｎ型電流ブロック層５との間に高抵抗層６を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体発光素子に関
するものであり、特に、光ファイバ通信に用いる高温動
作特性に優れた半導体レーザ等の半導体発光素子の埋込
層構造に関するものである。
するものであり、特に、光ファイバ通信に用いる高温動
作特性に優れた半導体レーザ等の半導体発光素子の埋込
層構造に関するものである。
【０００２】
【従来の技術】近年、光ファイバ通信は１本の光ファイ
バで大容量の情報を送ることができるため、これまでの
幹線系から、加入者系或いは光ＬＡＮ等のネットワーク
に適用範囲が広がっている。
バで大容量の情報を送ることができるため、これまでの
幹線系から、加入者系或いは光ＬＡＮ等のネットワーク
に適用範囲が広がっている。
【０００３】近年、この様な光ファイバ通信に用いられ
る半導体レーザとしては、加入者系、幹線系の双方にお
いて、温度制御器のコスト及び消費電力の点から、温度
制御なしでも広い温度範囲において安定して動作する半
導体レーザが要求されてきている。
る半導体レーザとしては、加入者系、幹線系の双方にお
いて、温度制御器のコスト及び消費電力の点から、温度
制御なしでも広い温度範囲において安定して動作する半
導体レーザが要求されてきている。
【０００４】一般に、光通信に用いられている１．３μ
ｍ帯や１．５５μｍ帯のＩｎＧａＡｓＰ／ＩｎＰ系半導
体レーザは電流−光出力特性（Ｉ−Ｌ特性）の温度依存
性が大きいため、特に高温時に実用に耐える特性が必要
になっている。
ｍ帯や１．５５μｍ帯のＩｎＧａＡｓＰ／ＩｎＰ系半導
体レーザは電流−光出力特性（Ｉ−Ｌ特性）の温度依存
性が大きいため、特に高温時に実用に耐える特性が必要
になっている。
【０００５】そして、高温動作特性に優れた半導体レー
ザとしては、活性層の幅を１〜１．５μｍ程度にエッチ
ングして形成したストライプ状メサの両側を再成長によ
ってｐｎｐｎサイリスタ構造で埋め込むものが主に用い
られているので、ここで、図４を参照して従来の再成長
埋込構造を利用したＢＨ半導体レーザを説明する。
ザとしては、活性層の幅を１〜１．５μｍ程度にエッチ
ングして形成したストライプ状メサの両側を再成長によ
ってｐｎｐｎサイリスタ構造で埋め込むものが主に用い
られているので、ここで、図４を参照して従来の再成長
埋込構造を利用したＢＨ半導体レーザを説明する。
【０００６】図４（ａ）参照 図４（ａ）は、最も基本的なｐｎｐｎサイリスタ構造で
埋め込んだ半導体レーザの光軸に垂直な面で切った断面
図であり、まず、ｎ型ＩｎＰ基板４１上に、クラッド層
を兼ねるｎ型ＩｎＰバッファ層４２、ＩｎＧａＡｓＰ／
ＩｎＧａＡｓＰ多重量子井戸構造からなるＭＱＷ活性層
４３、及び、ｐ型ＩｎＰクラッド層４４を成長させる。
埋め込んだ半導体レーザの光軸に垂直な面で切った断面
図であり、まず、ｎ型ＩｎＰ基板４１上に、クラッド層
を兼ねるｎ型ＩｎＰバッファ層４２、ＩｎＧａＡｓＰ／
ＩｎＧａＡｓＰ多重量子井戸構造からなるＭＱＷ活性層
４３、及び、ｐ型ＩｎＰクラッド層４４を成長させる。
【０００７】次いで、幅１〜１．５μｍのＳｉＯ2 マス
ク（図示せず）をマスクとしてエッチングすることによ
ってストライプ状メサを形成したのち、ＳｉＯ2 マスク
をそのまま選択成長マスクとして利用して、ｐ型ＩｎＰ
埋込層４５及びｎ型ＩｎＰ電流ブロック層４６を再成長
させ、次いで、ＳｉＯ2 マスクを除去したのち、全面に
ｐ型ＩｎＰクラッド層４７及びｐ型ＩｎＧａＡｓコンタ
クト層４８を成長させることによって半導体レーザの基
本構造が完成する。この場合、ストライプ状メサの両側
には、ｐ型ＩｎＰクラッド層４７／ｎ型ＩｎＰ電流ブロ
ック層４６／ｐ型ＩｎＰ埋込層４５／ｎ型ＩｎＰバッフ
ァ層４２（或いは、ｎ型ＩｎＰ基板４１）からなるｐｎ
ｐｎサイリスタ構造が形成されることになる。
ク（図示せず）をマスクとしてエッチングすることによ
ってストライプ状メサを形成したのち、ＳｉＯ2 マスク
をそのまま選択成長マスクとして利用して、ｐ型ＩｎＰ
埋込層４５及びｎ型ＩｎＰ電流ブロック層４６を再成長
させ、次いで、ＳｉＯ2 マスクを除去したのち、全面に
ｐ型ＩｎＰクラッド層４７及びｐ型ＩｎＧａＡｓコンタ
クト層４８を成長させることによって半導体レーザの基
本構造が完成する。この場合、ストライプ状メサの両側
には、ｐ型ＩｎＰクラッド層４７／ｎ型ＩｎＰ電流ブロ
ック層４６／ｐ型ＩｎＰ埋込層４５／ｎ型ＩｎＰバッフ
ァ層４２（或いは、ｎ型ＩｎＰ基板４１）からなるｐｎ
ｐｎサイリスタ構造が形成されることになる。
【０００８】しかし、この様な半導体レーザにおいて
は、動作温度が上昇するに連れてストライプ状メサの側
面に再成長させたｐ型ＩｎＰ埋込層４５を介して流れリ
ーク電流が大きくなり、それに伴って動作電流が増大
し、電流−光出力特性が劣化するので、図４（ｂ）に示
すようなストライプ状メサの側面のｐ型ＩｎＰ層を薄く
した改良型レーザが提案されている（必要ならば、Ｙ．
Ｏｈｋｕｒａ ｅｔ ａｌ．，Ｅｌｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ，ｖｏｌ．２８，ｐｐ．１８４４−１
８４５，１９９２、或いは、Ｓ．Ｙａｍａｓｈｉｔａ
ｅｔ ａｌ．，ＩＥＥＥ Ｐｈｏｔｏｎ．Ｔｅｃｈ．Ｌ
ｅｔｔ．，ｖｏｌ．４，ｐｐ．９５４−９５７，１９９
２参照）。
は、動作温度が上昇するに連れてストライプ状メサの側
面に再成長させたｐ型ＩｎＰ埋込層４５を介して流れリ
ーク電流が大きくなり、それに伴って動作電流が増大
し、電流−光出力特性が劣化するので、図４（ｂ）に示
すようなストライプ状メサの側面のｐ型ＩｎＰ層を薄く
した改良型レーザが提案されている（必要ならば、Ｙ．
Ｏｈｋｕｒａ ｅｔ ａｌ．，Ｅｌｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ，ｖｏｌ．２８，ｐｐ．１８４４−１
８４５，１９９２、或いは、Ｓ．Ｙａｍａｓｈｉｔａ
ｅｔ ａｌ．，ＩＥＥＥ Ｐｈｏｔｏｎ．Ｔｅｃｈ．Ｌ
ｅｔｔ．，ｖｏｌ．４，ｐｐ．９５４−９５７，１９９
２参照）。
【０００９】図４（ｂ）参照 図４（ｂ）は上述の改良型半導体レーザの光軸に垂直な
面で切った断面図であり、まず、ｐ型ＩｎＰ基板５１上
に、クラッド層を兼ねるｐ型ＩｎＰバッファ層５２、Ｉ
ｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸構造からな
るＭＱＷ活性層５３、及び、ｎ型ＩｎＰクラッド層５４
を成長させる。
面で切った断面図であり、まず、ｐ型ＩｎＰ基板５１上
に、クラッド層を兼ねるｐ型ＩｎＰバッファ層５２、Ｉ
ｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸構造からな
るＭＱＷ活性層５３、及び、ｎ型ＩｎＰクラッド層５４
を成長させる。
【００１０】次いで、幅１〜１．５μｍのＳｉＯ2 マス
ク（図示せず）をマスクとしてエッチングすることによ
ってストライプ状メサを形成したのち、ＳｉＯ2 マスク
をそのまま選択成長マスクとして利用して、ｐ型ＩｎＰ
層５５、ｎ型ＩｎＰ電流ブロック層５６、及び、ｐ型Ｉ
ｎＰ埋込層５７を再成長させ、次いで、ＳｉＯ2 マスク
を除去したのち、全面にｎ型ＩｎＰクラッド層５８及び
ｎ型ＩｎＧａＡｓコンタクト層５９を成長させることに
よって半導体レーザの基本構造が完成する。この場合、
ストライプ状メサの両側には、ｎ型ＩｎＰクラッド層５
８／ｐ型ＩｎＰ埋込層５７／ｎ型ＩｎＰ電流ブロック層
５６／ｐ型ＩｎＰ５５からなるｐｎｐｎサイリスタ構造
が形成されることになる。
ク（図示せず）をマスクとしてエッチングすることによ
ってストライプ状メサを形成したのち、ＳｉＯ2 マスク
をそのまま選択成長マスクとして利用して、ｐ型ＩｎＰ
層５５、ｎ型ＩｎＰ電流ブロック層５６、及び、ｐ型Ｉ
ｎＰ埋込層５７を再成長させ、次いで、ＳｉＯ2 マスク
を除去したのち、全面にｎ型ＩｎＰクラッド層５８及び
ｎ型ＩｎＧａＡｓコンタクト層５９を成長させることに
よって半導体レーザの基本構造が完成する。この場合、
ストライプ状メサの両側には、ｎ型ＩｎＰクラッド層５
８／ｐ型ＩｎＰ埋込層５７／ｎ型ＩｎＰ電流ブロック層
５６／ｐ型ＩｎＰ５５からなるｐｎｐｎサイリスタ構造
が形成されることになる。
【００１１】この改良型半導体レーザにおいては、ｐ型
ＩｎＰ基板５１の主面を（１００）面とし、ストライプ
状メサの軸方向を（１１０）方向とすることによって、
結晶成長の初期においては、（１１１）Ｂ面が出るよう
にストライプ状メサの側面に沿って薄い層が成長するの
で、この現象を利用してｎ型ＩｎＰ電流ブロック層５６
とｎ型クラッド層５８が接触することなくリーク電流の
バイパスとなるｐ型ＩｎＰ層５５を薄く形成し、それに
よってリーク電流を低減している。
ＩｎＰ基板５１の主面を（１００）面とし、ストライプ
状メサの軸方向を（１１０）方向とすることによって、
結晶成長の初期においては、（１１１）Ｂ面が出るよう
にストライプ状メサの側面に沿って薄い層が成長するの
で、この現象を利用してｎ型ＩｎＰ電流ブロック層５６
とｎ型クラッド層５８が接触することなくリーク電流の
バイパスとなるｐ型ＩｎＰ層５５を薄く形成し、それに
よってリーク電流を低減している。
【００１２】
【発明が解決しようとする課題】しかし、この様な改良
型半導体レーザにおいても、チップを搭載しているモジ
ュールの環境温度が８５℃となった場合には動作電流が
増大してしまうという問題がある。
型半導体レーザにおいても、チップを搭載しているモジ
ュールの環境温度が８５℃となった場合には動作電流が
増大してしまうという問題がある。
【００１３】これは、高温になるとしきい値電流が増大
することで活性層を形成するｐｎ接合に印加される電圧
が増大する結果、図４（ｂ）において矢印で示すストラ
イプ状メサの両脇のｐ型ＩｎＰ層５５を介して基板に抜
けてしまうリーク電流が無視できない量に達してしまう
ことによる。
することで活性層を形成するｐｎ接合に印加される電圧
が増大する結果、図４（ｂ）において矢印で示すストラ
イプ状メサの両脇のｐ型ＩｎＰ層５５を介して基板に抜
けてしまうリーク電流が無視できない量に達してしまう
ことによる。
【００１４】電流の増大は素子の発熱を大きくし、これ
が活性層の温度を上昇させて更にリーク電流の増大をも
たらすため、この様なリーク電流の発生は素子特性を急
速に悪化させる原因となる。
が活性層の温度を上昇させて更にリーク電流の増大をも
たらすため、この様なリーク電流の発生は素子特性を急
速に悪化させる原因となる。
【００１５】したがって、本発明は、ストライプ状メサ
の脇を流れるリーク電流を低減して、高温動作特性を改
善することを目的とする。
の脇を流れるリーク電流を低減して、高温動作特性を改
善することを目的とする。
【００１６】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、一導電型半導体基板１上に形成された
一導電型下部クラッド層２、活性層３、及び、反対導電
型上部クラッド層４を含むダブルヘテロ接合構造のメサ
の両側がｎ型電流ブロック層５を含む電流狭窄構造で埋
め込まれている半導体発光素子において、活性層３と同
一水平面内にｎ型電流ブロック層５の一部が位置し、活
性層３とｎ型電流ブロック層５との間に一層以上の半導
体層が形成されており、且つ、活性層３とｎ型電流ブロ
ック層５との間に設けた半導体層が高抵抗層６を含んで
いることを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、一導電型半導体基板１上に形成された
一導電型下部クラッド層２、活性層３、及び、反対導電
型上部クラッド層４を含むダブルヘテロ接合構造のメサ
の両側がｎ型電流ブロック層５を含む電流狭窄構造で埋
め込まれている半導体発光素子において、活性層３と同
一水平面内にｎ型電流ブロック層５の一部が位置し、活
性層３とｎ型電流ブロック層５との間に一層以上の半導
体層が形成されており、且つ、活性層３とｎ型電流ブロ
ック層５との間に設けた半導体層が高抵抗層６を含んで
いることを特徴とする。
【００１７】この様に、電流狭窄構造を構成するｎ型電
流ブロック層５の一部を活性層３と同一水平面内に位置
させることによって活性層３脇の電流バイパスの幅を狭
くすることができ、且つ、活性層３とｎ型電流ブロック
層５との間に設けた半導体層として高抵抗層６を設ける
ことによって電流バイパスの抵抗を増大させることがで
き、それによって、同じ電圧が印加された場合も電流バ
イパスを流れるリーク電流を低減することができるの
で、高温動作特性を改善することができる。
流ブロック層５の一部を活性層３と同一水平面内に位置
させることによって活性層３脇の電流バイパスの幅を狭
くすることができ、且つ、活性層３とｎ型電流ブロック
層５との間に設けた半導体層として高抵抗層６を設ける
ことによって電流バイパスの抵抗を増大させることがで
き、それによって、同じ電圧が印加された場合も電流バ
イパスを流れるリーク電流を低減することができるの
で、高温動作特性を改善することができる。
【００１８】（２）また、本発明は、上記（１）におい
て、活性層３とｎ型電流ブロック層５との間に設けた半
導体層が、高抵抗層６とｐ型層７とからなることを特徴
とする。
て、活性層３とｎ型電流ブロック層５との間に設けた半
導体層が、高抵抗層６とｐ型層７とからなることを特徴
とする。
【００１９】（３）また、本発明は、上記（２）におい
て、活性層３とｎ型電流ブロック層５との間に設けた半
導体層の内、活性層３に接する半導体層が高抵抗層６で
あることを特徴とする。
て、活性層３とｎ型電流ブロック層５との間に設けた半
導体層の内、活性層３に接する半導体層が高抵抗層６で
あることを特徴とする。
【００２０】この様に、活性層３に接する半導体層を高
抵抗層６とすることによって、リーク電流の一番流れや
すい部分の抵抗が高くなるので、リーク電流を効果的に
低減することができる。
抵抗層６とすることによって、リーク電流の一番流れや
すい部分の抵抗が高くなるので、リーク電流を効果的に
低減することができる。
【００２１】（４）また、本発明は、上記（３）におい
て、活性層３に接する高抵抗層６のメサの側面に沿って
形成された部分の厚さが、一導電型半導体基板１の主面
に沿って形成された部分の厚さより薄いことを特徴とす
る。
て、活性層３に接する高抵抗層６のメサの側面に沿って
形成された部分の厚さが、一導電型半導体基板１の主面
に沿って形成された部分の厚さより薄いことを特徴とす
る。
【００２２】この様にすることによって、メサの側面の
リーク電流の通路をより細くすることができると共に、
ｐ型層７を介して一導電型半導体基板１に抜けるリーク
電流の通路に相対的に厚い高抵抗層６を挿入することが
できるので、リーク電流をより低減することができる。
リーク電流の通路をより細くすることができると共に、
ｐ型層７を介して一導電型半導体基板１に抜けるリーク
電流の通路に相対的に厚い高抵抗層６を挿入することが
できるので、リーク電流をより低減することができる。
【００２３】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｐ型半導体基板であり、且つ、電流狭窄構造のｎ型電流
ブロック層５より上側の構成が、ｎ型電流ブロック層５
上に順に設けたｐ型埋込層８及び高抵抗層９とからなる
とともに、メサ頂部及び電流狭窄構造を覆うように全面
にｎ型クラッド層１０を設けたことを特徴とする。
（４）のいずれかにおいて、一導電型半導体基板１が、
ｐ型半導体基板であり、且つ、電流狭窄構造のｎ型電流
ブロック層５より上側の構成が、ｎ型電流ブロック層５
上に順に設けたｐ型埋込層８及び高抵抗層９とからなる
とともに、メサ頂部及び電流狭窄構造を覆うように全面
にｎ型クラッド層１０を設けたことを特徴とする。
【００２４】この様に、一導電型半導体基板１がｐ型半
導体基板である場合、電流狭窄構造のｎ型電流ブロック
層５より上側の構造を、ｐ型埋込層８／高抵抗層９とす
ることによって、その上に全面に設けたｎ型クラッド層
１０と間の接合構造をｐ／ｎ接合構造ではなく、ｐ／ｉ
／ｎ接合構造にすることができ、それによって接合の電
流立ち上がりを抑えることができるので、リーク電流を
さらに低減することができる。
導体基板である場合、電流狭窄構造のｎ型電流ブロック
層５より上側の構造を、ｐ型埋込層８／高抵抗層９とす
ることによって、その上に全面に設けたｎ型クラッド層
１０と間の接合構造をｐ／ｎ接合構造ではなく、ｐ／ｉ
／ｎ接合構造にすることができ、それによって接合の電
流立ち上がりを抑えることができるので、リーク電流を
さらに低減することができる。
【００２５】（６）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｐ型半導体基板であり、且つ、電流狭窄構造を構成する
最上層がｐ型埋込層８からなるとともに、メサ頂部及び
電流狭窄構造を覆うように全面にｎ型クラッド層１０を
設けたことを特徴とする。
（４）のいずれかにおいて、一導電型半導体基板１が、
ｐ型半導体基板であり、且つ、電流狭窄構造を構成する
最上層がｐ型埋込層８からなるとともに、メサ頂部及び
電流狭窄構造を覆うように全面にｎ型クラッド層１０を
設けたことを特徴とする。
【００２６】この様に、電流狭窄構造の最上層をｐ型層
７にすることによって、高抵抗層９を設けない場合にも
ｐｎｐｎサイリスタ構造が構成されるので、電流狭窄機
能は十分に保たれる。
７にすることによって、高抵抗層９を設けない場合にも
ｐｎｐｎサイリスタ構造が構成されるので、電流狭窄機
能は十分に保たれる。
【００２７】（７）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｎ型半導体基板であり、且つ、電流狭窄構造のｎ型電流
ブロック層５より上側の構成が、高抵抗層９からなると
ともに、メサ頂部及び電流狭窄構造を覆うように全面に
ｐ型クラッド層を設けたことを特徴とする。
（４）のいずれかにおいて、一導電型半導体基板１が、
ｎ型半導体基板であり、且つ、電流狭窄構造のｎ型電流
ブロック層５より上側の構成が、高抵抗層９からなると
ともに、メサ頂部及び電流狭窄構造を覆うように全面に
ｐ型クラッド層を設けたことを特徴とする。
【００２８】この様に、一導電型半導体基板１がｎ型半
導体基板である場合、電流狭窄構造のｎ型電流ブロック
層５より上側の構造を高抵抗層９とすることによって、
その上に全面に設けたｐ型クラッド層と間の接合構造を
ｎ／ｐ接合構造ではなく、ｎ／ｉ／ｐ接合構造にするこ
とができ、それによって接合の電流立ち上がりを抑える
ことができるので、リーク電流をさらに低減することが
できる。
導体基板である場合、電流狭窄構造のｎ型電流ブロック
層５より上側の構造を高抵抗層９とすることによって、
その上に全面に設けたｐ型クラッド層と間の接合構造を
ｎ／ｐ接合構造ではなく、ｎ／ｉ／ｐ接合構造にするこ
とができ、それによって接合の電流立ち上がりを抑える
ことができるので、リーク電流をさらに低減することが
できる。
【００２９】（８）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｎ型半導体基板であり、且つ、電流狭窄構造を構成する
最上層がｎ型電流ブロック層５からなるとともに、メサ
頂部及び電流狭窄構造を覆うように全面にｐ型クラッド
層を設けたことを特徴とする。
（４）のいずれかにおいて、一導電型半導体基板１が、
ｎ型半導体基板であり、且つ、電流狭窄構造を構成する
最上層がｎ型電流ブロック層５からなるとともに、メサ
頂部及び電流狭窄構造を覆うように全面にｐ型クラッド
層を設けたことを特徴とする。
【００３０】この様に、電流狭窄構造の最上層をｎ型電
流ブロック層５にすることによって、高抵抗層９を設け
ない場合にもｐｎｐｎサイリスタ構造が構成されるの
で、電流狭窄機能は十分に保たれる。
流ブロック層５にすることによって、高抵抗層９を設け
ない場合にもｐｎｐｎサイリスタ構造が構成されるの
で、電流狭窄機能は十分に保たれる。
【００３１】（９）また、本発明は、一導電型半導体基
板１上に形成された一導電型下部クラッド層２、活性層
３、及び、反対導電型上部クラッド層４を含むダブルヘ
テロ接合構造のメサの両側がｐ型層７を含む埋込層で埋
め込まれるとともに、メサ頂部及び電流狭窄構造を覆う
ように全面に反対導電型クラッド層を設けた半導体発光
素子において、埋込層の最上層が高抵抗層９であること
を特徴とする。
板１上に形成された一導電型下部クラッド層２、活性層
３、及び、反対導電型上部クラッド層４を含むダブルヘ
テロ接合構造のメサの両側がｐ型層７を含む埋込層で埋
め込まれるとともに、メサ頂部及び電流狭窄構造を覆う
ように全面に反対導電型クラッド層を設けた半導体発光
素子において、埋込層の最上層が高抵抗層９であること
を特徴とする。
【００３２】この様に、埋込層の最上層として高抵抗層
９を設けることによって、メサの側面に高抵抗層６を設
けなくとも、ｐｎｐｎサイリスタ構造の電流立ち上がり
を抑えることができるので、リーク電流を充分低減する
ことができる。
９を設けることによって、メサの側面に高抵抗層６を設
けなくとも、ｐｎｐｎサイリスタ構造の電流立ち上がり
を抑えることができるので、リーク電流を充分低減する
ことができる。
【００３３】（１０）また、本発明は、上記（９）にお
いて、一導電型半導体基板１がｐ型半導体基板１であ
り、埋込層が、ｐ型層７／ｎ型層５／ｐ型層８／高抵抗
層９で構成されることを特徴とする。
いて、一導電型半導体基板１がｐ型半導体基板１であ
り、埋込層が、ｐ型層７／ｎ型層５／ｐ型層８／高抵抗
層９で構成されることを特徴とする。
【００３４】
【発明の実施の形態】ここで、図２を参照して、本発明
の第１の実施の形態及びその変形例を説明する。図２
（ａ）参照 図２（ａ）は本発明の第１の実施の形態のＢＨ型レーザ
の光軸に垂直な面で切った断面図であり、まず、主面が
（１００）面のｐ型ＩｎＰ基板１１の表面に減圧有機金
属気相成長法（減圧ＭＯＶＰＥ法）によって、下部クラ
ッド層を兼ねる厚さが、例えば、１μｍのｐ型ＩｎＰバ
ッファ層１２、ＭＱＷ活性層１３、及び、厚さが、例え
ば、０．５μｍのｎ型ＩｎＰクラッド層１４を連続的に
成長させる。なお、この場合、ＭＱＷ活性層１３は、例
えば、厚さ１０ｎｍの１．１μｍ波長組成のＩｎＧａＡ
ｓＰ障壁層と、厚さ６ｎｍの１．３５μｍ波長組成のＩ
ｎＧａＡｓＰ井戸層を交互に井戸層が５層になるように
堆積させて形成する。
の第１の実施の形態及びその変形例を説明する。図２
（ａ）参照 図２（ａ）は本発明の第１の実施の形態のＢＨ型レーザ
の光軸に垂直な面で切った断面図であり、まず、主面が
（１００）面のｐ型ＩｎＰ基板１１の表面に減圧有機金
属気相成長法（減圧ＭＯＶＰＥ法）によって、下部クラ
ッド層を兼ねる厚さが、例えば、１μｍのｐ型ＩｎＰバ
ッファ層１２、ＭＱＷ活性層１３、及び、厚さが、例え
ば、０．５μｍのｎ型ＩｎＰクラッド層１４を連続的に
成長させる。なお、この場合、ＭＱＷ活性層１３は、例
えば、厚さ１０ｎｍの１．１μｍ波長組成のＩｎＧａＡ
ｓＰ障壁層と、厚さ６ｎｍの１．３５μｍ波長組成のＩ
ｎＧａＡｓＰ井戸層を交互に井戸層が５層になるように
堆積させて形成する。
【００３５】次いで、全面に厚さ０．２〜０．５μｍ、
例えば、０．３μｍのＳｉＯ2 膜（図示せず）を堆積さ
せ、幅１．０〜１．５μｍ、例えば、１．２μｍの（１
１０）方向に延びるストライプ状のＳｉＯ2 マスク（図
示せず）にパターニングしたのち、このＳｉＯ2 マスク
をマスクとしてメサエッチングを行って高さが１．５〜
２．０μｍ、例えば、１．８μｍのストライプ状メサを
形成する。
例えば、０．３μｍのＳｉＯ2 膜（図示せず）を堆積さ
せ、幅１．０〜１．５μｍ、例えば、１．２μｍの（１
１０）方向に延びるストライプ状のＳｉＯ2 マスク（図
示せず）にパターニングしたのち、このＳｉＯ2 マスク
をマスクとしてメサエッチングを行って高さが１．５〜
２．０μｍ、例えば、１．８μｍのストライプ状メサを
形成する。
【００３６】次いで、このＳｉＯ2 マスクをそのまま選
択成長マスクとして、減圧ＭＯＶＰＥ法によって選択成
長させることによって、ストライプ状メサの側部におい
て厚さが０．０５〜０．２０μｍ、例えば、０．１μｍ
程度で、平坦な部分の厚さが０．３μｍ程度になるよう
にＦｅドープＩｎＰ高抵抗層１５を成長させ、次いで、
ストライプ状メサの側部において厚さが０．０５〜０．
２０μｍ、例えば、０．１μｍ程度で、平坦な部分の厚
さが０．２μｍ程度になるようにｐ型ＩｎＰ層１６を成
長させる。なお、この場合、成長時間が短い場合には、
基板の面方位とストライプ状メサの方位の関係によっ
て、（１１１）Ｂ面が表れるようにストライプ状メサの
側壁に沿って結晶成長が行われる。
択成長マスクとして、減圧ＭＯＶＰＥ法によって選択成
長させることによって、ストライプ状メサの側部におい
て厚さが０．０５〜０．２０μｍ、例えば、０．１μｍ
程度で、平坦な部分の厚さが０．３μｍ程度になるよう
にＦｅドープＩｎＰ高抵抗層１５を成長させ、次いで、
ストライプ状メサの側部において厚さが０．０５〜０．
２０μｍ、例えば、０．１μｍ程度で、平坦な部分の厚
さが０．２μｍ程度になるようにｐ型ＩｎＰ層１６を成
長させる。なお、この場合、成長時間が短い場合には、
基板の面方位とストライプ状メサの方位の関係によっ
て、（１１１）Ｂ面が表れるようにストライプ状メサの
側壁に沿って結晶成長が行われる。
【００３７】引き続いて、平坦な部分の厚さが、例え
ば、０．７μｍ程度になるようにｎ型ＩｎＰ電流ブロッ
ク層１７、同じく、平坦な部分の厚さが、例えば、０．
７μｍ程度になるようにｐ型ＩｎＰ埋込層１８を成長さ
せたのち、同じく、平坦な部分の厚さが、例えば、０．
６μｍ程度になるようにＦｅドープＩｎＰ高抵抗層１９
を成長させる。
ば、０．７μｍ程度になるようにｎ型ＩｎＰ電流ブロッ
ク層１７、同じく、平坦な部分の厚さが、例えば、０．
７μｍ程度になるようにｐ型ＩｎＰ埋込層１８を成長さ
せたのち、同じく、平坦な部分の厚さが、例えば、０．
６μｍ程度になるようにＦｅドープＩｎＰ高抵抗層１９
を成長させる。
【００３８】次いで、ＳｉＯ2 マスクを除去したのち、
同じく、減圧ＭＯＶＰＥ法を用いて、全面に、厚さが、
例えば、１．５μｍのｎ型ＩｎＰクラッド層２０、及
び、厚さが、例えば、０．５μｍのｎ型ＩｎＧａＡｓコ
ンタクト層２１を順次成長させる。次いで、図示しない
ものの、ｎ型ＩｎＧａＡｓコンタクト層２１上にｎ側電
極を設け、ｐ型ＩｎＰ基板１１の裏面にｐ側電極を設け
ることによって、ｐ型基板を用いたＢＨ型半導体レーザ
の基本構造が完成する。
同じく、減圧ＭＯＶＰＥ法を用いて、全面に、厚さが、
例えば、１．５μｍのｎ型ＩｎＰクラッド層２０、及
び、厚さが、例えば、０．５μｍのｎ型ＩｎＧａＡｓコ
ンタクト層２１を順次成長させる。次いで、図示しない
ものの、ｎ型ＩｎＧａＡｓコンタクト層２１上にｎ側電
極を設け、ｐ型ＩｎＰ基板１１の裏面にｐ側電極を設け
ることによって、ｐ型基板を用いたＢＨ型半導体レーザ
の基本構造が完成する。
【００３９】この場合、ストライプ状メサ脇のリーク電
流の通路となる領域の幅が、ＦｅドープＩｎＰ高抵抗層
１５とｐ型ＩｎＰ層１６の厚さを併せた０．２μｍ程度
と細くなり、且つ、抵抗の高いＦｅドープＩｎＰ高抵抗
層１５を設けているので、リーク電流の通路となる領域
の抵抗が上昇し、リーク電流が流れにくくなる。
流の通路となる領域の幅が、ＦｅドープＩｎＰ高抵抗層
１５とｐ型ＩｎＰ層１６の厚さを併せた０．２μｍ程度
と細くなり、且つ、抵抗の高いＦｅドープＩｎＰ高抵抗
層１５を設けているので、リーク電流の通路となる領域
の抵抗が上昇し、リーク電流が流れにくくなる。
【００４０】また、このＦｅドープＩｎＰ高抵抗層１５
の厚さは、ｐ型ＩｎＰ基板１１の主面に沿った平坦な部
分での厚さが、ストライプ状メサの側壁に沿った部分の
厚さより相対的に厚くなるので、ｐ型ＩｎＰ層１６を介
したリーク電流があっても、ｐ型ＩｎＰ基板１１に流れ
込もうとする場合に、ＦｅドープＩｎＰ高抵抗層１５の
平坦な部分の厚い領域を通過する必要があり、リーク電
流が低減することになる。
の厚さは、ｐ型ＩｎＰ基板１１の主面に沿った平坦な部
分での厚さが、ストライプ状メサの側壁に沿った部分の
厚さより相対的に厚くなるので、ｐ型ＩｎＰ層１６を介
したリーク電流があっても、ｐ型ＩｎＰ基板１１に流れ
込もうとする場合に、ＦｅドープＩｎＰ高抵抗層１５の
平坦な部分の厚い領域を通過する必要があり、リーク電
流が低減することになる。
【００４１】さらに、ｐ型ＩｎＰ埋込層１８とｎ型Ｉｎ
Ｐクラッド層２０との間に、ＦｅドープＩｎＰ高抵抗層
１９を設けているので、電流狭窄構造を構成するｐｎｐ
ｎサイリスタの電流立ち上がりを抑えることができるの
で、リーク電流が流れるためにはより高い電圧の印加が
必要になる。
Ｐクラッド層２０との間に、ＦｅドープＩｎＰ高抵抗層
１９を設けているので、電流狭窄構造を構成するｐｎｐ
ｎサイリスタの電流立ち上がりを抑えることができるの
で、リーク電流が流れるためにはより高い電圧の印加が
必要になる。
【００４２】この二点により、モジュールの環境温度が
高温になり、活性層に印加される電圧が大きくなった場
合にもリーク電流が流れなくなり、モジュール環境温度
が８５℃の場合の動作電流を低減することができる。
高温になり、活性層に印加される電圧が大きくなった場
合にもリーク電流が流れなくなり、モジュール環境温度
が８５℃の場合の動作電流を低減することができる。
【００４３】図２（ｂ）参照 図２（ｂ）は本発明の第１の実施の形態の変形例であ
り、第１の実施の形態との相違はＦｅドープＩｎＰ高抵
抗層１９を除いたことにあり、それによって、製造プロ
セスが簡素化されるものであり、その他の構成及び製造
方法は第１の実施の形態と全く同様である。この場合、
電流狭窄構造を構成するｐｎｐｎサイリスタの電流立ち
上がりを抑えることはできないが、ＦｅドープＩｎＰ高
抵抗層１５の存在によってリーク電流を充分低減するこ
とができる。
り、第１の実施の形態との相違はＦｅドープＩｎＰ高抵
抗層１９を除いたことにあり、それによって、製造プロ
セスが簡素化されるものであり、その他の構成及び製造
方法は第１の実施の形態と全く同様である。この場合、
電流狭窄構造を構成するｐｎｐｎサイリスタの電流立ち
上がりを抑えることはできないが、ＦｅドープＩｎＰ高
抵抗層１５の存在によってリーク電流を充分低減するこ
とができる。
【００４４】次に、図３を参照して本発明の第２の実施
の形態及びその変形例を説明する。 図３（ａ）参照 図３（ａ）は本発明の第２の実施の形態のＢＨ型レーザ
の光軸に垂直な面で切った断面図であり、まず、主面が
（１００）面のｎ型ＩｎＰ基板３１の表面に減圧ＭＯＶ
ＰＥ法によって、下部クラッド層を兼ねる厚さが、例え
ば、０．２μｍのｎ型ＩｎＰバッファ層３２、ＭＱＷ活
性層３３、及び、厚さが、例えば、０．５μｍのｐ型Ｉ
ｎＰクラッド層３４を連続的に成長させる。なお、この
場合も、ＭＱＷ活性層３３は、例えば、厚さ１０ｎｍの
１．１μｍ波長組成のＩｎＧａＡｓＰ障壁層と、厚さ６
ｎｍの１．３５μｍ波長組成のＩｎＧａＡｓＰ井戸層を
交互に井戸層が５層になるように堆積させて形成する。
の形態及びその変形例を説明する。 図３（ａ）参照 図３（ａ）は本発明の第２の実施の形態のＢＨ型レーザ
の光軸に垂直な面で切った断面図であり、まず、主面が
（１００）面のｎ型ＩｎＰ基板３１の表面に減圧ＭＯＶ
ＰＥ法によって、下部クラッド層を兼ねる厚さが、例え
ば、０．２μｍのｎ型ＩｎＰバッファ層３２、ＭＱＷ活
性層３３、及び、厚さが、例えば、０．５μｍのｐ型Ｉ
ｎＰクラッド層３４を連続的に成長させる。なお、この
場合も、ＭＱＷ活性層３３は、例えば、厚さ１０ｎｍの
１．１μｍ波長組成のＩｎＧａＡｓＰ障壁層と、厚さ６
ｎｍの１．３５μｍ波長組成のＩｎＧａＡｓＰ井戸層を
交互に井戸層が５層になるように堆積させて形成する。
【００４５】次いで、全面に厚さ０．２〜０．５μｍ、
例えば、０．３μｍのＳｉＯ2 膜（図示せず）を堆積さ
せ、幅１．０〜１．５μｍ、例えば、１．２μｍの（１
１０）方向に延びるストライプ状のＳｉＯ2 マスク（図
示せず）にパターニングしたのち、このＳｉＯ2 マスク
をマスクとしてメサエッチングを行って高さが１．５〜
２．０μｍ、例えば、１．８μｍのストライプ状メサを
形成する。
例えば、０．３μｍのＳｉＯ2 膜（図示せず）を堆積さ
せ、幅１．０〜１．５μｍ、例えば、１．２μｍの（１
１０）方向に延びるストライプ状のＳｉＯ2 マスク（図
示せず）にパターニングしたのち、このＳｉＯ2 マスク
をマスクとしてメサエッチングを行って高さが１．５〜
２．０μｍ、例えば、１．８μｍのストライプ状メサを
形成する。
【００４６】次いで、このＳｉＯ2 マスクをそのまま選
択成長マスクとして、減圧ＭＯＶＰＥ法によって選択成
長させることによって、ストライプ状メサの側部におい
て厚さが０．０５〜０．２０μｍ、例えば、０．１μｍ
程度で、平坦な部分の厚さが０．３μｍ程度になるよう
にＦｅドープＩｎＰ高抵抗層３５を成長させ、次いで、
ストライプ状メサの側部において厚さが０．０５〜０．
２０μｍ、例えば、０．１μｍ程度で、平坦な部分の厚
さが０．２μｍ程度になるようにｐ型ＩｎＰ層３６を成
長させる。なお、この場合も（１１１）Ｂ面が表れるよ
うにストライプ状メサの側壁に沿って結晶成長が行われ
る。
択成長マスクとして、減圧ＭＯＶＰＥ法によって選択成
長させることによって、ストライプ状メサの側部におい
て厚さが０．０５〜０．２０μｍ、例えば、０．１μｍ
程度で、平坦な部分の厚さが０．３μｍ程度になるよう
にＦｅドープＩｎＰ高抵抗層３５を成長させ、次いで、
ストライプ状メサの側部において厚さが０．０５〜０．
２０μｍ、例えば、０．１μｍ程度で、平坦な部分の厚
さが０．２μｍ程度になるようにｐ型ＩｎＰ層３６を成
長させる。なお、この場合も（１１１）Ｂ面が表れるよ
うにストライプ状メサの側壁に沿って結晶成長が行われ
る。
【００４７】引き続いて、平坦な部分の厚さが、例え
ば、１．０μｍ程度になるようにｎ型ＩｎＰ電流ブロッ
ク層３７を成長させたのち、同じく、平坦な部分の厚さ
が、例えば、０．６μｍ程度になるようにＦｅドープＩ
ｎＰ高抵抗層３８を成長させる。
ば、１．０μｍ程度になるようにｎ型ＩｎＰ電流ブロッ
ク層３７を成長させたのち、同じく、平坦な部分の厚さ
が、例えば、０．６μｍ程度になるようにＦｅドープＩ
ｎＰ高抵抗層３８を成長させる。
【００４８】次いで、ＳｉＯ2 マスクを除去したのち、
同じく、減圧ＭＯＶＰＥ法を用いて、全面に、厚さが、
例えば、１．５μｍのｐ型ＩｎＰクラッド層３９、及
び、厚さが、例えば、０．５μｍのｐ型ＩｎＧａＡｓコ
ンタクト層４０を順次成長させ、次いで、図示しないも
のの、ｐ型ＩｎＧａＡｓコンタクト層４０上にｐ側電極
を設け、ｎ型ＩｎＰ基板３１の裏面にｎ側電極を設ける
ことによって、ｎ型基板を用いたＢＨ型半導体レーザの
基本構造が完成する。
同じく、減圧ＭＯＶＰＥ法を用いて、全面に、厚さが、
例えば、１．５μｍのｐ型ＩｎＰクラッド層３９、及
び、厚さが、例えば、０．５μｍのｐ型ＩｎＧａＡｓコ
ンタクト層４０を順次成長させ、次いで、図示しないも
のの、ｐ型ＩｎＧａＡｓコンタクト層４０上にｐ側電極
を設け、ｎ型ＩｎＰ基板３１の裏面にｎ側電極を設ける
ことによって、ｎ型基板を用いたＢＨ型半導体レーザの
基本構造が完成する。
【００４９】この場合も、ストライプ状メサ脇のリーク
電流の通路となる領域の幅が、ＦｅドープＩｎＰ高抵抗
層３５とｐ型ＩｎＰ層３６の厚さを併せた０．２μｍ程
度と細くなり、且つ、抵抗の高いＦｅドープＩｎＰ高抵
抗層３５を設けているので、リーク電流の通路となる領
域の抵抗が上昇し、リーク電流が流れにくくなる。
電流の通路となる領域の幅が、ＦｅドープＩｎＰ高抵抗
層３５とｐ型ＩｎＰ層３６の厚さを併せた０．２μｍ程
度と細くなり、且つ、抵抗の高いＦｅドープＩｎＰ高抵
抗層３５を設けているので、リーク電流の通路となる領
域の抵抗が上昇し、リーク電流が流れにくくなる。
【００５０】また、このＦｅドープＩｎＰ高抵抗層３５
の厚さは、ｎ型ＩｎＰ基板３１の主面に沿った平坦な部
分での厚さが、ストライプ状メサの側壁に沿った部分の
厚さより相対的に厚くなるので、ｐ型ＩｎＰ層３６を介
したリーク電流があっても、ｎ型ＩｎＰ基板３１に流れ
込もうとする場合に、ＦｅドープＩｎＰ高抵抗層３５の
平坦な部分の厚い領域を通過する必要があり、リーク電
流が低減することになる。
の厚さは、ｎ型ＩｎＰ基板３１の主面に沿った平坦な部
分での厚さが、ストライプ状メサの側壁に沿った部分の
厚さより相対的に厚くなるので、ｐ型ＩｎＰ層３６を介
したリーク電流があっても、ｎ型ＩｎＰ基板３１に流れ
込もうとする場合に、ＦｅドープＩｎＰ高抵抗層３５の
平坦な部分の厚い領域を通過する必要があり、リーク電
流が低減することになる。
【００５１】さらに、ｎ型ＩｎＰ電流ブロック層３７と
ｐ型ＩｎＰクラッド層３９との間に、ＦｅドープＩｎＰ
高抵抗層３８を設けているので、電流狭窄構造を構成す
るｐｎｐｎサイリスタの電流立ち上がりを抑えることが
できるので、リーク電流が流れるためにはより高い電圧
の印加が必要になり、モジュール環境温度が高くなった
場合の動作電流を低減することができる。
ｐ型ＩｎＰクラッド層３９との間に、ＦｅドープＩｎＰ
高抵抗層３８を設けているので、電流狭窄構造を構成す
るｐｎｐｎサイリスタの電流立ち上がりを抑えることが
できるので、リーク電流が流れるためにはより高い電圧
の印加が必要になり、モジュール環境温度が高くなった
場合の動作電流を低減することができる。
【００５２】図３（ｂ）参照 図３（ｂ）は本発明の第２の実施の形態の変形例であ
り、第２の実施の形態との相違はＦｅドープＩｎＰ高抵
抗層３８を除いたことにあり、それによって、製造プロ
セスが簡素化されるものであり、その他の構成及び製造
方法は第２の実施の形態と全く同様である。この場合、
電流狭窄構造を構成するｐｎｐｎサイリスタ構造のｐｎ
接合の一つが、ＦｅドープＩｎＰ高抵抗層３５の存在に
よりｐｉｎ接合に置き換えられているので、Ｆｅドープ
ＩｎＰ高抵抗層３８がなくとも電流立ち上がりを抑える
ことはできる。
り、第２の実施の形態との相違はＦｅドープＩｎＰ高抵
抗層３８を除いたことにあり、それによって、製造プロ
セスが簡素化されるものであり、その他の構成及び製造
方法は第２の実施の形態と全く同様である。この場合、
電流狭窄構造を構成するｐｎｐｎサイリスタ構造のｐｎ
接合の一つが、ＦｅドープＩｎＰ高抵抗層３５の存在に
よりｐｉｎ接合に置き換えられているので、Ｆｅドープ
ＩｎＰ高抵抗層３８がなくとも電流立ち上がりを抑える
ことはできる。
【００５３】以上、本発明の各実施の形態を説明してき
たが、本発明は実施の形態の構成に限られるものではな
く、各種の変形が可能であり、例えばバッファ層は必ず
しも必要ではなく、バッファ層を設けずに、基板上に直
接ＭＱＷ活性層を設けても良いものであり、この場合に
は、基板自体が下部クラッド層として機能するものであ
り、また、ＭＱＷ活性層と上下クラッド層の少なくとも
一方との間に、光ガイド層、例えば、１．１μｍ波長組
成のＩｎＧａＡｓＰ光ガイド層を設けても良いものであ
る。
たが、本発明は実施の形態の構成に限られるものではな
く、各種の変形が可能であり、例えばバッファ層は必ず
しも必要ではなく、バッファ層を設けずに、基板上に直
接ＭＱＷ活性層を設けても良いものであり、この場合に
は、基板自体が下部クラッド層として機能するものであ
り、また、ＭＱＷ活性層と上下クラッド層の少なくとも
一方との間に、光ガイド層、例えば、１．１μｍ波長組
成のＩｎＧａＡｓＰ光ガイド層を設けても良いものであ
る。
【００５４】また、上記の各実施の形態においては、量
子井戸層として厚さ１０ｎｍの１．１μｍ波長組成のＩ
ｎＧａＡｓＰ障壁層と、厚さ６ｎｍの１．３５μｍ波長
組成のＩｎＧａＡｓＰ井戸層を交互に井戸層が５層にな
るように堆積させて形成しているが、この様な構成に限
られるものではなく、必要とする波長、例えば、１．５
５μｍ帯、或いは、必要とする光出力に応じて各層の組
成、厚さ、及び、層数を任意に選択すれば良い。
子井戸層として厚さ１０ｎｍの１．１μｍ波長組成のＩ
ｎＧａＡｓＰ障壁層と、厚さ６ｎｍの１．３５μｍ波長
組成のＩｎＧａＡｓＰ井戸層を交互に井戸層が５層にな
るように堆積させて形成しているが、この様な構成に限
られるものではなく、必要とする波長、例えば、１．５
５μｍ帯、或いは、必要とする光出力に応じて各層の組
成、厚さ、及び、層数を任意に選択すれば良い。
【００５５】また、上記の各実施の形態の説明において
は、ストライプ状メサの側壁に沿ってＦｅドープＩｎＰ
高抵抗層１５，３５を設けることを必須としているが、
場合によっては、必ずしも必要ではなく、ＦｅドープＩ
ｎＰ高抵抗層１５，３５を設けずに、埋込層と全面クラ
ッド層との間にＦｅドープＩｎＰ高抵抗層１９，３８等
の高抵抗層を設けるようにしただけでも良いものであ
り、この場合には、電流狭窄構造を構成するｐｎｐｎサ
イリスタ構造のｐｎ接合が、ＦｅドープＩｎＰ高抵抗層
１９，３８等の高抵抗層の存在によりｐｉｎ接合に置き
換えられているので、電流立ち上がりを抑えることがで
き、それによってリーク電流を低減することができる。
は、ストライプ状メサの側壁に沿ってＦｅドープＩｎＰ
高抵抗層１５，３５を設けることを必須としているが、
場合によっては、必ずしも必要ではなく、ＦｅドープＩ
ｎＰ高抵抗層１５，３５を設けずに、埋込層と全面クラ
ッド層との間にＦｅドープＩｎＰ高抵抗層１９，３８等
の高抵抗層を設けるようにしただけでも良いものであ
り、この場合には、電流狭窄構造を構成するｐｎｐｎサ
イリスタ構造のｐｎ接合が、ＦｅドープＩｎＰ高抵抗層
１９，３８等の高抵抗層の存在によりｐｉｎ接合に置き
換えられているので、電流立ち上がりを抑えることがで
き、それによってリーク電流を低減することができる。
【００５６】また、上記の各実施の形態の説明において
は、ＩｎＧａＡｓＰ／ＩｎＰ系半導体発光素子として説
明しているが、本発明はＩｎＧａＡｓＰ／ＩｎＰ系に限
られるものではなく、ＩｎＡｌＧａＡｓ系、ＩｎＧａＡ
ｓ／ＧａＡｓ／ＡｌＧａＡｓ系、或いは、ＩｎＧａＰ／
ＡｌＩｎＧａＰ系等にも適用できるものであり、特に、
上記の様にＦｅドープＩｎＰ高抵抗層１５，３５を必須
としない場合には、ＩｎＧａＡｓＰ／ＩｎＰ系に限られ
ないものである。
は、ＩｎＧａＡｓＰ／ＩｎＰ系半導体発光素子として説
明しているが、本発明はＩｎＧａＡｓＰ／ＩｎＰ系に限
られるものではなく、ＩｎＡｌＧａＡｓ系、ＩｎＧａＡ
ｓ／ＧａＡｓ／ＡｌＧａＡｓ系、或いは、ＩｎＧａＰ／
ＡｌＩｎＧａＰ系等にも適用できるものであり、特に、
上記の様にＦｅドープＩｎＰ高抵抗層１５，３５を必須
としない場合には、ＩｎＧａＡｓＰ／ＩｎＰ系に限られ
ないものである。
【００５７】
【発明の効果】本発明によれば、ストライプ状メサの側
壁に沿って、或いは、埋込層と全面クラッド層との間に
高抵抗層を設けたので、リーク電流を低減して半導体レ
ーザの高温動作特性を改善することができ、それによっ
て使用環境条件を緩和することができるので、光ファイ
バ通信の発展に寄与するところが大きい。
壁に沿って、或いは、埋込層と全面クラッド層との間に
高抵抗層を設けたので、リーク電流を低減して半導体レ
ーザの高温動作特性を改善することができ、それによっ
て使用環境条件を緩和することができるので、光ファイ
バ通信の発展に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態及びその変形例の説
明図である。
明図である。
【図３】本発明の第２の実施の形態及びその変形例の説
明図である。
明図である。
【図４】従来の再成長埋込層構造を利用したＢＨ半導体
レーザの説明図である。
レーザの説明図である。
【符号の説明】 １ 一導電型半導体基板 ２ 一導電型下部クラッド層 ３ 活性層 ４ 反対導電型上部クラッド層 ５ ｎ型電流ブロック層 ６ 高抵抗層 ７ ｐ型層 ８ ｐ型埋込層 ９ 高抵抗層 １０ ｎ型クラッド層 １１ ｐ型ＩｎＰ基板 １２ ｐ型ＩｎＰバッファ層 １３ ＭＱＷ活性層 １４ ｎ型ＩｎＰクラッド層 １５ ＦｅドープＩｎＰ高抵抗層 １６ ｐ型ＩｎＰ層 １７ ｎ型ＩｎＰ電流ブロック層 １８ ｐ型ＩｎＰ埋込層 １９ ＦｅドープＩｎＰ高抵抗層 ２０ ｎ型ＩｎＰクラッド層 ２１ ｎ型ＩｎＧａＡｓコンタクト層 ３１ ｎ型ＩｎＰ基板 ３２ ｎ型ＩｎＰバッファ層 ３３ ＭＱＷ活性層 ３４ ｐ型ＩｎＰクラッド層 ３５ ＦｅドープＩｎＰ高抵抗層 ３６ ｐ型ＩｎＰ層 ３７ ｎ型ＩｎＰ電流ブロック層 ３８ ＦｅドープＩｎＰ高抵抗層 ３９ ｐ型ＩｎＰクラッド層 ４０ ｐ型ＩｎＧａＡｓコンタクト層 ４１ ｎ型ＩｎＰ基板 ４２ ｎ型ＩｎＰバッファ層 ４３ ＭＱＷ活性層 ４４ ｐ型ＩｎＰクラッド層 ４５ ｐ型ＩｎＰ埋込層 ４６ ｎ型ＩｎＰ電流ブロック層 ４７ ｐ型ＩｎＰクラッド層 ４８ ｐ型ＩｎＧａＡｓコンタクト層 ５１ ｐ型ＩｎＰ基板 ５２ ｐ型ＩｎＰバッファ層 ５３ ＭＱＷ活性層 ５４ ｎ型ＩｎＰクラッド層 ５５ ｐ型ＩｎＰ層 ５６ ｎ型ＩｎＰ電流ブロック層 ５７ ｐ型ＩｎＰ埋込層 ５８ ｎ型ＩｎＰクラッド層 ５９ ｎ型ＩｎＧａＡｓコンタクト層
Claims (10)
- 【請求項１】 一導電型半導体基板上に形成された一導
電型下部クラッド層、活性層、及び、反対導電型上部ク
ラッド層を含むダブルヘテロ接合構造のメサの両側がｎ
型電流ブロック層を含む電流狭窄構造で埋め込まれてい
る半導体発光素子において、前記活性層と同一水平面内
に前記ｎ型電流ブロック層の一部が位置し、前記活性層
と前記ｎ型電流ブロック層との間に一層以上の半導体層
が形成されており、且つ、前記活性層とｎ型電流ブロッ
ク層との間に設けた半導体層が高抵抗層を含んでいるこ
とを特徴とする半導体発光素子。 - 【請求項２】 上記活性層とｎ型電流ブロック層との間
に設けた半導体層が、高抵抗層とｐ型層とからなること
を特徴とする請求項１記載の半導体発光素子。 - 【請求項３】 上記活性層とｎ型電流ブロック層との間
に設けた半導体層の内、前記活性層に接する半導体層が
高抵抗層であることを特徴とする請求項２記載の半導体
発光素子。 - 【請求項４】 上記活性層に接する高抵抗層のメサの側
面に沿って形成された部分の厚さが、上記一導電型半導
体基板の主面に沿って形成された部分の厚さより薄いこ
とを特徴とする請求項３記載の半導体発光素子。 - 【請求項５】 上記一導電型半導体基板が、ｐ型半導体
基板であり、且つ、上記電流狭窄構造のｎ型電流ブロッ
ク層より上側の構成が、前記ｎ型電流ブロック層上に順
に設けたｐ型埋込層及び高抵抗層とからなるとともに、
上記メサ頂部及び前記電流狭窄構造を覆うように全面に
ｎ型クラッド層を設けたことを特徴とする請求項１乃至
４のいずれか１項に記載の半導体発光素子。 - 【請求項６】 上記一導電型半導体基板が、ｐ型半導体
基板であり、且つ、上記電流狭窄構造を構成する最上層
がｐ型埋込層からなるとともに、上記メサ頂部及び前記
電流狭窄構造を覆うように全面にｎ型クラッド層を設け
たことを特徴とする請求項１乃至４のいずれか１項に記
載の半導体発光素子。 - 【請求項７】 上記一導電型半導体基板が、ｎ型半導体
基板であり、且つ、上記電流狭窄構造のｎ型電流ブロッ
ク層より上側の構成が、高抵抗層からなるとともに、上
記メサ頂部及び前記電流狭窄構造を覆うように全面にｐ
型クラッド層を設けたことを特徴とする請求項１乃至４
のいずれか１項に記載の半導体発光素子。 - 【請求項８】 上記一導電型半導体基板が、ｎ型半導体
基板であり、且つ、上記電流狭窄構造を構成する最上層
がｎ型電流ブロック層からなるとともに、上記メサ頂部
及び前記電流狭窄構造を覆うように全面にｐ型クラッド
層を設けたことを特徴とする請求項１乃至４のいずれか
１項に記載の半導体発光素子。 - 【請求項９】 一導電型半導体基板上に形成された一導
電型下部クラッド層、活性層、及び、反対導電型上部ク
ラッド層を含むダブルヘテロ接合構造のメサの両側がｐ
型層を含む埋込層で埋め込まれるとともに、前記メサ頂
部及び前記埋込層を覆うように全面に反対導電型クラッ
ド層を設けた半導体発光素子において、前記埋込層の最
上層が高抵抗層であることを特徴とする半導体発光素
子。 - 【請求項１０】 上記一導電型半導体基板がｐ型半導体
基板であり、上記埋込層が、ｐ型層／ｎ型層／ｐ型層／
高抵抗層で構成されることを特徴とする請求項９記載の
半導体発光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6638798A JPH11266051A (ja) | 1998-03-17 | 1998-03-17 | 半導体発光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6638798A JPH11266051A (ja) | 1998-03-17 | 1998-03-17 | 半導体発光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11266051A true JPH11266051A (ja) | 1999-09-28 |
Family
ID=13314376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6638798A Withdrawn JPH11266051A (ja) | 1998-03-17 | 1998-03-17 | 半導体発光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11266051A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7720123B2 (en) | 2006-08-28 | 2010-05-18 | Mitsubishi Electric Corporation | Buried type semiconductor laser |
| KR101495371B1 (ko) * | 2007-04-10 | 2015-02-24 | 후지필름 가부시키가이샤 | 유기 전계발광 표시 장치 |
| JP7080414B1 (ja) * | 2021-06-17 | 2022-06-03 | 三菱電機株式会社 | 光半導体素子及びその製造方法 |
| JP7168138B1 (ja) * | 2022-02-10 | 2022-11-09 | 三菱電機株式会社 | 半導体レーザ素子および半導体レーザ素子の製造方法 |
-
1998
- 1998-03-17 JP JP6638798A patent/JPH11266051A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7720123B2 (en) | 2006-08-28 | 2010-05-18 | Mitsubishi Electric Corporation | Buried type semiconductor laser |
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| WO2022264347A1 (ja) * | 2021-06-17 | 2022-12-22 | 三菱電機株式会社 | 光半導体素子及びその製造方法 |
| JP7168138B1 (ja) * | 2022-02-10 | 2022-11-09 | 三菱電機株式会社 | 半導体レーザ素子および半導体レーザ素子の製造方法 |
| WO2023152872A1 (ja) * | 2022-02-10 | 2023-08-17 | 三菱電機株式会社 | 半導体レーザ素子および半導体レーザ素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |