JPH11266143A - バースト・モード係数更新用の多重ポート・レジスタ・ファイル - Google Patents
バースト・モード係数更新用の多重ポート・レジスタ・ファイルInfo
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- JPH11266143A JPH11266143A JP10363621A JP36362198A JPH11266143A JP H11266143 A JPH11266143 A JP H11266143A JP 10363621 A JP10363621 A JP 10363621A JP 36362198 A JP36362198 A JP 36362198A JP H11266143 A JPH11266143 A JP H11266143A
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- H04L25/00—Baseband systems
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- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
- H04L25/03133—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0227—Measures concerning the coefficients
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- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
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- Static Random-Access Memory (AREA)
- Executing Machine-Instructions (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 本発明は、適応型有限インパルス応答（Ｆin
ite Ｉmpulse Ｒesponse：ＦＩＲ）フィルタに関し、特
に掛け算装置毎に多重係数を持つ時間多重化掛け算装置
を使用する適応型ＦＩＲフィルタを提供する。 【解決手段】 本発明は、適応型ＦＩＲで使用する、係
数を記憶する多重ポート・レジスタ・ファイルであっ
て、少なくとも２つの係数値の最下位ビットに共通の制
御を行うことができるように分割したグループの形に配
列している、係数を記憶するたメモリと、該係数値の中
の少なくとも２つの該最下位ビットの、読み出しを制御
する手段とからなる。これにより、フィルタに記憶され
ている係数値の最下位ビットおよび最上位ビットを別々
に制御する機能を持つ、分割メモリ・アーキテクチャを
実行することになる。
ite Ｉmpulse Ｒesponse：ＦＩＲ）フィルタに関し、特
に掛け算装置毎に多重係数を持つ時間多重化掛け算装置
を使用する適応型ＦＩＲフィルタを提供する。 【解決手段】 本発明は、適応型ＦＩＲで使用する、係
数を記憶する多重ポート・レジスタ・ファイルであっ
て、少なくとも２つの係数値の最下位ビットに共通の制
御を行うことができるように分割したグループの形に配
列している、係数を記憶するたメモリと、該係数値の中
の少なくとも２つの該最下位ビットの、読み出しを制御
する手段とからなる。これにより、フィルタに記憶され
ている係数値の最下位ビットおよび最上位ビットを別々
に制御する機能を持つ、分割メモリ・アーキテクチャを
実行することになる。
Description
【０００１】
【発明分野】本発明は、適応型有限インパルス応答（Ｆ
inite Ｉmpulse Ｒesponse：ＦＩＲ）フィルタに関し、
特に掛け算装置毎に多重係数を持つ時間多重化掛け算装
置を使用する適応型ＦＩＲフィルタに関する。
inite Ｉmpulse Ｒesponse：ＦＩＲ）フィルタに関し、
特に掛け算装置毎に多重係数を持つ時間多重化掛け算装
置を使用する適応型ＦＩＲフィルタに関する。
【０００２】
【発明の背景】従来技術の有限インパルス応答（ＦＩ
Ｒ）フィルタは、係数を再循環させるのに固定遅延ライ
ンを使用する。前記遅延ラインは、一連のエッジ・トリ
ガ・フリップ・フロップを使用して実行される。その結
果、動作中、従来技術の遅延ラインは、電力消費が高か
った。
Ｒ）フィルタは、係数を再循環させるのに固定遅延ライ
ンを使用する。前記遅延ラインは、一連のエッジ・トリ
ガ・フリップ・フロップを使用して実行される。その結
果、動作中、従来技術の遅延ラインは、電力消費が高か
った。
【０００３】本出願の譲受人と同一譲受人に譲渡され
た、米国特許出願第08／937665号の場合には、多重ポー
ト・レジスタ・ファイルは、係数の記憶装置を形成する
ために、またフィルタの動作に必要な係数での遅延を起
こさせるために使用される。多重ポート・レジスタ・フ
ァイルは、通常、小型で、少なくとも一つの読み出しポ
ートおよび一つの書き込みポートを含む、例えば、４語
を記憶できる容量を持つメモリである。多重ポート・レ
ジスタ・ファイルに書き込まれたデータは、必要とする
任意の順序で、前記ファイルから読み出すことができ
る。多重ポート・レジスタ・ファイルは、その中に記憶
されているデータを必要とする任意の順序で、また任意
の他の出力ポートとは無関係に読み出すことができる追
加の出力ポートを持つことができる。係数に関しては、
各多重ポート・レジスタ・ファイルは、一つの出力か
ら、ＦＩＲフィルタの関連段の掛け算−加算部にデータ
を送る。前記出力は同じものを使用することができる。
係数を使用する場合には、同時係属出願に記載するよう
に、ルックスルー・モード(lookthrough mode)の場合、
レジスタ・ファイルを作動する必要はない。
た、米国特許出願第08／937665号の場合には、多重ポー
ト・レジスタ・ファイルは、係数の記憶装置を形成する
ために、またフィルタの動作に必要な係数での遅延を起
こさせるために使用される。多重ポート・レジスタ・フ
ァイルは、通常、小型で、少なくとも一つの読み出しポ
ートおよび一つの書き込みポートを含む、例えば、４語
を記憶できる容量を持つメモリである。多重ポート・レ
ジスタ・ファイルに書き込まれたデータは、必要とする
任意の順序で、前記ファイルから読み出すことができ
る。多重ポート・レジスタ・ファイルは、その中に記憶
されているデータを必要とする任意の順序で、また任意
の他の出力ポートとは無関係に読み出すことができる追
加の出力ポートを持つことができる。係数に関しては、
各多重ポート・レジスタ・ファイルは、一つの出力か
ら、ＦＩＲフィルタの関連段の掛け算−加算部にデータ
を送る。前記出力は同じものを使用することができる。
係数を使用する場合には、同時係属出願に記載するよう
に、ルックスルー・モード(lookthrough mode)の場合、
レジスタ・ファイルを作動する必要はない。
【０００４】ＦＩＲフィルタが、更新することができる
係数を持つ適応型フィルタである場合には、新しい係数
値を計算するために、更新ユニットを設置しなければな
らない。
係数を持つ適応型フィルタである場合には、新しい係数
値を計算するために、更新ユニットを設置しなければな
らない。
【０００５】さらに、前記同時係属出願の多重ポート・
レジスタ・ファイルは、すべての時点の係数のすべての
ビットを循環した。循環される前記係数の各ビットは、
高い電力消費を必要とする。
レジスタ・ファイルは、すべての時点の係数のすべての
ビットを循環した。循環される前記係数の各ビットは、
高い電力消費を必要とする。
【０００６】
【発明の概要】適応型ＦＩＲフィルタに係数を記憶する
ために使用することができる改良型多重ポート・レジス
タ・ファイルが分かっている。本発明の原理に基づい
て、前記出願の多重ポート・レジスタ・ファイルは、前
記フィルタに記憶されている係数値の最下位ビットおよ
び最上位ビットを別々に制御する機能を持つ、分割メモ
リ・アーキテクチャを実行することによって改善され
る。全文を参照によって本明細書の記載に援用した、本
発明の譲受人と同一譲受人に譲渡された予め指定したエ
ラー状態が発生した場合だけに更新を必要とする、イム
他の米国特許第５，６４９，９５７号に開示されている
ような、いわゆる「バースト・モード(burst mode)」更
新を使用するためにフィルタを動作させた場合には、フ
ィルタの更新回路を動作不能にすることができ、前記係
数の最上位ビットだけが、前記多重ポート・レジスタ・
ファイルから読み出され、一方、最下位のビットは変化
しない。この発明の場合には、精度を犠牲にしないで電
力を節約することができる。何故なら、前記係数のビッ
トの中のあるものだけが、サンプルの掛け算の時に使用
されるからである。さらに、本発明の一つの特徴は、係
数の最上位のビットだけが、多重ポート・レジスタ・フ
ァイルを通して循環している場合、任意の変更ビットが
更新回路に供給されるのが防止され、そのため、前記更
新回路は、放棄された計算を行うのではなく、計算を全
然行わない。都合のよいことに、前記改良型多重ポート
・レジスタ・ファイルを使用することにより、電力消費
の少ない適応型ＦＩＲフィルタを製造することができ
る。
ために使用することができる改良型多重ポート・レジス
タ・ファイルが分かっている。本発明の原理に基づい
て、前記出願の多重ポート・レジスタ・ファイルは、前
記フィルタに記憶されている係数値の最下位ビットおよ
び最上位ビットを別々に制御する機能を持つ、分割メモ
リ・アーキテクチャを実行することによって改善され
る。全文を参照によって本明細書の記載に援用した、本
発明の譲受人と同一譲受人に譲渡された予め指定したエ
ラー状態が発生した場合だけに更新を必要とする、イム
他の米国特許第５，６４９，９５７号に開示されている
ような、いわゆる「バースト・モード(burst mode)」更
新を使用するためにフィルタを動作させた場合には、フ
ィルタの更新回路を動作不能にすることができ、前記係
数の最上位ビットだけが、前記多重ポート・レジスタ・
ファイルから読み出され、一方、最下位のビットは変化
しない。この発明の場合には、精度を犠牲にしないで電
力を節約することができる。何故なら、前記係数のビッ
トの中のあるものだけが、サンプルの掛け算の時に使用
されるからである。さらに、本発明の一つの特徴は、係
数の最上位のビットだけが、多重ポート・レジスタ・フ
ァイルを通して循環している場合、任意の変更ビットが
更新回路に供給されるのが防止され、そのため、前記更
新回路は、放棄された計算を行うのではなく、計算を全
然行わない。都合のよいことに、前記改良型多重ポート
・レジスタ・ファイルを使用することにより、電力消費
の少ない適応型ＦＩＲフィルタを製造することができ
る。
【０００７】さらに、上記のような再循環レジスタを使
用するアーキテクチャで利点を得るために、分割アーキ
テクチャおよび動作不能技術を使用することができる。
用するアーキテクチャで利点を得るために、分割アーキ
テクチャおよび動作不能技術を使用することができる。
【０００８】
【発明の詳細な記述】図１は、本発明の原理による、有
限インパルス応答フィルタ（ＦＩＲ）のある段に係数を
記憶するために使用することができる、例示としての多
重ポート・レジスタ・ファイルである。多重ポート・レ
ジスタ・ファイルは、通常、少なくとも一つの読み出し
ポートおよび一つの書き込みポートを含む、例えば、４
語(4 words) を記憶できる容量を持つ小型のメモリであ
る。多重ポート・レジスタ・ファイルに書き込まれたデ
ータは、必要とする任意の順序で前記ファイルから読み
出すことができる。多重ポート・レジスタ・ファイル
は、その中に記憶されているデータを必要とする任意の
順序で、また任意の他の出力ポートとは無関係に読み出
すことができる追加の出力ポートを持つことができる。
限インパルス応答フィルタ（ＦＩＲ）のある段に係数を
記憶するために使用することができる、例示としての多
重ポート・レジスタ・ファイルである。多重ポート・レ
ジスタ・ファイルは、通常、少なくとも一つの読み出し
ポートおよび一つの書き込みポートを含む、例えば、４
語(4 words) を記憶できる容量を持つ小型のメモリであ
る。多重ポート・レジスタ・ファイルに書き込まれたデ
ータは、必要とする任意の順序で前記ファイルから読み
出すことができる。多重ポート・レジスタ・ファイル
は、その中に記憶されているデータを必要とする任意の
順序で、また任意の他の出力ポートとは無関係に読み出
すことができる追加の出力ポートを持つことができる。
【０００９】より詳しく説明すると、図１は、ａ）メモ
リ位置１０３−１から１０３Ｈを含むメモリ位置１０
３、メモリ位置１０４−１から１０４Ｈを含むメモリ位
置１０４に分割されるメモリ位置１０２、ｂ）計算ユニ
ット１０５、およびｃ）ラッチ１０７−１から１０７Ｋ
を含むラッチ１０７を含む、多重ポート・レジスタ・フ
ァイル１０１である。
リ位置１０３−１から１０３Ｈを含むメモリ位置１０
３、メモリ位置１０４−１から１０４Ｈを含むメモリ位
置１０４に分割されるメモリ位置１０２、ｂ）計算ユニ
ット１０５、およびｃ）ラッチ１０７−１から１０７Ｋ
を含むラッチ１０７を含む、多重ポート・レジスタ・フ
ァイル１０１である。
【００１０】メモリ位置１０３は、メモリ位置１０２の
中の一つに記憶している、各係数の最上位ビットを記憶
するのに使用され、一方、メモリ位置１０４は、メモリ
位置１０２の中の一つに記憶している、各係数の最下位
ビットを記憶するのに使用される。それ故、各メモリ位
置１０２は、その最上位ビットとその最下位ビットの間
で分割される「分割」アーキテクチャを持つ。一般的に
いって、多重ポート・レジスタ・ファイル１０１によ
り、内蔵するＦＩＲフィルタの掛け算装置に供給される
ビット数は、各メモリ位置１０３に記憶しているビット
数である。各係数の残りのビットは、各メモリ位置１０
４に記憶される。本発明の例示としての実施例の場合に
は、同じ頭の部分を持つメモリ位置１０３および１０４
のそれぞれは、メモリ位置１０２の同じ部分に対応す
る、すなわち、同じ係数に対応する。共通フィルタ設計
の場合のように、メモリ位置１０３および１０４の記憶
しているものを含めて、一つの係数のすべてのビット
は、更新の必要があって、係数を更新するときに使用さ
れる。
中の一つに記憶している、各係数の最上位ビットを記憶
するのに使用され、一方、メモリ位置１０４は、メモリ
位置１０２の中の一つに記憶している、各係数の最下位
ビットを記憶するのに使用される。それ故、各メモリ位
置１０２は、その最上位ビットとその最下位ビットの間
で分割される「分割」アーキテクチャを持つ。一般的に
いって、多重ポート・レジスタ・ファイル１０１によ
り、内蔵するＦＩＲフィルタの掛け算装置に供給される
ビット数は、各メモリ位置１０３に記憶しているビット
数である。各係数の残りのビットは、各メモリ位置１０
４に記憶される。本発明の例示としての実施例の場合に
は、同じ頭の部分を持つメモリ位置１０３および１０４
のそれぞれは、メモリ位置１０２の同じ部分に対応す
る、すなわち、同じ係数に対応する。共通フィルタ設計
の場合のように、メモリ位置１０３および１０４の記憶
しているものを含めて、一つの係数のすべてのビット
は、更新の必要があって、係数を更新するときに使用さ
れる。
【００１１】フィルタ設計者の判断で自由に選択するこ
とができるが、多重ポート・レジスタ・ファイルのメモ
リ位置の数Ｈは、通常、例えば、４のような小さな数で
ある。Ｈの数が小さいので、広い帯域アクセスの際に使
用するモデムに設置されているような、システムの最高
速のクロック周波数の数値のサンプル速度を持つ信号を
処理するために、ＦＩＲフィルタを実行するための他の
装置と比較すると、ＦＩＲフィルタを効率的に実行する
ことができる。
とができるが、多重ポート・レジスタ・ファイルのメモ
リ位置の数Ｈは、通常、例えば、４のような小さな数で
ある。Ｈの数が小さいので、広い帯域アクセスの際に使
用するモデムに設置されているような、システムの最高
速のクロック周波数の数値のサンプル速度を持つ信号を
処理するために、ＦＩＲフィルタを実行するための他の
装置と比較すると、ＦＩＲフィルタを効率的に実行する
ことができる。
【００１２】データは、Ｎ本のデータ・ラインを含む書
き込みポートＷを通して、多重ポート・レジスタ・ファ
イル１０１に書き込まれる。書き込みポートＷのところ
の、データが書き込まるメモリ位置１０３の特定の一つ
の位置は、書き込みアドレス・ポートＷＡにより指定さ
れる。より詳しく説明すると、Ｐ個の最上位ビットが、
書き込みアドレスＷＡにより指定された、メモリ位置１
０３の一つに書き込まれ、同様に、Ｑ個の最下位ビット
が、書き込みアドレスＷＡにより指定されたメモリ位置
１０４の一つに書き込まれる。
き込みポートＷを通して、多重ポート・レジスタ・ファ
イル１０１に書き込まれる。書き込みポートＷのところ
の、データが書き込まるメモリ位置１０３の特定の一つ
の位置は、書き込みアドレス・ポートＷＡにより指定さ
れる。より詳しく説明すると、Ｐ個の最上位ビットが、
書き込みアドレスＷＡにより指定された、メモリ位置１
０３の一つに書き込まれ、同様に、Ｑ個の最下位ビット
が、書き込みアドレスＷＡにより指定されたメモリ位置
１０４の一つに書き込まれる。
【００１３】多重ポート・レジスタ・ファイル１０１に
何時データを書き込むか、またデータを書き込むのかど
うかは、書き込み作動信号(writing enable)ＷＥの数値
の関数である。ＷＥが第１の数値を持つ場合には、多重
ポート・レジスタ・ファイル１０１にデータが書き込ま
れる。ＷＥが前記第１の数値の補数の数値を持つ場合に
は、データは多重ポート・レジスタ・ファイル１０１に
書き込まれない。
何時データを書き込むか、またデータを書き込むのかど
うかは、書き込み作動信号(writing enable)ＷＥの数値
の関数である。ＷＥが第１の数値を持つ場合には、多重
ポート・レジスタ・ファイル１０１にデータが書き込ま
れる。ＷＥが前記第１の数値の補数の数値を持つ場合に
は、データは多重ポート・レジスタ・ファイル１０１に
書き込まれない。
【００１４】データは、読み出しポートＲ1 −ＲK を含
む読み出しポートＲを通して、多重ポート・レジスタ・
ファイル１０１から読み出される。各読み出しポートＲ
1 −ＲK は、それぞれのデータ・ライン数Ｍ1 −ＭK を
含む。必要な場合は、多重ポート・レジスタ・ファイル
１０１に記憶している、より精度の低い数値の表現をそ
こから読み出すことができる。読み出しポートＲ1 −Ｒ
K の中の任意の一つに送るために読み出される、メモリ
位置１０３および１０４の中の特定の一つの位置は、対
応する、例えば、例示の番号のついた読み出しアドレス
・ポートＲＡ1−ＲＡK に供給されるアドレスにより指
定される。通常、書き込みアドレスＲＡ1 −ＲＡK は、
アドレス・ラインＬと同じ番号を持つ。
む読み出しポートＲを通して、多重ポート・レジスタ・
ファイル１０１から読み出される。各読み出しポートＲ
1 −ＲK は、それぞれのデータ・ライン数Ｍ1 −ＭK を
含む。必要な場合は、多重ポート・レジスタ・ファイル
１０１に記憶している、より精度の低い数値の表現をそ
こから読み出すことができる。読み出しポートＲ1 −Ｒ
K の中の任意の一つに送るために読み出される、メモリ
位置１０３および１０４の中の特定の一つの位置は、対
応する、例えば、例示の番号のついた読み出しアドレス
・ポートＲＡ1−ＲＡK に供給されるアドレスにより指
定される。通常、書き込みアドレスＲＡ1 −ＲＡK は、
アドレス・ラインＬと同じ番号を持つ。
【００１５】古いタイプの多重ポート・レジスタ・ファ
イルにおいては、出力を読み出しポートＲ1 −ＲK の中
の任意の一つに位置させるのに、読み出し作動信号は必
要ではなく、対応する出力を発生するには、単に適当な
読み出しアドレスを供給するだけで十分であり、本発明
の原理に従って、不必要な電力消費をする不必要なデー
タ読み出しを防止するために、読み出しポートＲ1 から
ＲK の一つまたはそれ以上に読み出し作動信号が供給さ
れる。
イルにおいては、出力を読み出しポートＲ1 −ＲK の中
の任意の一つに位置させるのに、読み出し作動信号は必
要ではなく、対応する出力を発生するには、単に適当な
読み出しアドレスを供給するだけで十分であり、本発明
の原理に従って、不必要な電力消費をする不必要なデー
タ読み出しを防止するために、読み出しポートＲ1 から
ＲK の一つまたはそれ以上に読み出し作動信号が供給さ
れる。
【００１６】多重ポート・レジスタ・ファイル１０１へ
のデータの書き込み、および読み出しは同時に行うこと
ができる。より詳しく説明すると、メモリ位置１０２の
同じ特定の一つの位置にデータを書き込み、それと同時
に全く同じ特定の位置から異なる数値を読み出し、一つ
またはそれ以上の読み出しポートＲ1 −ＲK に前記デー
タを供給することができる。さらに、ＦＩＲフィルタの
特殊な動作状態の下では、本発明の一つの特徴に従っ
て、メモリ位置１０３の一つに記憶されている係数の最
上位ビットだけを、読み出しポートＲ1 −ＲK の特定の
一つに供給することができる。
のデータの書き込み、および読み出しは同時に行うこと
ができる。より詳しく説明すると、メモリ位置１０２の
同じ特定の一つの位置にデータを書き込み、それと同時
に全く同じ特定の位置から異なる数値を読み出し、一つ
またはそれ以上の読み出しポートＲ1 −ＲK に前記デー
タを供給することができる。さらに、ＦＩＲフィルタの
特殊な動作状態の下では、本発明の一つの特徴に従っ
て、メモリ位置１０３の一つに記憶されている係数の最
上位ビットだけを、読み出しポートＲ1 −ＲK の特定の
一つに供給することができる。
【００１７】ラッチ１０７は、Ｎ．ウェストおよびＫ．
エシュラジアンが、その全文を参照によって本明細書の
記載に援用した「ＣＭＯＳ ＶＬＳＩ設計の原理、第２
版(Principles of CMOS VLSI Design, 2nd Ed.)」（１
９９２年、Addison Wesley）の第１９頁乃至第２１頁掲
載された従来のレベル感知ラッチである。それ故、メモ
リ位置１０３の任意の一つは、マスタ・ラッチとして機
能し、ラッチ１０７の中の任意の一つのラッチは、エッ
ジ・トリガ・フリップ・フロップを形成するために、ス
レーブ・ラッチとして機能する。
エシュラジアンが、その全文を参照によって本明細書の
記載に援用した「ＣＭＯＳ ＶＬＳＩ設計の原理、第２
版(Principles of CMOS VLSI Design, 2nd Ed.)」（１
９９２年、Addison Wesley）の第１９頁乃至第２１頁掲
載された従来のレベル感知ラッチである。それ故、メモ
リ位置１０３の任意の一つは、マスタ・ラッチとして機
能し、ラッチ１０７の中の任意の一つのラッチは、エッ
ジ・トリガ・フリップ・フロップを形成するために、ス
レーブ・ラッチとして機能する。
【００１８】メモリ位置１０２の一つから、読み出しポ
ートＲ1 −ＲK の中の一つに、データを読み出す際に使
用するためのいくつかの方法がある。例えば、読み出し
ポートＲ1 は、メモリ位置１０３に記憶している係数の
最上位ビットだけを読み出す。一方、読み出しポートＲ
K は、メモリ位置１０２に記憶している、一つの係数の
すべてのビットを読み出すが、読み出し作動信号ＲＥが
特定の状態、例えば、ＲＥがハイの場合に、読み出しポ
ートＲK に出力を供給する。他のすべての時間には、読
み出しポートＲK の数値は、ラッチ１０７−Ｋに記憶し
ている最後の数値のまま変化しない。読み出し作動信号
の内容は、例えば、ＡＮＤゲートのようなゲート、読み
出し作動信号およびメモリ位置１０２にアクセスするの
に使用するクロックによりレジスタ・ファイルで実行さ
れる。
ートＲ1 −ＲK の中の一つに、データを読み出す際に使
用するためのいくつかの方法がある。例えば、読み出し
ポートＲ1 は、メモリ位置１０３に記憶している係数の
最上位ビットだけを読み出す。一方、読み出しポートＲ
K は、メモリ位置１０２に記憶している、一つの係数の
すべてのビットを読み出すが、読み出し作動信号ＲＥが
特定の状態、例えば、ＲＥがハイの場合に、読み出しポ
ートＲK に出力を供給する。他のすべての時間には、読
み出しポートＲK の数値は、ラッチ１０７−Ｋに記憶し
ている最後の数値のまま変化しない。読み出し作動信号
の内容は、例えば、ＡＮＤゲートのようなゲート、読み
出し作動信号およびメモリ位置１０２にアクセスするの
に使用するクロックによりレジスタ・ファイルで実行さ
れる。
【００１９】本発明の他の実施例の場合には、読み出し
作動は、メモリ位置１０４に関連して使用される。特
に、読み出し作動信号が、例えば、ハイ(high)のような
指定の数値を持っていない限りは、読み出しポートＲＡ
1 −ＲＡK の任意のポートに、有効な読み出しアドレス
が存在していても、係数の最下位ビット値は、メモリ位
置１０４から読み出されない。
作動は、メモリ位置１０４に関連して使用される。特
に、読み出し作動信号が、例えば、ハイ(high)のような
指定の数値を持っていない限りは、読み出しポートＲＡ
1 −ＲＡK の任意のポートに、有効な読み出しアドレス
が存在していても、係数の最下位ビット値は、メモリ位
置１０４から読み出されない。
【００２０】周知のように、バースト・モード係数更新
は、エラーが予め定めたしきい値を超えた場合に係数を
更新し、一方、エラーが予め定めたしきい値以下の場合
には、係数をそのままの状態に保つ。このことから考え
て、本発明の一つの特徴により、バースト・モード係数
更新を下記のように効率的に行うと好都合である。複数
の係数が更新中の場合には、メモリ位置１０４から読み
出しを行うための読み出し作動信号ＲＥが、ハイにセッ
トされるというように作動になり、その結果、データが
メモリ位置１０４から読み出される。さらに、読み出し
ポートＲK に対する読み出し作動制御信号ＲＥＫが、メ
モリ位置１０２から、すでにそこに記憶されている係数
値を読み出すために使用される。同様に、書き込み作動
ＷＥ制御信号が作動になり、メモリ位置１０２に、従来
の方法で係数更新ユニットから供給される更新済みの係
数値を書き込む。
は、エラーが予め定めたしきい値を超えた場合に係数を
更新し、一方、エラーが予め定めたしきい値以下の場合
には、係数をそのままの状態に保つ。このことから考え
て、本発明の一つの特徴により、バースト・モード係数
更新を下記のように効率的に行うと好都合である。複数
の係数が更新中の場合には、メモリ位置１０４から読み
出しを行うための読み出し作動信号ＲＥが、ハイにセッ
トされるというように作動になり、その結果、データが
メモリ位置１０４から読み出される。さらに、読み出し
ポートＲK に対する読み出し作動制御信号ＲＥＫが、メ
モリ位置１０２から、すでにそこに記憶されている係数
値を読み出すために使用される。同様に、書き込み作動
ＷＥ制御信号が作動になり、メモリ位置１０２に、従来
の方法で係数更新ユニットから供給される更新済みの係
数値を書き込む。
【００２１】複数の係数が更新中の場合には、書き込み
作動ＷＥ制御信号、および読み出しポートＲK に対する
読み出し作動制御信号ＲＥＫが、例えば、ロー(low) に
セットされるというように、不稼働(disable)になる。
その結果、読み出しポートＲKの出力に存在するデータ
に変化は起こらない。すなわち、読み出しポートＲK の
出力に存在するデータは、一定である。このことは、例
えば、ＡＮＤゲートのようなゲート、ラッチ１０７を制
御するために使用したクロックを含む、読み出し作動制
御信号ＲＥＫにより、またラッチ１０７−Ｋに対するク
ロックのようなゲート通過信号により行われる。
作動ＷＥ制御信号、および読み出しポートＲK に対する
読み出し作動制御信号ＲＥＫが、例えば、ロー(low) に
セットされるというように、不稼働(disable)になる。
その結果、読み出しポートＲKの出力に存在するデータ
に変化は起こらない。すなわち、読み出しポートＲK の
出力に存在するデータは、一定である。このことは、例
えば、ＡＮＤゲートのようなゲート、ラッチ１０７を制
御するために使用したクロックを含む、読み出し作動制
御信号ＲＥＫにより、またラッチ１０７−Ｋに対するク
ロックのようなゲート通過信号により行われる。
【００２２】さらに、メモリ位置１０４に対する読み出
し作動信号ＲＥは、例えば、ローにセットされるという
ように、不稼働になり、その結果、データはメモリ位置
１０４から読み出されない。このことは、例えば、ＡＮ
Ｄゲートのようなゲート、メモリ位置１０２に対して使
用したクロックを含む、読み出し作動制御信号ＲＥＫに
より、またメモリ１０４に対するクロックのようなゲー
ト通過信号により行われる。Ｐの数値は、通常、Ｑの数
値と同じであるので、係数が更新されない場合には、メ
モリ位置１０２が消費する電力は、約５０％だけ少なく
なる。その結果、バースト・モード更新の目的が、係数
の更新が行われる時間の短縮にあるので、電力を有意に
節減することができる。
し作動信号ＲＥは、例えば、ローにセットされるという
ように、不稼働になり、その結果、データはメモリ位置
１０４から読み出されない。このことは、例えば、ＡＮ
Ｄゲートのようなゲート、メモリ位置１０２に対して使
用したクロックを含む、読み出し作動制御信号ＲＥＫに
より、またメモリ１０４に対するクロックのようなゲー
ト通過信号により行われる。Ｐの数値は、通常、Ｑの数
値と同じであるので、係数が更新されない場合には、メ
モリ位置１０２が消費する電力は、約５０％だけ少なく
なる。その結果、バースト・モード更新の目的が、係数
の更新が行われる時間の短縮にあるので、電力を有意に
節減することができる。
【００２３】フィルタの設計の場合、読み出しポートＲ
K の出力は、例えば、加算装置のような更新回路に供給
される。従来技術のように、更新回路に供給されたデー
タが変化した場合には、更新回路により計算が行われ
る。前記計算は当然電力を消費する。しかし、本発明の
原理に従って、変化データを更新回路に供給しない場合
には、更新回路への入力は変化しないし、その出力を変
化しないので、前記電力消費は防止される。
K の出力は、例えば、加算装置のような更新回路に供給
される。従来技術のように、更新回路に供給されたデー
タが変化した場合には、更新回路により計算が行われ
る。前記計算は当然電力を消費する。しかし、本発明の
原理に従って、変化データを更新回路に供給しない場合
には、更新回路への入力は変化しないし、その出力を変
化しないので、前記電力消費は防止される。
【００２４】例えば、米国特許第５，６４６，９５７号
から周知のように電力消費を節減するには、更新回路へ
の他の入力をオフにする必要がある。本発明と前記入力
オフを併用すれば、更新回路の電力消費をほとんどゼロ
に近い最小限度まで節減することができる。実際、ある
用途においては、本発明の全フィルタの電力消費を５０
％以上節減することができる。
から周知のように電力消費を節減するには、更新回路へ
の他の入力をオフにする必要がある。本発明と前記入力
オフを併用すれば、更新回路の電力消費をほとんどゼロ
に近い最小限度まで節減することができる。実際、ある
用途においては、本発明の全フィルタの電力消費を５０
％以上節減することができる。
【００２５】本発明の他の実施例の場合には、メモリ位
置１０４からの読み出しをできなくして、それにより変
更をできなくする目的で、読み出し作動信号ＲＥを使用
することにより、例えば、メモリ１０３からの最上位ビ
ットのラッチ１０７−Ｋのラッチだけを制御するために
は、読み出し作動制御信号ＲＥＫを使用することによ
り、個々に最上位ビットが更新回路に到着できないよう
にするだけでよい。
置１０４からの読み出しをできなくして、それにより変
更をできなくする目的で、読み出し作動信号ＲＥを使用
することにより、例えば、メモリ１０３からの最上位ビ
ットのラッチ１０７−Ｋのラッチだけを制御するために
は、読み出し作動制御信号ＲＥＫを使用することによ
り、個々に最上位ビットが更新回路に到着できないよう
にするだけでよい。
【００２６】本願と同日付けでの出願が開示しているよ
うな任意の計算ユニットを、メモリ位置１０２と、出力
ポートＲ1 −ＲK の中の一つまたはそれ以上との間に設
置することができることに留意されたい。
うな任意の計算ユニットを、メモリ位置１０２と、出力
ポートＲ1 −ＲK の中の一つまたはそれ以上との間に設
置することができることに留意されたい。
【００２７】図２に示す、本発明の他の実施例の場合に
は、ラッチ１０７の出力を制御するのに、読み出し作動
信号ＲＥを使用する代わりに、係数が更新中でない場
合、出力として、一定の数値を供給するために、外部マ
ルチプレクサを使用することができる。マルチプレクサ
との接続の場合、一定の数値は、マルチプレクサの一つ
の入力ポートへ何時も同じ状態で入力される同じ数値を
意味することに留意されたい。図３に示す、本発明のさ
らに他の実施例の場合には、３状態ドライバ(tri-stat
e) を使用することができる。図２および図３に示す実
施例の場合には、各マルチプレクサまたはドライバを制
御するために、読み出し作動信号ＲＥｉが使用される。
さらに、図３の実施例の場合には、係数の前の数値を更
新ユニットへのライン上に確実に維持するために、３状
態ドライバと一緒に、バス・キーパー回路(bus-keeper
circuit)を使用することができる。前記バス・キーパー
回路を使用する場合には、更新ユニットへの複数のライ
ン上に残っている数値は、定常値と呼ばれる。
は、ラッチ１０７の出力を制御するのに、読み出し作動
信号ＲＥを使用する代わりに、係数が更新中でない場
合、出力として、一定の数値を供給するために、外部マ
ルチプレクサを使用することができる。マルチプレクサ
との接続の場合、一定の数値は、マルチプレクサの一つ
の入力ポートへ何時も同じ状態で入力される同じ数値を
意味することに留意されたい。図３に示す、本発明のさ
らに他の実施例の場合には、３状態ドライバ(tri-stat
e) を使用することができる。図２および図３に示す実
施例の場合には、各マルチプレクサまたはドライバを制
御するために、読み出し作動信号ＲＥｉが使用される。
さらに、図３の実施例の場合には、係数の前の数値を更
新ユニットへのライン上に確実に維持するために、３状
態ドライバと一緒に、バス・キーパー回路(bus-keeper
circuit)を使用することができる。前記バス・キーパー
回路を使用する場合には、更新ユニットへの複数のライ
ン上に残っている数値は、定常値と呼ばれる。
【００２８】さらに、分割アーキテクチャおよび不能化
技術を、上記米国特許第5,646,957号が開示しているよ
うな、再循環レジスタを使用するアーキテクチャに、種
々のよりよい機能を与えるために使用することができ
る。
技術を、上記米国特許第5,646,957号が開示しているよ
うな、再循環レジスタを使用するアーキテクチャに、種
々のよりよい機能を与えるために使用することができ
る。
【００２９】本発明の他の実施例の場合も、一方が最上
位ビット用、他方が最下位ビット用の二つの独立した多
重ポート・レジスタ・ファイルを使用することにより、
ほぼ同じ結果が得られることに留意されたい。前記多重
ポート・レジスタ・ファイルは、必要に応じて、同じ読
み出しおよび書き込み信号の供給を受ける。しかし、前
記アーキテクチャは、読み出しアドレス・デコーダおよ
び書き込みアドレス・デコーダのような余分のデコーダ
を必要とするので、コストが高くなる。
位ビット用、他方が最下位ビット用の二つの独立した多
重ポート・レジスタ・ファイルを使用することにより、
ほぼ同じ結果が得られることに留意されたい。前記多重
ポート・レジスタ・ファイルは、必要に応じて、同じ読
み出しおよび書き込み信号の供給を受ける。しかし、前
記アーキテクチャは、読み出しアドレス・デコーダおよ
び書き込みアドレス・デコーダのような余分のデコーダ
を必要とするので、コストが高くなる。
【００３０】上記説明は、本発明の原理を説明するため
だけのものである。それ故、当業者であれば種々の装置
を考案することができるが、それらの装置は、本明細書
にはっきりと説明または図示していなくても、本発明の
原理を使用するものであり、本発明の精神および範囲内
に含まれるものであることを理解されたい。
だけのものである。それ故、当業者であれば種々の装置
を考案することができるが、それらの装置は、本明細書
にはっきりと説明または図示していなくても、本発明の
原理を使用するものであり、本発明の精神および範囲内
に含まれるものであることを理解されたい。
【図１】本発明の原理に基づく例示としての実施例であ
る。
る。
【図２】外部マルチプレクサを使用する本発明の他の実
施例である。
施例である。
【図３】３状態ドライバを使用する本発明のさらに他の
実施例である。
実施例である。
１０１ 多重ポートレジスタファイル １０２ メモリ位置 １０３ メモリ位置 １０４ メモリ位置 １０７ ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー ジョン ニコル オーストラリア国，ニュー サウス ウエ ルス，スピリングウッド，チャセリング アヴェニュー 12
Claims (42)
- 【請求項１】 適応型ＦＩＲで使用するための、係数を
記憶する多重ポート・レジスタ・ファイルであって、 少なくとも２つの係数値の最下位ビットに共通の制御を
行うことができるように分割したグループの形に配列し
ている、係数を記憶するためのメモリと、 該係数値の中の少なくとも２つの該最下位ビットの、読
み出しを制御するための手段とを備える多重ポート・レ
ジスタ・ファイル。 - 【請求項２】 請求項１記載の発明において、該制御手
段が、読み出し作動信号に応答する発明。 - 【請求項３】 請求項１記載の発明において、該制御手
段が、読み出し作動信号および該メモリへタイミングを
供給するためのクロックにゲートにより接続している発
明。 - 【請求項４】 請求項１記載の発明において、さらに、
係数更新手段と、 変化が該係数更新手段に供給されるのを防止するのを制
御することができる手段とを備える発明。 - 【請求項５】 請求項４記載の発明において、該変化の
防止を制御することができる手段が、該メモリの該最下
位ビットに対する少なくとも１つの読み出し作動制御を
含む発明。 - 【請求項６】 請求項４記載の発明において、さらに、
更新のため、出力として、係数データを供給するため
に、該メモリに接続しているラッチを備え、該変化の防
止を制御することができる手段が、該ラッチに対して、
少なくとも１つの読み出し作動制御を含む発明。 - 【請求項７】 請求項４記載の発明において、さらに、
更新のため、出力として、係数データを供給するため
に、該メモリに接続しているラッチを備え、該変化の防
止を制御することができる手段が、該ラッチの該最下位
ビットに対して、少なくとも１つの読み出し作動制御を
含む発明。 - 【請求項８】 請求項４記載の発明において、さらに、
更新のため、出力として、係数データを供給するため
に、該メモリに接続しているラッチを備え、該変化の防
止を制御することができる手段が、該ラッチのすべての
ビットに対して、少なくとも１つの読み出し作動制御を
含む発明。 - 【請求項９】 請求項４記載の発明において、該変化の
防止を制御することができる手段が、読み出し作動信号
を含むクロック信号をゲート処理するための、少なくと
も１つのロジック・ゲートを含む発明。 - 【請求項１０】 請求項４記載の発明において、該変化
の防止を制御することができる手段が、少なくとも、
ｉ）該メモリから現在読み出し中の、該少なくとも複数
の最下位ビット、 および、ｉｉ）該メモリから現在読み出し中の、該複数
の最上位ビットまたは一定の数値のどちらかを制御でき
る状態で、供給するマルチプレクサを含む発明。 - 【請求項１１】 請求項４記載の発明において、該変化
の防止を制御することができる手段が、少なくとも、
ｉ）該メモリから現在読み出し中の、該複数の係数の中
の該１つ、または、ｉｉ）一定の数値を制御できる状態
で供給するマルチプレクサを含む発明。 - 【請求項１２】 請求項４記載の発明において、該変化
の防止を制御することができる手段が、出力として、少
なくとも、ｉ）それに対して入力として供給された数
値、または、ｉｉ）高インピーダンスを供給する、少な
くとも１つの三状態ロジック・ゲートを含む発明。 - 【請求項１３】 請求項４記載の発明において、該変化
の防止を制御することができる手段が、少なくとも、
ｉ）それに対して入力として供給された数値、または、
ｉｉ）高いインピーダンスを、出力として供給する三状
態ロジック・ゲートと、 該三状態ロジック・ゲートの該出力に接続しているバス
・キーパー回路を含む発明。 - 【請求項１４】 請求項４記載の発明において、該変化
の防止を制御することができる手段が、少なくとも、
ｉ）それに対して入力として供給された数値、または、
ｉｉ）高インピーダンスを、出力として供給するバス・
キーパーを持つ、少なくとも１つの三状態ロジック・ゲ
ートを含み、そのため、該ロジック・ゲートの該出力に
存在した、前の係数値が一定のまま残る発明。 - 【請求項１５】 適応型ＦＩＲフィルタで使用するため
の、係数を記憶する多重ポート・レジスタ・ファイルで
あって、 該係数値の中の少なくとも２つの該複数の最下位ビット
に、共通の制御を行うことができるように、分割したグ
ループの形に配列している、係数を記憶するためのメモ
リと、 該メモリから、該係数値の中の、少なくとも２つの該最
下位ビットの読み出しを、切り替えるための第１の作動
制御と、 該メモリに接続しているラッチの出力の、少なくとも一
部を制御するための、第２の作動制御とを備える多重ポ
ート・レジスタ・ファイル。 - 【請求項１６】 請求項１５記載の発明において、該第
１の作動制御が、クロック信号が供給される少なくとも
１つの第１の入力と、読み出し作動信号が供給される第
２の入力とを持つ、少なくとも１つのロジック・ゲート
を含む発明。 - 【請求項１７】 請求項１５記載の発明において、該第
２の作動制御が、クロック信号が供給される少なくとも
１つの第１の入力と、読み出し作動信号が供給される第
２の入力とを持つ、少なくとも１つのロジック・ゲート
を含む発明。 - 【請求項１８】 請求項１５記載の発明において、該第
２の作動が、該ラッチ出力の最上位ビットだけを制御す
る発明。 - 【請求項１９】 請求項１５記載の発明において、該第
２の作動が、該第１の作動制御により切り替えられな
い、該ラッチ出力のビットだけを制御する発明。 - 【請求項２０】 請求項１５記載の発明において、該第
２の作動制御が、マルチプレクサを含む発明。 - 【請求項２１】 請求項１５記載の発明において、該第
２の作動制御が、三状態ロジック・ゲートを含む発明。 - 【請求項２２】 請求項１５記載の発明において、該第
２の作動制御が、バス・キーパーを持つ三状態ロジック
・ゲートを含む発明。 - 【請求項２３】 請求項１５記載の発明において、該多
重ポート・レジスタ・ファイルが、さらに、該メモリに
接続している第２の出力ラッチと備え、ほぼ同じ時点
で、該第２の出力ラッチに供給された係数値が、該出力
ラッチに供給されたものとは異なるメモリからのもので
あってもよい発明。 - 【請求項２４】 多重ポート・レジスタ・ファイルを含
む適応型フィルタであって、該フィルタが、バースト・
モード更新を使用して動作するように配置されていて、
該多重ポート・レジスタ・ファイルが、 係数更新ユニットに、係数データを供給するための第１
の出力ポートと、 該フィルタの掛け算装置に、係数情報を供給するための
第２の出力ポートとを備え、 該フィルタが動作してもその係数値を更新しない場合
に、該第１の出力ポートを変化する数値を供給すること
ができなくする適応型フィルタ。 - 【請求項２５】 請求項２４記載の発明において、該多
重ポート・レジスタ・ファイルがメモリを含み、該メモ
リが最上位ビット部分と最下位ビット部分とに分割され
ている発明。 - 【請求項２６】 請求項２４記載の発明において、該多
重ポート・レジスタ・ファイルがメモリを含み、該メモ
リが最上位ビット部分と最下位ビット部分とに分割され
ている発明。 - 【請求項２７】 請求項２４記載の発明において、該フ
ィルタが係数値を更新している場合、該第１の出力ポー
トおよび該第２の出力ポートに供給された該係数値が、
同じである必要がない発明。 - 【請求項２８】 分割アーキテクチャを持つメモリに係
数値を記憶するために、多重ポート・レジスタ・ファイ
ルを作動する際に使用するための方法であって、 該係数の少なくとも１つの最上位ビットを、該多重ポー
ト・レジスタ・ファイルの第１の出力ポートに供給する
ステップと、 該供給とほぼ同時に該多重ポート・レジスタ・ファイル
に供給された係数値での変化を防止するステップとから
なる方法。 - 【請求項２９】 請求項２８記載の発明において、該第
１の出力が、フィルタの掛け算装置の係数入力に接続し
ている発明。 - 【請求項３０】 請求項２８記載の発明において、該第
２の出力が、フィルタの係数更新ユニットに接続してい
る発明。 - 【請求項３１】 請求項２８記載の発明において、該第
２の出力が、フィルタの係数更新ユニットに接続してい
る発明。 - 【請求項３２】 請求項２８記載の発明において、該変
化防止ステップが、少なくとも、現在アドレスされてい
るメモリ位置の、最下位ビットの読み出しを不能にする
ことを含む発明。 - 【請求項３３】 請求項２８記載の発明において、該変
化防止ステップが、該第２の出力を三つの状態にするこ
とを含む発明。 - 【請求項３４】 請求項２８記載の発明において、該変
化防止ステップが、少なくとも、現在アドレスされてい
るメモリ位置の、最下位ビットの読み出しを不能にし、
現在アドレスされているメモリ位置の、最上位ビットを
三つの状態にすることを含む発明。 - 【請求項３５】 請求項２８記載の発明において、該変
化防止ステップが、該第２の出力を定常値にすることを
含む発明。 - 【請求項３６】 請求項２８記載の発明において、該変
化防止ステップが、該第２の出力を一定の数値に切り替
えることを含む発明。 - 【請求項３７】 請求項３６記載の発明において、該切
り替えが、マルチプレクサを使用して行われる発明。 - 【請求項３８】 請求項２８記載の発明において、該変
化防止ステップが、少なくとも、現在アドレスされてい
るメモリ位置の、最下位ビットの読み出しを不能にし、
現在アドレスされているメモリ位置の最上位ビットの代
わりに、一定の数値を供給することを含む発明。 - 【請求項３９】 請求項２８記載の発明において、該多
重ポート・レジスタ・ファイルが、バースト・モード更
新を使用して動作するフィルタの一部であり、該係数を
更新する必要がない時に、該変化防止ステップが実行さ
れる発明。 - 【請求項４０】 係数がバースト・モード更新を使用し
て更新される、適応型フィルタで多重ポート・レジスタ
・ファイルを動作させるための方法であって、該係数が
更新中の場合だけ、該多重ポート・レジスタ・ファイル
に記憶している係数の最下位ビットの読み出しステップ
を含む方法。 - 【請求項４１】 請求項４０記載の発明において、さら
に、該係数が更新中でない場合だけ、該係数の代わり
に、該係数を更新する際に使用される係数更新ユニット
に、変化しない数値を供給するステップを含む発明。 - 【請求項４２】 その係数がバースト・モード更新を使
用して更新される、適応型フィルタで多重ポート・レジ
スタ・ファイルを動作させるための方法であって、該係
数が更新中でない場合だけ、該係数の代わりに、該係数
を更新する際に使用される変化しない数値を、係数更新
ユニットに供給するステップを含む発明。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/996,869 US6785327B1 (en) | 1997-12-23 | 1997-12-23 | Multiported register file for burst mode coefficient updating |
| US08/996869 | 1997-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11266143A true JPH11266143A (ja) | 1999-09-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| EP (1) | EP0935371B1 (ja) |
| JP (1) | JP3380759B2 (ja) |
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| CN (1) | CN1235415A (ja) |
| BR (1) | BR9805454A (ja) |
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-
1998
- 1998-11-26 CA CA002254543A patent/CA2254543A1/en not_active Abandoned
- 1998-12-04 DE DE69823158T patent/DE69823158T2/de not_active Expired - Lifetime
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- 1998-12-18 BR BR9805454-6A patent/BR9805454A/pt not_active Application Discontinuation
- 1998-12-22 CN CN98123224A patent/CN1235415A/zh active Pending
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