JPH04302522A - 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ - Google Patents
演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラInfo
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- JPH04302522A JPH04302522A JP3091156A JP9115691A JPH04302522A JP H04302522 A JPH04302522 A JP H04302522A JP 3091156 A JP3091156 A JP 3091156A JP 9115691 A JP9115691 A JP 9115691A JP H04302522 A JPH04302522 A JP H04302522A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、それぞれ半導体集積回
路化された演算回路、適応フィルタ、及びエコーキャン
セラに関し、例えばＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ
Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏ
ｒｋ）用のエコーキャンセルＬＳＩの低消費電力化に適
用して有効な技術に関するものである。
路化された演算回路、適応フィルタ、及びエコーキャン
セラに関し、例えばＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ
Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏ
ｒｋ）用のエコーキャンセルＬＳＩの低消費電力化に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】トランスバーサルフィルタのような適応
フィルタは、入力信号の経時的な変化に対してその特性
を適応的に変化させることができるフィルタである。即
ち、入力信号をタップ係数に乗じ、その値を複数タップ
単位で加算してフィルタ出力を得るための出力演算と、
そのフィルタ出力を応答させるべき対象系からの信号と
前記フィルタ出力との差分などとして得られる誤差信号
に基づいて前記タップ係数を更新する積和演算のような
更新演算とを行い、その更新演算によってタップ係数を
時間的に書き換えることによりその特性をリアルタイム
で変化させようとする。このような適応フィルタをディ
ジタル・シグナル・プロセッサ（以下単にＤＳＰとも記
す）によって構成するとき、タップ係数の更新は、メモ
リから読出したタップ係数に更新量を加算し、これを該
メモリの同一アドレスに書き込むという積分的な処理に
よって実現することができる。
フィルタは、入力信号の経時的な変化に対してその特性
を適応的に変化させることができるフィルタである。即
ち、入力信号をタップ係数に乗じ、その値を複数タップ
単位で加算してフィルタ出力を得るための出力演算と、
そのフィルタ出力を応答させるべき対象系からの信号と
前記フィルタ出力との差分などとして得られる誤差信号
に基づいて前記タップ係数を更新する積和演算のような
更新演算とを行い、その更新演算によってタップ係数を
時間的に書き換えることによりその特性をリアルタイム
で変化させようとする。このような適応フィルタをディ
ジタル・シグナル・プロセッサ（以下単にＤＳＰとも記
す）によって構成するとき、タップ係数の更新は、メモ
リから読出したタップ係数に更新量を加算し、これを該
メモリの同一アドレスに書き込むという積分的な処理に
よって実現することができる。
【０００３】ＤＳＰは、算術論理演算器と共にハードウ
ェアとして乗算器を持ち、積和演算の効率化によってリ
アルタイムなディジタル信号処理能力を向上させており
、このようなものとしては、例えば日経ＢＰ社発行のデ
ータプロ・マイクロプロセッサ（ＭＣ４−３０３−８１
１乃至８１８、１９８８年１２月）に記載のＤＳＰ「Ｔ
ＭＳ３２０Ｃ２５」がある。
ェアとして乗算器を持ち、積和演算の効率化によってリ
アルタイムなディジタル信号処理能力を向上させており
、このようなものとしては、例えば日経ＢＰ社発行のデ
ータプロ・マイクロプロセッサ（ＭＣ４−３０３−８１
１乃至８１８、１９８８年１２月）に記載のＤＳＰ「Ｔ
ＭＳ３２０Ｃ２５」がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ｔ
ＭＳ３２０Ｃ２５などに代表される従来のＤＳＰは、デ
ータＲＡＭ（ランダム・フクセス・メモリ）と演算器と
の間のデータ転送には共通内部バスを必ず利用するよう
になっている。そして、当該データＲＡＭに対するアク
セスは、１マシンサイクル単位でリード又はライトの何
れか一方とされる。このため、適応フィルタにおけるタ
ップ係数の更新演算などデータＲＡＭを利用した積分演
算処理ではデータＲＡＭをリード及びライトするのに少
なくとも２マシンサイクル必要になり、積分演算処理を
含むような一連の処理をパイプライン化してもそれを１
マシンサイクルで行うことは不可能であった。
ＭＳ３２０Ｃ２５などに代表される従来のＤＳＰは、デ
ータＲＡＭ（ランダム・フクセス・メモリ）と演算器と
の間のデータ転送には共通内部バスを必ず利用するよう
になっている。そして、当該データＲＡＭに対するアク
セスは、１マシンサイクル単位でリード又はライトの何
れか一方とされる。このため、適応フィルタにおけるタ
ップ係数の更新演算などデータＲＡＭを利用した積分演
算処理ではデータＲＡＭをリード及びライトするのに少
なくとも２マシンサイクル必要になり、積分演算処理を
含むような一連の処理をパイプライン化してもそれを１
マシンサイクルで行うことは不可能であった。
【０００５】本発明者は適応フィルタを実現するＬＳＩ
の一つとしてＩＳＤＮ用のＬＳＩの低消費電化について
検討し、その過程において、タップ係数更新演算のよう
な積分処理に２マシンサイクル以上かかっていたのでは
低消費電力化の妨げになることを見い出した。即ち、加
入者側端末を交換局からの通信回線に接続するようなＩ
ＳＤＮ用のＬＳＩは交換局から給電されるため特に低消
費電力化の要請が高い。そこで本発明者は動作クロック
周波数を下げてＬＳＩの低消費電力化を図り、このとき
の動作速度低下によって単位時間あたりの処理能力が低
下しないように、一連の処理のマシンサイクル数を少な
くして対処しようとした。しかしながら、繰り返し演算
回数の多いタップ係数更新演算のような積分処理に２マ
シンサイクル以上かかっていたのでは、単位時間当たり
の処理能力を保証して低消費電力化を図ることができな
い。
の一つとしてＩＳＤＮ用のＬＳＩの低消費電化について
検討し、その過程において、タップ係数更新演算のよう
な積分処理に２マシンサイクル以上かかっていたのでは
低消費電力化の妨げになることを見い出した。即ち、加
入者側端末を交換局からの通信回線に接続するようなＩ
ＳＤＮ用のＬＳＩは交換局から給電されるため特に低消
費電力化の要請が高い。そこで本発明者は動作クロック
周波数を下げてＬＳＩの低消費電力化を図り、このとき
の動作速度低下によって単位時間あたりの処理能力が低
下しないように、一連の処理のマシンサイクル数を少な
くして対処しようとした。しかしながら、繰り返し演算
回数の多いタップ係数更新演算のような積分処理に２マ
シンサイクル以上かかっていたのでは、単位時間当たり
の処理能力を保証して低消費電力化を図ることができな
い。
【０００６】さらに、適応フィルタにおいてタップ係数
の更新演算は入力信号の１サンプリング期間中に全タッ
プに対して順番に行ったりしなければならず、単位時間
あたりの処理能力はタップ数に比例して高くなければな
らない。この点において、バランシングネットワーク回
路を通して送信側から受信側に回り込んでくるエコー成
分をキャンセルするためのエコーキャンセラは、任意に
接続される通信回線との間でのインピーダンス・ミスマ
ッチングという不確定な要素に対処しなければならない
ため、比較的タップ数の多い適応フィルタで実現されな
ければならないから、特に単位時間あたりの高い処理能
力が要求されると共に、これに応じて電力消費も多くな
る。したがって、上記タップ係数更新演算のような積分
処理における単位時間当たりの処理能力を保証して低消
費電力化を図ることは特にエコーキャンセラにおいて急
務であることを本発明者は見い出した。
の更新演算は入力信号の１サンプリング期間中に全タッ
プに対して順番に行ったりしなければならず、単位時間
あたりの処理能力はタップ数に比例して高くなければな
らない。この点において、バランシングネットワーク回
路を通して送信側から受信側に回り込んでくるエコー成
分をキャンセルするためのエコーキャンセラは、任意に
接続される通信回線との間でのインピーダンス・ミスマ
ッチングという不確定な要素に対処しなければならない
ため、比較的タップ数の多い適応フィルタで実現されな
ければならないから、特に単位時間あたりの高い処理能
力が要求されると共に、これに応じて電力消費も多くな
る。したがって、上記タップ係数更新演算のような積分
処理における単位時間当たりの処理能力を保証して低消
費電力化を図ることは特にエコーキャンセラにおいて急
務であることを本発明者は見い出した。
【０００７】また、タップ係数の更新演算においてその
更新量には収束係数が与えられ、伝達関数の時定数を小
さくして応答動作の安定化を図るようにしている関係上
、データＲＡＭが積分値として保持するタップ係数のビ
ット数は適応フィルタ出力を得るための加算対象とされ
るタップ係数のビット数に比べて大きくされている。 このため、更新演算に必要とされるタップ係数を共通内
部バスを通して演算器とデータＲＡＭとの間でやりとり
する従来の構成では、当該共通内部バスのビット数は更
新演算されるタップ係数のビット数を満足しなければな
らず、容量性負荷成分の比較的大きな共通内部バスのプ
リチャージやディスチャージによる電力消費も無視し得
ない程大きくなるということを本発明者は見い出した。
更新量には収束係数が与えられ、伝達関数の時定数を小
さくして応答動作の安定化を図るようにしている関係上
、データＲＡＭが積分値として保持するタップ係数のビ
ット数は適応フィルタ出力を得るための加算対象とされ
るタップ係数のビット数に比べて大きくされている。 このため、更新演算に必要とされるタップ係数を共通内
部バスを通して演算器とデータＲＡＭとの間でやりとり
する従来の構成では、当該共通内部バスのビット数は更
新演算されるタップ係数のビット数を満足しなければな
らず、容量性負荷成分の比較的大きな共通内部バスのプ
リチャージやディスチャージによる電力消費も無視し得
ない程大きくなるということを本発明者は見い出した。
【０００８】本発明の目的は、積分されるべき値を順次
書き換えてメモリの所定アドレスに蓄積していく演算処
理サイクルを１マシンサイクルで実現することができる
演算回路を提供することにある。また、本発明の別の目
的は、タップ係数更新演算のような積分処理を１マシン
サイクルで行うことができる適応フィルタを提供するこ
とにある。本発明の更に別の目的は、単位時間当たりの
処理能力を保証して低消費電力化を図ることができる適
応フィルタ並びにエコーキャンセラを提供することにあ
る。
書き換えてメモリの所定アドレスに蓄積していく演算処
理サイクルを１マシンサイクルで実現することができる
演算回路を提供することにある。また、本発明の別の目
的は、タップ係数更新演算のような積分処理を１マシン
サイクルで行うことができる適応フィルタを提供するこ
とにある。本発明の更に別の目的は、単位時間当たりの
処理能力を保証して低消費電力化を図ることができる適
応フィルタ並びにエコーキャンセラを提供することにあ
る。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】すなわち、同一アドレスに対して１マシン
サイクルでリード及びライト動作されるデータメモリを
設け、同データメモリの入力に演算手段の出力を結合す
ると共に、前記記憶手段の出力を専用バスを介して前記
演算手段の一方の入力に結合し、積分されるべき値を前
記データメモリの所定アドレスに順次書き換えて蓄積し
ていく演算回路を構成するものである。
サイクルでリード及びライト動作されるデータメモリを
設け、同データメモリの入力に演算手段の出力を結合す
ると共に、前記記憶手段の出力を専用バスを介して前記
演算手段の一方の入力に結合し、積分されるべき値を前
記データメモリの所定アドレスに順次書き換えて蓄積し
ていく演算回路を構成するものである。
【００１２】前記演算回路は半導体集積回路化された適
応フィルタにおけるタップ係数更新演算手段の積分回路
として採用することができる。このとき適応フィルタは
、入力信号をタップ係数に乗じ、その値を複数タップ単
位で加算してフィルタ出力を得るための演算手段と、前
記フィルタ出力を応答させるべき対象系からの信号と前
記フィルタ出力との関係によって生成される誤差信号に
基づいて前記タップ係数を更新演算する手段とを含む。
応フィルタにおけるタップ係数更新演算手段の積分回路
として採用することができる。このとき適応フィルタは
、入力信号をタップ係数に乗じ、その値を複数タップ単
位で加算してフィルタ出力を得るための演算手段と、前
記フィルタ出力を応答させるべき対象系からの信号と前
記フィルタ出力との関係によって生成される誤差信号に
基づいて前記タップ係数を更新演算する手段とを含む。
【００１３】前記適応フィルタにおいて、そのフィルタ
出力を得る手段へタップ係数を供給するための共通内部
バスのビット数は、前記積分回路に含まれる専用バスの
ビット数よりも少ないことが低消費電力化の点で望まし
く、また適応フィルタの機能上それで充分である。
出力を得る手段へタップ係数を供給するための共通内部
バスのビット数は、前記積分回路に含まれる専用バスの
ビット数よりも少ないことが低消費電力化の点で望まし
く、また適応フィルタの機能上それで充分である。
【００１４】前記適応フィルタは半導体集積回路化され
たディジタル・シグナル・プロセッシング・ユニットに
よって構成することができる。このとき、タップ係数の
更新演算処理とフィルタ出力を得る為の演算処理のパイ
プライン化を図るには、夫々の処理を司るためのハード
ウェア的な手段を固有化し、前記タップ係数更新演算手
段には、前記積分回路に含まれる演算手段の他方の入力
と前記共通内部バスとの間に、入力信号と誤差信号の乗
算手段と、その乗算結果に収束係数を付与する手段とを
更に含め、また、前記フィルタ出力を得る手段には、前
記データメモリから読出されて共通内部バスを経由して
与えられるタップ係数と入力信号との乗算手段と、その
乗算結果を加算し且つ保持する手段とを設けておくとよ
い。
たディジタル・シグナル・プロセッシング・ユニットに
よって構成することができる。このとき、タップ係数の
更新演算処理とフィルタ出力を得る為の演算処理のパイ
プライン化を図るには、夫々の処理を司るためのハード
ウェア的な手段を固有化し、前記タップ係数更新演算手
段には、前記積分回路に含まれる演算手段の他方の入力
と前記共通内部バスとの間に、入力信号と誤差信号の乗
算手段と、その乗算結果に収束係数を付与する手段とを
更に含め、また、前記フィルタ出力を得る手段には、前
記データメモリから読出されて共通内部バスを経由して
与えられるタップ係数と入力信号との乗算手段と、その
乗算結果を加算し且つ保持する手段とを設けておくとよ
い。
【００１５】上記したような適応フィルタは、後で説明
するように単位時間当たりの処理能力を保証して低消費
電力化を図ることができるため、比較的多数のタップを
必要とする適応フィルタによって実現されなければなら
ないようなエコーキャンセラなどに好適である。
するように単位時間当たりの処理能力を保証して低消費
電力化を図ることができるため、比較的多数のタップを
必要とする適応フィルタによって実現されなければなら
ないようなエコーキャンセラなどに好適である。
【００１６】
【作用】上記した演算回路における専用バスは、データ
メモリから読出されたデータをその読出し動作と同一の
マシンサイクルで演算手段に与え、そこで演算されたデ
ータはやはりそれと同じマシンサイクルでデータメモリ
の同一アドレスに書き込まれ、これにより、積分される
べき値を前記データメモリの所定アドレスに順次書き換
えて蓄積していくとき、１マシンサイクル単位で積分演
算を可能にする。また、データメモリと演算手段を結合
する前記専用バスはその他のモジュールへのデータ転送
を要しないため、データ転送経路が比較的短くて済み、
且つ、当該データ転送路の不所望な負荷成分も小さいた
め、データ転送速度の高速化と低消費電力化とに寄与す
る。
メモリから読出されたデータをその読出し動作と同一の
マシンサイクルで演算手段に与え、そこで演算されたデ
ータはやはりそれと同じマシンサイクルでデータメモリ
の同一アドレスに書き込まれ、これにより、積分される
べき値を前記データメモリの所定アドレスに順次書き換
えて蓄積していくとき、１マシンサイクル単位で積分演
算を可能にする。また、データメモリと演算手段を結合
する前記専用バスはその他のモジュールへのデータ転送
を要しないため、データ転送経路が比較的短くて済み、
且つ、当該データ転送路の不所望な負荷成分も小さいた
め、データ転送速度の高速化と低消費電力化とに寄与す
る。
【００１７】適応フィルタの更新演算手段において上記
演算回路が適用された積分回路は、従来データメモリに
対するリード動作とライト動作とを別々のマシンサイク
ルで行っていた積分処理を１マシンサイクルで実現可能
にする。
演算回路が適用された積分回路は、従来データメモリに
対するリード動作とライト動作とを別々のマシンサイク
ルで行っていた積分処理を１マシンサイクルで実現可能
にする。
【００１８】上記より、繰り返し演算回数の多いタップ
係数更新演算のような積分処理の各サイクルを１マシン
サイクルで実現可能にすることは、適応フィルタを構成
するＬＳＩの動作クロック周波数を下げて低消費電力化
し、且つこのときの動作速度低下によって単位時間あた
りの処理能力が低下しないように一連の処理のマシンサ
イクル数を少なくするように作用し、適応フィルタを構
成するＬＳＩの単位時間当たりの処理能力を保証して低
消費電力化を実現する。
係数更新演算のような積分処理の各サイクルを１マシン
サイクルで実現可能にすることは、適応フィルタを構成
するＬＳＩの動作クロック周波数を下げて低消費電力化
し、且つこのときの動作速度低下によって単位時間あた
りの処理能力が低下しないように一連の処理のマシンサ
イクル数を少なくするように作用し、適応フィルタを構
成するＬＳＩの単位時間当たりの処理能力を保証して低
消費電力化を実現する。
【００１９】タップ係数値は、適応フィルタ出力の応答
動作を安定化させるため、その変動時定数をゆるやかに
設定する必要がある。このためデータメモリが積分値と
して保持するタップ係数のビット数は、適応フィルタ出
力を得るための加算対象とされるタップ係数のビット数
に比べて大きく設定し、有効なタップ係数内での変動時
定数をゆるやかにしている。このような演算を実現する
ために、タップ係数更新演算のためのタップ係数の伝達
経路を専用バスにより専用化しておくことは、共通内部
バスのビット数を相対的に小さくすることを可能にし、
タップ係数を共通内部バスを通して演算器とデータメモ
リとの間でやりとりする従来の構成に比べて容量性負荷
成分の比較的大きな共通内部バスのプリチャージやディ
スチャージによる電力消費量を減らすように作用する。
動作を安定化させるため、その変動時定数をゆるやかに
設定する必要がある。このためデータメモリが積分値と
して保持するタップ係数のビット数は、適応フィルタ出
力を得るための加算対象とされるタップ係数のビット数
に比べて大きく設定し、有効なタップ係数内での変動時
定数をゆるやかにしている。このような演算を実現する
ために、タップ係数更新演算のためのタップ係数の伝達
経路を専用バスにより専用化しておくことは、共通内部
バスのビット数を相対的に小さくすることを可能にし、
タップ係数を共通内部バスを通して演算器とデータメモ
リとの間でやりとりする従来の構成に比べて容量性負荷
成分の比較的大きな共通内部バスのプリチャージやディ
スチャージによる電力消費量を減らすように作用する。
【００２０】
【実施例】図６には適応フィルタによって対象系の出力
を推定する応用モデルの一例が示される。適応フィルタ
１は、対象系２の出力Ｄと適応フィルタ出力Ｙとの差を
誤差信号ＥＲとして受け、誤差信号ＥＲを最小とするよ
うに、即ち、対象系２と同等の応答をするように機能す
る。このモデルにおいて対象系２の出力が入力信号Ｓの
エコーであるとき、その適応フィルタ１はエコーキャン
セラとして機能する。
を推定する応用モデルの一例が示される。適応フィルタ
１は、対象系２の出力Ｄと適応フィルタ出力Ｙとの差を
誤差信号ＥＲとして受け、誤差信号ＥＲを最小とするよ
うに、即ち、対象系２と同等の応答をするように機能す
る。このモデルにおいて対象系２の出力が入力信号Ｓの
エコーであるとき、その適応フィルタ１はエコーキャン
セラとして機能する。
【００２１】図５にはトランスバーサル型の適応フィル
タのアルゴリズムの一例が示される。同図においてＳは
入力信号、Ｚは特に制限されないが、入力信号Ｓのサン
プル周期に応ずる遅延時間を以て入力信号Ｓを順次保持
していく遅延要素、Ｃ０〜Ｃｎはタップ係数である。適
応フィルタはタップ毎に同じような処理を時系列的に繰
り返すものであり、その処理は、入力信号Ｓを対応する
タップ係数に乗じ（ＭＭ）、その値を全タップにつき加
算（ＴＡ）してフィルタ出力Ｙを得るための出力演算処
理と、フィルタ出力Ｙを応答させるべき対象系からの信
号Ｄと前記フィルタ出力Ｙとの差分に基づいて生成され
る誤差信号ＥＲに応じて前記タップ係数を更新するタッ
プ係数更新処理に大別される。タップ係数更新処理は、
誤差信号ＥＲと入力信号Ｓとを乗算（Ｍ）し、その値に
タップ更新係数若しくは収束係数を与えて（Ｋ）タップ
係数の更新量を取得し、この更新量に前回のタップ係数
を加算（Ａ）して、これを新たなタップ係数とするもの
である。タップ係数はアドレス対応でデータメモリに格
納されており、同データメモリから読出されるタップ係
数は前記フィルタの出力演算処理の乗算ＭＭとタップ係
数更新処理のための加算Ａに供されるが、加算Ａによっ
て更新されたタップ係数は前記データメモリの同一アド
レスに書き戻されることになる。
タのアルゴリズムの一例が示される。同図においてＳは
入力信号、Ｚは特に制限されないが、入力信号Ｓのサン
プル周期に応ずる遅延時間を以て入力信号Ｓを順次保持
していく遅延要素、Ｃ０〜Ｃｎはタップ係数である。適
応フィルタはタップ毎に同じような処理を時系列的に繰
り返すものであり、その処理は、入力信号Ｓを対応する
タップ係数に乗じ（ＭＭ）、その値を全タップにつき加
算（ＴＡ）してフィルタ出力Ｙを得るための出力演算処
理と、フィルタ出力Ｙを応答させるべき対象系からの信
号Ｄと前記フィルタ出力Ｙとの差分に基づいて生成され
る誤差信号ＥＲに応じて前記タップ係数を更新するタッ
プ係数更新処理に大別される。タップ係数更新処理は、
誤差信号ＥＲと入力信号Ｓとを乗算（Ｍ）し、その値に
タップ更新係数若しくは収束係数を与えて（Ｋ）タップ
係数の更新量を取得し、この更新量に前回のタップ係数
を加算（Ａ）して、これを新たなタップ係数とするもの
である。タップ係数はアドレス対応でデータメモリに格
納されており、同データメモリから読出されるタップ係
数は前記フィルタの出力演算処理の乗算ＭＭとタップ係
数更新処理のための加算Ａに供されるが、加算Ａによっ
て更新されたタップ係数は前記データメモリの同一アド
レスに書き戻されることになる。
【００２２】図１には前記適応フィルタを構成するため
の演算部の一例が示される。同図においてＤＲＭは前記
タップ係数Ｃ０〜Ｃｎをアドレス対応で保持するための
データメモリ、ＳＲＭは前記遅延要素として機能するシ
フトレジスタのようなシンボルメモリである。この演算
部は適応フィルタとして専用化されるものであり、フィ
ルタの出力演算処理系５と更新演算処理系６が夫々別々
に設けられている。
の演算部の一例が示される。同図においてＤＲＭは前記
タップ係数Ｃ０〜Ｃｎをアドレス対応で保持するための
データメモリ、ＳＲＭは前記遅延要素として機能するシ
フトレジスタのようなシンボルメモリである。この演算
部は適応フィルタとして専用化されるものであり、フィ
ルタの出力演算処理系５と更新演算処理系６が夫々別々
に設けられている。
【００２３】フィルタの出力演算処理系５は、入力レジ
スタＲＢ，ＲＳ１、セレクタＳＥＬ、乗算器ＭＵＬＴ１
、出力レジスタＲＧ、算術論理演算器ＡＬＵ１、アキュ
ムレータＡＣＣによって構成される。シンボルメモリＳ
ＲＭから読出された入力信号はレジスタＲＳ０，ＲＳ１
を通してセレクタＳＥＬから乗算器ＭＵＬＴ１に与えら
れ、また、データメモリＤＲＭから読出されたタップ係
数は入力レジスタＲＢから乗算器ＭＵＬＴ１に与えられ
る。乗算器ＭＵＬＴ１はそれら入力を乗算し（図５の乗
算処理ＭＭ）、その乗算結果を出力レジスタＲＧから算
術論理演算器ＡＬＵ１に与える。算術論理演算器ＡＬＵ
１はアキュムレータＡＣＣが保持している加算値にレジ
スタＲＧの出力値を加算（図５の加算処理ＴＡ）してそ
の結果を再びアキュムレータＡＣＣに戻してやる。一つ
のサンプル信号に対する全タップの出力を加算したとき
にアキュムレータＡＣＣに保持されている値がフィルタ
出力とされる。
スタＲＢ，ＲＳ１、セレクタＳＥＬ、乗算器ＭＵＬＴ１
、出力レジスタＲＧ、算術論理演算器ＡＬＵ１、アキュ
ムレータＡＣＣによって構成される。シンボルメモリＳ
ＲＭから読出された入力信号はレジスタＲＳ０，ＲＳ１
を通してセレクタＳＥＬから乗算器ＭＵＬＴ１に与えら
れ、また、データメモリＤＲＭから読出されたタップ係
数は入力レジスタＲＢから乗算器ＭＵＬＴ１に与えられ
る。乗算器ＭＵＬＴ１はそれら入力を乗算し（図５の乗
算処理ＭＭ）、その乗算結果を出力レジスタＲＧから算
術論理演算器ＡＬＵ１に与える。算術論理演算器ＡＬＵ
１はアキュムレータＡＣＣが保持している加算値にレジ
スタＲＧの出力値を加算（図５の加算処理ＴＡ）してそ
の結果を再びアキュムレータＡＣＣに戻してやる。一つ
のサンプル信号に対する全タップの出力を加算したとき
にアキュムレータＡＣＣに保持されている値がフィルタ
出力とされる。
【００２４】更新演算処理系６は、レジスタＥＳＲ、乗
算器ＭＵＬＴ２、シフタＳＨＩＦＴ、レジスタＲＤＬＴ
、算術論理演算器ＡＬＵ２、及びデータメモリＤＲＭを
含んで構成される。レジスタＥＳＲには誤差信号が保持
されていて、この誤差信号とレジスタＲＳ０から供給さ
れる入力信号とが乗算器ＭＵＬＴ２で乗算され（図５の
乗算処理Ｍ）、乗算結果はシフタＳＨＩＦＴで所定ビッ
トシフトされて（図５の更新係数Ｋ付与処理）、レジス
タＲＤＬＴに保持される。算術論理演算器ＡＬＵ２は、
レジスタＲＤＬＴに保持されているタップ係数更新量と
、データメモリＤＲＭから供給されるタップ係数を加算
する（図５の加算処理Ａ）。更新されたタップ係数はデ
ータメモリＤＲＭの同一アドレスに書き戻される。
算器ＭＵＬＴ２、シフタＳＨＩＦＴ、レジスタＲＤＬＴ
、算術論理演算器ＡＬＵ２、及びデータメモリＤＲＭを
含んで構成される。レジスタＥＳＲには誤差信号が保持
されていて、この誤差信号とレジスタＲＳ０から供給さ
れる入力信号とが乗算器ＭＵＬＴ２で乗算され（図５の
乗算処理Ｍ）、乗算結果はシフタＳＨＩＦＴで所定ビッ
トシフトされて（図５の更新係数Ｋ付与処理）、レジス
タＲＤＬＴに保持される。算術論理演算器ＡＬＵ２は、
レジスタＲＤＬＴに保持されているタップ係数更新量と
、データメモリＤＲＭから供給されるタップ係数を加算
する（図５の加算処理Ａ）。更新されたタップ係数はデ
ータメモリＤＲＭの同一アドレスに書き戻される。
【００２５】前記算術論理演算器ＡＬＵ２とデータメモ
リＤＲＭは、データメモリＤＲＭから読出したタップ係
数に更新量を加算した値を当該データメモリＤＲＭの同
一アドレスに再び書き込んで順次保持していくから、こ
の機能より明らかなように積分回路を構成する。このと
き、データメモリＤＲＭから読出されるタップ係数を算
術論理演算器ＡＬＵ２に与えるためのデータ転送経路は
専用バス１０によって構成されている。また、データメ
モリＤＲＡＭは、図１の演算部の動作を規定する１マシ
ンサイクルでリード及びライト動作される所謂リード・
モディファイ・ライト形式で動作される。専用バス１０
は他の回路モジュールに共用されず局所的に配置され、
且つ、そのバス信号線の引き回し長さは最短とされるか
ら、不所望な負荷成分も極めて小さく、算術論理演算器
ＡＬＵ２へのタップ係数の伝達を高速で行うことができ
、タイミング上無理なくデータメモリＤＲＭをリード・
モディファイ・ライトすることができる。したがって、
タップ係数更新のための積分演算を、１タップあたり１
マシンサイクルで確実に行うことができる。
リＤＲＭは、データメモリＤＲＭから読出したタップ係
数に更新量を加算した値を当該データメモリＤＲＭの同
一アドレスに再び書き込んで順次保持していくから、こ
の機能より明らかなように積分回路を構成する。このと
き、データメモリＤＲＭから読出されるタップ係数を算
術論理演算器ＡＬＵ２に与えるためのデータ転送経路は
専用バス１０によって構成されている。また、データメ
モリＤＲＡＭは、図１の演算部の動作を規定する１マシ
ンサイクルでリード及びライト動作される所謂リード・
モディファイ・ライト形式で動作される。専用バス１０
は他の回路モジュールに共用されず局所的に配置され、
且つ、そのバス信号線の引き回し長さは最短とされるか
ら、不所望な負荷成分も極めて小さく、算術論理演算器
ＡＬＵ２へのタップ係数の伝達を高速で行うことができ
、タイミング上無理なくデータメモリＤＲＭをリード・
モディファイ・ライトすることができる。したがって、
タップ係数更新のための積分演算を、１タップあたり１
マシンサイクルで確実に行うことができる。
【００２６】前記データメモリＤＲＭから読出されるタ
ップ係数はフィルタ出力演算のために共通内部バス１１
を介してレジスタＲＢにも供給されるが、このとき、前
記専用バス１０が共通内部バス１１に直結されることに
よって専用バス１０上でのタップ係数の伝達が遅延する
虞のある場合には、共通内部バス１１と専用バス１０と
の間にバッファとしても機能するようなバスドライバＢ
ＤＲＶを配置しておくとよい。
ップ係数はフィルタ出力演算のために共通内部バス１１
を介してレジスタＲＢにも供給されるが、このとき、前
記専用バス１０が共通内部バス１１に直結されることに
よって専用バス１０上でのタップ係数の伝達が遅延する
虞のある場合には、共通内部バス１１と専用バス１０と
の間にバッファとしても機能するようなバスドライバＢ
ＤＲＶを配置しておくとよい。
【００２７】前記データメモリＤＲＭから読出されるタ
ップ係数はフィルタ出力演算のために共通内部バス１１
を介してレジスタＲＢにも供給される。共通内部バス１
１を通してレジスタＲＢに供給されるタップ係数は、特
に制限されないが、１８ビットとされる。一方データメ
モリＤＲＭは、特に制限されないが、各タップ係数を２
８ビット構成で保持する。データメモリＤＲＭからタッ
プ係数が読出されると、その全２８ビットはタップ係数
の更新演算に利用され、フィルタ出力演算にはその上位
１８ビットが利用される。これは、前記タップ係数の更
新演算においてその更新量には収束係数が与えられ、伝
達関数の時定数を小さくして（応答感度を小さくして）
応答動作の安定化を図るようにしているためである。本
実施例に従えば、乗算器ＭＵＬＴ２で得られる誤差信号
と入力信号との乗算結果はシフタＳＨＩＦＴで所定ビッ
ト数例えばｎビットだけ右シフト（下位ビット側へのシ
フト）されることによって１／Ｎ（Ｎは２のｎ乗）にさ
れ、その値に全２８ビットのタップ係数が加算されてタ
ップ係数の更新が行われる。タップ係数の更新に必要な
全２８ビットのタップ係数は専用バス１０を通すだけで
よいから、専用バス１０だけが２８ビット構成とされ、
共通内部バス１１のビット数は、フィルタ出力演算に必
要な１８ビットのタップ係数及び誤差信号のビット数な
どによって規定される最大ビット数を満足する１８ビッ
トで構成される。このように更新演算のためのタップ係
数伝達経路を専用バス１０で専用化することにより、共
通内部バス１１のビット数を減らすことが可能になり、
更新演算に必要とされるタップ係数を共通内部バスを通
して演算器やデータＲＡＭとの間でやりとりする従来の
構成に比べて、容量性負荷成分の比較的大きな共通内部
バスのプリチャージやディスチャージによる電力消費量
を低減することができるようになる。
ップ係数はフィルタ出力演算のために共通内部バス１１
を介してレジスタＲＢにも供給される。共通内部バス１
１を通してレジスタＲＢに供給されるタップ係数は、特
に制限されないが、１８ビットとされる。一方データメ
モリＤＲＭは、特に制限されないが、各タップ係数を２
８ビット構成で保持する。データメモリＤＲＭからタッ
プ係数が読出されると、その全２８ビットはタップ係数
の更新演算に利用され、フィルタ出力演算にはその上位
１８ビットが利用される。これは、前記タップ係数の更
新演算においてその更新量には収束係数が与えられ、伝
達関数の時定数を小さくして（応答感度を小さくして）
応答動作の安定化を図るようにしているためである。本
実施例に従えば、乗算器ＭＵＬＴ２で得られる誤差信号
と入力信号との乗算結果はシフタＳＨＩＦＴで所定ビッ
ト数例えばｎビットだけ右シフト（下位ビット側へのシ
フト）されることによって１／Ｎ（Ｎは２のｎ乗）にさ
れ、その値に全２８ビットのタップ係数が加算されてタ
ップ係数の更新が行われる。タップ係数の更新に必要な
全２８ビットのタップ係数は専用バス１０を通すだけで
よいから、専用バス１０だけが２８ビット構成とされ、
共通内部バス１１のビット数は、フィルタ出力演算に必
要な１８ビットのタップ係数及び誤差信号のビット数な
どによって規定される最大ビット数を満足する１８ビッ
トで構成される。このように更新演算のためのタップ係
数伝達経路を専用バス１０で専用化することにより、共
通内部バス１１のビット数を減らすことが可能になり、
更新演算に必要とされるタップ係数を共通内部バスを通
して演算器やデータＲＡＭとの間でやりとりする従来の
構成に比べて、容量性負荷成分の比較的大きな共通内部
バスのプリチャージやディスチャージによる電力消費量
を低減することができるようになる。
【００２８】図２には図１の演算回路を用いて図５のあ
るアルゴリズムに従った適応フィルタ処理を実現するた
めのマイクロプログラムフローの一例が示される。同図
には矩形で囲まれた１タップ分の処理（Ｔ１乃至Ｔ７）
とその前後の処理が代表的に示されている。このマイク
ロプログラムフローは、横１行に記載されている処理が
１ステップとして１マシンサイクルで実行されるもので
、処理は毎マシンサイクル毎に上から下へと流れてゆく
。この図に示す様に１タップに必要な処理Ｔ１〜Ｔ７は
、５ステップの連続した命令で実行でき、各々の命令フ
ィールドに前後タップの処理も組み入れることでソフト
ウェアパイプライン処理となり実質的には１タップ当り
１ステップで処理できる。
るアルゴリズムに従った適応フィルタ処理を実現するた
めのマイクロプログラムフローの一例が示される。同図
には矩形で囲まれた１タップ分の処理（Ｔ１乃至Ｔ７）
とその前後の処理が代表的に示されている。このマイク
ロプログラムフローは、横１行に記載されている処理が
１ステップとして１マシンサイクルで実行されるもので
、処理は毎マシンサイクル毎に上から下へと流れてゆく
。この図に示す様に１タップに必要な処理Ｔ１〜Ｔ７は
、５ステップの連続した命令で実行でき、各々の命令フ
ィールドに前後タップの処理も組み入れることでソフト
ウェアパイプライン処理となり実質的には１タップ当り
１ステップで処理できる。
【００２９】図２においてタップ係数の更新演算は、処
理Ｔ１乃至Ｔ４により実現される。即ち、シンボルメモ
リＳＲＭのｉ番地のデータがレジスタＲＳ０にロードさ
れ（処理Ｔ１）、これと共にシンボルメモリＳＲＭ内で
はデータのシフトが行われる（処理Ｔ２）。次いで、レ
ジスタＥＳＲの誤差信号とレジスタＲＳ０の保持データ
が乗算器ＭＵＬＴ２で乗算されると共に、その乗算結果
がシフタＳＨＩＦＴで下位ビット方向に１２ビットシフ
トされて収束係数が与えられ（リニア収束）、レジスタ
ＲＤＬＴに保持される（処理Ｔ３）。そして、データメ
モリＤＲＭのｍ番地からタップ係数が読出され、専用バ
ス１０を介して算術論理演算器ＡＬＵ２に与えられ、同
算術論理演算器ＡＬＵ２で前記レジスタＲＤＬＴの値と
加算され、その加算値が再びデータメモリＤＲＭのｍ番
地に書き込まれてタップ係数の更新が行われる（処理Ｔ
４）。この処理Ｔ４ではデータメモリＤＲＭに対するリ
ード・ライト動作が含まれているが、前述のように１マ
シンサイクルで実行されるている。
理Ｔ１乃至Ｔ４により実現される。即ち、シンボルメモ
リＳＲＭのｉ番地のデータがレジスタＲＳ０にロードさ
れ（処理Ｔ１）、これと共にシンボルメモリＳＲＭ内で
はデータのシフトが行われる（処理Ｔ２）。次いで、レ
ジスタＥＳＲの誤差信号とレジスタＲＳ０の保持データ
が乗算器ＭＵＬＴ２で乗算されると共に、その乗算結果
がシフタＳＨＩＦＴで下位ビット方向に１２ビットシフ
トされて収束係数が与えられ（リニア収束）、レジスタ
ＲＤＬＴに保持される（処理Ｔ３）。そして、データメ
モリＤＲＭのｍ番地からタップ係数が読出され、専用バ
ス１０を介して算術論理演算器ＡＬＵ２に与えられ、同
算術論理演算器ＡＬＵ２で前記レジスタＲＤＬＴの値と
加算され、その加算値が再びデータメモリＤＲＭのｍ番
地に書き込まれてタップ係数の更新が行われる（処理Ｔ
４）。この処理Ｔ４ではデータメモリＤＲＭに対するリ
ード・ライト動作が含まれているが、前述のように１マ
シンサイクルで実行されるている。
【００３０】フィルタ出力演算の１タップ分の処理は処
理Ｔ５乃至Ｔ７により実現される。即ち、前記処理Ｔ４
に並行して、前記データメモリＤＲＭのｍ番地から読出
されたタップ係数は、その上位１８ビットが共通内部バ
ス１１を介してレジスタＲＢにもロードされている（処
理Ｔ５）。続いてレジスタＲＢの値とレジスタＲＳ１の
値とが乗算器ＭＵＬＴ１で乗算されてレジスタＲＧに保
持され（処理Ｔ６）、更にアキュムレータＡＣＣの保持
値とレジスタＲＧの値が算術論理演算器ＡＬＵ１で加算
されて、その加算値がアキュムレータＡＣＣに戻される
ことによりフィルタ出力演算の１タップ分の処理が完了
される。
理Ｔ５乃至Ｔ７により実現される。即ち、前記処理Ｔ４
に並行して、前記データメモリＤＲＭのｍ番地から読出
されたタップ係数は、その上位１８ビットが共通内部バ
ス１１を介してレジスタＲＢにもロードされている（処
理Ｔ５）。続いてレジスタＲＢの値とレジスタＲＳ１の
値とが乗算器ＭＵＬＴ１で乗算されてレジスタＲＧに保
持され（処理Ｔ６）、更にアキュムレータＡＣＣの保持
値とレジスタＲＧの値が算術論理演算器ＡＬＵ１で加算
されて、その加算値がアキュムレータＡＣＣに戻される
ことによりフィルタ出力演算の１タップ分の処理が完了
される。
【００３１】図２から明らかなように１タップ分に要す
る処理は５マシンサイクルとされるが、５ステップのソ
フトウェアパイプライン化により見かけ上１マシンサイ
クル毎に１タップの処理を完了していくことができる。 これは、図１に示されるようにタップ係数の更新演算処
理系６とフィルタ出力演算処理系５をそれぞれ専用化し
、更にデータメモリＤＲＭに対するリード・ライト処理
を必要とするタップ係数更新のための積分演算を専用バ
ス１０を利用して１マシンサイクルで行えるようにした
ことによって実現される。
る処理は５マシンサイクルとされるが、５ステップのソ
フトウェアパイプライン化により見かけ上１マシンサイ
クル毎に１タップの処理を完了していくことができる。 これは、図１に示されるようにタップ係数の更新演算処
理系６とフィルタ出力演算処理系５をそれぞれ専用化し
、更にデータメモリＤＲＭに対するリード・ライト処理
を必要とするタップ係数更新のための積分演算を専用バ
ス１０を利用して１マシンサイクルで行えるようにした
ことによって実現される。
【００３２】図３には図１に示される前記演算回路を適
用したＩＳＤＮ対応ＬＳＩとしてのエコーキャンセル方
式波形等化ＬＳＩ（以下単にエコーキャンセルＬＳＩと
も記す）の一実施例が示される。このエコーキャンセル
ＬＳＩ２０は、電話回線を用いてベーシックレートであ
る２Ｂ＋Ｄ（６４Ｋｂｐｓの音声チャネル２系統と、１
６Ｋｂｐｓのデータチャネル１チャンネル）のディジタ
ルデータ伝送を全二重で行うためのＬＳＩであり、送信
データの出力、受信データの識別、及び送信データの受
信部への回り込みのキャンセル（エコーキャンセル）を
、状態遷移制御を介してディジタル信号処理などで行う
。特に制限されないが、このエコーキャンセルＬＳＩは
８０ＫＨｚの周波数で規定されるサイクルを１データ分
の処理期間（ユニット・インターバル）とし、各インタ
ーバルにおいて遷移状態の検出と状態設定、並びにディ
ジタル信号処理などを行う。
用したＩＳＤＮ対応ＬＳＩとしてのエコーキャンセル方
式波形等化ＬＳＩ（以下単にエコーキャンセルＬＳＩと
も記す）の一実施例が示される。このエコーキャンセル
ＬＳＩ２０は、電話回線を用いてベーシックレートであ
る２Ｂ＋Ｄ（６４Ｋｂｐｓの音声チャネル２系統と、１
６Ｋｂｐｓのデータチャネル１チャンネル）のディジタ
ルデータ伝送を全二重で行うためのＬＳＩであり、送信
データの出力、受信データの識別、及び送信データの受
信部への回り込みのキャンセル（エコーキャンセル）を
、状態遷移制御を介してディジタル信号処理などで行う
。特に制限されないが、このエコーキャンセルＬＳＩは
８０ＫＨｚの周波数で規定されるサイクルを１データ分
の処理期間（ユニット・インターバル）とし、各インタ
ーバルにおいて遷移状態の検出と状態設定、並びにディ
ジタル信号処理などを行う。
【００３３】このエコーキャンセルＬＳＩ２０は、アナ
ログ・フロントエンド・ユニット２１、ディジタル・シ
グナル・プロセッシング・ユニット２２、イベント・イ
ンフォメーション・レジスタ・ファイル２３、プロトコ
ル・コントロール・ユニット２４、タイマ・カウンタ・
ユニット２５、タイミングジェネレータ２６、アナログ
・フェーズ・ロックド・ループ回路２７、Ｕ点インタフ
ェース回路２８、及びＳ点インタフェース回路２９を含
み、例えば公知のＢｉ−ＣＭＯＳプロセスなどによって
シリコン基板のような１個の半導体基板に形成される。
ログ・フロントエンド・ユニット２１、ディジタル・シ
グナル・プロセッシング・ユニット２２、イベント・イ
ンフォメーション・レジスタ・ファイル２３、プロトコ
ル・コントロール・ユニット２４、タイマ・カウンタ・
ユニット２５、タイミングジェネレータ２６、アナログ
・フェーズ・ロックド・ループ回路２７、Ｕ点インタフ
ェース回路２８、及びＳ点インタフェース回路２９を含
み、例えば公知のＢｉ−ＣＭＯＳプロセスなどによって
シリコン基板のような１個の半導体基板に形成される。
【００３４】前記ディジタル・シグナル・プロセッシン
グ・ユニット２２は、命令制御回路と演算回路によって
構成され、演算回路には図１に示される演算回路が適用
される。命令制御部はイベント・インフォメーション・
レジスタ・ファイル２３を参照し、所定の手順に従って
マイクロプログラムを実行し、その演算回路を適応フィ
ルタなどとして機能させてエコーキャンセルなどを実現
する。前記アナログ・フロントエンド・ユニット２１は
送信信号のＡ／Ｄ変換及び受信信号のＤ／Ａ変換などを
行う。Ｕ点インタフェース回路２８は図示しないハイブ
リッドトランス若しくはバランシングネットワーク回路
を介して交換局側に接続される。前記イベント・インフ
ォメーション・レジスタ・ファイル２３は、ディジタル
・シグナル・プロセッシング・ユニット２２及びプロト
コル・コントロール・ユニット２４で発生する遷移状態
を保持するレジスタであり、それらユニット２２，２４
はそれに設定されている遷移状態を検出して動作を決定
する。プロトコル・コントロール・ユニット２４はフレ
ーム処理、スクランブル、及び同期化などのプロトコル
処理を行う。タイマ・カウンタ・ユニット２５は状態遷
移制御などに用いられ、タイミングジェネレータ２６は
エコーキャンセルＬＳＩの各種動作クロック信号を生成
する。アナログ・フェーズ・ロックド・ループ回路２７
は外部から供給されるシステムクロック信号を逓倍して
タイミングジェネレータ２６に供給する。Ｓ点インタフ
ェース回路２９は加入者側とインタフェースされる。
グ・ユニット２２は、命令制御回路と演算回路によって
構成され、演算回路には図１に示される演算回路が適用
される。命令制御部はイベント・インフォメーション・
レジスタ・ファイル２３を参照し、所定の手順に従って
マイクロプログラムを実行し、その演算回路を適応フィ
ルタなどとして機能させてエコーキャンセルなどを実現
する。前記アナログ・フロントエンド・ユニット２１は
送信信号のＡ／Ｄ変換及び受信信号のＤ／Ａ変換などを
行う。Ｕ点インタフェース回路２８は図示しないハイブ
リッドトランス若しくはバランシングネットワーク回路
を介して交換局側に接続される。前記イベント・インフ
ォメーション・レジスタ・ファイル２３は、ディジタル
・シグナル・プロセッシング・ユニット２２及びプロト
コル・コントロール・ユニット２４で発生する遷移状態
を保持するレジスタであり、それらユニット２２，２４
はそれに設定されている遷移状態を検出して動作を決定
する。プロトコル・コントロール・ユニット２４はフレ
ーム処理、スクランブル、及び同期化などのプロトコル
処理を行う。タイマ・カウンタ・ユニット２５は状態遷
移制御などに用いられ、タイミングジェネレータ２６は
エコーキャンセルＬＳＩの各種動作クロック信号を生成
する。アナログ・フェーズ・ロックド・ループ回路２７
は外部から供給されるシステムクロック信号を逓倍して
タイミングジェネレータ２６に供給する。Ｓ点インタフ
ェース回路２９は加入者側とインタフェースされる。
【００３５】図４には上記エコーキャンセルＬＳＩ２０
をエコーキャンセラとして機能させる場合の一例ブロッ
ク図が示される。同図において４０はバランシング・ネ
ットワーク回路である。前記プロトコル・コントロール
・ユニット２４から出力される送信データはＤ／Ａ変換
されてバランシング・ネットワーク回路４０に与えられ
、バランシングネットワーク回路４０に入力される受信
アナログ信号はディジタル信号にＡ／Ｄ変換されてディ
ジタル・シグナル・プロセッシング・ユニット２２に供
給される。エコーキャンセルＬＳＩ２０は送信と受信を
並行して全二重で行うことができる。このとき、前記バ
ランシングネットワーク回路４０は、トランス４２のイ
ンピーダンスＲ１と抵抗Ｒ２によって得られる抵抗分圧
比に等しい抵抗分圧比を持つ直接抵抗Ｒ３，Ｒ４を備え
、前者の分圧電圧から後者の分圧電圧を減算することに
より、回線４１からトランス４２に与えられる電圧成分
から送信アナログ信号の電圧成分を除去するようになっ
ている。即ち、Ｄ／Ａ変換を経て送信される信号の一部
がトランス４２を介してＡ／Ｄ変換側に回り込むことを
防止する。このバランシングネットワーク回路４０は、
例えば回線４１のインピーダンスをどこでも１３５Ωの
ような一定の値にするという規格に従って前記抵抗分圧
比が決定されている。このため、実際には回線のインピ
ーダンスには誤差があり、また回線の状態も経時的に変
化し、且つどのような状態の回線に接続されるかは全く
予想することができないため、送信側から受信側に回り
込んでくるエコー成分を確実に除去するためにエコーキ
ャンセラ４３が必要とされる。このエコーキャンセラ４
３は図１の回路で図５の適応フィルタのアルゴリズムを
実現するものであり、そのエコー成分Ｄは信号Ｙによっ
てキャンセルされる。
をエコーキャンセラとして機能させる場合の一例ブロッ
ク図が示される。同図において４０はバランシング・ネ
ットワーク回路である。前記プロトコル・コントロール
・ユニット２４から出力される送信データはＤ／Ａ変換
されてバランシング・ネットワーク回路４０に与えられ
、バランシングネットワーク回路４０に入力される受信
アナログ信号はディジタル信号にＡ／Ｄ変換されてディ
ジタル・シグナル・プロセッシング・ユニット２２に供
給される。エコーキャンセルＬＳＩ２０は送信と受信を
並行して全二重で行うことができる。このとき、前記バ
ランシングネットワーク回路４０は、トランス４２のイ
ンピーダンスＲ１と抵抗Ｒ２によって得られる抵抗分圧
比に等しい抵抗分圧比を持つ直接抵抗Ｒ３，Ｒ４を備え
、前者の分圧電圧から後者の分圧電圧を減算することに
より、回線４１からトランス４２に与えられる電圧成分
から送信アナログ信号の電圧成分を除去するようになっ
ている。即ち、Ｄ／Ａ変換を経て送信される信号の一部
がトランス４２を介してＡ／Ｄ変換側に回り込むことを
防止する。このバランシングネットワーク回路４０は、
例えば回線４１のインピーダンスをどこでも１３５Ωの
ような一定の値にするという規格に従って前記抵抗分圧
比が決定されている。このため、実際には回線のインピ
ーダンスには誤差があり、また回線の状態も経時的に変
化し、且つどのような状態の回線に接続されるかは全く
予想することができないため、送信側から受信側に回り
込んでくるエコー成分を確実に除去するためにエコーキ
ャンセラ４３が必要とされる。このエコーキャンセラ４
３は図１の回路で図５の適応フィルタのアルゴリズムを
実現するものであり、そのエコー成分Ｄは信号Ｙによっ
てキャンセルされる。
【００３６】図７には前記エコーキャンセルＬＳＩ２０
を利用したディジタル加入者伝送システムの概略が示さ
れる。同図において３１は交換局、３２は交換機、３３
は交換機３２と回線Ｕを接続するためのオフィース・チ
ャネル・ユニット、３４は加入者局、３０は加入者局３
４を回線Ｕに接続するためのディジタル・サービス・ユ
ニットである。エコーキャンセルＬＳＩ２０は加入者局
３４と交換局３１の夫々に配置される。加入者側のエコ
ーキャンセルＬＳＩ２０を含めた伝送装置例えばディジ
タル・サービス・ユニット３０が交換局３１からの給電
によって全て動作されなければならないとき、給電は例
えば伝送線路Ｕに直流を重畳した形式で行われる。従っ
て、エコーキャンセルＬＳＩ２０で消費可能な電力の配
分には限りがある。このとき、バランシングネットワー
ク回路と回線とのインピーダンス・ミスマッチングなど
によって送信側から受信側に回り込んでくるエコー成分
をキャンセルするためのエコーキャンセルは、任意に接
続される通信回線との間でのインピーダンス・ミスマッ
チングという不確定な要素に対処しなければならないた
め、比較的タップ数の多い適応フィルタで実現されなけ
ればならないから、特に単位時間あたりの高い処理能力
が要求されると共に、これに応じて電力消費も多くなる
ことが予想される。この点において、エコーキャンセル
用の適応フィルタを実現するためのディジタル・シグナ
ル・プロセッシング・ユニット２２の演算回路は、図１
及び図２に基づいて説明したように、タップ係数の更新
演算処理系６とフィルタ出力演算処理系５をそれぞれ専
用化し、更にデータメモリＤＲＭに対するリード・ライ
ト処理を必要とするタップ係数更新のための積分演算を
専用バス１０を利用して１マシンサイクルで行えるよう
にしたことにより、５ステップのソフトウェアパイプラ
イン化により見かけ上１マシンサイクル毎に１タップの
処理を完了していくことができる。このようにディジタ
ル・シグナル・プロセッシング・ユニット２２で実現さ
れる適応フィルタは、１マシンサイクルで１タップの処
理を完了できるから、ＬＳＩの動作クロック周波数を下
げて動作速度を低下させてもそのときの単位時間あたり
の処理能力を低下させないようにすることができる。し
たがって、単位時間あたりの高い処理能力が要求される
と共に、これに応じて電力消費も多くなることが予想さ
れるエコーキャンセル用の適応フィルタを実現するため
のディジタル・シグナル・プロセッシング・ユニット２
２において、動作クロック周波数を下げることにより、
単位時間当たりの処理能力を保証して低消費電力化を図
ることができるようになる。
を利用したディジタル加入者伝送システムの概略が示さ
れる。同図において３１は交換局、３２は交換機、３３
は交換機３２と回線Ｕを接続するためのオフィース・チ
ャネル・ユニット、３４は加入者局、３０は加入者局３
４を回線Ｕに接続するためのディジタル・サービス・ユ
ニットである。エコーキャンセルＬＳＩ２０は加入者局
３４と交換局３１の夫々に配置される。加入者側のエコ
ーキャンセルＬＳＩ２０を含めた伝送装置例えばディジ
タル・サービス・ユニット３０が交換局３１からの給電
によって全て動作されなければならないとき、給電は例
えば伝送線路Ｕに直流を重畳した形式で行われる。従っ
て、エコーキャンセルＬＳＩ２０で消費可能な電力の配
分には限りがある。このとき、バランシングネットワー
ク回路と回線とのインピーダンス・ミスマッチングなど
によって送信側から受信側に回り込んでくるエコー成分
をキャンセルするためのエコーキャンセルは、任意に接
続される通信回線との間でのインピーダンス・ミスマッ
チングという不確定な要素に対処しなければならないた
め、比較的タップ数の多い適応フィルタで実現されなけ
ればならないから、特に単位時間あたりの高い処理能力
が要求されると共に、これに応じて電力消費も多くなる
ことが予想される。この点において、エコーキャンセル
用の適応フィルタを実現するためのディジタル・シグナ
ル・プロセッシング・ユニット２２の演算回路は、図１
及び図２に基づいて説明したように、タップ係数の更新
演算処理系６とフィルタ出力演算処理系５をそれぞれ専
用化し、更にデータメモリＤＲＭに対するリード・ライ
ト処理を必要とするタップ係数更新のための積分演算を
専用バス１０を利用して１マシンサイクルで行えるよう
にしたことにより、５ステップのソフトウェアパイプラ
イン化により見かけ上１マシンサイクル毎に１タップの
処理を完了していくことができる。このようにディジタ
ル・シグナル・プロセッシング・ユニット２２で実現さ
れる適応フィルタは、１マシンサイクルで１タップの処
理を完了できるから、ＬＳＩの動作クロック周波数を下
げて動作速度を低下させてもそのときの単位時間あたり
の処理能力を低下させないようにすることができる。し
たがって、単位時間あたりの高い処理能力が要求される
と共に、これに応じて電力消費も多くなることが予想さ
れるエコーキャンセル用の適応フィルタを実現するため
のディジタル・シグナル・プロセッシング・ユニット２
２において、動作クロック周波数を下げることにより、
単位時間当たりの処理能力を保証して低消費電力化を図
ることができるようになる。
【００３７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３８】例えば、図１の演算回路においてデータメ
モリＤＲＭはデュアルポートを持つＲＡＭのように図示
されているが、シングルポートＲＡＭであってもよい。 また、専用バスや共通内部バスのビット数は上記実施例
に限定されず、適応フィルタにおけるフィルタ出力ビッ
ト数やタップ係数のビット数などに応じて適宜変更する
ことができる。また、上記実施例ではタップ係数の更新
処理における収束係数はシフタによって与えられるよう
なリニア収束を一例として説明したが、更に感度を下げ
る場合には誤差信号と入力信号の乗算結果における符号
に応じて最下位ビットに１を加算したり減算したりする
サイン収束を利用することもでき、さらに、その両者を
選択的に切り替えて利用するようにしてもよい。また、
上記実施例の適応フィルタはエコーキャンセルに限定さ
れず、ＩＳＤＮにおけるその他の等化的な処理にも適用
することができる。また、ＬＳＩへの給電は交換局から
の給電に限定されず、バッテリー給電の場合についても
低消費電力化の事情は同じである。
モリＤＲＭはデュアルポートを持つＲＡＭのように図示
されているが、シングルポートＲＡＭであってもよい。 また、専用バスや共通内部バスのビット数は上記実施例
に限定されず、適応フィルタにおけるフィルタ出力ビッ
ト数やタップ係数のビット数などに応じて適宜変更する
ことができる。また、上記実施例ではタップ係数の更新
処理における収束係数はシフタによって与えられるよう
なリニア収束を一例として説明したが、更に感度を下げ
る場合には誤差信号と入力信号の乗算結果における符号
に応じて最下位ビットに１を加算したり減算したりする
サイン収束を利用することもでき、さらに、その両者を
選択的に切り替えて利用するようにしてもよい。また、
上記実施例の適応フィルタはエコーキャンセルに限定さ
れず、ＩＳＤＮにおけるその他の等化的な処理にも適用
することができる。また、ＬＳＩへの給電は交換局から
の給電に限定されず、バッテリー給電の場合についても
低消費電力化の事情は同じである。
【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＩＳＤ
Ｎ用のエコーキャンセルＬＳＩに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
音声圧縮、音声合成、無線伝送、画像強調などの処理を
行うための演算回路や適応フィルタさらにはこれを実現
するためのＬＳＩにも広く適用することができる。
なされた発明をその背景となった利用分野であるＩＳＤ
Ｎ用のエコーキャンセルＬＳＩに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
音声圧縮、音声合成、無線伝送、画像強調などの処理を
行うための演算回路や適応フィルタさらにはこれを実現
するためのＬＳＩにも広く適用することができる。
【００４０】本発明は、少なくともデータメモリを利用
する積分的な演算処理に要するマシンサイクル数の低減
による単位時間当たりの処理能力の向上、若しくは動作
クロック周波数との関係におけるＬＳＩの低消費電力化
に適用して有効な条件のものに広く適用することができ
る。
する積分的な演算処理に要するマシンサイクル数の低減
による単位時間当たりの処理能力の向上、若しくは動作
クロック周波数との関係におけるＬＳＩの低消費電力化
に適用して有効な条件のものに広く適用することができ
る。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４２】すなわち、同一アドレスに対して１マシン
サイクルでリード及びライト動作されるデータメモリを
設け、同データメモリの入力に演算手段の出力を結合す
ると共に、前記記憶手段の出力を専用バスを介して前記
演算手段の一方の入力に結合して演算回路を構成するか
ら、データメモリと演算手段を結合する前記専用バスは
その他のモジュールへのデータ転送を要しないため、デ
ータ転送経路が比較的短くて済み、且つ、当該データ転
送路の不所望な負荷成分も小さいため、データ転送速度
の高速化に寄与し、これにより、積分されるべき値を前
記データメモリの所定アドレスに順次書き換えて蓄積し
ていく積分的な演算処理を１マシンサイクル単位で行う
ことができるという効果がある。
サイクルでリード及びライト動作されるデータメモリを
設け、同データメモリの入力に演算手段の出力を結合す
ると共に、前記記憶手段の出力を専用バスを介して前記
演算手段の一方の入力に結合して演算回路を構成するか
ら、データメモリと演算手段を結合する前記専用バスは
その他のモジュールへのデータ転送を要しないため、デ
ータ転送経路が比較的短くて済み、且つ、当該データ転
送路の不所望な負荷成分も小さいため、データ転送速度
の高速化に寄与し、これにより、積分されるべき値を前
記データメモリの所定アドレスに順次書き換えて蓄積し
ていく積分的な演算処理を１マシンサイクル単位で行う
ことができるという効果がある。
【００４３】適応フィルタにおけるタップ係数の更新演
算手段に上記演算回路を適用した積分回路は、従来デー
タメモリに対するリード動作とライト動作とを別々のマ
シンサイクルで行っていた積分処理を１マシンサイクル
で実現にすることができるという効果がある。
算手段に上記演算回路を適用した積分回路は、従来デー
タメモリに対するリード動作とライト動作とを別々のマ
シンサイクルで行っていた積分処理を１マシンサイクル
で実現にすることができるという効果がある。
【００４４】これにより、繰り返し演算回数の多いタッ
プ係数更新演算における積分処理の各サイクルを１マシ
ンサイクルで実現可能であるから、適応フィルタを構成
するＬＳＩの動作クロック周波数を下げて低消費電力化
を図っても、このときの動作速度低下によって単位時間
あたりの処理能力は低下せず、適応フィルタを構成する
エコーキャンセラやディジタル・シグナル・プロセッシ
ング・ユニットのようなＬＳＩの単位時間当たりの処理
能力を保証して低消費電力化を実現することができると
いう効果がある。
プ係数更新演算における積分処理の各サイクルを１マシ
ンサイクルで実現可能であるから、適応フィルタを構成
するＬＳＩの動作クロック周波数を下げて低消費電力化
を図っても、このときの動作速度低下によって単位時間
あたりの処理能力は低下せず、適応フィルタを構成する
エコーキャンセラやディジタル・シグナル・プロセッシ
ング・ユニットのようなＬＳＩの単位時間当たりの処理
能力を保証して低消費電力化を実現することができると
いう効果がある。
【００４５】特に、タップ数が多く、これに伴って単位
時間当たりの高い処理能力が要求されると共に、電力消
費量も多くなると予想されるエコーキャンセラなどの適
応フィルタを実現するＬＳＩにとって、動作クロック周
波数を下げることにより、単位時間当たりの処理能力を
保証して低消費電力化を図ることは、消費可能な電力配
分に限りがあるような交換局からの集中給電若しくはバ
ッテリー給電されるようなシステム態様に好適であると
いう効果がある。
時間当たりの高い処理能力が要求されると共に、電力消
費量も多くなると予想されるエコーキャンセラなどの適
応フィルタを実現するＬＳＩにとって、動作クロック周
波数を下げることにより、単位時間当たりの処理能力を
保証して低消費電力化を図ることは、消費可能な電力配
分に限りがあるような交換局からの集中給電若しくはバ
ッテリー給電されるようなシステム態様に好適であると
いう効果がある。
【００４６】適応フィルタにおいては、タップ係数の更
新演算においてその更新量に収束係数を与えて、応答動
作の安定化を図るようにしている関係上、データメモリ
が積分値として保持するタップ係数のビット数は適応フ
ィルタ出力を得るための加算対象とされるタップ係数の
ビット数に比べて大きくされるが、タップ係数更新演算
のためのタップ係数の伝達経路を専用バスにより専用化
しておくことにより、共通内部バスのビット数を相対的
に小さくすることができ、従来タップ係数を共通内部バ
スを通して演算器とデータメモリとの間でやりとりする
の構成に比べて、容量性負荷成分の比較的大きな共通内
部バスのプリチャージやディスチャージによる電力消費
量を減らすことができ、この点においても低消費電力化
に寄与する。
新演算においてその更新量に収束係数を与えて、応答動
作の安定化を図るようにしている関係上、データメモリ
が積分値として保持するタップ係数のビット数は適応フ
ィルタ出力を得るための加算対象とされるタップ係数の
ビット数に比べて大きくされるが、タップ係数更新演算
のためのタップ係数の伝達経路を専用バスにより専用化
しておくことにより、共通内部バスのビット数を相対的
に小さくすることができ、従来タップ係数を共通内部バ
スを通して演算器とデータメモリとの間でやりとりする
の構成に比べて、容量性負荷成分の比較的大きな共通内
部バスのプリチャージやディスチャージによる電力消費
量を減らすことができ、この点においても低消費電力化
に寄与する。
【００４７】前記適応フィルタを半導体集積回路化され
たディジタル・シグナル・プロセッシング・ユニットに
よって構成するとき、タップ係数の更新演算処理系とフ
ィルタ出力演算処理系をそれぞれ専用化し、更にデータ
メモリに対するリード・ライト処理を必要とするタップ
係数更新のための積分演算を専用バスを利用して１マシ
ンサイクルで行えるようにすることにより、処理のパイ
プライン化で見かけ上１マシンサイクル毎に１タップの
処理を完了していくことができるという効果を得る。
たディジタル・シグナル・プロセッシング・ユニットに
よって構成するとき、タップ係数の更新演算処理系とフ
ィルタ出力演算処理系をそれぞれ専用化し、更にデータ
メモリに対するリード・ライト処理を必要とするタップ
係数更新のための積分演算を専用バスを利用して１マシ
ンサイクルで行えるようにすることにより、処理のパイ
プライン化で見かけ上１マシンサイクル毎に１タップの
処理を完了していくことができるという効果を得る。
【図１】図１は本発明に係る適応フィルタ構成用演算回
路の一実施例ブロック図である。
路の一実施例ブロック図である。
【図２】図２は図１の演算回路を利用して適応フィルタ
を実現するときの演算処理の一例マイクロフローである
。
を実現するときの演算処理の一例マイクロフローである
。
【図３】図３は図１の演算回路を適用したエコーキャン
セルＬＳＩの一実施例ブロック図である。
セルＬＳＩの一実施例ブロック図である。
【図４】図４は図３のエコーキャンセルＬＳＩをエコー
キャンセラとして機能させる場合の一実施例ブロック図
である。
キャンセラとして機能させる場合の一実施例ブロック図
である。
【図５】図５は適応フィルタの一例アルゴリズムを示す
説明図である。
説明図である。
【図６】図６は適応フィルタによって対象系の出力を推
定する応用モデルの一例説明図である。
定する応用モデルの一例説明図である。
【図７】図７はエコーキャンセルＬＳＩを利用したディ
ジタル加入者伝送システムの概略説明図である。
ジタル加入者伝送システムの概略説明図である。
１ 適応フィルタ
２ 対象系
Ｄ 対象系出力
Ｙ フィルタ出力
ＥＲ 誤差信号
５ 出力演算処理系
６ 更新演算処理系
ＭＵＬＴ１ 乗算器
ＲＧ レジスタ
ＡＬＵ１ 算術論理演算器
ＡＣＣ アキュムレータ
ＭＵＬＴ２ 乗算器
ＳＨＩＦＴ シフタ
ＲＤＬＴ レジスタ
ＡＬＵ２ 算術論理演算器
ＤＲＭ データメモリ
１０ 専用バス
１１ 共通内部バス
２０ エコーキャンセルＬＳＩ
２２ ディジタル・シグナル・プロセッシング・ユニ
ット ４３ エコーキャンセラ
ット ４３ エコーキャンセラ
Claims (6)
- 【請求項１】 命令をデコードして得られる情報に基
づいて制御される演算回路であって、アドレスによって
指定される複数の記憶領域を有し、同一アドレスに対し
て１マシンサイクルでリード及びライト動作されるデー
タメモリと、該データメモリにライトデータを供給する
演算手段と、前記データメモリから読出された情報を前
記演算手段の一方の入力に伝達する為の専用バスとを含
み、１個の半導体基板に形成されて成るものであること
を特徴とする演算回路。 - 【請求項２】 入力信号をタップ係数に乗じ、その値
を複数タップ単位で加算してフィルタ出力を得るための
演算手段と、前記フィルタ出力を応答させるべき対象系
からの信号と前記フィルタ出力との関係によって生成さ
れる誤差信号に基づいて前記タップ係数を更新演算する
手段とを含み、前記タップ係数更新演算手段は、請求項
１記載の演算回路をタップ係数の積分回路として含み、
その積分回路に含まれる前記データメモリが、更新され
たタップ係数を積分値として保持するものであって、１
個の半導体基板に形成されて成るものであることを特徴
とする適応フィルタ。 - 【請求項３】 前記フィルタ出力を得る手段へタップ
係数を供給するための共通内部バスのビット数を、前記
積分回路に含まれる専用バスのビット数よりも少なくし
て成るものであることを特徴とする請求項２記載の適応
フィルタ。 - 【請求項４】 前記タップ係数更新演算手段は、前記
積分回路に含まれる演算手段の他方の入力と前記共通内
部バスとの間に、入力信号と誤差信号の乗算手段と、そ
の乗算結果に収束係数を付与する手段とを有し、前記フ
ィルタ出力を得る手段は、前記データメモリから読出さ
れて共通内部バスを経由して与えられるタップ係数と入
力信号との乗算手段と、その乗算結果を加算し且つ保持
する手段とを有して、成るものであることを特徴とする
請求項３記載の適応フィルタ。 - 【請求項５】 ディジタル・シグナル・プロセッシン
グ・ユニットによって構成されて成るものであることを
特徴とする請求項４記載の適応フィルタ。 - 【請求項６】 請求項２乃至５の何れか１項記載の適
応フィルタの前記対象系を、適応フィルタの入力信号に
対するエコーとして処理するものであって、１個の半導
体基板に形成されて成るものであることを特徴とするエ
コーキャンセラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091156A JPH04302522A (ja) | 1991-03-29 | 1991-03-29 | 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ |
| US07/843,538 US5297071A (en) | 1991-03-29 | 1992-02-28 | Arithmetic circuit, and adaptive filter and echo canceler using it |
| KR1019920004131A KR920018597A (ko) | 1991-03-29 | 1992-03-13 | 연산회로 및 이것을 이용한 적응 필터와 에코캔슬러 |
| EP92104526A EP0505884A2 (en) | 1991-03-29 | 1992-03-16 | Arithmetic circuit, and adaptive filter and echo canceler using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091156A JPH04302522A (ja) | 1991-03-29 | 1991-03-29 | 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302522A true JPH04302522A (ja) | 1992-10-26 |
Family
ID=14018651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091156A Withdrawn JPH04302522A (ja) | 1991-03-29 | 1991-03-29 | 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5297071A (ja) |
| EP (1) | EP0505884A2 (ja) |
| JP (1) | JPH04302522A (ja) |
| KR (1) | KR920018597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012147483A (ja) * | 2005-09-28 | 2012-08-02 | Nec Corp | 変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法 |
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| JP3097434B2 (ja) * | 1994-01-25 | 2000-10-10 | ヤマハ株式会社 | 効果付加用ディジタル信号処理装置 |
| US5442580A (en) * | 1994-05-25 | 1995-08-15 | Tcsi Corporation | Parallel processing circuit and a digital signal processer including same |
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