JPH11266579A - デルタシグマパルス幅変調器による制御回路 - Google Patents

デルタシグマパルス幅変調器による制御回路

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JPH11266579A
JPH11266579A JP10289543A JP28954398A JPH11266579A JP H11266579 A JPH11266579 A JP H11266579A JP 10289543 A JP10289543 A JP 10289543A JP 28954398 A JP28954398 A JP 28954398A JP H11266579 A JPH11266579 A JP H11266579A
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Abstract

(57)【要約】 （修正有） 【課題】高調波ノイズの発生を低減させ、かつ、デジタ
ル集積回路への実装に適した、デルタシグマパルス幅変
調器を提供する。 【解決手段】デルタシグマパルス幅変調器制御回路１０
３は、デルタシグマ変調器２０１を第１段として使用し
て、入力制御信号を表す一連のパルスを生成する。パル
ス幅変調器２０５は、各パルスを重みづけし、一連の重
みづけされたパルスを累算し、累算されたパルスからパ
ルス幅被変調出力信号を生成する。パルス幅被変調信号
は、パルス値の遷移の時間に対してランダムに生成され
たオフセットを与えられ、隣接するパルス値のマッチン
グ技法が、高調波に関連するノイズの発生を低減させる
ために使用される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、負荷に結
合される信号を制御する電子回路に関するものである。
とりわけ、本発明は、デルタシグマ変調器を入力段とし
て用いて、負荷に対する駆動信号を制御するデジタルパ
ルス幅変調器に関するものである。
【０００２】
【従来の技術】産業界では、モータ、直流−交流変換、
電源調整器、及び、他の多くの電力負荷に対する給電及
び制御駆動装置に対してパルス幅変調器（ＰＷＭ）を長
年利用してきた。周知のように、方形波のデューティサ
イクルを変更または積分することによって、所望の振幅
の出力交流信号を発生させることが可能である。電力ス
イッチング装置における非ゼロスイッチング時間のた
め、単位時間当たりのデジタル遷移数によって、一般
に、これらの装置を利用するシステムの熱電力損失が決
まる。ＰＷＭ回路は、単位時間あたり一定の遷移数を有
している。
【０００３】伝統的なＰＷＭの適用例では、三角波また
は鋸歯波の基準波形を用いて、入力アナログ信号（とり
わけ、調整信号またはフィードバック信号または両方と
することが可能な）との比較が行われる。この比較のデ
ジタル結果が、ＰＷＭ出力である。一般に、こうした三
角波または鋸歯波のアナログ基準波形の発生は、精密コ
ンデンサ、抵抗器、及び電流源を利用した、充電／放電
ランプアップ／ダウン回路のような回路により実現され
てきた。この実施は、個別に実現する場合には問題がな
いが、こうしたコンポーネントを集積回路において実施
すると、コンポーネントの制御が困難になる。とりわ
け、集積回路テクノロジがデジタル動作に対して最適化
されている場合、該コンポーネントは、非線形性の動作
を示す可能性がある。
【０００４】ＰＷＭテクノロジは、比較的単純であり、
（問題となる周波数帯域内の）入力信号にほぼ近似し、
単位時間当たりのデジタル遷移数が固定されたＰＷＭ出
力信号を発生する。あいにく、伝統的なＰＷＭテクノロ
ジの周波数が固定という性質のため、かなりの量のスプ
リアス高調波ノイズ信号が発生することになり、この結
果、他の電子回路に対するかなりの電磁妨害を生じる可
能性がある。
【０００５】高調波ノイズを拡散させるほとんどの方法
では、以前は、ＰＷＭ基本周波数にディザを施すか、ま
たは、ＰＷＭ波形に余分な遷移を導入して、スペクトル
を調整することによって、高調波ノイズ問題の克服に対
処してきた。しかし、このスペクトルの調整では、ある
種の用途においては重要になる単位時間当たりの固定デ
ジタル遷移数というＰＷＭの特徴が維持されない。
【０００６】デルタシグマ変調（ＤＳＭ）は、アナログ
-デジタル変換及びデジタル-アナログ変換に広く利用さ
れてきたが、入力は、一般に、入力信号周波数より数倍
高い周波数でサンプリングされる。（デルタシグマ変調
は、シグマデルタ変調と呼ばれる場合もある。この用語
は、本明細書において交換可能とみなす）。ＤＳＭに
は、スイッチングクロックの周波数に対して低い周波数
で、量子化ノイズが大幅に低減するように、量子化ノイ
ズの成形が可能であるという利点がある。ＤＳＭ回路か
らの出力は、デジタルパルスのストリームである。選択
される平均化期間が入力信号の周期の少なくとも１／２
であれば、有限期間におけるこれらのデジタル出力パル
スの平均を利用して、入力信号を表すことが可能であ
る。ＤＳＭテクノロジのもう１つの利点は、集積回路用
の標準的なデジタルＣＭＯＳプロセスを利用して、ＤＳ
Ｍ回路を形成することが可能であるという点にある。こ
れは、通常、ＤＳＭ回路が、コンデンサの絶対値ではな
く、精密コンデンサの整合に依存したスイッチコンデン
サ回路として実装されるためである。ＤＳＭ回路の欠点
は、用いられるクロック周波数が入力信号の周波数の１
００倍になる可能性があるということである。入力信号
のこの高いオーバサンプリングは、適正なＤＳＭ及び平
均化技法を選択して、代替アプローチを利用することに
より、低下させることが可能である。高周波数のＤＳＭ
クロックのため、毎秒あたりの遷移数が伝統的なＰＷＭ
に比べて多くなる。低いクロック周波数でＤＳＭを動作
させると、問題となる周波数帯域における量子化ノイズ
が増大し、信号の分解能の妨げになる。この量子化ノイ
ズの増大、及び、毎秒あたりの遷移数の増加のために、
ＰＷＭテクノロジが利用可能な場合には、ＤＳＭの利用
は奨励されなかった。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、高調波ノイズの発生、及び、三角波または鋸歯波ア
ナログ信号を発生させる必要に関連した問題を克服する
ために、ＰＷＭテクノロジとＤＳＭテクノロジの独自の
組み合わせを提供することにある。
【０００８】
【課題を解決するための手段】スプリアス電磁エネルギ
ーの発生を低減して、負荷に送られる電力を制御する制
御回路では、第１の信号を受け取って、複数のデジタル
パルスで第１の信号を表す第２の信号を発生する、デル
タシグマ変調器が用いられる。パルスの累算前に、その
重み付けを行うパルスカウンタと、ローパスフィルタ
と、波形発生器を含むパルス幅変調器が、デルタシグマ
変調器に結合されて、第１の時間期間にわたって第２の
信号を生成する。パルス幅変調器は、負荷に結合する第
３の信号を発生する。第３の信号は、第２の時間期間に
わたって持続する第１の振幅値を備えている。
【０００９】
【発明の実施の形態】本明細書に開示される発明は、高
調波ノイズの発生を低減させ、デジタル集積回路テクノ
ロジの実施に適した、デルタシグマパルス幅変調器（Ｄ
ＳＰＷＭ）、すなわち、アナログ-ＰＷＭデジタル変換
器についてのものである。
【００１０】まず、図１を参照すると明らかなように、
本発明の最も単純な用途は、制御回路１０３によって負
荷１０１に供給される電力を制御することである。動作
パラメータは、フィードバックセンサ１０４によって負
荷１０１からサンプリングされ、動作パラメータの引き
続く制御に備えて、制御回路１０３を介してフィードバ
ックされる。こうしたフィードバック信号は、組み合わ
せ回路１０５において、外部調整による負荷の動作パラ
メータ修正を可能にする調整信号と組み合わせることが
可能である。望ましい実施態様の場合、負荷１０１は、
制御回路１０３によって動作パラメータが制御され、調
整されることになる、従来のＤＣモータである。こうし
た構成は、サーボモータとみなすことが可能である。
【００１１】図２には、デルタシグマパルス幅変調器
（ＤＳＰＷＭ）が最高レベルのブロック図で示されてい
る。制御回路１０３に対する信号入力は、望ましい実施
態様の場合、選択されたＰＷＭ期間の１／２のカットオ
フ周波数（信号のエイリアシングを阻止するため）と、
２０ＭＨｚのＤＳＭクロック周波数を備えた、オプショ
ンの入力ローパスフィルタ２０３によって、デルタシグ
マ変調器（ＤＳＭ）２０１に結合されている。このカッ
トオフ周波数を超える信号は、ＤＳＭの動作を劣化させ
る可能性があるため、ＤＳＭ２０１への結合が許されな
い。ＤＳＭ２０１には、所定の時間期間（ＰＷＭ期間）
にわたってＤＳＭ２０１出力信号を構成する複数のパル
スを累算し、それを負荷１０１に加えるために有効パル
ス幅被変調出力パルスに変換する、パルス幅変調器２０
５が後続する。集積回路の実装においては、ローパスフ
ィルタ２０３は、通常、集積回路（ＩＣ）チップ外部に
配置される。入力信号から対象とする帯域信号以外の信
号を除去するため、パルス幅変調器における累算器の後
に、デジタルローパスフィルタが追加される場合は、ロ
ーパスフィルタ２０３は、ロールオフが緩やかになるよ
うに構成することが可能である。このアプローチによれ
ば、ＩＣチップ上に複雑な外部フィルタまたはアナログ
ベースのスイッチコンデンサフィルタを備える必要がな
くなる。それによって、累算器に固有の高周波ロールオ
フを補正することが可能な方法も得られる。回路の適正
な同期をとるため、デルタシグマ変調器２０１とパルス
幅変調器２０５の両方に対してクロック信号が加えられ
る。望ましい実施態様の場合、クロック周波数は２０Ｍ
Ｈｚであり、これは所望のＰＷＭ周波数よりはるかに高
い。ＰＷＭ期間調整回路２０９が、４ビットバスによっ
てパルス幅変調器２０５に結合されており、パルス幅変
調器に４ビット２進コードを入力することによって、Ｐ
ＷＭパルス周波数を選択する。望ましい実施態様の場
合、２０ＭＨｚのクロック周波数に対して、ＰＷＭ周波
数は、１５６．２５ｋＨｚから９．７６５６ｋＨｚまで
調整可能である。図２のブロック図には明示されていな
いが、パルス幅変調器２０５は、さらに、スプリアス高
調波ノイズの発生を低減させるため、パルスのディザリ
ング（pulse dithering）及び組み合わせも可能にす
る。
【００１２】デルタシグマ変調器２０１は、図３の一般
化ブロック図を利用しており、入力信号が、加算器３０
１においてフィードバック信号と組み合わせられて、積
分器に加えられ、次に、コンパレータ３０３に加えら
れ、遅延素子（レジスタ）３０５を介して加算器３０１
にフィードバックされ、デルタシグマ変調器２０１から
出力される。望ましい実施態様のＤＳＭでは、一次ＤＳ
Ｍを用いるが、必要な分解能を実現するためには、二次
デルタシグマ変調器（二次カスケード接続変調器）また
は三次デルタシグマ変調器（三次カスケード接続変調
器）でさえも必要とされる用途が存在する可能性があ
る。分解能が決定要素でない場合、一次変調器には、実
施がより単純であるという利点がある。さらに、一次変
調器は、本質的に、信号帯域におけるエラーノイズが多
く、ビジー入力信号の場合、ＰＷＭ信号のディザリング
を助け、ＥＭＩをさらに低減させる。非ビジー入力の場
合、一次変調器は、リミットサイクルを生じさせる可能
性がある。高次変調器の利点は、リミットサイクルの確
率が低下することにある。リミットサイクルは、入力信
号の高調波をエラー帯域に生じさせるので、パルス幅変
調器の平均化段（累算器）で信号帯域内にエイリアシン
グを生じる可能性がある。他の設計上の決定によって、
所定の用途についてどんなＤＳＭを用いるべきかが決ま
る。これらの他のトレードオフには、より低いオーバサ
ンプリングレートと、より高いＰＷＭ周波数に対する要
求、信号中におけるよりすくないジッタ、及び、ＤＳＰ
ＷＭによる最小の待ち時間（より速い応答時間）に対す
る要求が含まれる。当業者には明らかなように、構成及
び次数の異なる任意のＤＳＭ変調器を利用することが可
能であり、それも本発明の精神及び範囲内に含まれる。
【００１３】図４には、望ましい実施態様に用いられる
デルタシグマ変調器２０１の詳細図が示されている。ア
ナログアース基準ＡＲＥＦが、従来のやり方で、アナロ
グ電源電圧ＶＤＤとアースの間に接続された分圧器４０
１によって、望ましい実施態様の場合、ＡＲＥＦとアー
スの間の電圧がＶＤＤ／２に等しくなるように発生す
る。分圧器４０１からの出力は、従来のやり方で接続さ
れた演算増幅器４０３を介して、出力駆動トランジスタ
４０５及び４０７に結合される。望ましい実施態様の場
合、アナログ電圧ＶＤＤが３．３ボルトに等しいとき
に、１．６５ボルトのアナログアース基準ＡＲＥＦが生
じるように、バイアス電圧がトランジスタ４０７のゲー
トに印加される。
【００１４】望ましい実施態様の場合、コンデンサＣ１
と、２０ＭＨｚの２つの非オーバラップシフトクロック
信号φ1及びφ2によって駆動される４つの半導体スイッ
チから構成される、従来のスイッチコンデンサフィルタ
構造４１１に入力信号は結合される。スイッチコンデン
サフィルタ構造４１１からの出力は、演算増幅器４１３
の反転入力と出力の間に接続された積分コンデンサＣ２
（４２１）と共に、演算増幅器４１３の反転入力に接続
されている。スイッチコンデンサフィルタ構造４１１
は、ＡＲＥＦを基準にする。演算増幅器４１３の出力
は、コンパレータ４１５の反転入力に接続されており、
ＡＲＥＦを基準にする。コンパレータ４１５の出力は、
半導体スイッチを用いて、φ1でサンプリングされ、そ
のラッチされた比較結果は、インバータ４１９によって
バッファリングが施され、デジタル出力になる。ラッチ
された結果は、また、増幅器４１７から構成される１ビ
ットのデジタル／アナログ変換器を介して、入力にフィ
ードバックされ、スイッチコンデンサフィルタ構造４１
１のφ2の脚に接続される。
【００１５】デルタシグマ信号変調器２０１からの出力
は、パルス幅変調器２０５に結合され、負荷に対して出
力される非補正パルス幅のＰＷＭ信号及び非補正最大パ
ルスオフセット信号が形成される。図５には、パルス幅
変調器２０５の概略ブロック図が示されている。パルス
カウンタ５０１において、パルス幅変調器２０５は、１
ＰＷＭ期間にわたって、ＤＳＭ回路２０１から出力され
るデジタルパルスを累算する。パルスのこの累算によっ
て、次の期間に関するＰＷＭ波形の有効非補正デューテ
ィサイクルが決まる。
【００１６】代替実施態様では、各サンプル（すなわ
ち、複数のデジタルパルス）毎の等しい重み付けを利用
してパルスの累算を実施する。図６の場合、累算前に、
ＰＷＭ期間の開始からのパルスの相対位置に基づく個別
係数（重み）を各パルスに掛けるという、サンプルの重
み付けが異なる望ましい実施態様によって、ＰＷＭ波形
のデューティサイクルの決定においてより優れた分解能
を得ることができるようにする、信号のフィルタリング
が可能になる。重みは、ＲＯＭ５２１内のテーブルに記
憶され、カウンタ５２５によって指標付けが施される。
乗算器５２３によって、ＤＳＭ出力パルスに重みが掛け
合わせられる。乗算器５２３の出力は、カウンタ５２０
において累算される。当業者には明らかなように、他の
重み付けアーキテクチャを用いて、任意の累算フィルタ
を実施することも可能であり、それらも本発明の精神及
び範囲内に含まれる。オプションにより、カウンタ５２
０の後に、（フィルタリングを施されたビットストリー
ムを発生する）ローパスフィルタ（ここでは、デジタル
ローパスフィルタ）５２７を利用して、ＰＷＭ出力波形
において所望されていない、任意の好ましくない信号帯
域成分を除去することが可能である。ここにデジタルロ
ーパスフィルタを設ける利点は、このフィルタの実装方
法が周知のところであることと、ＩＣとは別個に複雑な
前置フィルタを設ける（ＤＳＭへの入力の前に）必要、
または、スイッチコンデンサフィルタを利用して、ＩＣ
上に前置フィルタを実装する必要がなくなるという点に
ある。
【００１７】次の期間のデューティサイクルが、パルス
プロトコルインバータ（ここでは、ＰＷＭパルスインバ
ータ）５０７によって補正され、ライン５０２に送り出
されると、関連するＰＷＭパルスの開始が、遅延発生器
（ここでは、乱数発生器または疑似乱数発生器）５０３
によって決まる、擬似ランダム的に決定されたシステム
クロックサイクル数だけ遅延する。擬似乱数の選択は、
オフセットの確率分布が、ゼロと、ＰＷＭ期間から補正
パルス幅を引いた値の間に均等に分布するように行われ
る。通常、ＰＷＭ出力パルスは、ＰＷＭの起動から開始
するか（図７の波形６０１によって示されるように）、
あるいは、前述のように発生する擬似ランダムオフセッ
ト６０５だけ遅延する、ハイに向かうパルスである。し
かし、デューティサイクルが、ＰＷＭパルスインバータ
（以下では、非同期パルスインバータあるいは、単にパ
ルスインバータとも記載）５０７によって５０％を超え
ると判定され、ライン５０４に「１」が送り出される
と、波形発生器（ここでは、ＰＷＭ出力波形発生器ある
いは、出力波形発生器と記載）５０５からのＰＷＭ出力
は、パルスインバータ５０７の制御下において変換され
る。この変換において、ＰＷＭ出力信号は、アクティブ
ハイ（すなわち、アクティブな振幅値がハイ）ではな
く、アクティブロー（すなわち、アクティブな振幅値が
ロー）として扱われ、波形のアクティブロー部分である
パルス６１５（持続時間が最も短い）が、そのパルス期
間内において擬似ランダム遅延６１１だけオフセットさ
せられ、この結果、パルスが変換されない場合に比べる
と、その特定のパルスに関するＰＷＭパルスオフセット
の時間分布が拡大される。
【００１８】パルス幅変調器２０５は、また、連続する
ＰＷＭ出力信号期間に生じる遷移数を減少させる。これ
は、望ましい実施態様の場合、アクティブローのパルス
プロトコルからアクティブハイのパルスプロトコルへの
変換が先行期間から生じるＰＷＭ期間中に、ＰＷＭ出力
パルスのオフセット遅延をゼロにすることによって、波
形６１３で示されるように、各ＰＷＭ期間の境界におけ
るパルス遷移を遅延させることによって、実施される。
連続するＰＷＭ期間において、同一のパルスプロトコル
（アクティブハイからアクティブハイまたはアクティブ
ローからアクティブロー）が使用されている場合、この
ゼロ化は起動されない。このため、期間２と期間３の間
の境界において波形６０３に生じるような不要遷移が低
減される。
【００１９】図５からは分からないが、レジスタ７１３
及びインバータ７１０及び（遅延発生器５０３を禁止す
る回路である）ＮＡＮＤ７０８（図９及び１０に示す）
が、あるＰＷＭ期間から次のＰＷＭ期間までに、アクテ
ィブローパルスからアクティブハイパルスへの遷移を検
出することがわかる。この検出によって、ＯＲゲート７
４１を介してレジスタ７２３が停止し、これによって、
擬似乱数発生器５０３からの出力として有効ゼロが生
じ、この結果、強制的にパルスオフセットがゼロになる
（図９の回路では、ＯＲゲート７４１の出力によりマル
チプレクサ７２２が第１パルス'0'を選択してレジスタ
７２３に出力することによって、オフセットがゼロにな
る）。パルスインバータ５０７から出力される信号５１
０は、ＰＷＭ出力パルスに利用可能な最大補正パルスオ
フセットを表しており、乗算器５１３に加えられる。乗
算器５１３は、擬似乱数発生器５０３によって発生する
擬似乱数によって、最大補正パルスオフセット信号５１
０に効果的にスケーリングを施す。このプロセスによっ
て、ランダム化（ディザリング）を施した最終ＰＷＭパ
ルスオフセットが生じる。
【００２０】図７には、ＰＷＭ出力信号において可能性
のある５つの変化を例示したタイミング図が示されてい
る。図７の時間軸には、３つのＰＷＭ期間、すなわち、
期間１、期間２、及び、期間３が示されている。波形６
０１は、従来のＰＷＭ出力信号であって、第１のパルス
期間については、出力デューティサイクルが２０％、第
２のパルス期間では、出力デューティサイクルが７０
％、及び、第３のパルス期間では、出力デューティサイ
クルが２０％である。図示のＰＷＭ出力信号６０１は、
各ＰＷＭ期間の境界において遷移を生じることが分か
る。本発明の特徴の１つが、ＰＷＭ出力波形６０３に示
されており、この波形には、擬似乱数発生器５０３及び
ＰＷＭ出力波形発生器５０５によって、ＰＷＭ期間１の
開始の境界から離れたアクティブハイパルス６０７の開
始においてランダムオフセット６０５が導入されてい
る。パルス６０７は、望ましい実施態様の場合、５０ナ
ノ秒（２０ＭＨｚ）のシステムクロックパルスの擬似乱
数分に等しい時間だけ、ＰＷＭ期間１の開始境界から変
位する。同様に、ＰＷＭ期間２におけるアクティブロー
パルス６１５は、離散的パルスとして扱われ、ＰＷＭ期
間２のパルス境界から擬似ランダムオフセット６１１だ
けランダムにシフトされる。ランダムオフセット６１１
は、パルスカウンタ５０１が、ＰＷＭ出力波形発生器５
０５に対して５０％を超える（正の）パルス幅を表示す
ると生成される。パルスカウンタ５０１からの出力は、
ＰＷＭパルスインバータ５０７によって反転（補正）さ
れ、パルス幅を決めるパラメータとして、ＰＷＭ出力波
形発生器５０５に入力される。図７の波形６１３には、
本発明のもう１つの特徴が示されている。正のパルス６
０７は、ランダムオフセット６０５だけＰＷＭ期間１の
境界からオフセットしたままである。さらに、期間２に
おいて、パルス６１５は、ランダム時間６１１だけ変位
したままである。各期間内における遷移数を一定に保つ
ため、アクティブハイパルス６１２は、ＰＷＭ期間３内
にランダムに配置されずに、パルス境界まで移動させら
れる。従って、ＰＷＭ出力信号がアクティブハイプロト
コルを使用する直前のＰＷＭ期間に引き続いて、現在の
ＰＷＭ期間におけるＰＷＭ出力信号がアクティブハイパ
ルスプロトコルを利用するか、または、アクティブハイ
プロトコルの直後にアクティブロープロトコルが続く場
合、現在の期間のパルスは、擬似ランダムオフセットだ
けＰＷＭ期間の境界からランダムにオフセットする。し
かし、現在のＰＷＭ期間のＰＷＭ出力信号が、アクティ
ブロープロトコルを用いるＰＷＭ期間の直後に、アクテ
ィブハイプロトコルを利用する場合、アクティブハイパ
ルスは、ＰＷＭ境界において、同じ信号値でアライメン
トがとれるので、該システムのサイクル当たりの遷移数
が一定に保たれる。このオフセットのゼロ化は、パルス
プロトコルがローからハイに遷移する毎に生じる。これ
は、望ましい実施態様の場合、擬似乱数発生器５０３か
ら出力される値をゼロにすることによって実施される。
【００２１】波形６２０は、現在のＰＷＭ期間のＰＷＭ
出力信号が、アクティブハイプロトコルを用いるＰＷＭ
期間の直後に、アクティブロープロトコルを利用する場
合に関して、ＰＷＭ境界でアライメントをとる代替実施
態様を示している。波形６２０と波形６１３は、両波形
とも、ＰＷＭ期間当たりの遷移数がもとの波形６０１の
遷移と同じに保たれているという点において同等であ
る。アクティブハイからアクティブローへのプロトコル
遷移とアクティブローからアクティブハイへのプロトコ
ル遷移の両方について、ＰＷＭ境界アライメントを実施
すれば、期間当たりの遷移数をさらに減少させることが
可能である。この結果が、波形６３０に示されている。
図からすぐわかるように、波形６０１よりも遷移が２つ
少ない。いくつかの用途に対しては、この特徴は、トラ
ンジスタのスイッチングにおけるパワー損失を減少さ
せ、スプリアスＥＭＩ放射をさらに低減させるので利点
になる。サイクル当たりの遷移数が一定であることを必
要とする用途では、波形６１３または波形６２０のアプ
ローチを利用することができる。望ましい実施態様で
は、波形６１３が選択されている。
【００２２】望ましい実施態様において、図８、９及び
１０を参照して具体的に説明する。擬似乱数発生器５０
３の出力は、オフセット禁止機能によってゼロにされ
る。インバータ７１０及びＮＡＮＤ７０８及びレジスタ
７１３は、プロセスの特定のＰＷＭ期間の間、擬似乱数
発生器５０３の出力を実質的にゼロにする信号を発生す
る。ＯＲゲート７４１は、そのパルスについて位相を強
制的にオフセットさせることよって、その１ＰＷＭ期間
の間ディザリング操作が禁止されたかのようにみせるク
リア信号を結合する。パルスは、デューティサイクルが
５０％を超えると、常に反転される（すなわち、振幅値
プロトコル（ここでは、パルスプロトコル）がアクティ
ブローになる）が、アクティブローからアクティブハイ
に変化する場合に限って、オフセッットがゼロにセット
される。
【００２３】図８、９及び１０には、パルス幅変調器２
０５の詳細なブロック図が示されている。デルタシグマ
変調器２０１からのパルス出力は、パルスカウンタ５０
１に入力され、１１ビットワードになるように累算され
て、１１ビットバスに出力され、現在のＰＷＭ期間の終
了が生じると、レジスタ７０１を介して、非同期パルス
インバータ５０７に結合される。パルスインバータ５０
７は、また、４つの最上位ビットが、ジャンパ（ジャン
パフィールド７０５によって示されているように）、ま
たは、スイッチ、または、他の手段によって、あらかじ
め決められた通りに選択される１１ビット幅のＭＡＸバ
ス入力を受け取り、加算器７０２を利用することによっ
て、ＭＡＸバスを１だけインクリメントして、パルスイ
ンバータに非ゼロ（実際のカウント）が入力されるよう
にする。パルスインバータ５０７は、２つの１１ビット
バスを用いて、次のＰＷＭパルスのデューティサイクル
及び最大パルスオフセットを決定し、そのデューティサ
イクルをデューティサイクルカウンタ７０７に供給す
る。パルスインバータ５０７は、また、擬似ランダムス
ケーリングを施すために、最大パルスオフセットを乗算
器５１３に供給し、さらに、スケーリングを施されたパ
ルスオフセットが遅延カウンタ７２７に供給されて（マ
ルチプレクサ５０９を介して）、ロードされ（適正な時
間に）、ライン７３５に２進デューティサイクル信号が
出力されて、さらに、デューティサイクルカウンタ７０
７が使用可能になる。パルスプロトコルインバータの機
能を実施するため、パルスインバータ５０７は、また、
インバータ７１０に向けてライン５０４上にパルス極性
（すなわちパルスプロトコル）信号を出力する。この信
号は、インバータ７１０を介して、ＮＡＮＤ７０８（レ
ジスタ７１３に関連してアクティブローパルスプロトコ
ルからアクティブハイパルスプロトコルへの変化検出器
として機能する）に出力され、また、レジスタ７１３を
介して及びエクスクルーシブＯＲ７１１に対して出力さ
れる。ライン７１８におけるクロックカウンタ７１７の
カウントが、１１ビットＭＡＸバスに等しくなると、Ｐ
ＷＭ期間が終了したものとみなされ、制御論理回路７１
５は、ライン７２０にＰＷＭ期間の終了を示すパルスを
出力し、新たなＰＷＭパルス期間がすぐ続いて始まる。
要するに、デューティサイクルカウンタ７０７は、ＰＷ
Ｍデューティサイクルを常に把握し、クロックカウンタ
７１７は、ＰＷＭ期間を常に把握している。
【００２４】制御論理回路７１５の機能は、望ましい実
施態様においては、分散論理方式で実施され、物理的に
集積回路の異なる領域に配置される。制御論理回路７１
５の基本機能は、ライン７１８におけるクロックカウン
タのカウント、ＭＡＸバスによって設定されるＰＷＭ期
間、及び、「０」から開始され、ＭＡＸバス上にセット
された数に等しい総クロックカウントまで続く、内部で
モニタされるクロックカウントからパルス幅変調回路の
制御信号を発生することである。望ましい実施態様に関
して例示しているように、クロックカウント数を複数の
コンパレータに入力することによって、パルス幅変調回
路の残りの部分に関する制御信号が発生する。第１のク
ロックカウント（クロックカウント「０」）において、
制御論理回路７１５は、「第１（first）」の２進パル
スを生成して、ライン７１９に送り出し、現在のＰＷＭ
期間の第１のシステムクロックサイクルを識別する。第
１のパルスは、パルスカウンタ５０１の「クリア（clea
r）」入力、レジスタ７０１の「イネーブル（enabl
e）」入力、及び、マルチプレクサ７２２に結合され
て、パルスプロトコルの変更時におけるオフセットが除
去される。制御論理回路７１５は、ライン７２５に送り
出される２進「開始（start）」信号も生成する。望ま
しい実施態様では、開始信号は、２５番目のクロックカ
ウントで生じ、乗算器の出力が、次のクロックパルスで
ラッチされることを示す。開始信号は、望ましい実施態
様においては、従来の線形フィードバックシフトレジス
タ（ＬＦＳＲ）擬似乱数発生器である擬似乱数発生器５
０３に結合されて、新たな擬似乱数の発生をトリガす
る。開始信号は、「ロード（load）」信号としてデュー
ティサイクルカウンタ（以下では、デューティサイクル
ダウンカウンタあるいは、単に、ダウンカウンタとも記
載）７０７及び遅延カウンタ７２７にも結合される。第
２のクロックカウントのカウント時に発生する「第２
（second）」のパルスが、ライン７２６を介してレジス
タ７２３のイネーブル（enable）ポートに結合され、発
生した擬似乱数の通過を可能にする。「第３（thir
d）」のパルスが、ライン７２８で乗算器に結合され、
乗算器をオンにする。
【００２５】遅延カウンタ７２７は、一般に、ＰＷＭパ
ルスに必要なオフセット遅延を常に把握している。開始
信号以外に、遅延カウンタ７２７には、マルチプレクサ
５０９からの新たなＰＷＭパルスに関して計算されたＰ
ＷＭオフセットが入力される。乱数発生器５０３は、乗
算器５１３及びマルチプレクサ５０９に結合される１１
ビットワード（第２のパルスによって使用可能になり、
パルスプロトコルが変化するとエクスクルーシブＯＲゲ
ート７０９からの出力によってクリアされるレジスタ７
２３によって結合される）を出力する。乗算器５１３
は、また、パルスインバータ５０７から、最大可能オフ
セットを表す１１ビット信号を受け取る。この信号は、
乗算器５１３に加えられる前に、加算器７３１で１値発
生器７４５からの「１」の値を加算される。「１」を加
算することによって、乗算器の最終的な（切り捨てられ
た）出力が、擬似乱数に最大可能オフセットを掛けた値
の良好な丸め表現になるという保証が得られるのが、本
発明の特徴である。桁上げ出力が、マルチプレクサ５０
９に結合され、最大可能オフセットがＰＷＭ期間の全幅
である（全て「１」）場合には、マルチプレクサ５０９
が切り換えられる。この場合、掛け算は不要になり、擬
似乱数が乗算器５１３の出力として用いられる。
【００２６】遅延カウンタ７２７は、カウント検出器
（以下では、単に検出器とも記載）７３３に対して１１
ビットバスの出力を行い、カウント検出器は、遅延カウ
ンタから出力されるカウントが「０」に等しくなると、
ライン７３５に２進出力を送り出す。この出力は、ＡＮ
Ｄゲート７３７の非反転入力に結合される。
【００２７】デューティサイクルダウンカウンタ７０７
からの出力は、１１ビットバスとしてカウント検出器７
３８に対して出力され、カウント検出器は、デューティ
サイクルダウンカウンタ７０７からの出力が０に等しい
場合に、それを検出する。これが生じると、２進信号
が、ＡＮＤゲート７３７の反転入力に加えられ、さら
に、エクスクルーシブＯＲゲート７１１に結合されて、
レジスタ７３９を介してＰＷＭ信号として結合されるこ
とになる。ダウンカウンタ７０７における非ゼロ値によ
って、ＡＮＤゲート７３７（コンパレータの働きをす
る）から「１」が出力される。この信号は、検出器７３
３の出力によって「許可され」、結果として、無極性Ｐ
ＷＭパルスが生じる。このパルスは、次にエクスクルー
シブＯＲゲート７１１及び７１３からの極性（プロトコ
ル）信号によって極性が付与されて、図７にＰＷＭ出力
波形６０３として示した最終ＰＷＭパルスを生じる。ア
クティブロープロトコルからアクティブハイプロトコル
への反転が、１つのＰＷＭ期間からもう１つのＰＷＭ期
間までに生じる場合、ＰＷＭオフセットを禁止して、特
定のＰＷＭパルスの１つについてオフセットを０にセッ
トすることによって、余分な遷移は、インバータ７１０
及びＮＡＮＤ７０８によって、ＰＷＭ出力波形６１３と
して示されているように除去される。デューティサイク
ルカウンタ７０７及び遅延カウンタ７２７は、望ましい
実施態様の場合、従来の１１ビットダウンカウンタとし
て実施される。
【００２８】図１１には、乗算器５１３がさらに詳細に
示されている。この乗算器は、典型的な「シフトして加
算する（shift and add）」乗算器であって、パルスイ
ンバータからの入力を整数であるとみなし、擬似乱数発
生器からの入力を（０、１）の範囲の少数とみなす。２
２ビットのうちの１１ビットを使用することによって丸
められる。擬似乱数発生器５０３からの入力Ａが、ま
ず、ラッチ８０１に入力され、１１ビット幅の数として
マルチプレクサ８０３に結合される。マルチプレクサ８
０３の出力である、１１ビット幅の数は、パルスインバ
ータ５０７から入力として１１ビット幅の数を受信する
ラッチ８０５による出力によって決まる。マルチプレク
サ８０３からの出力は、２２ビット加算器８０７に入力
され、シフトアップ変換器８０９からの２２ビット幅の
数に加算される。加算器８０７から出力される２２ビッ
トは、レジスタ８１１に供給され、１１ビット数（２２
ビットバスの最上位ビット）としてマルチプレクサ５０
９に出力される。
【００２９】図１２には、パルスインバータ５０７の詳
細図が示されている。ＭＡＸ信号の入力は、除算器９０
１におけるシフトによって、２で割られて、従来の１１
ビットコンパレータ９０３に加えられ、パルスカウンタ
５０１からの１１ビット数との比較によって、現在のＰ
ＷＭ出力信号のデューティサイクルが５０％を超えるか
否かが判定される。従って、パルスカウンタからの１１
ビット数がＭＡＸ信号の１／２を超えると、コンパレー
タは、アクティブハイプロトコルからアクティブロープ
ロトコルへの反転が必要であることを表示する２進パル
スを出力する。パルスカウンタ出力信号は、マルチプレ
クサ９０５及びマルチプレクサ９０７にも加えられ、こ
れらは、パルスカウンタ信号と、１１ビット加算器９０
９によって発生されるＭＡＸ信号とパルスカウンタ信号
の差とのどちらかを選択する。マルチプレクサ９０５
は、このように、パルスカウンタの１１ビット数と、Ｍ
ＡＸ信号とパルスカウント数の差とのどちらかを選択す
る。パルスインバータからの出力値は、補正値とみなさ
れる。
【００３０】従って、デルタシグマ変調器は、パルス幅
変調器に結合されると、三角波または鋸歯波アナログ信
号の発生を必要とすることなく、高調波ノイズの発生を
低減させる。高調波周波数発生のピークエネルギーの低
減は、従来のパルス幅変調技法のものと比較して約１０
ｄＢであることがわかった。
【００３１】
【発明の効果】本発明によれば、高調波ノイズの発生を
低減させ、かつ、デジタル集積回路テクノロジの実施に
適した、デルタシグマパルス幅変調器を得ることができ
る。
【図面の簡単な説明】
【図１】負荷制御回路の概略ブロック図である。
【図２】本発明を利用することが可能なデルタシグマパ
ルス幅変調器の高レベルのブロック図である。
【図３】本発明に用いることが可能なデルタシグマ変調
器の一般化図である。
【図４】本発明に用いることが可能なデルタシグマ変調
器の概略図である。
【図５】望ましい実施態様に用いられるパルス幅変調器
のブロック図である。
【図６】望ましい実施態様に用いられる重み付き平均を
利用するパルスカウンタのブロック図である。
【図７】本発明の望ましい実施態様及び代替実施態様に
よって生じる出力信号を表す、パルス幅被変調信号のタ
イミング図である。
【図８】図９、１０と合わせて、望ましい実施態様に用
いることが可能なパルス幅変調回路を示す詳細なブロッ
ク図である。
【図９】図８、１０と合わせて、望ましい実施態様に用
いることが可能なパルス幅変調回路を示す詳細なブロッ
ク図である。
【図１０】図８、９と合わせて、望ましい実施態様に用
いることが可能なパルス幅変調回路を示す詳細なブロッ
ク図である。
【図１１】図８、９及び１０のパルス幅変調器に用いる
ことが可能な乗算器の詳細なブロック図である。
【図１２】図８、９及び１０のパルス幅変調器に用いる
ことが可能なパルスインバータの詳細なブロック図であ
る。
【符号の説明】
１０１ 負荷 １０３ 制御回路 ２０１ デルタシグマ変調器 ２０５ パルス幅変調器 ５０１ パルスカウンタ ５０３ 擬似乱数発生器 ５０５ ＰＷＭ出力波形発生器 ５０７ パルスインバータ ５２０ カウンタ ５２１ ＲＯＭ ５２３ 乗算器 ５２７ デジタルローパスフィルタ ７０２ 加算器 ７０８ ＮＡＮＤ ９０１ 除算器 ９０３ １１ビットコンパレータ ９０５ マルチプレクサ ９０７ マルチプレクサ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】スプリアス電磁エネルギーの発生を低減さ
    せて、負荷（１０１）に送られる電力を制御するための
    制御回路（１０３）であって、該制回路が、 第１の信号を受け取って、複数のデジタルパルスで前記
    第１の信号を表す第２の信号を発生し、これによって、
    第２の信号パルスを生成するデルタシグマ変調器（２０
    １）と、 前記デルタシグマ変調器（２０１）に結合されて、第１
    の時間期間にわたって前記第２の信号を累算し、前記負
    荷に結合された第３の信号を発生するパルス幅変調器
    （２０５）であって、前記第３の信号は、前記第２の信
    号に関連した第２の時間期間にわたって持続する第１の
    振幅値を備えていることからなるパルス幅変調器とから
    なり、 前記パルス幅変調器（２０５）が、さらに、 前記第２の信号の複数のデジタルパルスの各パルスに、
    前記第１の時間期間の開始に対する各パルス位置によっ
    て決まる重みを掛け、これによって複数の重みつきパル
    スを生成するパルスカウンタ（５０１）であって、該パ
    ルスカウンタは、前記第１の時間期間にわたって、前記
    重みつきパルスを累算することからなるパルスカウンタ
    と、 前記パルスカウンタ（５０１）に結合されて、フィルタ
    リングを施されたビットストリームを発生するローパス
    フィルタ（５２７）と、 前記ローパスフィルタ（５２７）に結合されて、前記フ
    ィルタリングを施されたビットストリームから、前記第
    ２の時間期間より長く、それを包含する第３の時間期間
    にわたる前記第３の信号を発生する波形発生器（５０
    ５）と、 前記第２の信号パルスの累算によって、前記第３の時間
    期間の５０％を超えて持続する第２の時間期間にわたる
    前記第３の信号が生成されると、これを示し、アクティ
    ブハイの第１の振幅値プロトコルからアクティブローの
    第１の振幅値プロトコルに、前記第３の信号を変換する
    パルスプロトコルインバータとから構成されることから
    なる制御回路（１０３）。
  2. 【請求項２】前記デルタシグマ変調器（２０１）が、さ
    らに、一次デルタシグマ変調器から構成されることから
    なる請求項１の制御回路（１０３）。
  3. 【請求項３】前記デルタシグマ変調器（２０１）が、さ
    らに、二次デルタシグマ変調器から構成されることから
    なる請求項１の制御回路（１０３）。
  4. 【請求項４】前記波形発生器（５０５）に結合されて、
    時間遅延を発生し、該時間遅延に等しい時間だけ、前記
    第３の時間期間の開始から前記第２の時間期間の開始を
    オフセットさせる遅延発生器（５０３）と、 前記遅延発生器（５０３）及び前記パルスプロトコルイ
    ンバータ（５０７）に結合されて、前記第１の時間期間
    が、アクティブローの第１の振幅値プロトコルを有して
    おり、このすぐ後に、アクティブハイの第１の振幅値プ
    ロトコルを有する後続の第１の期間が続く場合、前記時
    間遅延を強制的にゼロ時間にし、これによって、前記後
    続の第１の期間中、前記第１の振幅値から第２の振幅値
    への遷移数を減少させるための遅延発生器を禁止する手
    段（７０８）とからさらになる請求項１の制御回路（１
    ０３）。
  5. 【請求項５】前記波形発生器（５０５）に結合されて、
    時間遅延を発生し、該時間遅延に等しい時間だけ、前記
    第３の時間期間の開始から前記第２の時間期間の開始を
    オフセットさせる遅延発生器（５０３）と、 前記遅延発生器（５０３）及び前記パルスプロトコルイ
    ンバータ（５０７）に結合されて、前記第１の時間期間
    が、アクティブハイの第１の振幅値プロトコルを有して
    おり、このすぐ後に、アクティブローの第１の振幅値プ
    ロトコルを有する後続の第１の期間が続く場合、前記時
    間遅延を強制的にゼロ時間にし、これによって、前記後
    続の第１の期間中、前記第１の振幅値から第２の振幅値
    への遷移数を減少させるための遅延発生器を禁止する手
    段（７０８）とからさらになる請求項１の制御回路（１
    ０３）。
  6. 【請求項６】前記波形発生器（５０５）に結合されて、
    時間遅延を発生し、該時間遅延に等しい時間だけ、前記
    第３の時間期間の開始から前記第２の時間期間の開始を
    オフセットさせる遅延発生器（５０３）と、 前記遅延発生器（５０３）及び前記パルスプロトコルイ
    ンバータ（５０７）に結合されて、前記第１の時間期間
    が、アクティブハイの第１の振幅値プロトコルを有して
    おり、このすぐ後に、アクティブローの第１の振幅値プ
    ロトコルを有する後続の第１の期間が続く場合、及び、
    前記第１の時間期間が、アクティブローの第１の振幅値
    プロトコルを有しており、このすぐ後に、アクティブハ
    イの第１の振幅値プロトコルを有する後続の第１の期間
    が続く場合、前記時間遅延を強制的にゼロ時間にし、こ
    れによって、前記後続の第１の期間中、前記第１の振幅
    値から第２の振幅値への遷移数を減少させるための遅延
    発生器を禁止する手段（７０８）とからさらになる請求
    項１の制御回路（１０３）。
  7. 【請求項７】スプリアス電磁エネルギーの発生を低減さ
    せて、負荷（１０１）に送られる電力を制御する方法で
    あって、該方法が、 デルタシグマ変調器（２０１）に対する第１の信号入力
    を受け取るステップと、 複数のデジタルパルスで前記第１の信号を表す第２の信
    号を発生する（２０１）ステップと、 第１の時間期間にわたって前記第２の信号を累算する
    （５０１）ステップとからなり、さらに、 前記第２の信号の複数のデジタルパルスの各パルスに、
    前記第１の時間期間の開始に対する各パルス位置によっ
    て決まる重み（５２１）を掛け（５２３）、これによっ
    て、複数の重み付きパルスを生成するステップと、 前記第１の時間期間にわたって、前記重み付きパルスを
    累算して（５２０）、累算された第２の信号を発生する
    ステップと、 前記第１の時間期間に等しい第３の時間期間を設定する
    ステップと、 前記累算された第２の信号から、第２の時間期間より長
    く、それを包含する前記第３の時間期間にわたる第３の
    信号を発生する（５０５）ステップと、 前記第２の信号に関連した前記第２の時間期間にわたっ
    て持続する、第１の振幅値を備える前記第３の信号を前
    記負荷（１０１）に結合するステップとからなる方法。
  8. 【請求項８】時間遅延を発生して（５０３）、該時間遅
    延に等しい時間だけ、前記第３の時間期間の開始から前
    記第２の時間期間の開始をオフセットするステップから
    さらになる請求項７の方法。
  9. 【請求項９】前記第３の時間期間を表す第４の信号を発
    生し（７０２）、該第４の信号を２で割って（９０
    １）、２分された第４の信号を発生するステップと、 ２つの状態を有する信号を出力し（９０３）、第１の状
    態で、前記累算された第２の信号が前記２分された第４
    の信号より大きいことを表し、それによって、前記第２
    の時間期間が前記第３の時間期間の５０％を超えること
    を示し、第２の状態で、前記累算された第２の信号が前
    記２分された第４の信号より小さいことを表し、それに
    よって、前記第２の時間期間が前記第３の時間期間の５
    ０％を超えないことを示すステップとからさらになる請
    求項８の方法。
  10. 【請求項１０】前記第３の時間期間を表す前記第４の信
    号から前記累算された第２の信号を引き（９０９）、そ
    れによって差信号を発生するステップと、 前記第２の時間期間が前記第３の時間期間の５０％を超
    えると、その表示を受信する（５０４）ステップと、 前記のように５０％を超えると、前記差信号として前記
    累算された第２の信号を出力する（９０７）ステップ
    と、 前記のように５０％を超えると、前記累算された第２の
    信号として前記差信号を出力する（９０５）ステップと
    からさらになる請求項９の方法。
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