JPH1126775A - 半導体装置 - Google Patents
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- JPH1126775A JPH1126775A JP9194974A JP19497497A JPH1126775A JP H1126775 A JPH1126775 A JP H1126775A JP 9194974 A JP9194974 A JP 9194974A JP 19497497 A JP19497497 A JP 19497497A JP H1126775 A JPH1126775 A JP H1126775A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6744—Monocrystalline silicon
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高い信頼性と高い電界効果移動度とを同時に
実現しうる新しい構造の半導体装置を提供する。 【解決手段】 絶縁層上の単結晶半導体薄膜を利用した
ＳＯＩ構造からなる絶縁ゲイト型トランジスタにおい
て、チャネル形成領域１０２の端部にピニング領域１０
５、１０６を形成する。このピニング領域１０５、１０
６はドレイン側からの空乏層の広がりを抑止し、短チャ
ネル効果を防止する。また、同時に衝突電離で発生した
少数キャリアを外部へ引き出すための経路としても機能
し、基板浮遊効果の発生を防止する。
実現しうる新しい構造の半導体装置を提供する。 【解決手段】 絶縁層上の単結晶半導体薄膜を利用した
ＳＯＩ構造からなる絶縁ゲイト型トランジスタにおい
て、チャネル形成領域１０２の端部にピニング領域１０
５、１０６を形成する。このピニング領域１０５、１０
６はドレイン側からの空乏層の広がりを抑止し、短チャ
ネル効果を防止する。また、同時に衝突電離で発生した
少数キャリアを外部へ引き出すための経路としても機能
し、基板浮遊効果の発生を防止する。
Description
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
ＳＯＩ（Silicon-On-Insulator）構造を有する半導体装
置、特にＳＯＩ構造の絶縁ゲイト型電界効果トランジス
タ（SOI-MOSFET、SOI-IGFET と呼ばれる）の構成に関す
る。
ＳＯＩ（Silicon-On-Insulator）構造を有する半導体装
置、特にＳＯＩ構造の絶縁ゲイト型電界効果トランジス
タ（SOI-MOSFET、SOI-IGFET と呼ばれる）の構成に関す
る。
【０００２】特に、本願発明はチャネル長およびチャネ
ル幅が１μｍ以下（代表的には30〜500 nm）の微細素子
を作製する場合において効果を発揮する技術である。
ル幅が１μｍ以下（代表的には30〜500 nm）の微細素子
を作製する場合において効果を発揮する技術である。
【０００３】また、本願発明はＳＯＩ構造を有するＭＯ
ＳＦＥＴ（以下、ＳＯＩＦＥＴと呼ぶ）を集積化して構
成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半導体
集積化回路に応用することが可能である。
ＳＦＥＴ（以下、ＳＯＩＦＥＴと呼ぶ）を集積化して構
成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半導体
集積化回路に応用することが可能である。
【０００４】
【従来の技術】近年、バルク単結晶シリコンを用いたＭ
ＯＳＦＥＴに代わる半導体装置としてＳＯＩＦＥＴが注
目されている。ＳＯＩＦＥＴはＭＯＳＦＥＴよりも高速
動作性、低消費電力性の面で有利という特徴がある。
ＯＳＦＥＴに代わる半導体装置としてＳＯＩＦＥＴが注
目されている。ＳＯＩＦＥＴはＭＯＳＦＥＴよりも高速
動作性、低消費電力性の面で有利という特徴がある。
【０００５】そして、ＳＯＩＦＥＴを用いたＶＬＳＩ、
ＵＬＳＩ等の開発研究が盛んに行われているが、集積化
回路のさらなる集積度向上を求めてデバイスサイズは微
細化の一途を辿る傾向にある。
ＵＬＳＩ等の開発研究が盛んに行われているが、集積化
回路のさらなる集積度向上を求めてデバイスサイズは微
細化の一途を辿る傾向にある。
【０００６】現在では、チャネル長（Ｌ）も0.2 μｍ以
下、さらには 0.1μｍ以下といったディープサブミクロ
ン領域の加工寸法が要求される様になってきている。ま
た、同様にゲイト幅（Ｗ）も0.2 μｍ以下の加工寸法が
求められ、Ｌ：Ｗ＝１：１というデバイスサイズが提唱
されてきている。
下、さらには 0.1μｍ以下といったディープサブミクロ
ン領域の加工寸法が要求される様になってきている。ま
た、同様にゲイト幅（Ｗ）も0.2 μｍ以下の加工寸法が
求められ、Ｌ：Ｗ＝１：１というデバイスサイズが提唱
されてきている。
【０００７】ここで、ＭＯＳＦＥＴの世界では微細化を
妨げる要因として短チャネル効果という現象が知られて
いる。短チャネル効果とは、チャネル長が短くなるにつ
れて引き起こされるソース／ドレイン間耐圧の低下、し
きい値電圧の低下などの諸問題である（サブミクロンデ
バイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，19
87参照）。
妨げる要因として短チャネル効果という現象が知られて
いる。短チャネル効果とは、チャネル長が短くなるにつ
れて引き起こされるソース／ドレイン間耐圧の低下、し
きい値電圧の低下などの諸問題である（サブミクロンデ
バイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，19
87参照）。
【０００８】同参考書によれば、耐圧低下の原因の一つ
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧によるキャリアの制御が困難な状況になる現象で
ある。
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧によるキャリアの制御が困難な状況になる現象で
ある。
【０００９】この様な短チャネル効果はＳＯＩＦＥＴに
おいても同様に問題となり、微細化を行う上で乗り越え
なくてはならない課題となっている。ここで、ＳＯＩＦ
ＥＴ（ただし、部分空乏型）における短チャネル効果の
発生機構について図３の簡略図を用いて説明する。
おいても同様に問題となり、微細化を行う上で乗り越え
なくてはならない課題となっている。ここで、ＳＯＩＦ
ＥＴ（ただし、部分空乏型）における短チャネル効果の
発生機構について図３の簡略図を用いて説明する。
【００１０】図３（Ａ）において３０１は単結晶シリコ
ン基板、３０２は埋め込み酸化膜、３０３は埋め込み酸
化膜３０２上の単結晶シリコン層をアイランド状に分離
するフィールド酸化膜である。また、３０４はソース領
域、３０５はドレイン領域、３０６はチャネル形成領域
であり、各ソース／ドレイン領域は単結晶シリコン層に
不純物元素を添加して形成される。また、３０７はゲイ
ト絶縁膜、３０８はゲイト電極である。
ン基板、３０２は埋め込み酸化膜、３０３は埋め込み酸
化膜３０２上の単結晶シリコン層をアイランド状に分離
するフィールド酸化膜である。また、３０４はソース領
域、３０５はドレイン領域、３０６はチャネル形成領域
であり、各ソース／ドレイン領域は単結晶シリコン層に
不純物元素を添加して形成される。また、３０７はゲイ
ト絶縁膜、３０８はゲイト電極である。
【００１１】ここで図３（Ａ）のチャネル形成領域３０
６に注目したのが図３（Ｂ）に示す簡略図である。な
お、図３（Ｂ）において３０９で示される斜線部は、チ
ャネル形成領域内に広がる空乏層である。
６に注目したのが図３（Ｂ）に示す簡略図である。な
お、図３（Ｂ）において３０９で示される斜線部は、チ
ャネル形成領域内に広がる空乏層である。
【００１２】通常（チャネル長が長い場合）ならば、ゲ
イト電極３０８の直下に形成されるチャネルの下には均
一な深さの空乏層が形成される。ところが、チャネル長
（Ｌ）が極端に短くなるとドレイン側から伸びてきた空
乏層がソース領域の方向に向かって広がり、ソース側の
空乏層と接する様になる（図３（Ｂ））。
イト電極３０８の直下に形成されるチャネルの下には均
一な深さの空乏層が形成される。ところが、チャネル長
（Ｌ）が極端に短くなるとドレイン側から伸びてきた空
乏層がソース領域の方向に向かって広がり、ソース側の
空乏層と接する様になる（図３（Ｂ））。
【００１３】その結果、ドレイン電圧によってソース近
傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加
しない状態でも勝手に電流が流れてしまう様になる。こ
の場合、ソース−ドレイン間のエネルギーバンド図は図
３（Ｃ）の様に連続的に変化する。これがパンチスルー
であり、ソース／ドレイン間耐圧の低下を招く。
傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加
しない状態でも勝手に電流が流れてしまう様になる。こ
の場合、ソース−ドレイン間のエネルギーバンド図は図
３（Ｃ）の様に連続的に変化する。これがパンチスルー
であり、ソース／ドレイン間耐圧の低下を招く。
【００１４】以上の様な短チャネル効果に対して様々な
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
【００１５】しかしながら、チャネルドープ技術はＭＯ
ＳＦＥＴの電界効果移動度（以下、モビリティと呼ぶ）
に重大な制約を与えるという欠点を持っている。即ち、
意図的に添加された不純物元素によってキャリアの移動
が阻害され、モビリティが低下してしまうのである。
ＳＦＥＴの電界効果移動度（以下、モビリティと呼ぶ）
に重大な制約を与えるという欠点を持っている。即ち、
意図的に添加された不純物元素によってキャリアの移動
が阻害され、モビリティが低下してしまうのである。
【００１６】また、ＳＯＩ構造におけるソース／ドレイ
ン間耐圧の低下の原因として注入キャリアの衝突電離に
よる基板浮遊効果（キンク現象とも呼ばれる）が知られ
ている。以下にＮチャネル型のＳＯＩＦＥＴを例に説明
する。
ン間耐圧の低下の原因として注入キャリアの衝突電離に
よる基板浮遊効果（キンク現象とも呼ばれる）が知られ
ている。以下にＮチャネル型のＳＯＩＦＥＴを例に説明
する。
【００１７】強い電界に引っ張られてドレイン近傍で高
エネルギー状態となった電子（多数キャリア）はシリコ
ン格子と衝突して多量の電子−正孔対を発生する（イン
パクトイオン化現象）。この時発生した正孔（少数キャ
リア）はドレイン電界によって押し戻されてチャネル下
部に蓄積される。
エネルギー状態となった電子（多数キャリア）はシリコ
ン格子と衝突して多量の電子−正孔対を発生する（イン
パクトイオン化現象）。この時発生した正孔（少数キャ
リア）はドレイン電界によって押し戻されてチャネル下
部に蓄積される。
【００１８】チャネル下部に蓄積された正孔はチャネル
部の電位を上昇させるため、ソース−チャネル−ドレイ
ンがそれぞれエミッタ−ベース−コレクタとなって寄生
バイポーラトランジスタを導通させる。
部の電位を上昇させるため、ソース−チャネル−ドレイ
ンがそれぞれエミッタ−ベース−コレクタとなって寄生
バイポーラトランジスタを導通させる。
【００１９】こうしてソース−ドレイン間には貫通電流
が流れる様になり、ソース−ドレイン間耐圧の降伏現象
が起こる。この様な現象はバルク単結晶を用いたＭＯＳ
ＦＥＴにおいてもキャリア注入誘起型の降伏現象として
知られているが、基板電位が浮いているＳＯＩ構造では
さらに深刻な問題となっている。
が流れる様になり、ソース−ドレイン間耐圧の降伏現象
が起こる。この様な現象はバルク単結晶を用いたＭＯＳ
ＦＥＴにおいてもキャリア注入誘起型の降伏現象として
知られているが、基板電位が浮いているＳＯＩ構造では
さらに深刻な問題となっている。
【００２０】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みて成されたものであり、高い信頼性と高い電界効
果移動度とを同時に実現しうる全く新しい構造の半導体
装置を提供することを課題とする。
を鑑みて成されたものであり、高い信頼性と高い電界効
果移動度とを同時に実現しうる全く新しい構造の半導体
装置を提供することを課題とする。
【００２１】
【課題を解決するための手段】本明細書で開示する発明
の構成は、絶縁層上の単結晶半導体薄膜を利用して形成
されたソース領域、ドレイン領域およびチャネル形成領
域と、前記ソース領域、ドレイン領域およびチャネル形
成領域を囲むフィールド酸化膜と、前記チャネル形成領
域上に形成されたゲイト絶縁膜およびゲイト電極と、を
構成の少なくとも一部に含む半導体装置であって、前記
チャネル形成領域の内、前記フィールド酸化膜と接する
端部のみに対して当該チャネル形成領域のエネルギーバ
ンドをシフトさせてなる不純物領域が意図的、且つ、局
部的に設けられていることを特徴とする。
の構成は、絶縁層上の単結晶半導体薄膜を利用して形成
されたソース領域、ドレイン領域およびチャネル形成領
域と、前記ソース領域、ドレイン領域およびチャネル形
成領域を囲むフィールド酸化膜と、前記チャネル形成領
域上に形成されたゲイト絶縁膜およびゲイト電極と、を
構成の少なくとも一部に含む半導体装置であって、前記
チャネル形成領域の内、前記フィールド酸化膜と接する
端部のみに対して当該チャネル形成領域のエネルギーバ
ンドをシフトさせてなる不純物領域が意図的、且つ、局
部的に設けられていることを特徴とする。
【００２２】また、他の発明の構成は、絶縁層上の単結
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる不
純物領域が意図的、且つ、局部的に設けられ、当該不純
物領域によって前記ドレイン領域から前記ソース領域に
向かって広がる空乏層が抑止されることを特徴とする。
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる不
純物領域が意図的、且つ、局部的に設けられ、当該不純
物領域によって前記ドレイン領域から前記ソース領域に
向かって広がる空乏層が抑止されることを特徴とする。
【００２３】また、他の発明の構成は、絶縁層上の単結
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる不
純物領域が意図的、且つ、局部的に設けられ、前記不純
物領域によって前記ドレイン領域から前記ソース領域に
向かって広がる空乏層が抑止されると共に、当該不純物
領域によって前記ドレイン領域近傍における衝突電離で
発生した少数キャリアが前記チャネル形成領域の外部へ
と引き出されることを特徴とする。
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる不
純物領域が意図的、且つ、局部的に設けられ、前記不純
物領域によって前記ドレイン領域から前記ソース領域に
向かって広がる空乏層が抑止されると共に、当該不純物
領域によって前記ドレイン領域近傍における衝突電離で
発生した少数キャリアが前記チャネル形成領域の外部へ
と引き出されることを特徴とする。
【００２４】また、他の発明の構成は、絶縁層上の単結
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる不
純物領域が意図的、且つ、局部的に設けられ、当該不純
物領域は前記ソース領域および／または前記ドレイン領
域の内部にも到達していることを特徴とする。
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる不
純物領域が意図的、且つ、局部的に設けられ、当該不純
物領域は前記ソース領域および／または前記ドレイン領
域の内部にも到達していることを特徴とする。
【００２５】本願発明の主旨は、チャネル形成領域の端
部（フィールド酸化膜と接する側の端部を指し、ソース
／ドレイン領域と接する端部とは区別する）に対して意
図的に不純物領域を形成し、その不純物領域によってド
レイン側からソース側に広がる空乏層を抑止するもので
ある。
部（フィールド酸化膜と接する側の端部を指し、ソース
／ドレイン領域と接する端部とは区別する）に対して意
図的に不純物領域を形成し、その不純物領域によってド
レイン側からソース側に広がる空乏層を抑止するもので
ある。
【００２６】なお、本発明者らは空乏層を抑止する効果
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本明細書で開示する発明を利用し
たＦＥＴをピニングＦＥＴと呼び、従来のＭＯＳＦＥＴ
と明確に区別している。
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本明細書で開示する発明を利用し
たＦＥＴをピニングＦＥＴと呼び、従来のＭＯＳＦＥＴ
と明確に区別している。
【００２７】また、他の発明の構成は、絶縁層上の単結
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる第
１の不純物領域が意図的、且つ、局部的に設けられ、前
記チャネル形成領域内において、前記ソース領域および
／またはドレイン領域並びに前記第１の不純物領域と接
しない様に、前記第１の不純物領域とは逆の導電型を呈
する第２の不純物領域が意図的、且つ、局部的に形成さ
れていることを特徴とする。
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる第
１の不純物領域が意図的、且つ、局部的に設けられ、前
記チャネル形成領域内において、前記ソース領域および
／またはドレイン領域並びに前記第１の不純物領域と接
しない様に、前記第１の不純物領域とは逆の導電型を呈
する第２の不純物領域が意図的、且つ、局部的に形成さ
れていることを特徴とする。
【００２８】また、他の発明の構成は、絶縁層上の単結
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる第
１の不純物領域が意図的、且つ、局部的に設けられ、前
記チャネル形成領域内において、前記ソース領域および
／またはドレイン領域並びに前記第１の不純物領域と接
しない様に、前記第１の不純物領域とは逆の導電型を呈
する第２の不純物領域が意図的、且つ、局部的に形成さ
れ、前記第１の不純物領域によって前記ドレイン領域か
ら前記ソース領域に向かって広がる空乏層が抑止され、
前記第２の不純物領域によってしきい値電圧の制御が行
われることを特徴とする。
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる第
１の不純物領域が意図的、且つ、局部的に設けられ、前
記チャネル形成領域内において、前記ソース領域および
／またはドレイン領域並びに前記第１の不純物領域と接
しない様に、前記第１の不純物領域とは逆の導電型を呈
する第２の不純物領域が意図的、且つ、局部的に形成さ
れ、前記第１の不純物領域によって前記ドレイン領域か
ら前記ソース領域に向かって広がる空乏層が抑止され、
前記第２の不純物領域によってしきい値電圧の制御が行
われることを特徴とする。
【００２９】また、他の発明の構成は、絶縁層上の単結
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる第
１の不純物領域が意図的、且つ、局部的に設けられ、前
記チャネル形成領域内において、前記ソース領域および
／またはドレイン領域並びに前記第１の不純物領域と接
しない様に、前記第１の不純物領域とは逆の導電型を呈
する第２の不純物領域が意図的、且つ、局部的に形成さ
れ、前記第１の不純物領域によって前記ドレイン領域か
ら前記ソース領域に向かって広がる空乏層が抑止される
と共に、当該第１の不純物領域によって前記ドレイン領
域近傍における衝突電離で発生した少数キャリアが前記
チャネル形成領域の外部へと引き出され、前記第２の不
純物領域によってしきい値電圧の制御が行われることを
特徴とする。
晶半導体薄膜を利用して形成されたソース領域、ドレイ
ン領域およびチャネル形成領域と、前記ソース領域、ド
レイン領域およびチャネル形成領域を囲むフィールド酸
化膜と、前記チャネル形成領域上に形成されたゲイト絶
縁膜およびゲイト電極と、を構成の少なくとも一部に含
む半導体装置であって、前記チャネル形成領域の内、前
記フィールド酸化膜と接する端部のみに対して当該チャ
ネル形成領域のエネルギーバンドをシフトさせてなる第
１の不純物領域が意図的、且つ、局部的に設けられ、前
記チャネル形成領域内において、前記ソース領域および
／またはドレイン領域並びに前記第１の不純物領域と接
しない様に、前記第１の不純物領域とは逆の導電型を呈
する第２の不純物領域が意図的、且つ、局部的に形成さ
れ、前記第１の不純物領域によって前記ドレイン領域か
ら前記ソース領域に向かって広がる空乏層が抑止される
と共に、当該第１の不純物領域によって前記ドレイン領
域近傍における衝突電離で発生した少数キャリアが前記
チャネル形成領域の外部へと引き出され、前記第２の不
純物領域によってしきい値電圧の制御が行われることを
特徴とする。
【００３０】以上の構成によって、本願発明の課題であ
る高いモビリティと高い信頼性とを同時に得られる半導
体装置が実現される。本願発明のピニングＦＥＴに関す
る詳細は以下に示す実施例でもって説明する。
る高いモビリティと高い信頼性とを同時に得られる半導
体装置が実現される。本願発明のピニングＦＥＴに関す
る詳細は以下に示す実施例でもって説明する。
【００３１】
〔実施例１〕まず、本願発明によるＮチャネル型ピニン
グＦＥＴの活性領域（ソース領域、チャネル形成領域お
よびドレイン領域をまとめてこう呼ぶことにする）の構
成について図１を用いて説明する。
グＦＥＴの活性領域（ソース領域、チャネル形成領域お
よびドレイン領域をまとめてこう呼ぶことにする）の構
成について図１を用いて説明する。
【００３２】なお、本実施例ではピニングＦＥＴを作製
する基板として、ＳＩＭＯＸ基板と呼ばれるＳＯＩ基板
を用いる場合の例を示す。ＳＩＭＯＸ基板とは単結晶シ
リコン基板中に酸素を注入して埋め込み酸化膜を形成
し、埋め込み酸化膜上に残存させた単結晶シリコン層を
活性領域として利用するものである。
する基板として、ＳＩＭＯＸ基板と呼ばれるＳＯＩ基板
を用いる場合の例を示す。ＳＩＭＯＸ基板とは単結晶シ
リコン基板中に酸素を注入して埋め込み酸化膜を形成
し、埋め込み酸化膜上に残存させた単結晶シリコン層を
活性領域として利用するものである。
【００３３】また、図１（Ａ）は上面図、図１（Ｂ）は
上面図をＡ−Ａ’で切断した断面図、図１（Ｃ）は上面
図をＢ−Ｂ’で切断した断面図である。
上面図をＡ−Ａ’で切断した断面図、図１（Ｃ）は上面
図をＢ−Ｂ’で切断した断面図である。
【００３４】図１（Ａ）において、１０１はソース領
域、１０２はチャネル形成領域、１０３はドレイン領域
である。そして、これらの領域を囲む様にしてフィール
ド酸化膜１０４が形成され、他の素子との分離が施され
ている。また、単結晶シリコン層からなる活性領域の膜
厚は10〜300 nm（好ましくは20〜75 nm ）とする。
域、１０２はチャネル形成領域、１０３はドレイン領域
である。そして、これらの領域を囲む様にしてフィール
ド酸化膜１０４が形成され、他の素子との分離が施され
ている。また、単結晶シリコン層からなる活性領域の膜
厚は10〜300 nm（好ましくは20〜75 nm ）とする。
【００３５】なお、ここでは符号を付けないが活性領域
の上にはゲイト絶縁膜が形成されている。また、実際に
はその上にゲイト電極、層間絶縁膜、取り出し電極等が
積層されているのだが、図面を簡略化するためここでの
記載は省略し、活性領域のみに着目して説明する。
の上にはゲイト絶縁膜が形成されている。また、実際に
はその上にゲイト電極、層間絶縁膜、取り出し電極等が
積層されているのだが、図面を簡略化するためここでの
記載は省略し、活性領域のみに着目して説明する。
【００３６】図１（Ａ）において、１０５、１０６で示
される領域が本願発明の半導体装置において最大の特徴
となる空乏層をピニングするための領域（以下、ピニン
グ領域と呼ぶ）である。このピニング領域１０５、１０
６はチャネル形成領域のエネルギーバンドをシフトさせ
る（電子の移動を妨げる方向にシフトさせる）不純物元
素を添加することによって形成できる。従って、エネル
ギーバンドをシフトさせてなる領域と呼ぶこともでき
る。
される領域が本願発明の半導体装置において最大の特徴
となる空乏層をピニングするための領域（以下、ピニン
グ領域と呼ぶ）である。このピニング領域１０５、１０
６はチャネル形成領域のエネルギーバンドをシフトさせ
る（電子の移動を妨げる方向にシフトさせる）不純物元
素を添加することによって形成できる。従って、エネル
ギーバンドをシフトさせてなる領域と呼ぶこともでき
る。
【００３７】ここでエネルギーバンドをシフトさせる不
純物元素について図１２に示す様な概念図で説明する。
エネルギーバンドをシフトさせるとは、図１２において
点線で示されるエネルギー状態であったチャネル形成領
域を、実線で示されるエネルギー状態に変化させること
を意味する。
純物元素について図１２に示す様な概念図で説明する。
エネルギーバンドをシフトさせるとは、図１２において
点線で示されるエネルギー状態であったチャネル形成領
域を、実線で示されるエネルギー状態に変化させること
を意味する。
【００３８】図１２はチャネル形成領域に対してソース
／ドレイン領域とは逆の導電型を呈する不純物元素を添
加した場合である。この場合、添加領域のエネルギーギ
ャップ（Ｅｇ）には変化がなく、全体的にエネルギー状
態が上側へシフトする（見かけ上フェルミレベルＥｆが
下側に下がる）。
／ドレイン領域とは逆の導電型を呈する不純物元素を添
加した場合である。この場合、添加領域のエネルギーギ
ャップ（Ｅｇ）には変化がなく、全体的にエネルギー状
態が上側へシフトする（見かけ上フェルミレベルＥｆが
下側に下がる）。
【００３９】従って、不純物を添加しない（アンドープ
の）チャネル形成領域と不純物領域との間にはΔＥに相
当するエネルギー差が生まれる。このエネルギー的（電
位的）な障壁の高さは不純物元素の添加濃度によって変
化する。
の）チャネル形成領域と不純物領域との間にはΔＥに相
当するエネルギー差が生まれる。このエネルギー的（電
位的）な障壁の高さは不純物元素の添加濃度によって変
化する。
【００４０】この様に、本願発明ではピニング領域の形
成にあたって、チャネル形成領域のエネルギーバンドを
シフトさせて障壁を作りだしうる不純物元素を利用す
る。本実施例の場合、ソース／ドレイン領域はＮ型導電
性を有しているので、ピニング領域１０５、１０６には
逆導電型を呈する不純物元素を添加する。即ち、１３族
から選ばれた元素、代表的にはＢ（ボロン）またはＩｎ
（インジウム）を添加することによりＰ型不純物領域と
する。
成にあたって、チャネル形成領域のエネルギーバンドを
シフトさせて障壁を作りだしうる不純物元素を利用す
る。本実施例の場合、ソース／ドレイン領域はＮ型導電
性を有しているので、ピニング領域１０５、１０６には
逆導電型を呈する不純物元素を添加する。即ち、１３族
から選ばれた元素、代表的にはＢ（ボロン）またはＩｎ
（インジウム）を添加することによりＰ型不純物領域と
する。
【００４１】なお、ピニング領域１０５、１０６に添加
する不純物の濃度は、基本的にはピニング領域１０５、
１０６がチャネル形成領域に対して十分に高い電位障壁
となる様に調節する。典型的には 1×1017〜 1×1020at
oms/cm3 （好ましくは 1×1018〜 1×1019atoms/cm3 ）
とすれば良い。
する不純物の濃度は、基本的にはピニング領域１０５、
１０６がチャネル形成領域に対して十分に高い電位障壁
となる様に調節する。典型的には 1×1017〜 1×1020at
oms/cm3 （好ましくは 1×1018〜 1×1019atoms/cm3 ）
とすれば良い。
【００４２】また、図１（Ａ）において、ピニング領域
１０５、１０６はその端でソース領域１０１およびドレ
イン領域１０３にまで到達する（重畳する）様にして形
成されている。後述するが、ソース領域１０１の内部に
まで到達する様に形成することは本願発明の重要な構成
の一つである。ただし、ドレイン領域１０３とは特に重
畳しなくてもピニング効果を得ることはできる。
１０５、１０６はその端でソース領域１０１およびドレ
イン領域１０３にまで到達する（重畳する）様にして形
成されている。後述するが、ソース領域１０１の内部に
まで到達する様に形成することは本願発明の重要な構成
の一つである。ただし、ドレイン領域１０３とは特に重
畳しなくてもピニング効果を得ることはできる。
【００４３】また、本実施例ではピニング領域１０５、
１０６はチャネル形成領域１０２とフィールド酸化膜１
０４とに丁度半分ずつまたがる様にして形成される。チ
ャネル形成領域とフィールド酸化膜との接合部に添加す
ることで境界部を伝わるリーク電流を低減することも期
待できる。勿論、必ずしも半分ずつに分ける必要はな
く、配置は実施者の自由である。
１０６はチャネル形成領域１０２とフィールド酸化膜１
０４とに丁度半分ずつまたがる様にして形成される。チ
ャネル形成領域とフィールド酸化膜との接合部に添加す
ることで境界部を伝わるリーク電流を低減することも期
待できる。勿論、必ずしも半分ずつに分ける必要はな
く、配置は実施者の自由である。
【００４４】ここでチャネル長およびチャネル幅の定義
を図１３を用いて行う。図１３においてソース領域３１
とドレイン領域３２との間の距離をチャネル長（Ｌ）と
定義する。本願発明はこの長さが２μｍ以下、典型的に
は30〜500 nm（さらに好ましくは50〜200 nm）である場
合に有効である。また、このチャネル長に沿った方向を
チャネル長方向と呼ぶことにする。
を図１３を用いて行う。図１３においてソース領域３１
とドレイン領域３２との間の距離をチャネル長（Ｌ）と
定義する。本願発明はこの長さが２μｍ以下、典型的に
は30〜500 nm（さらに好ましくは50〜200 nm）である場
合に有効である。また、このチャネル長に沿った方向を
チャネル長方向と呼ぶことにする。
【００４５】また、ピニング領域３３と３４との間の距
離を有効チャネル幅（Ｗeff ）と定義する。本願発明は
この幅が30〜500 nm（典型的には50〜200 nm）である場
合に有効である。また、このチャネル幅に沿った方向を
チャネル幅方向と呼ぶことにする。本願発明ではオン電
流（ＴＦＴがオン状態にある時に流れる電流）の確保と
ピニング領域の形成の困難性を考慮してチャネル幅の下
限を30nmと考える。また、チャネル幅が500nm を超える
とピニング効果を得ることが困難となる。
離を有効チャネル幅（Ｗeff ）と定義する。本願発明は
この幅が30〜500 nm（典型的には50〜200 nm）である場
合に有効である。また、このチャネル幅に沿った方向を
チャネル幅方向と呼ぶことにする。本願発明ではオン電
流（ＴＦＴがオン状態にある時に流れる電流）の確保と
ピニング領域の形成の困難性を考慮してチャネル幅の下
限を30nmと考える。また、チャネル幅が500nm を超える
とピニング効果を得ることが困難となる。
【００４６】なお、チャネル幅に対してチャネル形成領
域の膜厚が十分に大きい場合、ピニング効果が小さくな
る様にも感じるが、実際にトランジスタ動作に寄与する
多数キャリアはチャネル形成領域の極表面近傍のみを移
動するため、チャネル幅が500 nm以下であっても十分な
ピニング効果を得ることが可能である。
域の膜厚が十分に大きい場合、ピニング効果が小さくな
る様にも感じるが、実際にトランジスタ動作に寄与する
多数キャリアはチャネル形成領域の極表面近傍のみを移
動するため、チャネル幅が500 nm以下であっても十分な
ピニング効果を得ることが可能である。
【００４７】また、ピニング領域３３、３４の幅（チャ
ネル幅方向の長さ）をそれぞれｖ1、ｖ2 とすると、総
合チャネル幅（Ｗtotal ）は、 Ｗtotal ＝Ｗeff ＋１／２（ｖ1 ＋ｖ2 ） で与えられる。即ち、総合チャネル幅（Ｗtotal ）は活
性領域を構成する単結晶シリコン層のチャネル幅方向の
長さで定義される。
ネル幅方向の長さ）をそれぞれｖ1、ｖ2 とすると、総
合チャネル幅（Ｗtotal ）は、 Ｗtotal ＝Ｗeff ＋１／２（ｖ1 ＋ｖ2 ） で与えられる。即ち、総合チャネル幅（Ｗtotal ）は活
性領域を構成する単結晶シリコン層のチャネル幅方向の
長さで定義される。
【００４８】この様に、本願発明の半導体装置は特にチ
ャネル長およびチャネル幅が極めて小さい半導体装置に
適用することを念頭に置いているので、チャネル形成領
域１０２（図１３において３５で示される領域）も極め
て小さなサイズになる。
ャネル長およびチャネル幅が極めて小さい半導体装置に
適用することを念頭に置いているので、チャネル形成領
域１０２（図１３において３５で示される領域）も極め
て小さなサイズになる。
【００４９】そのため、ピニング領域１０５、１０６の
形成も極めて微細なイオン注入技術が必要となる。ま
た、パターン形成にもエキシマレーザー、電子ビームま
たは集束イオンビームを用いた微細露光技術によって10
〜300 nm（好ましくは50〜100nm）幅程度のピニング領
域を形成しなければならない。
形成も極めて微細なイオン注入技術が必要となる。ま
た、パターン形成にもエキシマレーザー、電子ビームま
たは集束イオンビームを用いた微細露光技術によって10
〜300 nm（好ましくは50〜100nm）幅程度のピニング領
域を形成しなければならない。
【００５０】なお、ピニング領域１０５、１０６に添加
した不純物元素はファーネスアニール、レーザーアニー
ル、ランプアニール等で活性化を行うことが好ましい。
ただし、熱拡散を極力抑えて有効チャネル幅を狭めない
様に注意する。例えば、ファーネスアニールの場合は 5
00〜800 ℃（好ましくは 600〜700 ℃）程度で行うこと
で不純物元素の熱拡散を抑えつつ、十分な活性化を行う
ことができる。
した不純物元素はファーネスアニール、レーザーアニー
ル、ランプアニール等で活性化を行うことが好ましい。
ただし、熱拡散を極力抑えて有効チャネル幅を狭めない
様に注意する。例えば、ファーネスアニールの場合は 5
00〜800 ℃（好ましくは 600〜700 ℃）程度で行うこと
で不純物元素の熱拡散を抑えつつ、十分な活性化を行う
ことができる。
【００５１】また、イオン注入時に基板を加熱すること
で注入と同時に不純物イオンを活性化しても良い。ま
た、イオン注入時のＲＦパワーを上げることで注入時点
での不純物イオンの活性化率が向上する。これら単独の
効果を利用して活性化しても良いし、上述のアニール工
程と組み合わせて活性化しても良い。
で注入と同時に不純物イオンを活性化しても良い。ま
た、イオン注入時のＲＦパワーを上げることで注入時点
での不純物イオンの活性化率が向上する。これら単独の
効果を利用して活性化しても良いし、上述のアニール工
程と組み合わせて活性化しても良い。
【００５２】次に、図１（Ａ）に示した上面図をＡ−
Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１
（Ｂ）において、図１（Ａ）で説明した部分については
同一の符号を用いて説明することにする。
Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１
（Ｂ）において、図１（Ａ）で説明した部分については
同一の符号を用いて説明することにする。
【００５３】図１（Ｂ）において、１０７は単結晶シリ
コン基板、１０８は0.05〜0.5 μｍ厚の埋め込み酸化膜
である。埋め込み酸化膜１０８はできるだけ薄くする方
が短チャネル効果抑制には効果的であるとの報告がある
（好ましくは0.05〜0.1 μｍ）。そして、フィールド酸
化膜１０４に重なる様にしてピニング領域１０５、１０
６が形成されている。
コン基板、１０８は0.05〜0.5 μｍ厚の埋め込み酸化膜
である。埋め込み酸化膜１０８はできるだけ薄くする方
が短チャネル効果抑制には効果的であるとの報告がある
（好ましくは0.05〜0.1 μｍ）。そして、フィールド酸
化膜１０４に重なる様にしてピニング領域１０５、１０
６が形成されている。
【００５４】このピニング領域１０５、１０６の到達深
さ（深さ方向の長さ）は少なくとも単結晶シリコン層の
膜厚以上であることが望ましい。この場合、埋め込み酸
化膜１０８の内部に食い込む様に形成することも有効で
ある。また、埋め込み酸化膜１０８を突き抜けて単結晶
シリコン基板１０７に到達する様な条件で形成しても構
わない。
さ（深さ方向の長さ）は少なくとも単結晶シリコン層の
膜厚以上であることが望ましい。この場合、埋め込み酸
化膜１０８の内部に食い込む様に形成することも有効で
ある。また、埋め込み酸化膜１０８を突き抜けて単結晶
シリコン基板１０７に到達する様な条件で形成しても構
わない。
【００５５】なお、本実施例ではＳＩＭＯＸ基板を用い
ているが母体となる単結晶シリコン基板１０７の導電型
はＮ型でもＰ型でも構わない。なお、単結晶シリコン基
板としては、通常のＣＺ法、ＦＺ法またはその他の作製
方法で形成された全ての単結晶シリコン基板を用いるこ
とができる。
ているが母体となる単結晶シリコン基板１０７の導電型
はＮ型でもＰ型でも構わない。なお、単結晶シリコン基
板としては、通常のＣＺ法、ＦＺ法またはその他の作製
方法で形成された全ての単結晶シリコン基板を用いるこ
とができる。
【００５６】ただし、キャリアの移動度を高める（不純
物散乱を低減する）ためには、ドーパント量（不純物元
素の添加濃度）の少ない高抵抗シリコン基板（ドーパン
ト濃度が 1×1015atoms/cm3 以下）を用いることが好ま
しい。
物散乱を低減する）ためには、ドーパント量（不純物元
素の添加濃度）の少ない高抵抗シリコン基板（ドーパン
ト濃度が 1×1015atoms/cm3 以下）を用いることが好ま
しい。
【００５７】次に、図１（Ａ）をＢ−Ｂ’で切断した断
面図を図１（Ｃ）に示す。図１（Ｃ）に示す様に、ソー
ス領域１０１およびドレイン領域１０３はＰ（リン）ま
たはＡｓ（砒素）イオンの注入により形成される。
面図を図１（Ｃ）に示す。図１（Ｃ）に示す様に、ソー
ス領域１０１およびドレイン領域１０３はＰ（リン）ま
たはＡｓ（砒素）イオンの注入により形成される。
【００５８】また、Ｂ−Ｂ’での切断面では見えないが
ピニング領域１０５（または１０６）の位置関係を点線
で示す。図１（Ｃ）に示す様に、ピニング領域１０５、
１０６はソース領域１０１からドレイン領域１０３にか
けて形成される。
ピニング領域１０５（または１０６）の位置関係を点線
で示す。図１（Ｃ）に示す様に、ピニング領域１０５、
１０６はソース領域１０１からドレイン領域１０３にか
けて形成される。
【００５９】本実施例のＮチャネル型ピニングＦＥＴ
は、以上に示した様な構造の半導体装置である。次に、
ピニング領域１０５、１０６の果たす役割と、それによ
って得られる効果について説明する。
は、以上に示した様な構造の半導体装置である。次に、
ピニング領域１０５、１０６の果たす役割と、それによ
って得られる効果について説明する。
【００６０】まず、第１の効果について説明する。本願
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
【００６１】図１において、チャネル形成領域１０２に
人為的、且つ、局部的に形成されたピニング領域１０５
と１０６は、ドレイン側から広がる空乏層に対してスト
ッパーとして働き、空乏層の広がりを効果的に抑止す
る。なお、空乏層の深さ方向への広がりは埋め込み酸化
膜によって制限される。
人為的、且つ、局部的に形成されたピニング領域１０５
と１０６は、ドレイン側から広がる空乏層に対してスト
ッパーとして働き、空乏層の広がりを効果的に抑止す
る。なお、空乏層の深さ方向への広がりは埋め込み酸化
膜によって制限される。
【００６２】従って、空乏層の広がりによってソース側
の拡散電位が引き下げられることもなくなり、パンチス
ルー現象が防止される。また、空乏層の広がりによる空
乏層電荷の増加が抑制されるので、しきい値電圧の低下
も避けられる。
の拡散電位が引き下げられることもなくなり、パンチス
ルー現象が防止される。また、空乏層の広がりによる空
乏層電荷の増加が抑制されるので、しきい値電圧の低下
も避けられる。
【００６３】以上の様に、ピニング領域１０５、１０６
を形成することで、微細化に際して非常に重大な問題で
あった短チャネル効果を抑止または防止することが可能
となる。この効果は本願発明の半導体装置の最も重要な
効果である。
を形成することで、微細化に際して非常に重大な問題で
あった短チャネル効果を抑止または防止することが可能
となる。この効果は本願発明の半導体装置の最も重要な
効果である。
【００６４】なお、上述の効果を得るためにはピニング
領域１０５、１０６を少なくともチャネル形成領域１０
２とドレイン領域１０３との接合部付近に設けておけば
良い。ただし、後述する第４の効果（ピニング領域によ
る少数キャリアの引き出し効果）を得るためには図１
（Ａ）に示す様な配置が最も好ましい。
領域１０５、１０６を少なくともチャネル形成領域１０
２とドレイン領域１０３との接合部付近に設けておけば
良い。ただし、後述する第４の効果（ピニング領域によ
る少数キャリアの引き出し効果）を得るためには図１
（Ａ）に示す様な配置が最も好ましい。
【００６５】次に第２の効果について説明する。本願発
明ではピニング領域によって意図的に狭チャネル効果を
強めることができる。狭チャネル効果とは、チャネル幅
が極端に狭い場合に観測される現象であり、しきい値電
圧の増加をもたらす（従来例で参照したサブミクロンデ
バイスＩに詳しい）。
明ではピニング領域によって意図的に狭チャネル効果を
強めることができる。狭チャネル効果とは、チャネル幅
が極端に狭い場合に観測される現象であり、しきい値電
圧の増加をもたらす（従来例で参照したサブミクロンデ
バイスＩに詳しい）。
【００６６】図４は本実施例のピニングＦＥＴが動作し
た際のチャネル形成領域１０２、ピニング領域１０５お
よび１０６のエネルギー状態（電位状態）を示してい
る。図４において、４０１、４０２で示される領域がピ
ニング領域１０５、１０６のエネルギー状態に相当し、
４０３で示される領域がチャネル形成領域１０２にエネ
ルギー状態に相当する。
た際のチャネル形成領域１０２、ピニング領域１０５お
よび１０６のエネルギー状態（電位状態）を示してい
る。図４において、４０１、４０２で示される領域がピ
ニング領域１０５、１０６のエネルギー状態に相当し、
４０３で示される領域がチャネル形成領域１０２にエネ
ルギー状態に相当する。
【００６７】図４からも明らかな様に、ピニング領域１
０５、１０６はエネルギー的に高い障壁を形成し、エネ
ルギー状態の低いチャネル形成領域はエネルギーの谷を
形成する形となる。そのため、キャリアはエネルギー状
態の低いチャネル形成領域を優先的に移動する。
０５、１０６はエネルギー的に高い障壁を形成し、エネ
ルギー状態の低いチャネル形成領域はエネルギーの谷を
形成する形となる。そのため、キャリアはエネルギー状
態の低いチャネル形成領域を優先的に移動する。
【００６８】この様に、ピニング領域１０５、１０６は
エネルギー的に高い障壁を形成するため、その部分はし
きい値電圧が増加する。その結果、全体として観測され
るしきい値電圧も増加するのである。勿論、これはピニ
ング領域１０５、１０６がソース／ドレイン領域と逆の
導電型を呈するからであって同じ導電型では上述の様な
効果は得られない。
エネルギー的に高い障壁を形成するため、その部分はし
きい値電圧が増加する。その結果、全体として観測され
るしきい値電圧も増加するのである。勿論、これはピニ
ング領域１０５、１０６がソース／ドレイン領域と逆の
導電型を呈するからであって同じ導電型では上述の様な
効果は得られない。
【００６９】以上に示した様に、本願発明ではピニング
領域に添加する不純物濃度やその形状を自由に設計する
ことで狭チャネル効果の強弱を制御することができる。
領域に添加する不純物濃度やその形状を自由に設計する
ことで狭チャネル効果の強弱を制御することができる。
【００７０】例えば、ゲイト電極をＮ型ポリシリコン膜
やアルミニウム膜で構成したＳＯＩＦＥＴではしきい値
電圧が０〜0.5 Ｖ程度と小さくなり、場合によっては負
の値となってノーマリオン動作となることもある。しか
しながら、本願発明ではピニング領域の不純物濃度を高
めて狭チャネル効果を強めることで、しきい値電圧を増
加させて所望のしきい値電圧に調節することが可能であ
る。
やアルミニウム膜で構成したＳＯＩＦＥＴではしきい値
電圧が０〜0.5 Ｖ程度と小さくなり、場合によっては負
の値となってノーマリオン動作となることもある。しか
しながら、本願発明ではピニング領域の不純物濃度を高
めて狭チャネル効果を強めることで、しきい値電圧を増
加させて所望のしきい値電圧に調節することが可能であ
る。
【００７１】また、場合によってはピニング効果を制御
することで短チャネル効果によるしきい値電圧の低下と
狭チャネル効果によるしきい値電圧の増加とのバランス
をとって所望の値に調節することも可能である。
することで短チャネル効果によるしきい値電圧の低下と
狭チャネル効果によるしきい値電圧の増加とのバランス
をとって所望の値に調節することも可能である。
【００７２】また、本実施例の場合、ピニング領域には
ボロンまたはインジウムが添加されるのでその部分では
しきい値電圧が正の方向にシフトする。即ち、局部的に
しきい値電圧が増加するので、その分全体的なしきい値
電圧も増加する。
ボロンまたはインジウムが添加されるのでその部分では
しきい値電圧が正の方向にシフトする。即ち、局部的に
しきい値電圧が増加するので、その分全体的なしきい値
電圧も増加する。
【００７３】従って、ピニング領域に添加する不純物濃
度を適切な値とすることでもしきい値電圧の制御が可能
である。ただし、あくまでも局部的に不純物元素を添加
する点が本願発明の特徴であって、全面に一括に添加す
るチャネルドープとは全く異なる技術思想と言える。
度を適切な値とすることでもしきい値電圧の制御が可能
である。ただし、あくまでも局部的に不純物元素を添加
する点が本願発明の特徴であって、全面に一括に添加す
るチャネルドープとは全く異なる技術思想と言える。
【００７４】次に、第３の効果について説明する。本実
施例に示したＮチャネル型ピニングＦＥＴでは、チャネ
ル形成領域１０２が真性または実質的に真性な領域で構
成され、その領域を多数キャリア（電子）が移動すると
いう利点がある。
施例に示したＮチャネル型ピニングＦＥＴでは、チャネ
ル形成領域１０２が真性または実質的に真性な領域で構
成され、その領域を多数キャリア（電子）が移動すると
いう利点がある。
【００７５】ここで真性な領域とはＮ型やＰ型を付与す
る不純物元素および炭素、窒素、酸素といった不純物元
素を意図的に添加しない領域を呼ぶ。例えば、高度な精
製技術でＩ型シリコン基板（真性シリコン基板）を作製
し、それを用いた場合に真性なチャネル形成領域を得ら
れる。また、実質的に真性な領域とは、逆導電型不純物
の添加により意図的に導電型を相殺させた領域、または
しきい値電圧の制御が可能な範囲において一導電型を有
する領域を指す。
る不純物元素および炭素、窒素、酸素といった不純物元
素を意図的に添加しない領域を呼ぶ。例えば、高度な精
製技術でＩ型シリコン基板（真性シリコン基板）を作製
し、それを用いた場合に真性なチャネル形成領域を得ら
れる。また、実質的に真性な領域とは、逆導電型不純物
の添加により意図的に導電型を相殺させた領域、または
しきい値電圧の制御が可能な範囲において一導電型を有
する領域を指す。
【００７６】例えば、ドーパント濃度（リン、砒素、ボ
ロン、インジウム、アンチモン等）が 5×1015atoms/cm
3 以下（好ましくは 5×1014atoms/cm3 以下）であり、
含有する炭素、窒素、酸素の濃度が 2×1018atoms/cm3
以下（ 5×1017atoms/cm3 以下）である様なシリコン基
板は実質的に真性であるといって差し支えない。そうい
った意味で、一般的に半導体回路に用いられる単結晶シ
リコン基板はプロセス過程で意図的に不純物を添加しな
い限り全て実質的に真性である。
ロン、インジウム、アンチモン等）が 5×1015atoms/cm
3 以下（好ましくは 5×1014atoms/cm3 以下）であり、
含有する炭素、窒素、酸素の濃度が 2×1018atoms/cm3
以下（ 5×1017atoms/cm3 以下）である様なシリコン基
板は実質的に真性であるといって差し支えない。そうい
った意味で、一般的に半導体回路に用いられる単結晶シ
リコン基板はプロセス過程で意図的に不純物を添加しな
い限り全て実質的に真性である。
【００７７】キャリアの移動する領域が真性または実質
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなる。これはチャネルドープを用いずに短
チャネル効果を抑制または防止するという本願発明の大
きな長所である。
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなる。これはチャネルドープを用いずに短
チャネル効果を抑制または防止するという本願発明の大
きな長所である。
【００７８】なぜならば、従来のＩＣではチャネルドー
プによってチャネル形成領域全面に不純物が添加され
る。そのため、不純物散乱が激しく、単結晶を用いなが
らもモビリティ（電界効果移動度）が小さいことが問題
となる。ところが、本願発明のピニングＦＥＴではキャ
リアの移動する領域が極めて不純物の少ない真性または
実質的に真性な領域なので、高いモビリティを得ること
が可能となる。
プによってチャネル形成領域全面に不純物が添加され
る。そのため、不純物散乱が激しく、単結晶を用いなが
らもモビリティ（電界効果移動度）が小さいことが問題
となる。ところが、本願発明のピニングＦＥＴではキャ
リアの移動する領域が極めて不純物の少ない真性または
実質的に真性な領域なので、高いモビリティを得ること
が可能となる。
【００７９】また、本願発明ではＳＯＩ基板上にピニン
グＦＥＴを作製するため、薄膜単結晶シリコン層からな
るチャネル形成領域には極めて僅かな不純物元素（１個
乃至数個）しか存在しない。その結果、室温でも電子の
移動度が通常よりも速くなる速度オーバーシュート効果
（K.Ohuchi et al.,Jpn.J.Appl.Phys. 35,pp.960,1996
参照）が生じるので、モビリティは極めて大きなものと
なる。
グＦＥＴを作製するため、薄膜単結晶シリコン層からな
るチャネル形成領域には極めて僅かな不純物元素（１個
乃至数個）しか存在しない。その結果、室温でも電子の
移動度が通常よりも速くなる速度オーバーシュート効果
（K.Ohuchi et al.,Jpn.J.Appl.Phys. 35,pp.960,1996
参照）が生じるので、モビリティは極めて大きなものと
なる。
【００８０】これらの効果はいずれもキャリアの散乱を
極力低減することで達成しうるものである。キャリアの
散乱は格子散乱と不純物散乱とに大別され、これらの影
響によって全体的なモビリティが決定される。
極力低減することで達成しうるものである。キャリアの
散乱は格子散乱と不純物散乱とに大別され、これらの影
響によって全体的なモビリティが決定される。
【００８１】格子散乱の影響を受けた場合のモビリティ
（μlattice ）は温度（Ｔ）の-3/2乗に比例し、キャリ
アの有効質量（ｍ＊）の-5/2乗に比例する。この関係を
式に表すと数１の様になる。
（μlattice ）は温度（Ｔ）の-3/2乗に比例し、キャリ
アの有効質量（ｍ＊）の-5/2乗に比例する。この関係を
式に表すと数１の様になる。
【００８２】
【数１】
【００８３】また、不純物散乱による影響を受けたモビ
リティ（μimpurity）は温度（Ｔ）の3/2 乗に比例し、
キャリアの有効質量（ｍ＊）の-1/2乗に比例する。さら
に、イオン化した不純物の濃度（Ｎ）に比例する。この
関係を式に表すと数２の様になる。
リティ（μimpurity）は温度（Ｔ）の3/2 乗に比例し、
キャリアの有効質量（ｍ＊）の-1/2乗に比例する。さら
に、イオン化した不純物の濃度（Ｎ）に比例する。この
関係を式に表すと数２の様になる。
【００８４】
【数２】
【００８５】そして、これらが影響しあって観測される
全体的なモビリティ（μtotal ）は次式で表される。
全体的なモビリティ（μtotal ）は次式で表される。
【００８６】
【数３】
【００８７】即ち、チャネル形成領域が真性または実質
的に真性であるということは数２において不純物濃度Ｎ
が限りなく０に近づくことを意味しており、不純物散乱
による影響を受けたモビリティ（μimpurity）は無限大
に近づく。
的に真性であるということは数２において不純物濃度Ｎ
が限りなく０に近づくことを意味しており、不純物散乱
による影響を受けたモビリティ（μimpurity）は無限大
に近づく。
【００８８】その結果、数３において１／μimpurityの
項が無視しうるまでに小さくなるので全体的なモビリテ
ィ（μtotal ）は格子散乱の影響を受けた場合のモビリ
ティ（μlattice ）に近づく。即ち、格子散乱のみを考
慮したモビリティとして捉えることが可能となる。
項が無視しうるまでに小さくなるので全体的なモビリテ
ィ（μtotal ）は格子散乱の影響を受けた場合のモビリ
ティ（μlattice ）に近づく。即ち、格子散乱のみを考
慮したモビリティとして捉えることが可能となる。
【００８９】また、キャリアの有効質量（ｍ＊）を小さ
くすることでμlattice をさらに小さくすることもでき
る。文献によると、特に４〔Ｋ〕という極低温の場合、
電子は単結晶シリコンの〈１００〉軸に向かって進む時
に最も小さな有効質量をとることが報告されている。
くすることでμlattice をさらに小さくすることもでき
る。文献によると、特に４〔Ｋ〕という極低温の場合、
電子は単結晶シリコンの〈１００〉軸に向かって進む時
に最も小さな有効質量をとることが報告されている。
【００９０】この場合、チャネル形成領域の形成におい
てチャネル長方向（キャリアが移動する方向）と〈１０
０〉軸とを一致させることは有効である。また、結晶格
子の向きとキャリアの進行方向を合わせて結晶格子との
衝突が少ない構成することも格子散乱を低減する有効な
手段である。
てチャネル長方向（キャリアが移動する方向）と〈１０
０〉軸とを一致させることは有効である。また、結晶格
子の向きとキャリアの進行方向を合わせて結晶格子との
衝突が少ない構成することも格子散乱を低減する有効な
手段である。
【００９１】この様に、本願発明のピニングＦＥＴでは
不純物散乱によるモビリティ低下を殆ど無視できるの
で、格子散乱の極力小さい状態でキャリアが移動しうる
様な構成とすれば、全体的なモビリティ（μtotal ）を
非常に大きくできる。
不純物散乱によるモビリティ低下を殆ど無視できるの
で、格子散乱の極力小さい状態でキャリアが移動しうる
様な構成とすれば、全体的なモビリティ（μtotal ）を
非常に大きくできる。
【００９２】次に、第４の効果について説明する。本願
発明のピニング領域は短チャネル効果の防止、しきい値
電圧の制御といった機能を有することを既に述べたが、
その他に衝突電離によるソース／ドレイン間耐圧の低下
（基板浮遊効果）を防止する上で非常に重要な役割を果
たしている。
発明のピニング領域は短チャネル効果の防止、しきい値
電圧の制御といった機能を有することを既に述べたが、
その他に衝突電離によるソース／ドレイン間耐圧の低下
（基板浮遊効果）を防止する上で非常に重要な役割を果
たしている。
【００９３】従来例で説明した様に、衝突電離によって
生成した少数キャリア（本実施例の場合は正孔）はチャ
ネル下に蓄積されて寄生バイポーラトランジスタを導通
させ、キャリア注入誘起型の降伏現象の原因となる。
生成した少数キャリア（本実施例の場合は正孔）はチャ
ネル下に蓄積されて寄生バイポーラトランジスタを導通
させ、キャリア注入誘起型の降伏現象の原因となる。
【００９４】しかしながら、図１に示した様な構造のＮ
チャネル型ピニングＦＥＴの場合、衝突電離によって発
生した正孔はピニング領域１０５、１０６を流れ、その
ままソース領域１０１に到達する。そこで、ピニング領
域１０５、１０６に外部端子を接続して正孔を引き出せ
ば正孔の蓄積を防ぐことができる。
チャネル型ピニングＦＥＴの場合、衝突電離によって発
生した正孔はピニング領域１０５、１０６を流れ、その
ままソース領域１０１に到達する。そこで、ピニング領
域１０５、１０６に外部端子を接続して正孔を引き出せ
ば正孔の蓄積を防ぐことができる。
【００９５】この様に、本願発明のピニング領域は衝突
電離によって発生した少数キャリア（正孔）を多数キャ
リア（電子）とは逆の方向に流し、そのまま外部へ引き
出すためのパスとしても機能する。
電離によって発生した少数キャリア（正孔）を多数キャ
リア（電子）とは逆の方向に流し、そのまま外部へ引き
出すためのパスとしても機能する。
【００９６】なお、本実施例の場合、ピニング領域１０
５、１０６はＰ型の導電性を有するため、正孔は移動で
きるが電子が移動することはない。即ち、多数キャリア
である電子はチャネル形成領域１０２のみを流れる。
５、１０６はＰ型の導電性を有するため、正孔は移動で
きるが電子が移動することはない。即ち、多数キャリア
である電子はチャネル形成領域１０２のみを流れる。
【００９７】この第４の効果によって衝突電離によるキ
ャリア注入誘起型の降伏現象を防ぐことが可能であるた
め、第１の効果（パンチスルーによる耐圧の低下防止）
との相乗効果で、非常に高い耐圧を有する信頼性の高い
半導体装置を実現できる。
ャリア注入誘起型の降伏現象を防ぐことが可能であるた
め、第１の効果（パンチスルーによる耐圧の低下防止）
との相乗効果で、非常に高い耐圧を有する信頼性の高い
半導体装置を実現できる。
【００９８】なお、本願発明の特徴であるピニング領域
は絶縁ゲイト型の電界効果トランジスタのチャネル形成
領域に対して形成するものであり、基本的にトランジス
タ構造に限定される技術ではない。従って、本実施例に
示したピニングＦＥＴにおいて、ピニング領域を設ける
という本願発明に係わる部分以外は従来のＭＯＳＦＥＴ
作製技術をそのまま踏襲することができる。
は絶縁ゲイト型の電界効果トランジスタのチャネル形成
領域に対して形成するものであり、基本的にトランジス
タ構造に限定される技術ではない。従って、本実施例に
示したピニングＦＥＴにおいて、ピニング領域を設ける
という本願発明に係わる部分以外は従来のＭＯＳＦＥＴ
作製技術をそのまま踏襲することができる。
【００９９】〔実施例２〕本実施例では、本願発明によ
るＰチャネル型ピニングＦＥＴの活性領域の構成につい
て図２を用いて説明する。なお、本実施例も実施例１と
同様にＳＩＭＯＸ基板を用いた場合について示す。
るＰチャネル型ピニングＦＥＴの活性領域の構成につい
て図２を用いて説明する。なお、本実施例も実施例１と
同様にＳＩＭＯＸ基板を用いた場合について示す。
【０１００】また、実施例１で用いた図１と同様に、図
２（Ａ）は上面図、図２（Ｂ）は上面図をＡ−Ａ’で切
断した断面図、図２（Ｃ）は上面図をＢ−Ｂ’で切断し
た断面図である。なお、本実施例も実施例１と同様にゲ
イト絶縁膜、ゲイト電極、層間絶縁膜、取り出し電極等
の記載を省略し、活性領域に着目して説明する。
２（Ａ）は上面図、図２（Ｂ）は上面図をＡ−Ａ’で切
断した断面図、図２（Ｃ）は上面図をＢ−Ｂ’で切断し
た断面図である。なお、本実施例も実施例１と同様にゲ
イト絶縁膜、ゲイト電極、層間絶縁膜、取り出し電極等
の記載を省略し、活性領域に着目して説明する。
【０１０１】ただし、基本的な構造はＮチャネル型ピニ
ングＦＥＴもＰチャネル型ピニングＦＥＴも同様である
ので、本願発明の主題であるピニング効果は実施例１と
ほぼ同様に得られる。ここでは実施例１との相違点のみ
詳細に説明を行い、実施例１で十分に説明した内容に関
しては省略する。
ングＦＥＴもＰチャネル型ピニングＦＥＴも同様である
ので、本願発明の主題であるピニング効果は実施例１と
ほぼ同様に得られる。ここでは実施例１との相違点のみ
詳細に説明を行い、実施例１で十分に説明した内容に関
しては省略する。
【０１０２】図２（Ａ）において、２０１はソース領
域、２０２はチャネル形成領域、２０３はドレイン領
域、２０４はフィールド酸化膜である。そして、２０
５、２０６で示される領域がピニング領域（第１の不純
物領域）であるが、本実施例の場合、ピニング領域２０
５、２０６は正孔の移動を妨げる方向にエネルギーバン
ドをシフトさせる不純物元素（Ｎ型導電性を呈する不純
物元素）を添加する。即ち、１５族から選ばれた元素、
代表的にはリンまたは砒素の添加により形成する。場合
によってはＳｂ（アンチモン）を利用しても良い。
域、２０２はチャネル形成領域、２０３はドレイン領
域、２０４はフィールド酸化膜である。そして、２０
５、２０６で示される領域がピニング領域（第１の不純
物領域）であるが、本実施例の場合、ピニング領域２０
５、２０６は正孔の移動を妨げる方向にエネルギーバン
ドをシフトさせる不純物元素（Ｎ型導電性を呈する不純
物元素）を添加する。即ち、１５族から選ばれた元素、
代表的にはリンまたは砒素の添加により形成する。場合
によってはＳｂ（アンチモン）を利用しても良い。
【０１０３】この場合、ピニング領域２０５、２０６に
添加する不純物の濃度は、実施例１と同様に調節を行え
ばよく、典型的には 1×1016〜 1×1020atoms/cm3 （好
ましくは 1×1017〜 5×1018atoms/cm3 ）とすれば良
い。ただし、後述するが添加濃度を低く抑えることでし
きい値電圧の制御を容易にすることもできる。
添加する不純物の濃度は、実施例１と同様に調節を行え
ばよく、典型的には 1×1016〜 1×1020atoms/cm3 （好
ましくは 1×1017〜 5×1018atoms/cm3 ）とすれば良
い。ただし、後述するが添加濃度を低く抑えることでし
きい値電圧の制御を容易にすることもできる。
【０１０４】また、ピニング領域２０５、２０６は正孔
にとってエネルギー的に高い障壁を形成する。詳細な説
明は、基本的には図９で説明したバンド図においてソー
ス／ドレイン領域をＰ型に置き換えて考えれば容易に理
解できるので省略する。
にとってエネルギー的に高い障壁を形成する。詳細な説
明は、基本的には図９で説明したバンド図においてソー
ス／ドレイン領域をＰ型に置き換えて考えれば容易に理
解できるので省略する。
【０１０５】ところで、本実施例に示すＰチャネル型ピ
ニングＦＥＴと実施例１に示したＮチャネル型ピニング
ＦＥＴとの明確な差は、ピニング領域２０５と２０６と
の間に設けられた逆導電型の不純物領域（第２の不純物
領域）２０７の存在である。
ニングＦＥＴと実施例１に示したＮチャネル型ピニング
ＦＥＴとの明確な差は、ピニング領域２０５と２０６と
の間に設けられた逆導電型の不純物領域（第２の不純物
領域）２０７の存在である。
【０１０６】この不純物領域２０７はボロンまたはイン
ジウムの添加により形成されるＰ型導電性を有する領域
である。従って、多数キャリアである正孔にとっては何
の障壁にもならず十分に移動経路として機能する。本実
施例の場合、この不純物領域２０７がしきい値電圧の制
御用に用いられている点に特徴がある。この事について
は後述する。
ジウムの添加により形成されるＰ型導電性を有する領域
である。従って、多数キャリアである正孔にとっては何
の障壁にもならず十分に移動経路として機能する。本実
施例の場合、この不純物領域２０７がしきい値電圧の制
御用に用いられている点に特徴がある。この事について
は後述する。
【０１０７】また、図２（Ａ）に示す様にＰチャネル型
ピニングＦＥＴのチャネル長およびチャネル幅は、Ｎチ
ャネル型ピニングＦＥＴと同様に設計すれば良い。ただ
し、不純物領域２０７は多数キャリアである正孔の移動
を何ら妨げる領域ではないので、有効チャネル幅（Ｗ
eff ）に含めて考えられる。
ピニングＦＥＴのチャネル長およびチャネル幅は、Ｎチ
ャネル型ピニングＦＥＴと同様に設計すれば良い。ただ
し、不純物領域２０７は多数キャリアである正孔の移動
を何ら妨げる領域ではないので、有効チャネル幅（Ｗ
eff ）に含めて考えられる。
【０１０８】また、ピニング領域２０５、２０６および
しきい値電圧制御用の不純物領域２０７の形成も極めて
微細なイオン注入技術で行う。さらにそのためのパター
ン形成はエキシマレーザー、電子ビーム、収束イオンビ
ーム等を用いたフォトリソグラフィ技術を用いる。
しきい値電圧制御用の不純物領域２０７の形成も極めて
微細なイオン注入技術で行う。さらにそのためのパター
ン形成はエキシマレーザー、電子ビーム、収束イオンビ
ーム等を用いたフォトリソグラフィ技術を用いる。
【０１０９】次に、図２（Ａ）に示した上面図をＡ−
Ａ’で切断した断面図を図２（Ｂ）に示す。図２（Ｂ）
において、２０８は単結晶シリコン基板、２０９は埋め
込み酸化膜である。本実施例では高抵抗のＮ型またはＰ
型単結晶シリコン基板を用いている。高抵抗のものを用
いる理由は、キャリアの移動度を高めるためであること
は言うまでもない。
Ａ’で切断した断面図を図２（Ｂ）に示す。図２（Ｂ）
において、２０８は単結晶シリコン基板、２０９は埋め
込み酸化膜である。本実施例では高抵抗のＮ型またはＰ
型単結晶シリコン基板を用いている。高抵抗のものを用
いる理由は、キャリアの移動度を高めるためであること
は言うまでもない。
【０１１０】そして、フィールド酸化膜２０４に重なる
様にしてピニング領域２０５、２０６が形成され、その
間に不純物領域２０７が形成されている。本実施例で
は、ピニング領域２０５、２０６および不純物領域２０
７はいずれも埋め込み酸化膜２０９の内部に到達する深
さまで形成する。
様にしてピニング領域２０５、２０６が形成され、その
間に不純物領域２０７が形成されている。本実施例で
は、ピニング領域２０５、２０６および不純物領域２０
７はいずれも埋め込み酸化膜２０９の内部に到達する深
さまで形成する。
【０１１１】次に、図２（Ａ）をＢ−Ｂ’で切断した断
面図を図２（Ｃ）に示す。図２（Ｃ）に示す様に、ソー
ス領域２０１およびドレイン領域２０３はボロンまたは
インジウムイオンの注入により形成される。
面図を図２（Ｃ）に示す。図２（Ｃ）に示す様に、ソー
ス領域２０１およびドレイン領域２０３はボロンまたは
インジウムイオンの注入により形成される。
【０１１２】また、Ｂ−Ｂ’での切断面ではしきい値電
圧制御のための不純物領域２０７が図２（Ｃ）の様に見
える。本実施例の場合、ソース領域２０１およびドレイ
ン領域２０３とは切り離されて形成されているが、この
構成はソース−ドレイン間を短絡させないためである。
圧制御のための不純物領域２０７が図２（Ｃ）の様に見
える。本実施例の場合、ソース領域２０１およびドレイ
ン領域２０３とは切り離されて形成されているが、この
構成はソース−ドレイン間を短絡させないためである。
【０１１３】本願発明のＰチャネル型ピニングＦＥＴ
は、以上に示した様な構造の半導体装置である。次に、
ピニング領域２０５、２０６および不純物領域２０７の
果たす役割と、それによって得られる効果について説明
する。
は、以上に示した様な構造の半導体装置である。次に、
ピニング領域２０５、２０６および不純物領域２０７の
果たす役割と、それによって得られる効果について説明
する。
【０１１４】第１の効果は実施例１で説明した様なドレ
イン側から広がる空乏層の抑止効果である。これにより
パンチスルー現象やしきい値電圧の低下といった短チャ
ネル効果を効果的に抑制または防止することができる。
イン側から広がる空乏層の抑止効果である。これにより
パンチスルー現象やしきい値電圧の低下といった短チャ
ネル効果を効果的に抑制または防止することができる。
【０１１５】第２の効果は、実施例１と同様に狭チャネ
ル効果を制御することによってしきい値電圧を制御でき
る点である。この場合もピニング領域２０５、２０６の
不純物濃度やその形状を適宜設計することで狭チャネル
効果を制御する。
ル効果を制御することによってしきい値電圧を制御でき
る点である。この場合もピニング領域２０５、２０６の
不純物濃度やその形状を適宜設計することで狭チャネル
効果を制御する。
【０１１６】ところが、一般的に多用されるＮ型ポリシ
リコンゲイトやアルミニウム膜を用いる場合、実施例１
と同様にしきい値電圧が負の方向に偏る傾向にある。即
ち、本実施例はＰチャネル型の例であるので、しきい値
電圧の絶対値が増加することを意味する。
リコンゲイトやアルミニウム膜を用いる場合、実施例１
と同様にしきい値電圧が負の方向に偏る傾向にある。即
ち、本実施例はＰチャネル型の例であるので、しきい値
電圧の絶対値が増加することを意味する。
【０１１７】これに対して狭チャネル効果もしきい値電
圧を増加させる方向に働き、ピニング領域に添加される
１５族から選ばれた元素もしきい値電圧を負の方向へシ
フトさせる方向に働く。即ち、結果的にはしきい値電圧
の絶対値が必要以上に大きくなってしまう。
圧を増加させる方向に働き、ピニング領域に添加される
１５族から選ばれた元素もしきい値電圧を負の方向へシ
フトさせる方向に働く。即ち、結果的にはしきい値電圧
の絶対値が必要以上に大きくなってしまう。
【０１１８】そのため、本実施例のＰチャネル型ピニン
グＦＥＴではしきい値電圧を強制的に正の方向にシフト
させる目的で不純物領域２０７を形成している。ただし
不純物領域２０７はソース／ドレイン領域と同じ導電型
（この場合、Ｐ型）であるのでソース−ドレイン間が短
絡しない様にする必要がある。
グＦＥＴではしきい値電圧を強制的に正の方向にシフト
させる目的で不純物領域２０７を形成している。ただし
不純物領域２０７はソース／ドレイン領域と同じ導電型
（この場合、Ｐ型）であるのでソース−ドレイン間が短
絡しない様にする必要がある。
【０１１９】そのため本実施例の場合、図２（Ａ）に示
す様に不純物領域２０７をソース／ドレイン領域とは切
り離した状態で形成する。また、不純物領域２０７に添
加するボロンまたはインジウムの添加濃度は 1×1017〜
1×1020atoms/cm3 （好ましくは 1×1017〜 1×1020at
oms/cm3 ）とすれば良い。
す様に不純物領域２０７をソース／ドレイン領域とは切
り離した状態で形成する。また、不純物領域２０７に添
加するボロンまたはインジウムの添加濃度は 1×1017〜
1×1020atoms/cm3 （好ましくは 1×1017〜 1×1020at
oms/cm3 ）とすれば良い。
【０１２０】上記不純物領域２０７に添加する不純物元
素は１３族から選ばれた元素であるので、不純物領域２
０７ではしきい値電圧が正の方向にシフトする。そのた
め、全体で観測されるしきい値電圧も正の方向にシフト
するためしきい値電圧の絶対値は小さくなる。
素は１３族から選ばれた元素であるので、不純物領域２
０７ではしきい値電圧が正の方向にシフトする。そのた
め、全体で観測されるしきい値電圧も正の方向にシフト
するためしきい値電圧の絶対値は小さくなる。
【０１２１】さらに、ピニング領域２０５、２０６に添
加する１５族元素の濃度を抑えて弱いＮ型（Ｎ- 型）と
することで、ピニング効果を保ちつつ、しきい値電圧を
なるべく負の方向へ増加させない様にすることも有効で
ある。
加する１５族元素の濃度を抑えて弱いＮ型（Ｎ- 型）と
することで、ピニング効果を保ちつつ、しきい値電圧を
なるべく負の方向へ増加させない様にすることも有効で
ある。
【０１２２】次に、第３の効果であるが、実施例１と同
様にチャネル形成領域２０２（不純物領域２０７はチャ
ネル形成領域とは区別する）は真性または実質的に真性
であるので高い移動度を実現することができる。勿論、
速度オーバーシュート効果によるモビリティ向上も実現
できる。
様にチャネル形成領域２０２（不純物領域２０７はチャ
ネル形成領域とは区別する）は真性または実質的に真性
であるので高い移動度を実現することができる。勿論、
速度オーバーシュート効果によるモビリティ向上も実現
できる。
【０１２３】さらに、本実施例の場合、ピニング領域２
０５、２０６に添加する不純物元素としてリンを用いれ
ば、リンによる金属元素のゲッタリング効果を付与する
ことができる。こうすることで、チャネル形成領域２０
２の内部に残留する金属元素をピニング領域２０５、２
０６にゲッタリングして、チャネル形成領域２０２にお
ける不純物散乱を極限まで低減することが可能である。
０５、２０６に添加する不純物元素としてリンを用いれ
ば、リンによる金属元素のゲッタリング効果を付与する
ことができる。こうすることで、チャネル形成領域２０
２の内部に残留する金属元素をピニング領域２０５、２
０６にゲッタリングして、チャネル形成領域２０２にお
ける不純物散乱を極限まで低減することが可能である。
【０１２４】また、本実施例の場合も多数キャリアであ
る正孔はチャネル形成領域２０２、不純物領域２０７を
流れ、ピニング領域２０５、２０６では流れない。即
ち、不純物領域２０７は正孔の移動を何ら妨げないの
で、有効チャネル幅を小さくする様なこともない。
る正孔はチャネル形成領域２０２、不純物領域２０７を
流れ、ピニング領域２０５、２０６では流れない。即
ち、不純物領域２０７は正孔の移動を何ら妨げないの
で、有効チャネル幅を小さくする様なこともない。
【０１２５】また、第４の効果である少数キャリアの排
出効果は実施例１と同様に得られる。通常のＰチャネル
型ＭＯＳＦＥＴでは多数キャリアである正孔のイオン化
率が電子のイオン化率の1/1000程度と小さいため、衝突
電離の発生確率は非常に小さい。従って、キャリア注入
誘起型の降伏現象はさほど問題とならない。
出効果は実施例１と同様に得られる。通常のＰチャネル
型ＭＯＳＦＥＴでは多数キャリアである正孔のイオン化
率が電子のイオン化率の1/1000程度と小さいため、衝突
電離の発生確率は非常に小さい。従って、キャリア注入
誘起型の降伏現象はさほど問題とならない。
【０１２６】しかし、本願発明のＰチャネル型ピニング
ＦＥＴはチャネル形成領域が真性または実質的に真性で
あるため、非常にキャリア（正孔）の移動度が大きい。
即ち、ドレイン近傍ではかなり高いエネルギー状態とな
ると予想される。
ＦＥＴはチャネル形成領域が真性または実質的に真性で
あるため、非常にキャリア（正孔）の移動度が大きい。
即ち、ドレイン近傍ではかなり高いエネルギー状態とな
ると予想される。
【０１２７】従って、キャリア注入誘起型の降伏現象を
防止できるという効果は、高い信頼性を実現する上でも
非常に有効な効果であると言える。
防止できるという効果は、高い信頼性を実現する上でも
非常に有効な効果であると言える。
【０１２８】以上の様に、本実施例のＰチャネル型ピニ
ングＦＥＴは高い信頼性と高いモビリティとを同時に実
現する半導体装置となる。また、本願発明のＰチャネル
型ピニングＦＥＴは実施例１と同様に本実施例の構造に
限定されず、チャネル形成領域以外の構成は従来のＳＯ
ＩＦＥＴ技術を踏襲することができる。
ングＦＥＴは高い信頼性と高いモビリティとを同時に実
現する半導体装置となる。また、本願発明のＰチャネル
型ピニングＦＥＴは実施例１と同様に本実施例の構造に
限定されず、チャネル形成領域以外の構成は従来のＳＯ
ＩＦＥＴ技術を踏襲することができる。
【０１２９】〔実施例３〕実施例１、２では単結晶シリ
コン基板上にピニングＦＥＴを形成する場合の例につい
て説明した。この場合、活性領域（ソース領域、チャネ
ル形成領域、ドレイン領域）は弱いＮ型またはＰ型の単
結晶シリコンで形成される。
コン基板上にピニングＦＥＴを形成する場合の例につい
て説明した。この場合、活性領域（ソース領域、チャネ
ル形成領域、ドレイン領域）は弱いＮ型またはＰ型の単
結晶シリコンで形成される。
【０１３０】しかし、本願発明に利用することのできる
半導体は単結晶シリコンに限定されるものではない。即
ち、本願発明であるピニングＦＥＴにおいて、活性層領
域の少なくとも一部を化合物半導体、或いは化合物半導
体と単結晶シリコンとの積層構造とすることも可能であ
る。
半導体は単結晶シリコンに限定されるものではない。即
ち、本願発明であるピニングＦＥＴにおいて、活性層領
域の少なくとも一部を化合物半導体、或いは化合物半導
体と単結晶シリコンとの積層構造とすることも可能であ
る。
【０１３１】例えば、化合物半導体としてはガリウム砒
素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシリ
コンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.5
〜9.5 ）などを用いても良い。
素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシリ
コンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.5
〜9.5 ）などを用いても良い。
【０１３２】特に、Ｓｉx Ｇｅ1-x で示される化合物半
導体をチャネル形成領域として利用する場合、単結晶シ
リコンよりも高いキャリア移動度が得られる。即ち、こ
の効果に本願発明の効果を組み合わせることで、さらに
高いモビリティを有する半導体装置を実現することが可
能である。
導体をチャネル形成領域として利用する場合、単結晶シ
リコンよりも高いキャリア移動度が得られる。即ち、こ
の効果に本願発明の効果を組み合わせることで、さらに
高いモビリティを有する半導体装置を実現することが可
能である。
【０１３３】〔実施例４〕実施例１および実施例２で
は、ＳＯＩ基板としてＳＩＭＯＸ基板を利用する場合の
例を示したが、他のＳＯＩ基板を用いることもできる。
例えば、貼り合わせＳＯＩ基板を用いることができる。
は、ＳＯＩ基板としてＳＩＭＯＸ基板を利用する場合の
例を示したが、他のＳＯＩ基板を用いることもできる。
例えば、貼り合わせＳＯＩ基板を用いることができる。
【０１３４】貼り合わせＳＯＩ基板は、２枚の単結晶シ
リコン基板を酸化膜で接合させて貼り合わせた基板であ
る。支持基板となる方をベースウェハと呼び、単結晶シ
リコン層となる方をボンドウェハと呼ぶ。
リコン基板を酸化膜で接合させて貼り合わせた基板であ
る。支持基板となる方をベースウェハと呼び、単結晶シ
リコン層となる方をボンドウェハと呼ぶ。
【０１３５】特に、スマートカット法と呼ばれる技術を
用いると良い。スマートカット法は、ボンドウェハに予
め軽元素（代表的には水素）を含む層を形成しておく点
に特徴がある。そして、貼り合わせた後で熱処理をかけ
ると軽元素を含む層が脆化してそこから割れて分離す
る。そのため、ボンドウェハの使い回しが可能であり、
経済的に有利である。
用いると良い。スマートカット法は、ボンドウェハに予
め軽元素（代表的には水素）を含む層を形成しておく点
に特徴がある。そして、貼り合わせた後で熱処理をかけ
ると軽元素を含む層が脆化してそこから割れて分離す
る。そのため、ボンドウェハの使い回しが可能であり、
経済的に有利である。
【０１３６】また、ＥＬＴＲＡＮ（Epitaxial Layer TR
ANsfer）と呼ばれる技術を用いることも有効である。こ
の方法ではまずボンドウェハを陽極酸化することで多孔
質シリコン層を形成し、その上に単結晶シリコン層をエ
ピタキシャル成長させる。
ANsfer）と呼ばれる技術を用いることも有効である。こ
の方法ではまずボンドウェハを陽極酸化することで多孔
質シリコン層を形成し、その上に単結晶シリコン層をエ
ピタキシャル成長させる。
【０１３７】そして、ボンドウェハとベースウェハを接
合し、ボンドウェハを研磨する。そして、多孔質シリコ
ン層が現れたら研磨を止め、多孔質シリコン層を化学的
に溶解させて単結晶シリコンからなる超薄膜を残す。
合し、ボンドウェハを研磨する。そして、多孔質シリコ
ン層が現れたら研磨を止め、多孔質シリコン層を化学的
に溶解させて単結晶シリコンからなる超薄膜を残す。
【０１３８】この様に、ＥＬＴＲＡＮとは多孔質シリコ
ン層と単結晶シリコン層との選択性の高さを利用して、
非常に均一性の高い単結晶シリコン層を得られるという
利点を有している。
ン層と単結晶シリコン層との選択性の高さを利用して、
非常に均一性の高い単結晶シリコン層を得られるという
利点を有している。
【０１３９】また、貼り合わせＳＯＩ基板では他にもＰ
ＡＣＥ法などが開発されているがその様な技術を用いて
も構わない。
ＡＣＥ法などが開発されているがその様な技術を用いて
も構わない。
【０１４０】また、貼り合わせＳＯＩ基板のみならず、
他の手法で作製されたＳＯＩ基板を用いることも可能で
ある。例えば、サファイア基板上に単結晶シリコン層を
形成したＳＯＳ基板などがある。サファイア基板の代わ
りにマグネシアスピネル（MgOAl2O3）やフッ化カルシウ
ムを用いる場合もある。また、ＦＩＰＯＳ（Full Isola
tion by Porous Oxidized Silicon ）法と呼ばれる技術
を用いたＳＯＩ基板を利用しても良い。
他の手法で作製されたＳＯＩ基板を用いることも可能で
ある。例えば、サファイア基板上に単結晶シリコン層を
形成したＳＯＳ基板などがある。サファイア基板の代わ
りにマグネシアスピネル（MgOAl2O3）やフッ化カルシウ
ムを用いる場合もある。また、ＦＩＰＯＳ（Full Isola
tion by Porous Oxidized Silicon ）法と呼ばれる技術
を用いたＳＯＩ基板を利用しても良い。
【０１４１】本実施例に示したＳＯＩ基板以外にも様々
なＳＯＩ基板が開発されている。本願発明はＳＯＩ基板
の作製方法に拘わらず、全ての手法で作製されたＳＯＩ
基板を用いることができる。
なＳＯＩ基板が開発されている。本願発明はＳＯＩ基板
の作製方法に拘わらず、全ての手法で作製されたＳＯＩ
基板を用いることができる。
【０１４２】〔実施例５〕本実施例では、Ｐ型単結晶シ
リコン基板上に作製したＮチャネル型ピニングＦＥＴと
Ｐチャネル型ピニングＦＥＴとを相補的に組み合わせた
ＣＭＯＳ半導体装置の例について説明する。
リコン基板上に作製したＮチャネル型ピニングＦＥＴと
Ｐチャネル型ピニングＦＥＴとを相補的に組み合わせた
ＣＭＯＳ半導体装置の例について説明する。
【０１４３】本実施例のＣＭＯＳ半導体装置の構造を図
５に示す。図５（Ａ）はＣＭＯＳ半導体装置をチャネル
長方向に切断した断面図であり、図５（Ｂ）はＣＭＯＳ
半導体装置の上面図である。なお、図５（Ａ）は図５
（Ｂ）をＡ−Ａ’で切断した断面図に相当する。
５に示す。図５（Ａ）はＣＭＯＳ半導体装置をチャネル
長方向に切断した断面図であり、図５（Ｂ）はＣＭＯＳ
半導体装置の上面図である。なお、図５（Ａ）は図５
（Ｂ）をＡ−Ａ’で切断した断面図に相当する。
【０１４４】図５（Ａ）において、５０１は単結晶シリ
コン基板である。単結晶シリコン基板５０１には約 1×
1015atoms/cm3 程度のドーパント（ボロンまたは砒素）
が添加され、弱いＰ型を示す。ここではこの導電型をＰ
--で表す。
コン基板である。単結晶シリコン基板５０１には約 1×
1015atoms/cm3 程度のドーパント（ボロンまたは砒素）
が添加され、弱いＰ型を示す。ここではこの導電型をＰ
--で表す。
【０１４５】なお、本明細書中では導電型の強弱を上付
のプラス記号やマイナス記号で表すことにする。例え
ば、Ｎ型導電性の強さにはＮ++＞Ｎ+ ＞Ｎ- ＞Ｎ--の関
係がある。また、Ｐ型導電性の強さにはＰ++＞Ｐ+ ＞Ｐ
- ＞Ｐ--の関係がある。
のプラス記号やマイナス記号で表すことにする。例え
ば、Ｎ型導電性の強さにはＮ++＞Ｎ+ ＞Ｎ- ＞Ｎ--の関
係がある。また、Ｐ型導電性の強さにはＰ++＞Ｐ+ ＞Ｐ
- ＞Ｐ--の関係がある。
【０１４６】そして、Ｐ型シリコン基板５０１には埋め
込み酸化膜５０２が形成され、その上にはフィールド酸
化膜５０３によって絶縁分離された二つの単結晶シリコ
ン層（符号なし）が形成されている。
込み酸化膜５０２が形成され、その上にはフィールド酸
化膜５０３によって絶縁分離された二つの単結晶シリコ
ン層（符号なし）が形成されている。
【０１４７】この二つの単結晶シリコン層の一方にはＮ
チャネル型ピニングＦＥＴのソース領域５０４、ドレイ
ン領域５０５がＮ+ 領域で形成され、その間には真性ま
たは実質的に真性なチャネル形成領域５０６が形成され
る。ソース／ドレイン領域はリンまたは砒素またはアン
チモンの添加により形成される。
チャネル型ピニングＦＥＴのソース領域５０４、ドレイ
ン領域５０５がＮ+ 領域で形成され、その間には真性ま
たは実質的に真性なチャネル形成領域５０６が形成され
る。ソース／ドレイン領域はリンまたは砒素またはアン
チモンの添加により形成される。
【０１４８】また、他方の単結晶シリコン層にはＰチャ
ネル型ピニングＦＥＴのソース領域５０７、ドレイン領
域５０８がＰ+ 領域で形成され、その間にはチャネル形
成領域５０９が形成される。この場合、ソース／ドレイ
ン領域はボロンまたはインジウムの添加により形成され
る。
ネル型ピニングＦＥＴのソース領域５０７、ドレイン領
域５０８がＰ+ 領域で形成され、その間にはチャネル形
成領域５０９が形成される。この場合、ソース／ドレイ
ン領域はボロンまたはインジウムの添加により形成され
る。
【０１４９】なお、Ｐチャネル型ピニングＦＥＴのチャ
ネル形成領域（ゲイト電極直下）には局部的にしきい値
制御用の不純物領域５１０がボロンまたはインジウムの
添加により形成される。
ネル形成領域（ゲイト電極直下）には局部的にしきい値
制御用の不純物領域５１０がボロンまたはインジウムの
添加により形成される。
【０１５０】また、５１１はゲイト絶縁膜、５１２、５
１３はそれぞれＮチャネル型ピニングＦＥＴおよびＰチ
ャネル型ピニングＦＥＴのゲイト電極である。ゲイト電
極の材料としてはポリシリコン膜、金属膜またはそれら
の積層膜を用いることができる（この事は実施例１、２
も同様である）。また、ポリサイド構造としても良い
し、デュアルゲイトＣＭＯＳ構造としても良い。
１３はそれぞれＮチャネル型ピニングＦＥＴおよびＰチ
ャネル型ピニングＦＥＴのゲイト電極である。ゲイト電
極の材料としてはポリシリコン膜、金属膜またはそれら
の積層膜を用いることができる（この事は実施例１、２
も同様である）。また、ポリサイド構造としても良い
し、デュアルゲイトＣＭＯＳ構造としても良い。
【０１５１】また、ゲイト電極５１２、５１３は層間絶
縁膜５１４で覆われ、その上にソース電極５１５、５１
６および共通ドレイン電極５１７が形成される。
縁膜５１４で覆われ、その上にソース電極５１５、５１
６および共通ドレイン電極５１７が形成される。
【０１５２】なお、本実施例のＣＭＯＳ半導体装置には
ソース電極５１５、５１６の配置に関して特徴がある。
その事について図５（Ｂ）を用いて説明する。
ソース電極５１５、５１６の配置に関して特徴がある。
その事について図５（Ｂ）を用いて説明する。
【０１５３】ただし、図５（Ｂ）において、既に図５
（Ａ）で説明した箇所については図５（Ａ）と同一の符
号を付けるのみとし、説明は省略する。また、ソース電
極５１５、５１６およびドレイン電極５１７は図面を見
やすくするために点線で示すことにする。
（Ａ）で説明した箇所については図５（Ａ）と同一の符
号を付けるのみとし、説明は省略する。また、ソース電
極５１５、５１６およびドレイン電極５１７は図面を見
やすくするために点線で示すことにする。
【０１５４】図５（Ａ）では図示されなかったが、図５
（Ｂ）に示す様に、チャネル形成領域の両端にはピニン
グ領域５１８〜５２１が形成されている。ただし、Ｎチ
ャネル型ピニングＦＥＴのピニング領域５１８、５１９
はＰ+ 領域（またはＰ++領域）で構成される。即ち、電
子の移動を妨げる方向にエネルギーバンドをシフトさせ
る不純物元素（１３族から選ばれた元素（ボロンまたは
インジウム））を添加して形成される。
（Ｂ）に示す様に、チャネル形成領域の両端にはピニン
グ領域５１８〜５２１が形成されている。ただし、Ｎチ
ャネル型ピニングＦＥＴのピニング領域５１８、５１９
はＰ+ 領域（またはＰ++領域）で構成される。即ち、電
子の移動を妨げる方向にエネルギーバンドをシフトさせ
る不純物元素（１３族から選ばれた元素（ボロンまたは
インジウム））を添加して形成される。
【０１５５】また、Ｐチャネル型ピニングＦＥＴのピニ
ング領域５２０、５２１はＮ+ 領域（またはＮ- 領域）
で構成される。即ち、正孔の移動を妨げる方向にエネル
ギーバンドをシフトさせる不純物元素（１５族から選ば
れた元素（リンまたは砒素またはアンチモン））を添加
して形成される。
ング領域５２０、５２１はＮ+ 領域（またはＮ- 領域）
で構成される。即ち、正孔の移動を妨げる方向にエネル
ギーバンドをシフトさせる不純物元素（１５族から選ば
れた元素（リンまたは砒素またはアンチモン））を添加
して形成される。
【０１５６】ところで、前述の様に、本願発明において
はピニング領域５１８〜５２１が少数キャリアの排出用
パスとして機能する。そこで、ソース電極５１５とピニ
ング領域５１８、５１９（およびソース電極５１６とピ
ニング領域５２０、５２１）とが電気的に接続する様な
構造とすることで、少数キャリアの蓄積を効果的に防ぐ
ことが可能である。
はピニング領域５１８〜５２１が少数キャリアの排出用
パスとして機能する。そこで、ソース電極５１５とピニ
ング領域５１８、５１９（およびソース電極５１６とピ
ニング領域５２０、５２１）とが電気的に接続する様な
構造とすることで、少数キャリアの蓄積を効果的に防ぐ
ことが可能である。
【０１５７】この様な構造とすると、ソース電極５１
５、５１６とピニング領域５１８〜５２１とが同電位と
なる。通常の場合、ソース電極５１５、５１６は接地さ
れているので少数キャリアは容易に引き出されていく。
勿論、接地しない場合も同様の効果が得られる様な電位
に設定しておけば良い。
５、５１６とピニング領域５１８〜５２１とが同電位と
なる。通常の場合、ソース電極５１５、５１６は接地さ
れているので少数キャリアは容易に引き出されていく。
勿論、接地しない場合も同様の効果が得られる様な電位
に設定しておけば良い。
【０１５８】以上の構成は、コンタクトホール５２２、
５２３を図５（Ｂ）に示す様な配置で形成すれば良い。
即ち、Ｎチャネル型ピニングＦＥＴ（図面左側）の場
合、ソース電極５１５がコンタクトホール内でソース領
域５０４に接すると同時にピニング領域５１８、５１９
と接する様な構造とすれば良い。
５２３を図５（Ｂ）に示す様な配置で形成すれば良い。
即ち、Ｎチャネル型ピニングＦＥＴ（図面左側）の場
合、ソース電極５１５がコンタクトホール内でソース領
域５０４に接すると同時にピニング領域５１８、５１９
と接する様な構造とすれば良い。
【０１５９】勿論、Ｐチャネル型ピニングＦＥＴでも同
様である。ただし、Ｐチャネル型ピニングＦＥＴでは多
数キャリアが正孔であるので衝突電離によるソース−ド
レイン間耐圧の劣化現象は発生しにくい。そのため、Ｐ
チャネル型ピニングＦＥＴの場合、必ずしも少数キャリ
アの引き出しを行わなくても構わない。
様である。ただし、Ｐチャネル型ピニングＦＥＴでは多
数キャリアが正孔であるので衝突電離によるソース−ド
レイン間耐圧の劣化現象は発生しにくい。そのため、Ｐ
チャネル型ピニングＦＥＴの場合、必ずしも少数キャリ
アの引き出しを行わなくても構わない。
【０１６０】以上の様に、実施例１および実施例２に示
したＮチャネル型ピニングＦＥＴおよびＰチャネル型ピ
ニングＦＥＴを相補的に組み合わせることで本実施例に
示した様なＣＭＯＳ半導体装置を作製することができ
る。
したＮチャネル型ピニングＦＥＴおよびＰチャネル型ピ
ニングＦＥＴを相補的に組み合わせることで本実施例に
示した様なＣＭＯＳ半導体装置を作製することができ
る。
【０１６１】勿論、本願発明を適用しうるＣＭＯＳ半導
体装置の構造は本実施例の構造に限定されるものではな
い。通常利用されるＬＤＤ構造やサリサイド構造等の付
加構造は実施者が適宜加えれば良い。
体装置の構造は本実施例の構造に限定されるものではな
い。通常利用されるＬＤＤ構造やサリサイド構造等の付
加構造は実施者が適宜加えれば良い。
【０１６２】〔実施例６〕本実施例では、ピニング領域
から少数キャリアを引き出すにあたって、実施例１、２
または５とは異なる構造とした場合の例について説明す
る。
から少数キャリアを引き出すにあたって、実施例１、２
または５とは異なる構造とした場合の例について説明す
る。
【０１６３】まず、図６（Ａ）に示す構造の場合、ピニ
ング領域６０１、６０２がソース領域６０３内で内側に
食い込んだ様な形状となっている。この様な構造とする
ことでコンタクトホール６０４内に露出するピニング領
域の面積を増やし、ソース電極（図示せず）との接触面
積を稼ぐことで正孔の引き出しを高効率化できる。
ング領域６０１、６０２がソース領域６０３内で内側に
食い込んだ様な形状となっている。この様な構造とする
ことでコンタクトホール６０４内に露出するピニング領
域の面積を増やし、ソース電極（図示せず）との接触面
積を稼ぐことで正孔の引き出しを高効率化できる。
【０１６４】また、図６（Ａ）に示した構造の場合、ソ
ース電極とドレイン電極の位置関係が決定されている場
合にしか用いることができない。即ち、アクティブマト
リクス型表示装置の画素トランジスタの様に定期的にソ
ース／ドレイン領域が入れ替わる場合には適さない。
ース電極とドレイン電極の位置関係が決定されている場
合にしか用いることができない。即ち、アクティブマト
リクス型表示装置の画素トランジスタの様に定期的にソ
ース／ドレイン領域が入れ替わる場合には適さない。
【０１６５】その様な場合には図６（Ｂ）に示す様な構
造とすると良い。図６（Ｂ）ではソース領域（またはド
レイン領域）６０５においてピニング領域６０６、６０
７が図示しないソース電極（またはドレイン電極）と電
気的に接続する。また、ドレイン領域（またはソース領
域）６０８ではピニング領域６０９、６１０が図示しな
いドレイン電極（またはソース電極）と電気的に接続す
る。
造とすると良い。図６（Ｂ）ではソース領域（またはド
レイン領域）６０５においてピニング領域６０６、６０
７が図示しないソース電極（またはドレイン電極）と電
気的に接続する。また、ドレイン領域（またはソース領
域）６０８ではピニング領域６０９、６１０が図示しな
いドレイン電極（またはソース電極）と電気的に接続す
る。
【０１６６】この時、ピニング領域６０６（または６０
７）とピニング領域６０９（または６１０）とが電気的
に接続しているとトランジスタの意味を成さなくなるの
で、ゲイト電極６１１の下で分断しておく。なお、この
図６（Ｂ）の構造に図６（Ａ）の様な構成を加えること
も有効である。
７）とピニング領域６０９（または６１０）とが電気的
に接続しているとトランジスタの意味を成さなくなるの
で、ゲイト電極６１１の下で分断しておく。なお、この
図６（Ｂ）の構造に図６（Ａ）の様な構成を加えること
も有効である。
【０１６７】勿論、本実施例は一例にすぎず、この構造
に限定する必要はない。即ち、ピニング領域を流れる少
数キャリアを効果的に引き出すことのできる構成であれ
ば、ピニング領域の形状やソース電極用コンタクトホー
ルの配置などは実施者の自由に設計することができる。
に限定する必要はない。即ち、ピニング領域を流れる少
数キャリアを効果的に引き出すことのできる構成であれ
ば、ピニング領域の形状やソース電極用コンタクトホー
ルの配置などは実施者の自由に設計することができる。
【０１６８】〔実施例７〕本実施例は、実施例２に示し
たＰチャネル型ピニングＦＥＴにおけるしきい値電圧制
御用の不純物領域の他の構成例である。なお、図７
（Ａ）、（Ｂ）を用いて説明するが、基本構造は図２で
詳細に説明したので必要箇所のみに符号を付して説明す
る。
たＰチャネル型ピニングＦＥＴにおけるしきい値電圧制
御用の不純物領域の他の構成例である。なお、図７
（Ａ）、（Ｂ）を用いて説明するが、基本構造は図２で
詳細に説明したので必要箇所のみに符号を付して説明す
る。
【０１６９】図７（Ａ）はしきい値制御用の不純物領域
７０１とソース領域７０２とを一体化し、ドレイン領域
７０３とのみ切り離した構造である。この場合、７０４
の領域がチャネル形成領域となる。
７０１とソース領域７０２とを一体化し、ドレイン領域
７０３とのみ切り離した構造である。この場合、７０４
の領域がチャネル形成領域となる。
【０１７０】また、図７（Ｂ）はしきい値制御用の不純
物領域７０５をソース領域７０６と切り離し、ドレイン
領域７０７と一体化した構造である。この場合、７０８
の領域がチャネル形成領域となる。
物領域７０５をソース領域７０６と切り離し、ドレイン
領域７０７と一体化した構造である。この場合、７０８
の領域がチャネル形成領域となる。
【０１７１】〔実施例８〕本実施例では、実施例１、
２、５に示した半導体装置において単結晶シリコン層の
下地となる絶縁層（埋め込み酸化膜）に、ピニングのた
めの不純物領域と同一の不純物元素を添加する構成であ
る。
２、５に示した半導体装置において単結晶シリコン層の
下地となる絶縁層（埋め込み酸化膜）に、ピニングのた
めの不純物領域と同一の不純物元素を添加する構成であ
る。
【０１７２】なお、本実施例ではＮ型ピニングＦＥＴを
例とし、上記不純物元素としてボロン（またはインジウ
ム）を用いる場合の例について示す。勿論、Ｐ型ピニン
グＦＥＴの場合、リンまたは砒素またはアンチモンを添
加すれば良い。
例とし、上記不純物元素としてボロン（またはインジウ
ム）を用いる場合の例について示す。勿論、Ｐ型ピニン
グＦＥＴの場合、リンまたは砒素またはアンチモンを添
加すれば良い。
【０１７３】まず、本実施例の半導体装置のチャネル形
成領域に注目した断面図を図８（Ａ）、（Ｂ）に示す。
図８（Ａ）、（Ｂ）はチャネル形成領域をチャネル幅方
向に沿って切断した断面に相当する。ただし、ゲイト絶
縁膜やゲイト電極等は記載を省略している。
成領域に注目した断面図を図８（Ａ）、（Ｂ）に示す。
図８（Ａ）、（Ｂ）はチャネル形成領域をチャネル幅方
向に沿って切断した断面に相当する。ただし、ゲイト絶
縁膜やゲイト電極等は記載を省略している。
【０１７４】図８（Ａ）において、８０１は単結晶シリ
コン基板、８０２は埋め込み酸化膜、８０３はチャネル
形成領域、８０４、８０５はピニング領域である。この
時、本実施例では埋め込み酸化膜８０２の表面近傍にボ
ロンが添加された領域８０７が形成されている点に特徴
がある。
コン基板、８０２は埋め込み酸化膜、８０３はチャネル
形成領域、８０４、８０５はピニング領域である。この
時、本実施例では埋め込み酸化膜８０２の表面近傍にボ
ロンが添加された領域８０７が形成されている点に特徴
がある。
【０１７５】また、図８（Ｂ）に示す構造は、基本的に
は図８（Ａ）と同一構造であるが、埋め込み酸化膜８０
２の全体にボロンが添加されている。
は図８（Ａ）と同一構造であるが、埋め込み酸化膜８０
２の全体にボロンが添加されている。
【０１７６】なお、本実施例ではＮチャネル型ピニング
ＦＥＴを例としているのでボロンを用いているが、実施
例１に示した様に電子の移動を妨げる方向にエネルギー
バンドをシフトさせる不純物元素（１３族元素）を用い
れば良い。
ＦＥＴを例としているのでボロンを用いているが、実施
例１に示した様に電子の移動を妨げる方向にエネルギー
バンドをシフトさせる不純物元素（１３族元素）を用い
れば良い。
【０１７７】また、Ｐチャネル型ピニングＦＥＴであれ
ば、実施例２に示した様に正孔の移動を妨げる方向にエ
ネルギーバンドをシフトさせる不純物元素（１５族元
素）を用いれば良い。
ば、実施例２に示した様に正孔の移動を妨げる方向にエ
ネルギーバンドをシフトさせる不純物元素（１５族元
素）を用いれば良い。
【０１７８】ここで図８（Ａ）の構成としたチャネル形
成領域のエネルギー状態を模式的に表すと図８（Ｃ）の
様になる。図８（Ｃ）において、８０８はエネルギー障
壁の低い領域であり、チャネル形成領域として機能する
領域である。
成領域のエネルギー状態を模式的に表すと図８（Ｃ）の
様になる。図８（Ｃ）において、８０８はエネルギー障
壁の低い領域であり、チャネル形成領域として機能する
領域である。
【０１７９】また、図８（Ａ）におけるピニング領域８
０４、８０５および意図的にボロンを添加した埋め込み
酸化膜８０２の近傍には不純物元素の染みだしに起因す
るエネルギー障壁の高い領域８０９が形成される。
０４、８０５および意図的にボロンを添加した埋め込み
酸化膜８０２の近傍には不純物元素の染みだしに起因す
るエネルギー障壁の高い領域８０９が形成される。
【０１８０】さらに、チャネル形成領域のエネルギー分
布を図８（Ｄ）、（Ｅ）に示す。図１１（Ｄ）は、図１
１（Ｃ）の点線Ｘに沿ったエネルギー分布図であり、横
軸にチャネル幅方向の距離、縦軸に相対的エネルギーを
とっている。また、図８（Ｅ）は、図１１（Ｃ）の点線
Ｙに沿ったエネルギー分布図であり、横軸に相対的エネ
ルギー、縦軸に深さ方向の距離をとっている。
布を図８（Ｄ）、（Ｅ）に示す。図１１（Ｄ）は、図１
１（Ｃ）の点線Ｘに沿ったエネルギー分布図であり、横
軸にチャネル幅方向の距離、縦軸に相対的エネルギーを
とっている。また、図８（Ｅ）は、図１１（Ｃ）の点線
Ｙに沿ったエネルギー分布図であり、横軸に相対的エネ
ルギー、縦軸に深さ方向の距離をとっている。
【０１８１】なお、図１１（Ｄ）、（Ｅ）のエネルギー
分布図は図１１（Ｃ）のエネルギー状態図と互いに対応
する様に記載してある。
分布図は図１１（Ｃ）のエネルギー状態図と互いに対応
する様に記載してある。
【０１８２】図１１（Ｄ）に示す様に、ピニング領域お
よびその近傍ではｂに相当する大きな相対的エネルギー
となっている。しかし、キャリアが移動する領域８０８
の内部（特にピニング領域から最も遠い部分）では、相
対的エネルギーは最も小さくなる（ａに相当する）。
よびその近傍ではｂに相当する大きな相対的エネルギー
となっている。しかし、キャリアが移動する領域８０８
の内部（特にピニング領域から最も遠い部分）では、相
対的エネルギーは最も小さくなる（ａに相当する）。
【０１８３】また、図１１（Ｅ）に示す様に、点線Ｙに
沿ったエネルギー分布を見るとゲイト絶縁膜（図示せ
ず）近傍ではある程度高い相対的エネルギーを示し、キ
ャリアが移動する領域８０８内部で最も小さいａに相当
する相対的エネルギーとなる。そして、埋め込み酸化膜
８０２との界面に近づくと除々に相対的エネルギーは増
加し、ｂ’に相当する大きさとなる。
沿ったエネルギー分布を見るとゲイト絶縁膜（図示せ
ず）近傍ではある程度高い相対的エネルギーを示し、キ
ャリアが移動する領域８０８内部で最も小さいａに相当
する相対的エネルギーとなる。そして、埋め込み酸化膜
８０２との界面に近づくと除々に相対的エネルギーは増
加し、ｂ’に相当する大きさとなる。
【０１８４】なお、ピニング領域に添加された不純物濃
度と埋め込み酸化膜に添加された不純物濃度が同一であ
ればｂ＝ｂ’である。当然、異なる添加濃度であればｂ
とｂ’も異なるものとなる。本願発明ではどちらであっ
ても良い。
度と埋め込み酸化膜に添加された不純物濃度が同一であ
ればｂ＝ｂ’である。当然、異なる添加濃度であればｂ
とｂ’も異なるものとなる。本願発明ではどちらであっ
ても良い。
【０１８５】本願発明の場合、相対的エネルギー（ａ）
に対して相対的エネルギー（ｂまたはｂ’）を３倍以上
（好ましくは１０倍以上）とすることが好ましい。こう
することで、キャリア（電子または正孔）がエネルギー
状態の低い領域８０８を優先的に移動する様な構成を得
ることができる。
に対して相対的エネルギー（ｂまたはｂ’）を３倍以上
（好ましくは１０倍以上）とすることが好ましい。こう
することで、キャリア（電子または正孔）がエネルギー
状態の低い領域８０８を優先的に移動する様な構成を得
ることができる。
【０１８６】また、チャネル形成領域８０３と埋め込み
酸化膜８０２との界面付近では高いエネルギー障壁が形
成されてキャリアが近づけないので、下地（埋め込み酸
化膜）表面近傍で生じるキャリア散乱を防ぐことができ
る。
酸化膜８０２との界面付近では高いエネルギー障壁が形
成されてキャリアが近づけないので、下地（埋め込み酸
化膜）表面近傍で生じるキャリア散乱を防ぐことができ
る。
【０１８７】〔実施例９〕実施例１、２、５に示した半
導体装置では単結晶シリコン層の絶縁分離をＬＯＣＯＳ
法を用いたフィールド酸化膜で行う例を示した。本願発
明は素子分離技術としてＬＯＣＯＳ法以外の手段をとっ
ても良い。
導体装置では単結晶シリコン層の絶縁分離をＬＯＣＯＳ
法を用いたフィールド酸化膜で行う例を示した。本願発
明は素子分離技術としてＬＯＣＯＳ法以外の手段をとっ
ても良い。
【０１８８】図９（Ａ）に示すのは、実施例５に示した
ＣＭＯＳ半導体装置において単結晶シリコン層をアイラ
ンド状（島状）にパターニングして活性領域を形成した
場合の例である。各部分の詳細な説明は実施例５で既に
行っているので、ここでの説明は省略する。
ＣＭＯＳ半導体装置において単結晶シリコン層をアイラ
ンド状（島状）にパターニングして活性領域を形成した
場合の例である。各部分の詳細な説明は実施例５で既に
行っているので、ここでの説明は省略する。
【０１８９】図９（Ａ）において、９０１はＮチャネル
型ピニングＦＥＴの活性領域となる島状半導体層であ
り、９０２はＰチャネル型ピニングＦＥＴの活性領域と
なる島状半導体層である。それぞれの半導体層にはピニ
ング領域９０３（Ｐ型導電性）、９０４（Ｎ型導電性）
が設けられている。
型ピニングＦＥＴの活性領域となる島状半導体層であ
り、９０２はＰチャネル型ピニングＦＥＴの活性領域と
なる島状半導体層である。それぞれの半導体層にはピニ
ング領域９０３（Ｐ型導電性）、９０４（Ｎ型導電性）
が設けられている。
【０１９０】図９（Ａ）に示す構造の特徴は、９０５で
示される様に、パターニングによってＮチャネル型ピニ
ングＦＥＴとＰチャネル型ＦＥＴとが完全に分断されて
いる点である。この様な構造はメサ構造と呼ばれる。こ
の構造は完全に素子を分離するのでリーク電流を小さく
することができる。
示される様に、パターニングによってＮチャネル型ピニ
ングＦＥＴとＰチャネル型ＦＥＴとが完全に分断されて
いる点である。この様な構造はメサ構造と呼ばれる。こ
の構造は完全に素子を分離するのでリーク電流を小さく
することができる。
【０１９１】また、図９（Ｂ）に示す構造は、パターニ
ングによって島状に加工された半導体層を活性領域とし
て用いる点では図９（Ａ）に示した構造と同一である。
図９（Ｂ）の構造と図９（Ａ）の構造との相違点は、島
状半導体層を取り囲む様に埋め込み絶縁膜９０６を形成
している点である。
ングによって島状に加工された半導体層を活性領域とし
て用いる点では図９（Ａ）に示した構造と同一である。
図９（Ｂ）の構造と図９（Ａ）の構造との相違点は、島
状半導体層を取り囲む様に埋め込み絶縁膜９０６を形成
している点である。
【０１９２】まず、島状半導体層を形成したら、それを
覆って珪素を主成分とする絶縁膜を形成する。そして、
エッチバック法またはＣＭＰ（化学機械研磨）等の手段
によって上記絶縁膜を後退させ、島状半導体層によって
形成された凹凸を埋め込んでしまう。この様にすること
で、活性領域よりも上層に形成される電極等の平坦性を
高めることができる。
覆って珪素を主成分とする絶縁膜を形成する。そして、
エッチバック法またはＣＭＰ（化学機械研磨）等の手段
によって上記絶縁膜を後退させ、島状半導体層によって
形成された凹凸を埋め込んでしまう。この様にすること
で、活性領域よりも上層に形成される電極等の平坦性を
高めることができる。
【０１９３】
【０１９４】勿論、本実施例の構造を実施例１、実施例
２に示した単体半導体装置に適用することもできる。ま
た、本実施例に示した素子分離法以外の素子分離法を用
いても本願発明の効果を損なう様なことはない。
２に示した単体半導体装置に適用することもできる。ま
た、本実施例に示した素子分離法以外の素子分離法を用
いても本願発明の効果を損なう様なことはない。
【０１９５】〔実施例１０〕本願発明は従来のＩＣ技術
全般に適用することが可能である。即ち、現在市場に流
通している全ての半導体装置（ＳＯＩＦＥＴを部品とし
て含む製品）に適用しうる。なお、本明細書中において
「半導体装置」とは、単体素子だけでなく、複数の単体
素子で構成された集積化回路およびその様な集積化回路
を搭載した電気光学装置（応用製品）をも範疇に含むも
のとする。
全般に適用することが可能である。即ち、現在市場に流
通している全ての半導体装置（ＳＯＩＦＥＴを部品とし
て含む製品）に適用しうる。なお、本明細書中において
「半導体装置」とは、単体素子だけでなく、複数の単体
素子で構成された集積化回路およびその様な集積化回路
を搭載した電気光学装置（応用製品）をも範疇に含むも
のとする。
【０１９６】例えば、ワンチップ上に集積化されたＲＩ
ＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロ
セッサに適用しうる。また、Ｄ／Ａコンバータ等の信号
処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコ
ンピュータ）用の高周波回路に至るまで、半導体を利用
する全ての集積化回路に適用しうる。
ＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロ
セッサに適用しうる。また、Ｄ／Ａコンバータ等の信号
処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコ
ンピュータ）用の高周波回路に至るまで、半導体を利用
する全ての集積化回路に適用しうる。
【０１９７】図１０に示すのは、マイクロプロセッサの
一例である。マイクロプロセッサは典型的にはＣＰＵコ
ア１１、ＲＡＭ１２、クロックコントローラ１３、キャ
ッシュメモリー１４、キャッシュコントローラ１５、シ
リアルインターフェース１６、Ｉ／Ｏポート１７等から
構成される。
一例である。マイクロプロセッサは典型的にはＣＰＵコ
ア１１、ＲＡＭ１２、クロックコントローラ１３、キャ
ッシュメモリー１４、キャッシュコントローラ１５、シ
リアルインターフェース１６、Ｉ／Ｏポート１７等から
構成される。
【０１９８】勿論、図８に示すマイクロプロセッサは簡
略化した一例であり、実際のマイクロプロセッサはその
用途によって多種多様な回路設計が行われる。
略化した一例であり、実際のマイクロプロセッサはその
用途によって多種多様な回路設計が行われる。
【０１９９】しかし、どの様な機能を有するマイクロプ
ロセッサであっても中枢として機能するのはＩＣ（Inte
grated Circuit）１８である。ＩＣ１８は半導体チップ
１９上に形成された集積化回路をセラミック等で保護し
た機能回路である。
ロセッサであっても中枢として機能するのはＩＣ（Inte
grated Circuit）１８である。ＩＣ１８は半導体チップ
１９上に形成された集積化回路をセラミック等で保護し
た機能回路である。
【０２００】そして、その半導体チップ１９上に形成さ
れた集積化回路を構成するのが本願発明のピニングＦＥ
Ｔ２０（Ｎチャネル型）、２１（Ｐチャネル型）であ
る。なお、基本的な回路はＣＭＯＳを最小単位として構
成されることが多い。
れた集積化回路を構成するのが本願発明のピニングＦＥ
Ｔ２０（Ｎチャネル型）、２１（Ｐチャネル型）であ
る。なお、基本的な回路はＣＭＯＳを最小単位として構
成されることが多い。
【０２０１】また、本実施例に示したマイクロプロセッ
サは様々な電気光学装置に搭載されて中枢回路として機
能する。代表的な電気光学装置としてはパーソナルコン
ピュータ、携帯型情報端末機器、その他あらゆる家電製
品が挙げられる。
サは様々な電気光学装置に搭載されて中枢回路として機
能する。代表的な電気光学装置としてはパーソナルコン
ピュータ、携帯型情報端末機器、その他あらゆる家電製
品が挙げられる。
【０２０２】〔実施例１１〕実施例１〜８に示した様な
本願発明のピニングＦＥＴは、実施例１０に示した半導
体装置だけでなく反射型電気光学装置を構成することも
可能である。
本願発明のピニングＦＥＴは、実施例１０に示した半導
体装置だけでなく反射型電気光学装置を構成することも
可能である。
【０２０３】例えば、本願発明のピニングＦＥＴでもっ
て演算回路、信号処理回路、シフトレジスタ回路、画素
マトリクス回路等を含む半導体回路を同一基板上に一体
形成して、アクティブマトリクス型の液晶モジュールを
作製することもできる。
て演算回路、信号処理回路、シフトレジスタ回路、画素
マトリクス回路等を含む半導体回路を同一基板上に一体
形成して、アクティブマトリクス型の液晶モジュールを
作製することもできる。
【０２０４】また、液晶モジュールだけでなく、イメー
ジセンサ、ＥＬ表示装置、ＥＣ表示装置等を構成するこ
とも可能である。
ジセンサ、ＥＬ表示装置、ＥＣ表示装置等を構成するこ
とも可能である。
【０２０５】さらに、上記液晶モジュール等の表示媒体
をディスプレイとして搭載した電気光学装置を構成する
こともできる。その様な電気光学装置としては、ビデオ
カメラ、スチルカメラ、プロジェクター、ヘッドマウン
トディスプレイ、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話等）などが挙げられる。それらの一例を図１１に示
す。
をディスプレイとして搭載した電気光学装置を構成する
こともできる。その様な電気光学装置としては、ビデオ
カメラ、スチルカメラ、プロジェクター、ヘッドマウン
トディスプレイ、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話等）などが挙げられる。それらの一例を図１１に示
す。
【０２０６】図１１（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
【０２０７】図１１（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
【０２０８】図１１（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
【０２０９】図１１（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
【０２１０】図１１（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０２１１】図１１（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０２１２】以上の様に、本発明の応用範囲は極めて広
く、あらゆる分野の電気光学装置に適用することが可能
である。また、本願発明のピニングＦＥＴは実施例９に
示した様にＩＣ、ＬＳＩといった半導体回路を構成する
こともできるので、その様な半導体回路を必要とする製
品であれば全てに適用できる。
く、あらゆる分野の電気光学装置に適用することが可能
である。また、本願発明のピニングＦＥＴは実施例９に
示した様にＩＣ、ＬＳＩといった半導体回路を構成する
こともできるので、その様な半導体回路を必要とする製
品であれば全てに適用できる。
【０２１３】
【発明の効果】本願発明によりチャネル長およびチャネ
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを同時に解決することが
できる。
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを同時に解決することが
できる。
【０２１４】さらに、上記効果はチャネル形成領域（キ
ャリアの移動する領域）に余計な不純物を含ませること
なく得ることができるので、キャリアの移動度を損なう
ことがない。その結果、単結晶シリコンの高い移動度が
そのまま反映されて極めて高いモビリティを有する半導
体装置が実現される。
ャリアの移動する領域）に余計な不純物を含ませること
なく得ることができるので、キャリアの移動度を損なう
ことがない。その結果、単結晶シリコンの高い移動度が
そのまま反映されて極めて高いモビリティを有する半導
体装置が実現される。
【０２１５】また、チャネル形成領域に形成したピニン
グ領域を少数キャリアの引き出し配線として活用するこ
とで、衝突電離によりソース−ドレイン間耐圧の低下を
解決することができる。
グ領域を少数キャリアの引き出し配線として活用するこ
とで、衝突電離によりソース−ドレイン間耐圧の低下を
解決することができる。
【０２１６】以上の相乗効果によって、極めて高いモビ
リティと高い信頼性とを同時に実現する半導体装置が得
られる。
リティと高い信頼性とを同時に実現する半導体装置が得
られる。
【０２１７】本願発明を利用した半導体装置は、今現在
市場に流通している全ての半導体装置（応用製品も含め
て）と置き換えが可能であり、全ての半導体装置の高性
能化、高信頼性化を実現しうる。
市場に流通している全ての半導体装置（応用製品も含め
て）と置き換えが可能であり、全ての半導体装置の高性
能化、高信頼性化を実現しうる。
【図１】 ピニングＦＥＴの概略を説明するための
図。
図。
【図２】 ピニングＦＥＴの概略を説明するための
図。
図。
【図３】 短チャネル効果を説明するための図。
【図４】 チャネル形成領域のエネルギー状態を示す
図。
図。
【図５】 ＣＭＯＳ半導体装置の構造を示す図。
【図６】 ピニング領域の形状を示す図。
【図７】 しきい値制御のための不純物領域の形状を
示す図。
示す図。
【図８】 チャネル形成領域の構成およびエネルギー
状態を示す図。
状態を示す図。
【図９】 ＣＭＯＳ半導体装置の構造を示す図。
【図１０】 半導体装置の応用例を示す図。
【図１１】 電気光学装置の一例を説明するための図。
【図１２】 チャネル形成領域のエネルギー状態を示す
図。
図。
【図１３】 チャネル長およびチャネル幅の定義を説明
するための図。
するための図。
１０１ ソース領域 １０２ チャネル形成領域 １０３ ドレイン領域 １０４ フィールド酸化膜 １０５、１０６ ピニング領域 １０７ 単結晶シリコン基板 １０８ 埋め込み酸化膜 ２０７ しきい値制御のための不純物領域
Claims (19)
- 【請求項１】絶縁層上の単結晶半導体薄膜を利用して形
成されたソース領域、ドレイン領域およびチャネル形成
領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
する端部のみに対して当該チャネル形成領域のエネルギ
ーバンドをシフトさせてなる不純物領域が意図的、且
つ、局部的に設けられていることを特徴とする半導体装
置。 - 【請求項２】絶縁層上の単結晶半導体薄膜を利用して形
成されたソース領域、ドレイン領域およびチャネル形成
領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
する端部のみに対して当該チャネル形成領域のエネルギ
ーバンドをシフトさせてなる不純物領域が意図的、且
つ、局部的に設けられ、 当該不純物領域によって前記ドレイン領域から前記ソー
ス領域に向かって広がる空乏層が抑止されることを特徴
とする半導体装置。 - 【請求項３】絶縁層上の単結晶半導体薄膜を利用して形
成されたソース領域、ドレイン領域およびチャネル形成
領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
する端部のみに対して当該チャネル形成領域のエネルギ
ーバンドをシフトさせてなる不純物領域が意図的、且
つ、局部的に設けられ、 前記不純物領域によって前記ドレイン領域から前記ソー
ス領域に向かって広がる空乏層が抑止されると共に、当
該不純物領域によって前記ドレイン領域近傍における衝
突電離で発生した少数キャリアが前記チャネル形成領域
の外部へと引き出されることを特徴とする半導体装置。 - 【請求項４】絶縁層上の単結晶半導体薄膜を利用して形
成されたソース領域、ドレイン領域およびチャネル形成
領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
する端部のみに対して当該チャネル形成領域のエネルギ
ーバンドをシフトさせてなる不純物領域が意図的、且
つ、局部的に設けられ、 当該不純物領域は前記ソース領域および／または前記ド
レイン領域の内部にも到達していることを特徴とする半
導体装置。 - 【請求項５】請求項１乃至請求項４において、前記不純
物領域には前記ソース領域または前記ドレイン領域の導
電型とは逆の導電型を呈する不純物元素が添加されてい
ることを特徴とする半導体装置。 - 【請求項６】請求項１乃至請求項４において、前記ソー
ス領域および前記ドレイン領域には１５族から選ばれた
元素が添加され、前記不純物領域には１３族から選ばれ
た元素が添加されていることを特徴とする半導体装置。 - 【請求項７】請求項６において、前記１５族から選ばれ
た元素とはリンまたは砒素またはアンチモンであり、前
記１３族から選ばれた元素とはボロンまたはインジウム
であることを特徴とする半導体装置。 - 【請求項８】請求項１乃至請求項４において、前記チャ
ネル形成領域は多数キャリアの移動経路となり、前記不
純物領域は少数キャリアの移動経路となることを特徴と
する半導体装置。 - 【請求項９】請求項１乃至請求項４において、前記チャ
ネル形成領域は真性または実質的に真性な領域であるこ
とを特徴とする半導体装置。 - 【請求項１０】請求項１乃至請求項４において、前記チ
ャネル形成領域の長さ（チャネル長）は30〜500 nmであ
り、且つ、当該チャネル形成領域の幅（チャネル幅）は
30〜500 nmであることを特徴とする半導体装置。 - 【請求項１１】絶縁層上の単結晶半導体薄膜を利用して
形成されたソース領域、ドレイン領域およびチャネル形
成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
する端部のみに対して当該チャネル形成領域のエネルギ
ーバンドをシフトさせてなる第１の不純物領域が意図
的、且つ、局部的に設けられ、 前記チャネル形成領域内において、前記ソース領域およ
び／またはドレイン領域並びに前記第１の不純物領域と
接しない様に、前記第１の不純物領域とは逆の導電型を
呈する第２の不純物領域が意図的、且つ、局部的に形成
されていることを特徴とする半導体装置。 - 【請求項１２】絶縁層上の単結晶半導体薄膜を利用して
形成されたソース領域、ドレイン領域およびチャネル形
成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
する端部のみに対して当該チャネル形成領域のエネルギ
ーバンドをシフトさせてなる第１の不純物領域が意図
的、且つ、局部的に設けられ、 前記チャネル形成領域内において、前記ソース領域およ
び／またはドレイン領域並びに前記第１の不純物領域と
接しない様に、前記第１の不純物領域とは逆の導電型を
呈する第２の不純物領域が意図的、且つ、局部的に形成
され、 前記第１の不純物領域によって前記ドレイン領域から前
記ソース領域に向かって広がる空乏層が抑止され、前記
第２の不純物領域によってしきい値電圧の制御が行われ
ることを特徴とする半導体装置。 - 【請求項１３】絶縁層上の単結晶半導体薄膜を利用して
形成されたソース領域、ドレイン領域およびチャネル形
成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
する端部のみに対して当該チャネル形成領域のエネルギ
ーバンドをシフトさせてなる第１の不純物領域が意図
的、且つ、局部的に設けられ、 前記チャネル形成領域内において、前記ソース領域およ
び／またはドレイン領域並びに前記第１の不純物領域と
接しない様に、前記第１の不純物領域とは逆の導電型を
呈する第２の不純物領域が意図的、且つ、局部的に形成
され、 前記第１の不純物領域によって前記ドレイン領域から前
記ソース領域に向かって広がる空乏層が抑止されると共
に、当該第１の不純物領域によって前記ドレイン領域近
傍における衝突電離で発生した少数キャリアが前記チャ
ネル形成領域の外部へと引き出され、前記第２の不純物
領域によってしきい値電圧の制御が行われることを特徴
とする半導体装置。 - 【請求項１４】請求項１１乃至請求項１３において、前
記第１の不純物領域には前記ソース領域および／または
前記ドレイン領域の導電型とは逆の導電型を呈する不純
物元素が添加され、前記第２の不純物領域には前記ソー
ス領域または前記ドレイン領域の導電型と同一の導電型
を呈する不純物元素が添加されていることを特徴とする
半導体装置。 - 【請求項１５】請求項１１乃至請求項１３において、前
記ソース領域および前記ドレイン領域並びに前記第２の
不純物領域には１３族から選ばれた元素が添加され、 前記第１の不純物領域には１５族から選ばれた元素が添
加されていることを特徴とする半導体装置。 - 【請求項１６】請求項１５において、前記１５族から選
ばれた元素とはリンまたは砒素またはアンチモンであ
り、前記１３族から選ばれた元素とはボロンまたはイン
ジウムであることを特徴とする半導体装置。 - 【請求項１７】請求項１１乃至請求項１３において、前
記チャネル形成領域および前記第２の不純物領域は多数
キャリアの移動経路となり、前記第１の不純物領域は少
数キャリアの移動経路となることを特徴とする半導体装
置。 - 【請求項１８】請求項１１乃至請求項１３において、前
記チャネル形成領域は真性または実質的に真性な領域で
あることを特徴とする半導体装置。 - 【請求項１９】請求項１１乃至請求項１３において、前
記チャネル形成領域の長さ（チャネル長）は30〜500 nm
であり、且つ、当該チャネル形成領域の幅（チャネル
幅）は30〜500 nmであることを特徴とする半導体装置。
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