JPH1127107A - 電圧制御型発振回路 - Google Patents
電圧制御型発振回路Info
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- JPH1127107A JPH1127107A JP9177204A JP17720497A JPH1127107A JP H1127107 A JPH1127107 A JP H1127107A JP 9177204 A JP9177204 A JP 9177204A JP 17720497 A JP17720497 A JP 17720497A JP H1127107 A JPH1127107 A JP H1127107A
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 外部の電圧に従って発振周波数が制御される
電圧制御型発振回路に関し、電源投入時やＰＬＬ発振器
の使用時に入力電圧が０Ｖまたは電源電圧のレベルにな
った場合でも、発振が維持されるようにすることを目的
とする。 【解決手段】 入力信号に対して出力信号が反転される
奇数個のインバータ等の反転回路部を直列に接続し、奇
数個の反転回路部の最終段の出力側を初段の入力側に接
続することによって発振を生じさせ、外部の電圧に従っ
て発振周波数を変化させる複数の可変抵抗回路部等の発
振周波数可変制御部を、隣接する反転回路部間にそれぞ
れ挿入し、固定された抵抗値を有する複数の固定抵抗回
路部を複数の周波数可変制御部にそれぞれ並列に接続す
るように構成するか、または、デプレッション型もしく
はショートチャネル型のトランジスタにより可変抵抗回
路部および固定抵抗回路部の機能を兼用させるように構
成する。
電圧制御型発振回路に関し、電源投入時やＰＬＬ発振器
の使用時に入力電圧が０Ｖまたは電源電圧のレベルにな
った場合でも、発振が維持されるようにすることを目的
とする。 【解決手段】 入力信号に対して出力信号が反転される
奇数個のインバータ等の反転回路部を直列に接続し、奇
数個の反転回路部の最終段の出力側を初段の入力側に接
続することによって発振を生じさせ、外部の電圧に従っ
て発振周波数を変化させる複数の可変抵抗回路部等の発
振周波数可変制御部を、隣接する反転回路部間にそれぞ
れ挿入し、固定された抵抗値を有する複数の固定抵抗回
路部を複数の周波数可変制御部にそれぞれ並列に接続す
るように構成するか、または、デプレッション型もしく
はショートチャネル型のトランジスタにより可変抵抗回
路部および固定抵抗回路部の機能を兼用させるように構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、外部のアナログ電
圧に従って発振周波数が制御される電圧制御型発振回路
に関する．このようなタイプの電圧制御型発振回路を含
む電圧制御型発振器は、アナログＰＬＬ発振器（Phase
Locked Loop Oscillator：位相制御式発振器）のクロッ
ク発振器として広く使用されている。
圧に従って発振周波数が制御される電圧制御型発振回路
に関する．このようなタイプの電圧制御型発振回路を含
む電圧制御型発振器は、アナログＰＬＬ発振器（Phase
Locked Loop Oscillator：位相制御式発振器）のクロッ
ク発振器として広く使用されている。
【０００２】上記のアナログＰＬＬ発振器は、クロック
周波数の逓倍やＬＳＩ内部のクロックのスキュー（Ske
w）調整等を行う機能を有しており、近年のＬＳＩ（Lar
ge-scale Integrated Circuit）の高速化および大規模
化を実現させるために必須の回路（マクロ）を提供する
ようになりつつある。本発明は、上記のアナログＰＬＬ
発振器を構成する電圧制御型発振回路において、入力電
圧のレベルに関係なく発振が安定に行えるようにするた
めの一方策について言及するものである。
周波数の逓倍やＬＳＩ内部のクロックのスキュー（Ske
w）調整等を行う機能を有しており、近年のＬＳＩ（Lar
ge-scale Integrated Circuit）の高速化および大規模
化を実現させるために必須の回路（マクロ）を提供する
ようになりつつある。本発明は、上記のアナログＰＬＬ
発振器を構成する電圧制御型発振回路において、入力電
圧のレベルに関係なく発振が安定に行えるようにするた
めの一方策について言及するものである。
【０００３】
【従来の技術】図８は、従来の電圧制御型発振回路の一
例を示す回路図である。ただし、図８では、電圧制御型
発振回路の従来例として、３個のインバータを直列に接
続して構成したリング発振回路を代表して示す。図８に
示す従来の電圧制御型発振回路４００においては、入力
信号に対して出力信号が反転される反転回路部の機能を
有する３個のインバータ、すなわち、第１〜第３のイン
バータ１００−１〜１００−３が直列に接続されてい
る。ここで、３段目のインバータ１００−３の出力端子
ＯＵＴを初段のインバータ１００−１の入力端子ＩＮに
接続し、３段目のインバータの出力信号を初段のインバ
ータの入力側にフィードバックすることによって発振が
生じるようなリング発振回路が構成される。
例を示す回路図である。ただし、図８では、電圧制御型
発振回路の従来例として、３個のインバータを直列に接
続して構成したリング発振回路を代表して示す。図８に
示す従来の電圧制御型発振回路４００においては、入力
信号に対して出力信号が反転される反転回路部の機能を
有する３個のインバータ、すなわち、第１〜第３のイン
バータ１００−１〜１００−３が直列に接続されてい
る。ここで、３段目のインバータ１００−３の出力端子
ＯＵＴを初段のインバータ１００−１の入力端子ＩＮに
接続し、３段目のインバータの出力信号を初段のインバ
ータの入力側にフィードバックすることによって発振が
生じるようなリング発振回路が構成される。
【０００４】さらに、図８においては、上記リング発振
回路による発振の発振周波数を変化させる周波数可変制
御部の機能を有する第１〜第３のトランスファゲート２
００−１〜２００−３が、リング発振回路内で隣接する
インバータ間（３段目のインバータと初段のインバータ
との間も含む）にそれぞれ挿入されている。これらの第
１〜第３のトランスファゲート２００−１〜２００−３
の各々では、ｐ−ＭＯＳ型トランジスタ（ｐチャネルタ
イプＭＯＳ型トランジスタ）およびｎ−ＭＯＳ型トラン
ジスタ（ｎチャネルタイプＭＯＳ型トランジスタ）が並
列に接続されている。外部から２つの制御電圧端子を介
してｐ−ＭＯＳ型トランジスタゲートおよびｎ−ＭＯＳ
型トランジスタのゲートへ、２種類のアナログの制御電
圧Ｄc およびＸＤc （制御電圧Ｄc とＸＤc は互いに反
転の関係にある）をそれぞれ供給することにより、リン
グ発振回路の発振周波数を変えることが可能になる。す
なわち、ｐ−ＭＯＳ型トランジスタゲートおよびｎ−Ｍ
ＯＳ型トランジスタにそれぞれ印加される制御電圧Ｄc
およびＸＤc に従って第１〜第３のトランスファゲート
２００−１〜２００−３のインピーダンスを変化させ、
第１〜第３のインバータ１００−１〜１００−３の入力
側に等価の可変抵抗Ｒc1、Ｒc2およびＲc3をそれぞれ接
続した場合と同じ状態を実現することにより、リング発
振回路の発振周波数を可変にしている。
回路による発振の発振周波数を変化させる周波数可変制
御部の機能を有する第１〜第３のトランスファゲート２
００−１〜２００−３が、リング発振回路内で隣接する
インバータ間（３段目のインバータと初段のインバータ
との間も含む）にそれぞれ挿入されている。これらの第
１〜第３のトランスファゲート２００−１〜２００−３
の各々では、ｐ−ＭＯＳ型トランジスタ（ｐチャネルタ
イプＭＯＳ型トランジスタ）およびｎ−ＭＯＳ型トラン
ジスタ（ｎチャネルタイプＭＯＳ型トランジスタ）が並
列に接続されている。外部から２つの制御電圧端子を介
してｐ−ＭＯＳ型トランジスタゲートおよびｎ−ＭＯＳ
型トランジスタのゲートへ、２種類のアナログの制御電
圧Ｄc およびＸＤc （制御電圧Ｄc とＸＤc は互いに反
転の関係にある）をそれぞれ供給することにより、リン
グ発振回路の発振周波数を変えることが可能になる。す
なわち、ｐ−ＭＯＳ型トランジスタゲートおよびｎ−Ｍ
ＯＳ型トランジスタにそれぞれ印加される制御電圧Ｄc
およびＸＤc に従って第１〜第３のトランスファゲート
２００−１〜２００−３のインピーダンスを変化させ、
第１〜第３のインバータ１００−１〜１００−３の入力
側に等価の可変抵抗Ｒc1、Ｒc2およびＲc3をそれぞれ接
続した場合と同じ状態を実現することにより、リング発
振回路の発振周波数を可変にしている。
【０００５】
【発明が解決しようとする課題】図８に示したような電
圧制御型発振回路の従来例においては、電源投入時やＰ
ＬＬ発振器の使用時に、リファレンスクロック（基準ク
ロック）が長時間停止した場合等で発振回路内の反転回
路部の入力電圧が０Ｖの状態、または電源電圧まで上昇
する状態になったときは、反転回路部間に挿入された第
１〜第３のトランスファゲート２００−１〜２００−３
の各々のインピーダンスが高インピーダンスの状態にな
ることがある。さらに詳しく説明すると、各トランスフ
ァゲートのｐ−ＭＯＳ型トランジスタゲートおよびｎ−
ＭＯＳ型トランジスタにそれぞれ印加される制御電圧Ｄ
c のレベルが電源電圧、およびＸＤc のレベルが０Ｖ近
くになったときには、後述の図６のグラフに示すよう
に、上記の各トランスファゲートにより生ずる等価の可
変抵抗Ｒc1、Ｒc2およびＲc3の抵抗値が大幅に増大（例
えばＧΩ（ギガオーム：１０9 オーム）のオーダにまで
増大）する。
圧制御型発振回路の従来例においては、電源投入時やＰ
ＬＬ発振器の使用時に、リファレンスクロック（基準ク
ロック）が長時間停止した場合等で発振回路内の反転回
路部の入力電圧が０Ｖの状態、または電源電圧まで上昇
する状態になったときは、反転回路部間に挿入された第
１〜第３のトランスファゲート２００−１〜２００−３
の各々のインピーダンスが高インピーダンスの状態にな
ることがある。さらに詳しく説明すると、各トランスフ
ァゲートのｐ−ＭＯＳ型トランジスタゲートおよびｎ−
ＭＯＳ型トランジスタにそれぞれ印加される制御電圧Ｄ
c のレベルが電源電圧、およびＸＤc のレベルが０Ｖ近
くになったときには、後述の図６のグラフに示すよう
に、上記の各トランスファゲートにより生ずる等価の可
変抵抗Ｒc1、Ｒc2およびＲc3の抵抗値が大幅に増大（例
えばＧΩ（ギガオーム：１０9 オーム）のオーダにまで
増大）する。
【０００６】このように、各トランスファゲートが高イ
ンピーダンスの状態になっている場合、従来の電圧制御
型発振回路内の各ノード♯１、♯２および♯３（図８参
照）の電圧の時間変化を示す図９のグラフを参照すれば
明らかなように、電源投入等により電源が急に立ち上が
ったときは、僅かな時間（例えば、約５００μｓｅｃ＝
５００マイクロ秒））だけ発振するが、徐々に発振の振
幅が小さくなって発振が停止してしまう。換言すれば、
各トランスファゲートが高インピーダンスの状態になっ
ている場合は、インバータ間の各ノード♯１、♯２およ
び♯３が反転できないので、中間電位（例えば、１．４
〜１．５Ｖ）のレベルにて安定する現象が生じ、電源が
立ち上がっても入力電圧がある程度の電圧レベルにまで
達しなければ、発振回路内で発振が開始されない。
ンピーダンスの状態になっている場合、従来の電圧制御
型発振回路内の各ノード♯１、♯２および♯３（図８参
照）の電圧の時間変化を示す図９のグラフを参照すれば
明らかなように、電源投入等により電源が急に立ち上が
ったときは、僅かな時間（例えば、約５００μｓｅｃ＝
５００マイクロ秒））だけ発振するが、徐々に発振の振
幅が小さくなって発振が停止してしまう。換言すれば、
各トランスファゲートが高インピーダンスの状態になっ
ている場合は、インバータ間の各ノード♯１、♯２およ
び♯３が反転できないので、中間電位（例えば、１．４
〜１．５Ｖ）のレベルにて安定する現象が生じ、電源が
立ち上がっても入力電圧がある程度の電圧レベルにまで
達しなければ、発振回路内で発振が開始されない。
【０００７】このため、従来の電圧制御型発振回路で
は、発振回路内で発振が開始されるまでの発振開始時間
が長くなるという問題が生じていた。さらに、このよう
な問題は、上記タイプの電圧制御型発振回路を使用した
アナログＰＬＬ発振器において、発振器内で所定の発振
周波数まで立ち上がるまでの時間（ロックアップタイム
（Lockup Time ））を増大させるという悪影響を与えて
いた。
は、発振回路内で発振が開始されるまでの発振開始時間
が長くなるという問題が生じていた。さらに、このよう
な問題は、上記タイプの電圧制御型発振回路を使用した
アナログＰＬＬ発振器において、発振器内で所定の発振
周波数まで立ち上がるまでの時間（ロックアップタイム
（Lockup Time ））を増大させるという悪影響を与えて
いた。
【０００８】本発明は上記問題点に鑑みてなされたもの
であり、電源投入時やＰＬＬ発振器の使用時に入力電圧
のレベルが０Ｖまたは電源電圧のレベルになった場合で
も、発振が安定に維持されることを保証するような電圧
制御型発振回路を提供することを目的とするものであ
る。
であり、電源投入時やＰＬＬ発振器の使用時に入力電圧
のレベルが０Ｖまたは電源電圧のレベルになった場合で
も、発振が安定に維持されることを保証するような電圧
制御型発振回路を提供することを目的とするものであ
る。
【０００９】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ただし、ここでは、電圧制
御型発振回路４の構成を簡略化して示す。上記問題点を
解決するために、本発明の電圧制御型発振回路４は、図
１に示すように、入力信号に対して出力信号が反転され
る奇数個（第１〜第２ｎ＋１（ｎは任意の正の整数））
の反転回路部１−１〜１−２ｎ＋１を直列に接続し、こ
れらの奇数個の反転回路部の最終段の出力側を同奇数個
の反転回路部の初段の入力側に接続することによって発
振を生じさせ、外部の電圧（例えば、２種類の制御信号
電圧Ｓc1およびＳc2）に従って上記発振の発振周波数を
変化させる複数（第１〜第２ｎ＋１）の発振周波数可変
制御部２−１〜２−２ｎ＋１を、隣接する反転回路部間
にそれぞれ挿入することにより構成される。
成を示すブロック図である。ただし、ここでは、電圧制
御型発振回路４の構成を簡略化して示す。上記問題点を
解決するために、本発明の電圧制御型発振回路４は、図
１に示すように、入力信号に対して出力信号が反転され
る奇数個（第１〜第２ｎ＋１（ｎは任意の正の整数））
の反転回路部１−１〜１−２ｎ＋１を直列に接続し、こ
れらの奇数個の反転回路部の最終段の出力側を同奇数個
の反転回路部の初段の入力側に接続することによって発
振を生じさせ、外部の電圧（例えば、２種類の制御信号
電圧Ｓc1およびＳc2）に従って上記発振の発振周波数を
変化させる複数（第１〜第２ｎ＋１）の発振周波数可変
制御部２−１〜２−２ｎ＋１を、隣接する反転回路部間
にそれぞれ挿入することにより構成される。
【００１０】さらに、本発明の電圧制御型発振回路で
は、これらの複数の周波数可変制御部に対し、予め固定
された抵抗値を有する複数（第１〜第２ｎ＋１）の固定
抵抗回路部３−１〜３−２ｎ＋１をそれぞれ並列に接続
している。なお、前述の従来の電圧制御型発振回路（図
８）内の第１〜第３のインバータ１００−１〜１００−
３は、本発明の電圧制御型発振回路（図１）における第
１〜第２ｎ＋１の反転回路部１−１〜１−２ｎ＋１の一
例を示し、従来の電圧制御型発振回路内の第１〜第３の
トランスファゲート２００−１〜２００−３は、本発明
の電圧制御型発振回路における第１〜第２ｎ＋１の発振
周波数可変制御部２−１〜２−２ｎ＋１の一例を示して
いる。ただし、本発明の電圧制御型発振回路における複
数の固定抵抗回路部３−１〜３−２ｎ＋１は、従来の電
圧制御型発振回路には設けられていない点に注意すべき
である。
は、これらの複数の周波数可変制御部に対し、予め固定
された抵抗値を有する複数（第１〜第２ｎ＋１）の固定
抵抗回路部３−１〜３−２ｎ＋１をそれぞれ並列に接続
している。なお、前述の従来の電圧制御型発振回路（図
８）内の第１〜第３のインバータ１００−１〜１００−
３は、本発明の電圧制御型発振回路（図１）における第
１〜第２ｎ＋１の反転回路部１−１〜１−２ｎ＋１の一
例を示し、従来の電圧制御型発振回路内の第１〜第３の
トランスファゲート２００−１〜２００−３は、本発明
の電圧制御型発振回路における第１〜第２ｎ＋１の発振
周波数可変制御部２−１〜２−２ｎ＋１の一例を示して
いる。ただし、本発明の電圧制御型発振回路における複
数の固定抵抗回路部３−１〜３−２ｎ＋１は、従来の電
圧制御型発振回路には設けられていない点に注意すべき
である。
【００１１】好ましくは、本発明の電圧制御型発振回路
では、上記複数の周波数可変制御部の各々が、上記外部
の電圧に従って変化する抵抗値を有する可変抵抗を含む
可変抵抗回路部から構成されており、この可変抵抗の抵
抗値に基づいて上記発振周波数が決定されるようになっ
ている。さらに、好ましくは、本発明の電圧制御型発振
回路では、上記複数の固定抵抗回路部の各々が、少なく
とも一つの固定抵抗を含む。
では、上記複数の周波数可変制御部の各々が、上記外部
の電圧に従って変化する抵抗値を有する可変抵抗を含む
可変抵抗回路部から構成されており、この可変抵抗の抵
抗値に基づいて上記発振周波数が決定されるようになっ
ている。さらに、好ましくは、本発明の電圧制御型発振
回路では、上記複数の固定抵抗回路部の各々が、少なく
とも一つの固定抵抗を含む。
【００１２】さらに、好ましくは、本発明の電圧制御型
発振回路では、上記複数の固定抵抗回路部の各々が、少
なくとも一つのＭＯＳ型トランジスタを含み、このＭＯ
Ｓ型トランジスタに所定の電圧を印加することによって
上記の固定された抵抗値を有する抵抗を実現するように
なっている。さらに、好ましくは、本発明の電圧制御型
発振回路では、上記複数の固定抵抗回路部の各々が、少
なくとも一つの多結晶シリコン（すなわち、ポリシリコ
ン）を含み、この多結晶シリコンによって上記の固定さ
れた抵抗値を有する抵抗を実現するようになっている。
発振回路では、上記複数の固定抵抗回路部の各々が、少
なくとも一つのＭＯＳ型トランジスタを含み、このＭＯ
Ｓ型トランジスタに所定の電圧を印加することによって
上記の固定された抵抗値を有する抵抗を実現するように
なっている。さらに、好ましくは、本発明の電圧制御型
発振回路では、上記複数の固定抵抗回路部の各々が、少
なくとも一つの多結晶シリコン（すなわち、ポリシリコ
ン）を含み、この多結晶シリコンによって上記の固定さ
れた抵抗値を有する抵抗を実現するようになっている。
【００１３】さらに、好ましくは、本発明の電圧制御型
発振回路では、上記複数の固定抵抗回路部の各々が、少
なくとも一つの拡散層を含み、この拡散層によって上記
固定された抵抗値を有する抵抗を実現するようになって
いる。本発明の一つの好ましい実施態様は、入力信号に
対して出力信号が反転される反転回路部を奇数個直列に
接続し、これらの奇数個の反転回路部の最終段の出力側
を上記奇数個の反転回路部の初段の入力側に接続するこ
とによって発振を生じさせ、外部の電圧に従って上記発
振の発振周波数を変化させるためのＭＯＳ型トランジス
タからなる複数のトランスファゲートを、隣接する反転
回路部間にそれぞれ挿入してなる電圧制御型発振回路に
おいて、上記ＭＯＳ型トランジスタをデプレッション型
のトランジスタとし、上記ＭＯＳ型トランジスタに所定
のゲート電圧が印加されていない場合でも上記ＭＯＳ型
トランジスタを動作状態にすることによって上記発振を
維持させるように構成される。
発振回路では、上記複数の固定抵抗回路部の各々が、少
なくとも一つの拡散層を含み、この拡散層によって上記
固定された抵抗値を有する抵抗を実現するようになって
いる。本発明の一つの好ましい実施態様は、入力信号に
対して出力信号が反転される反転回路部を奇数個直列に
接続し、これらの奇数個の反転回路部の最終段の出力側
を上記奇数個の反転回路部の初段の入力側に接続するこ
とによって発振を生じさせ、外部の電圧に従って上記発
振の発振周波数を変化させるためのＭＯＳ型トランジス
タからなる複数のトランスファゲートを、隣接する反転
回路部間にそれぞれ挿入してなる電圧制御型発振回路に
おいて、上記ＭＯＳ型トランジスタをデプレッション型
のトランジスタとし、上記ＭＯＳ型トランジスタに所定
のゲート電圧が印加されていない場合でも上記ＭＯＳ型
トランジスタを動作状態にすることによって上記発振を
維持させるように構成される。
【００１４】さらに、本発明の他の好ましい実施態様
は、入力信号に対して出力信号が反転される反転回路部
を奇数個直列に接続し、これらの奇数個の反転回路部の
最終段の出力側を上記奇数個の反転回路部の初段の入力
側に接続することによって発振を生じさせ、外部の電圧
に従って上記発振の発振周波数を変化させるためのＭＯ
Ｓ型トランジスタからなる複数のトランスファゲート
を、隣接する反転回路部間にそれぞれ挿入してなる電圧
制御型発振回路において、上記ＭＯＳ型トランジスタ
を、短いチャネル長を有するショートチャネル型のトラ
ンジスタとし、上記ＭＯＳ型トランジスタに所定のゲー
ト電圧が印加されていない場合でも上記ＭＯＳ型トラン
ジスタを動作状態にすることによって上記発振を維持さ
せるように構成される。
は、入力信号に対して出力信号が反転される反転回路部
を奇数個直列に接続し、これらの奇数個の反転回路部の
最終段の出力側を上記奇数個の反転回路部の初段の入力
側に接続することによって発振を生じさせ、外部の電圧
に従って上記発振の発振周波数を変化させるためのＭＯ
Ｓ型トランジスタからなる複数のトランスファゲート
を、隣接する反転回路部間にそれぞれ挿入してなる電圧
制御型発振回路において、上記ＭＯＳ型トランジスタ
を、短いチャネル長を有するショートチャネル型のトラ
ンジスタとし、上記ＭＯＳ型トランジスタに所定のゲー
ト電圧が印加されていない場合でも上記ＭＯＳ型トラン
ジスタを動作状態にすることによって上記発振を維持さ
せるように構成される。
【００１５】本発明の電圧制御型発振回路によれば、発
振周波数を変化させるための可変抵抗回路部を含むトラ
ンスファゲート等に並列に、所定の固定抵抗値を有する
固定抵抗回路部を複数の反転回路部間に挿入するような
構成にしているので、電源投入時や発振を一時停止した
場合に、入力電圧のレベルが０Ｖまたは電源電圧のレベ
ルになって各トランスファゲートが高インピーダンスの
状態になったときには、各反転回路部の入力側の合成抵
抗が上記固定抵抗回路部の固定抵抗値により支配される
ようになる。それゆえに、入力電圧のレベルが０Ｖまた
は電源電圧のレベルになった場合でも、発振回路内の発
振が安定に維持されるようになる。
振周波数を変化させるための可変抵抗回路部を含むトラ
ンスファゲート等に並列に、所定の固定抵抗値を有する
固定抵抗回路部を複数の反転回路部間に挿入するような
構成にしているので、電源投入時や発振を一時停止した
場合に、入力電圧のレベルが０Ｖまたは電源電圧のレベ
ルになって各トランスファゲートが高インピーダンスの
状態になったときには、各反転回路部の入力側の合成抵
抗が上記固定抵抗回路部の固定抵抗値により支配される
ようになる。それゆえに、入力電圧のレベルが０Ｖまた
は電源電圧のレベルになった場合でも、発振回路内の発
振が安定に維持されるようになる。
【００１６】
【発明の実施の形態】以下、図２〜図７を参照しなが
ら、本発明の幾つかの実施例を説明する。図２は、本発
明の第１の実施例の構成を示す回路ブロック図である。
ここでは、反転回路部を奇数個直列に接続した構成の電
圧制御型発振回路として、３段のリング発振回路を例示
することとする。なお、これ以降、前述した構成要素と
同様のものについては、同一の参照番号を付して表すこ
ととする。
ら、本発明の幾つかの実施例を説明する。図２は、本発
明の第１の実施例の構成を示す回路ブロック図である。
ここでは、反転回路部を奇数個直列に接続した構成の電
圧制御型発振回路として、３段のリング発振回路を例示
することとする。なお、これ以降、前述した構成要素と
同様のものについては、同一の参照番号を付して表すこ
ととする。
【００１７】図２に示す第１の実施例においては、電圧
制御型発振回路を構成する奇数個の反転回路部（図１参
照）として、入力信号を反転して出力するタイプの３個
のインバータ、すなわち、第１〜第３のインバータ１０
−１〜１０−３が直列に接続されている。さらに、３段
目のインバータ１０−３の出力端子ＯＵＴを初段のイン
バータ１０−１の入力端子ＩＮに接続し、３段目のイン
バータの出力信号を初段のインバータの入力端子にフィ
ードバックすることによって発振が生じるようなリング
発振回路が構成される。
制御型発振回路を構成する奇数個の反転回路部（図１参
照）として、入力信号を反転して出力するタイプの３個
のインバータ、すなわち、第１〜第３のインバータ１０
−１〜１０−３が直列に接続されている。さらに、３段
目のインバータ１０−３の出力端子ＯＵＴを初段のイン
バータ１０−１の入力端子ＩＮに接続し、３段目のイン
バータの出力信号を初段のインバータの入力端子にフィ
ードバックすることによって発振が生じるようなリング
発振回路が構成される。
【００１８】さらに、図２においては、上記電圧制御型
発振回路を構成する複数の周波数可変制御部（図１参
照）として、第１〜第３のトランスファゲート２０−１
〜２０−３が、リング発振回路内で隣接するインバータ
間（３段目のインバータと初段のインバータとの間も含
む）にそれぞれ挿入されている。これらのトランスファ
ゲート２０−１〜２０−３は、外部からの直流の制御電
圧Ｄc およびＸＤc に従って変化する抵抗値を有する可
変抵抗を含む可変抵抗回路部の機能を備えている。
発振回路を構成する複数の周波数可変制御部（図１参
照）として、第１〜第３のトランスファゲート２０−１
〜２０−３が、リング発振回路内で隣接するインバータ
間（３段目のインバータと初段のインバータとの間も含
む）にそれぞれ挿入されている。これらのトランスファ
ゲート２０−１〜２０−３は、外部からの直流の制御電
圧Ｄc およびＸＤc に従って変化する抵抗値を有する可
変抵抗を含む可変抵抗回路部の機能を備えている。
【００１９】さらに詳しく説明すると、上記第１〜第３
のトランスファゲート２０−１〜２０−３の各々では、
ｐ−ＭＯＳ型トランジスタおよびｎ−ＭＯＳ型トランジ
スタが並列に接続されている。外部から２つの制御電圧
端子を介してｐ−ＭＯＳ型トランジスタゲートおよびｎ
−ＭＯＳ型トランジスタのゲートへ、２種類のアナログ
の制御電圧Ｄc およびＸＤc をそれぞれ供給することに
より、リング発振回路の発振周波数を変えることが可能
になる。すなわち、ｐ−ＭＯＳ型トランジスタゲートお
よびｎ−ＭＯＳ型トランジスタにそれぞれ印加される制
御電圧Ｄc およびＸＤc に従って第１〜第３のトランス
ファゲート２０−１〜２０−３のインピーダンスを変化
させ、第１〜第３のインバータ１０−１〜１０−３の入
力側に等価の可変抵抗Ｒc1、Ｒc2およびＲc3をそれぞれ
接続した場合と同じ状態を実現している。
のトランスファゲート２０−１〜２０−３の各々では、
ｐ−ＭＯＳ型トランジスタおよびｎ−ＭＯＳ型トランジ
スタが並列に接続されている。外部から２つの制御電圧
端子を介してｐ−ＭＯＳ型トランジスタゲートおよびｎ
−ＭＯＳ型トランジスタのゲートへ、２種類のアナログ
の制御電圧Ｄc およびＸＤc をそれぞれ供給することに
より、リング発振回路の発振周波数を変えることが可能
になる。すなわち、ｐ−ＭＯＳ型トランジスタゲートお
よびｎ−ＭＯＳ型トランジスタにそれぞれ印加される制
御電圧Ｄc およびＸＤc に従って第１〜第３のトランス
ファゲート２０−１〜２０−３のインピーダンスを変化
させ、第１〜第３のインバータ１０−１〜１０−３の入
力側に等価の可変抵抗Ｒc1、Ｒc2およびＲc3をそれぞれ
接続した場合と同じ状態を実現している。
【００２０】さらに、図２においては、本発明の特徴的
な構成要素である複数の固定抵抗回路部（図１参照）と
して、予め固定された抵抗値を有する第１〜第３の固定
抵抗型トランジスタ３１−１〜３１−３を、上記第１〜
第３のトランスファゲート２０−１〜２０−３に対しそ
れぞれ並列に接続している。これらの固定抵抗型トラン
ジスタは、好ましくは、一定の電圧（例えば、０Ｖ）が
ゲートに印加されたＭＯＳ型トランジスタからなり、そ
れぞれ、等価の固定抵抗Ｒf1、Ｒf2およびＲf3を接続し
た場合と同じ状態を実現される。
な構成要素である複数の固定抵抗回路部（図１参照）と
して、予め固定された抵抗値を有する第１〜第３の固定
抵抗型トランジスタ３１−１〜３１−３を、上記第１〜
第３のトランスファゲート２０−１〜２０−３に対しそ
れぞれ並列に接続している。これらの固定抵抗型トラン
ジスタは、好ましくは、一定の電圧（例えば、０Ｖ）が
ゲートに印加されたＭＯＳ型トランジスタからなり、そ
れぞれ、等価の固定抵抗Ｒf1、Ｒf2およびＲf3を接続し
た場合と同じ状態を実現される。
【００２１】ついで、前述の従来例（図８）の回路構成
と、上記の第１の実施例（図２）との回路構成とを比較
しながら、本発明の電圧制御型発振回路の作用を詳しく
説明する。図８に示した従来例において、電源投入時や
発振を一時停止した場合等は、例えば、一方の制御電圧
端子には電源電圧のレベルを有する制御電圧Ｄc が印加
され、他方の制御電圧端子には０Ｖのレベルを有する有
する制御電圧ＸＤc が印加される。このときに、第１〜
第３のトランスファゲート２００−１〜２００−３によ
る可変抵抗Ｒc1、Ｒc2およびＲc3の抵抗値は、ＧΩのオ
ーダの高抵抗値になる。この高抵抗値の可変抵抗のため
に、図８の従来例では、インバータ間の各ノード♯１〜
♯３の電圧は、時間とともに減衰し、電源電圧の約１／
２の電圧レベルに収束して安定してしまうので、発振は
行われない。
と、上記の第１の実施例（図２）との回路構成とを比較
しながら、本発明の電圧制御型発振回路の作用を詳しく
説明する。図８に示した従来例において、電源投入時や
発振を一時停止した場合等は、例えば、一方の制御電圧
端子には電源電圧のレベルを有する制御電圧Ｄc が印加
され、他方の制御電圧端子には０Ｖのレベルを有する有
する制御電圧ＸＤc が印加される。このときに、第１〜
第３のトランスファゲート２００−１〜２００−３によ
る可変抵抗Ｒc1、Ｒc2およびＲc3の抵抗値は、ＧΩのオ
ーダの高抵抗値になる。この高抵抗値の可変抵抗のため
に、図８の従来例では、インバータ間の各ノード♯１〜
♯３の電圧は、時間とともに減衰し、電源電圧の約１／
２の電圧レベルに収束して安定してしまうので、発振は
行われない。
【００２２】これに対し、図２の第１の実施例では、各
インバータ間に挿入される等価の抵抗は、第１〜第３の
トランスファゲート２０−１〜２０−３による可変抵抗
Ｒc1、Ｒc2およびＲc3の各々と、第１〜第３の固定抵抗
型トランジスタ３１−１〜３１−３による固定抵抗Ｒf
1、Ｒf2およびＲf3の各々との合成抵抗値を有すること
になる。それゆえに、第１の実施例では、一方の制御電
圧端子に電源電圧のレベルを有する制御電圧Ｄc が印加
され、他方の制御電圧端子に０Ｖのレベルを有する制御
電圧ＸＤc が印加されるような場合は、第１〜第３のト
ランスファゲート２０−１〜２０−３のインピーダンス
が高インピーダンスの状態になり、各インバータ間に挿
入される等価の抵抗は、ほぼ固定抵抗Ｒf1、Ｒf2および
Ｒf3の抵抗値を有するようになる。すなわち、第１の実
施例では、従来例と異なり、各インバータ間に挿入され
る等価の抵抗が、ＧΩのオーダの高抵抗値になることは
ない。
インバータ間に挿入される等価の抵抗は、第１〜第３の
トランスファゲート２０−１〜２０−３による可変抵抗
Ｒc1、Ｒc2およびＲc3の各々と、第１〜第３の固定抵抗
型トランジスタ３１−１〜３１−３による固定抵抗Ｒf
1、Ｒf2およびＲf3の各々との合成抵抗値を有すること
になる。それゆえに、第１の実施例では、一方の制御電
圧端子に電源電圧のレベルを有する制御電圧Ｄc が印加
され、他方の制御電圧端子に０Ｖのレベルを有する制御
電圧ＸＤc が印加されるような場合は、第１〜第３のト
ランスファゲート２０−１〜２０−３のインピーダンス
が高インピーダンスの状態になり、各インバータ間に挿
入される等価の抵抗は、ほぼ固定抵抗Ｒf1、Ｒf2および
Ｒf3の抵抗値を有するようになる。すなわち、第１の実
施例では、従来例と異なり、各インバータ間に挿入され
る等価の抵抗が、ＧΩのオーダの高抵抗値になることは
ない。
【００２３】この結果、第１〜第３のトランスファゲー
ト２０−１〜２０−３のインピーダンスが高インピーダ
ンスの状態になった場合でも、発振を行うことが可能に
なる。また一方で、制御電圧Ｄc およびＸＤc の電圧が
変化して第１〜第３のトランスファゲート２０−１〜２
０−３のインピーダンスが低インピーダンスの状態にな
った場合、すなわち、可変抵抗Ｒc1、Ｒc2およびＲc3の
抵抗値が充分低くなってきた場合、これらの可変抵抗Ｒ
c1、Ｒc2およびＲc3の抵抗値が支配的になり、従来例と
同じように、第１〜第３のトランスファゲート２０−１
〜２０−３を用いて発振周波数の変化を制御することが
可能になる。
ト２０−１〜２０−３のインピーダンスが高インピーダ
ンスの状態になった場合でも、発振を行うことが可能に
なる。また一方で、制御電圧Ｄc およびＸＤc の電圧が
変化して第１〜第３のトランスファゲート２０−１〜２
０−３のインピーダンスが低インピーダンスの状態にな
った場合、すなわち、可変抵抗Ｒc1、Ｒc2およびＲc3の
抵抗値が充分低くなってきた場合、これらの可変抵抗Ｒ
c1、Ｒc2およびＲc3の抵抗値が支配的になり、従来例と
同じように、第１〜第３のトランスファゲート２０−１
〜２０−３を用いて発振周波数の変化を制御することが
可能になる。
【００２４】図３は、本発明の第２の実施例の構成を示
す回路ブロック図である。ここでも、反転回路部を奇数
個直列に接続した構成の電圧制御型発振回路として、３
段のリング発振回路を例示することとする。図３におけ
る第１〜第３のインバータ１０−１〜１０−３、および
第１〜第３のトランスファゲート２０−１〜２０−３の
構成要素は、前述の第１の実施例の場合と同様の相互接
続関係を有している。それゆえに、ここでは、上記の構
成要素の相互接続関係等に関する説明は省略することと
する。
す回路ブロック図である。ここでも、反転回路部を奇数
個直列に接続した構成の電圧制御型発振回路として、３
段のリング発振回路を例示することとする。図３におけ
る第１〜第３のインバータ１０−１〜１０−３、および
第１〜第３のトランスファゲート２０−１〜２０−３の
構成要素は、前述の第１の実施例の場合と同様の相互接
続関係を有している。それゆえに、ここでは、上記の構
成要素の相互接続関係等に関する説明は省略することと
する。
【００２５】図３に示す第２の実施例においては、本発
明の特徴的な構成要素である複数の固定抵抗回路部（図
１参照）として、第１〜第３の固定抵抗３２−１〜３２
−３を、上記第１〜第３のトランスファゲート２０−１
〜２０−３に対しそれぞれ並列に接続している。この場
合、各インバータ間に挿入される等価の抵抗は、第１〜
第３のトランスファゲート２０−１〜２０−３による可
変抵抗Ｒc1、Ｒc2およびＲc3の各々と、第１〜第３の固
定抵抗３２−１〜３２−３の各々との合成抵抗値を有す
ることになる。
明の特徴的な構成要素である複数の固定抵抗回路部（図
１参照）として、第１〜第３の固定抵抗３２−１〜３２
−３を、上記第１〜第３のトランスファゲート２０−１
〜２０−３に対しそれぞれ並列に接続している。この場
合、各インバータ間に挿入される等価の抵抗は、第１〜
第３のトランスファゲート２０−１〜２０−３による可
変抵抗Ｒc1、Ｒc2およびＲc3の各々と、第１〜第３の固
定抵抗３２−１〜３２−３の各々との合成抵抗値を有す
ることになる。
【００２６】それゆえに、第２の実施例では、一方の制
御電圧端子に電源電圧のレベルを有する制御電圧Ｄc が
印加され、他方の制御電圧端子に０Ｖのレベルを有する
制御電圧ＸＤc が印加されるような場合は、第１〜第３
のトランスファゲート２０−１〜２０−３のインピーダ
ンスが高インピーダンスの状態になり、各インバータ間
に挿入される等価の抵抗は、ほぼ固定抵抗３２−１〜３
２−３により支配されるようになる。すなわち、第２の
実施例では、前述の第１の実施例の場合と同じように、
入力電圧が０Ｖであっても各インバータ間のインピーダ
ンスが高インピーダンスの状態にはならず、発振を維持
することが可能になる。
御電圧端子に電源電圧のレベルを有する制御電圧Ｄc が
印加され、他方の制御電圧端子に０Ｖのレベルを有する
制御電圧ＸＤc が印加されるような場合は、第１〜第３
のトランスファゲート２０−１〜２０−３のインピーダ
ンスが高インピーダンスの状態になり、各インバータ間
に挿入される等価の抵抗は、ほぼ固定抵抗３２−１〜３
２−３により支配されるようになる。すなわち、第２の
実施例では、前述の第１の実施例の場合と同じように、
入力電圧が０Ｖであっても各インバータ間のインピーダ
ンスが高インピーダンスの状態にはならず、発振を維持
することが可能になる。
【００２７】さらに、本発明の電圧制御型発振回路で
は、上記の固定抵抗３２−１〜３２−３の代わりに、基
板上に形成された多結晶シリコンによって、固定抵抗値
を有する固定抵抗回路部を実現することもできる。さら
にまた、本発明の電圧制御型発振回路では、上記の固定
抵抗３２−１〜３２−３の代わりに、基板内に埋め込ま
れた拡散層によって、固定抵抗値を有する固定抵抗回路
部を実現することもできる。
は、上記の固定抵抗３２−１〜３２−３の代わりに、基
板上に形成された多結晶シリコンによって、固定抵抗値
を有する固定抵抗回路部を実現することもできる。さら
にまた、本発明の電圧制御型発振回路では、上記の固定
抵抗３２−１〜３２−３の代わりに、基板内に埋め込ま
れた拡散層によって、固定抵抗値を有する固定抵抗回路
部を実現することもできる。
【００２８】図４は、本発明の第３の実施例の構成を示
す回路ブロック図である。ここでも、反転回路部を奇数
個直列に接続した構成の電圧制御型発振回路として、３
段のリング発振回路を例示することとする。図４におけ
る第１〜第３のインバータ１０−１〜１０−３は、前述
の第１および第２の実施例におけるインバータと同様の
構成を有する。それゆえに、ここでは、上記の第１〜第
３のインバータ１０−１〜１０−３に関する説明は省略
することとする。
す回路ブロック図である。ここでも、反転回路部を奇数
個直列に接続した構成の電圧制御型発振回路として、３
段のリング発振回路を例示することとする。図４におけ
る第１〜第３のインバータ１０−１〜１０−３は、前述
の第１および第２の実施例におけるインバータと同様の
構成を有する。それゆえに、ここでは、上記の第１〜第
３のインバータ１０−１〜１０−３に関する説明は省略
することとする。
【００２９】図４に示す第３の実施例においては、前述
の第１および第２の実施例に示したような第１〜第３の
トランスファゲートを構成するＭＯＳ型トランジスタと
して、第１〜第３のデプレッション型トランジスタまた
はショートチャネル型トランジスタ３３−１〜３３−３
を使用している。上記のデプレッション型トランジスタ
は、バイアスとなる電圧がゲートに印加されていない場
合（例えば、一方の制御電圧端子に電源電圧のレベルを
有する制御電圧Ｄc が印加され、他方の制御電圧端子に
０Ｖのレベルを有する制御電圧ＸＤc が印加される場
合）でもリーク電流等が流れるために動作状態（すなわ
ち、オン状態）になっているので、発振を維持すること
が可能になる。
の第１および第２の実施例に示したような第１〜第３の
トランスファゲートを構成するＭＯＳ型トランジスタと
して、第１〜第３のデプレッション型トランジスタまた
はショートチャネル型トランジスタ３３−１〜３３−３
を使用している。上記のデプレッション型トランジスタ
は、バイアスとなる電圧がゲートに印加されていない場
合（例えば、一方の制御電圧端子に電源電圧のレベルを
有する制御電圧Ｄc が印加され、他方の制御電圧端子に
０Ｖのレベルを有する制御電圧ＸＤc が印加される場
合）でもリーク電流等が流れるために動作状態（すなわ
ち、オン状態）になっているので、発振を維持すること
が可能になる。
【００３０】また一方で、上記のショートチャネル型ト
ランジスタは、通常のチャネルよりも短いチャネル長を
有しており、バイアスとなる電圧がゲートに印加されて
いない場合でもリーク電流等が流れるためにオンの状態
になるので、発振を維持することが可能になる。図４に
示す第３の実施例では、電圧制御型発振回路の発振周波
数の変化を制御するための第１〜第３のトランスファゲ
ートを構成するＭＯＳ型トランジスタとして、入力電圧
が０Ｖの場合でも高インピーダンスの状態にならないよ
うなタイプのデプレッション型トランジスタまたはショ
ートチャネル型トランジスタを使用している。これによ
り、固定抵抗回路部をわざわざ設けなくても、可変抵抗
回路部に対し並列に固定抵抗回路部を挿入した場合と同
じ状態を実現するようにしている。すなわち、上記第３
の実施例では、第１〜第３のデプレッション型トランジ
スタまたはショートチャネル型トランジスタによって可
変抵抗回路部および固定抵抗回路部の機能を兼用するこ
とができるので、前述の第１および第２の実施例よりも
回路構成が簡単になる。
ランジスタは、通常のチャネルよりも短いチャネル長を
有しており、バイアスとなる電圧がゲートに印加されて
いない場合でもリーク電流等が流れるためにオンの状態
になるので、発振を維持することが可能になる。図４に
示す第３の実施例では、電圧制御型発振回路の発振周波
数の変化を制御するための第１〜第３のトランスファゲ
ートを構成するＭＯＳ型トランジスタとして、入力電圧
が０Ｖの場合でも高インピーダンスの状態にならないよ
うなタイプのデプレッション型トランジスタまたはショ
ートチャネル型トランジスタを使用している。これによ
り、固定抵抗回路部をわざわざ設けなくても、可変抵抗
回路部に対し並列に固定抵抗回路部を挿入した場合と同
じ状態を実現するようにしている。すなわち、上記第３
の実施例では、第１〜第３のデプレッション型トランジ
スタまたはショートチャネル型トランジスタによって可
変抵抗回路部および固定抵抗回路部の機能を兼用するこ
とができるので、前述の第１および第２の実施例よりも
回路構成が簡単になる。
【００３１】図５は、本発明の電圧制御型発振回路の発
振周波数制御用のアナログ電圧を供給する回路構成の一
例を示す回路図である。図５においては、発振周波数制
御用のアナログ電圧を供給する回路として、非反転出力
端子および反転出力端子を有するオペアンプ等の増幅器
からなる制御電圧発生回路５を設けている。この制御電
圧発生回路５では、一つのアナログ入力電圧Ｖinが入力
された場合に、互いに極性が反転した２種類のアナログ
電圧が、発振周波数制御用の電圧として出力されるよう
になっている。例えば、本発明の実施例にて使用される
２種類の制御電圧Ｄc およびＸＤc が、上記の非反転出
力端子および反転出力端子から第１〜第３のトランスフ
ァゲート２０−１〜２０−３へ供給される。上記の制御
電圧発生回路５は、本発明の電圧制御型発振回路と共通
の基板に実装することによって一つの半導体集積回路ま
たはＬＳＩ内に組み込むことができる。
振周波数制御用のアナログ電圧を供給する回路構成の一
例を示す回路図である。図５においては、発振周波数制
御用のアナログ電圧を供給する回路として、非反転出力
端子および反転出力端子を有するオペアンプ等の増幅器
からなる制御電圧発生回路５を設けている。この制御電
圧発生回路５では、一つのアナログ入力電圧Ｖinが入力
された場合に、互いに極性が反転した２種類のアナログ
電圧が、発振周波数制御用の電圧として出力されるよう
になっている。例えば、本発明の実施例にて使用される
２種類の制御電圧Ｄc およびＸＤc が、上記の非反転出
力端子および反転出力端子から第１〜第３のトランスフ
ァゲート２０−１〜２０−３へ供給される。上記の制御
電圧発生回路５は、本発明の電圧制御型発振回路と共通
の基板に実装することによって一つの半導体集積回路ま
たはＬＳＩ内に組み込むことができる。
【００３２】図６は、本発明の実施例および従来例にお
けるインバータ間の抵抗変化の様子を示すグラフであ
る。ただし、ここでは、前述の第１および第２の実施例
に示されるように、複数の固定抵抗回路部が複数のトラ
ンスファゲートに対しそれぞれ並列に接続される構成を
想定している。図８にて示したような従来例において、
電源投入時や発振を一時停止した場合等は、２つの制御
電圧端子のいずれか一方（例えば、制御電圧ＸＤc が供
給される側の端子）には、約０Ｖのレベルを有する制御
電圧ＸＤc が印加されると共に、その他方（例えば、制
御電圧Ｄc が供給される側の端子）には、電源電圧（例
えば、３Ｖ）のレベルを有する制御電圧Ｄc が印加され
る。このときに、３個のトランスファゲートのインピー
ダンスのいずれも高インピーダンスの状態になり、これ
らのトランスファゲートによる可変抵抗Ｒc1、Ｒc2およ
びＲc3の抵抗値は、ＧΩのオーダの高抵抗値になる（図
６中の実線）。このために、上記の従来例では、インバ
ータ間の各ノード♯１〜♯３の発振状態の電圧は、時間
とともに減衰して電源電圧の約１／２の電圧レベルに収
束するので、発振が維持されない。
けるインバータ間の抵抗変化の様子を示すグラフであ
る。ただし、ここでは、前述の第１および第２の実施例
に示されるように、複数の固定抵抗回路部が複数のトラ
ンスファゲートに対しそれぞれ並列に接続される構成を
想定している。図８にて示したような従来例において、
電源投入時や発振を一時停止した場合等は、２つの制御
電圧端子のいずれか一方（例えば、制御電圧ＸＤc が供
給される側の端子）には、約０Ｖのレベルを有する制御
電圧ＸＤc が印加されると共に、その他方（例えば、制
御電圧Ｄc が供給される側の端子）には、電源電圧（例
えば、３Ｖ）のレベルを有する制御電圧Ｄc が印加され
る。このときに、３個のトランスファゲートのインピー
ダンスのいずれも高インピーダンスの状態になり、これ
らのトランスファゲートによる可変抵抗Ｒc1、Ｒc2およ
びＲc3の抵抗値は、ＧΩのオーダの高抵抗値になる（図
６中の実線）。このために、上記の従来例では、インバ
ータ間の各ノード♯１〜♯３の発振状態の電圧は、時間
とともに減衰して電源電圧の約１／２の電圧レベルに収
束するので、発振が維持されない。
【００３３】これに対し、本発明の実施例では、３個の
トランスファゲートによる可変抵抗Ｒc1、Ｒc2およびＲ
c3の各々と、３個の固定抵抗型トランジスタによる等価
の固定抵抗Ｒf1、Ｒf2およびＲf3（または３個の固定抵
抗３２−１〜３２−３）の各々とが並列に接続された場
合に相当する合成抵抗Ｒc1′、Ｒc2′およびＲc3′が、
各インバータ間に挿入されることになる。このような状
態で、２つの制御電圧端子のいずれか一方に約０Ｖのレ
ベルを有する制御電圧ＸＤc が印加されると共に、その
他方に電源電圧のレベルを有する制御電圧Ｄc が印加さ
れた場合、第１〜第３のトランスファゲートのインピー
ダンスが高インピーダンスの状態になり、合成抵抗Ｒc
1′、Ｒc2′およびＲc3′は、図６中の破線にて示すよ
うに、ほぼ固定抵抗Ｒf1、Ｒf2およびＲf3の抵抗値を有
するようになる。
トランスファゲートによる可変抵抗Ｒc1、Ｒc2およびＲ
c3の各々と、３個の固定抵抗型トランジスタによる等価
の固定抵抗Ｒf1、Ｒf2およびＲf3（または３個の固定抵
抗３２−１〜３２−３）の各々とが並列に接続された場
合に相当する合成抵抗Ｒc1′、Ｒc2′およびＲc3′が、
各インバータ間に挿入されることになる。このような状
態で、２つの制御電圧端子のいずれか一方に約０Ｖのレ
ベルを有する制御電圧ＸＤc が印加されると共に、その
他方に電源電圧のレベルを有する制御電圧Ｄc が印加さ
れた場合、第１〜第３のトランスファゲートのインピー
ダンスが高インピーダンスの状態になり、合成抵抗Ｒc
1′、Ｒc2′およびＲc3′は、図６中の破線にて示すよ
うに、ほぼ固定抵抗Ｒf1、Ｒf2およびＲf3の抵抗値を有
するようになる。
【００３４】それゆえに、本発明の実施例では、いずれ
か一方の制御電圧のレベルが約０Ｖになった場合でも、
各インバータ間に挿入される合成抵抗Ｒc1′、Ｒc2′お
よびＲc3′が、ＧΩのオーダの高抵抗値になることは回
避される。すなわち、第１〜第３のトランスファゲート
のインピーダンスが高インピーダンスの状態になった場
合でも、発振を行うことが可能になる。
か一方の制御電圧のレベルが約０Ｖになった場合でも、
各インバータ間に挿入される合成抵抗Ｒc1′、Ｒc2′お
よびＲc3′が、ＧΩのオーダの高抵抗値になることは回
避される。すなわち、第１〜第３のトランスファゲート
のインピーダンスが高インピーダンスの状態になった場
合でも、発振を行うことが可能になる。
【００３５】また一方で、制御電圧Ｄc およびＸＤc の
電圧レベルが増加して第１〜第３のトランスファゲート
のインピーダンスが低インピーダンスの状態になった場
合、従来例および本発明の実施例のいずれにおいても、
合成抵抗Ｒc1′、Ｒc2′およびＲc3′は、可変抵抗Ｒc
1、Ｒc2およびＲc3により支配されるようになる。した
がって、この場合は、第１〜第３のトランスファゲート
を用いて発振周波数の変化を制御することが可能にな
る。
電圧レベルが増加して第１〜第３のトランスファゲート
のインピーダンスが低インピーダンスの状態になった場
合、従来例および本発明の実施例のいずれにおいても、
合成抵抗Ｒc1′、Ｒc2′およびＲc3′は、可変抵抗Ｒc
1、Ｒc2およびＲc3により支配されるようになる。した
がって、この場合は、第１〜第３のトランスファゲート
を用いて発振周波数の変化を制御することが可能にな
る。
【００３６】図７は、本発明の実施例を適用したＰＬＬ
型発振器の代表的な構成を示すブロック図である。図７
に示すアナログのＰＬＬ型発振器は、位相検出器１４
と、チャージポンプ回路１５と、ローパスフィルタ（低
域フィルタ）１６と、本発明の電圧制御型発振回路（例
えば、図１の電圧制御型発振回路４）と、分周回路１７
とを備えており、これらの構成要素によりループ系の制
御回路が形成される。
型発振器の代表的な構成を示すブロック図である。図７
に示すアナログのＰＬＬ型発振器は、位相検出器１４
と、チャージポンプ回路１５と、ローパスフィルタ（低
域フィルタ）１６と、本発明の電圧制御型発振回路（例
えば、図１の電圧制御型発振回路４）と、分周回路１７
とを備えており、これらの構成要素によりループ系の制
御回路が形成される。
【００３７】上記位相検出器１４は、入力クロック（例
えば、レファレンスクロック）ＣＬＫinと、本発明の電
圧制御型発振回路（または分周回路１７）の出力クロッ
クＣＬＫout に対応する発振出力信号との位相差を検出
する機能を有する。上記位相検出器１４により入力クロ
ックと発振出力信号との位相差を検出して得られる検出
信号は、チャージポンプ回路１５に入力される。このチ
ャージポンプ回路１５では、入力信号と発振出力信号と
の位相差に対応する位相差電圧を出力する。
えば、レファレンスクロック）ＣＬＫinと、本発明の電
圧制御型発振回路（または分周回路１７）の出力クロッ
クＣＬＫout に対応する発振出力信号との位相差を検出
する機能を有する。上記位相検出器１４により入力クロ
ックと発振出力信号との位相差を検出して得られる検出
信号は、チャージポンプ回路１５に入力される。このチ
ャージポンプ回路１５では、入力信号と発振出力信号と
の位相差に対応する位相差電圧を出力する。
【００３８】チャージポンプ回路１５から出力される位
相差電圧は、ローパスフィルタにより平滑化された後
に、本発明の電圧制御型発振回路に入力される。この電
圧制御型発振回路では、上記の平滑化された位相差電圧
に応じた発振周波数を有する発振出力信号が生成され
る。この電圧制御型発振回路からの発振出力信号は、位
相検出器１４に直接入力されるか、または、分周回路１
７を通して上記発振周波数を位相検出可能な値に調整し
た後に位相検出器１４に入力される。
相差電圧は、ローパスフィルタにより平滑化された後
に、本発明の電圧制御型発振回路に入力される。この電
圧制御型発振回路では、上記の平滑化された位相差電圧
に応じた発振周波数を有する発振出力信号が生成され
る。この電圧制御型発振回路からの発振出力信号は、位
相検出器１４に直接入力されるか、または、分周回路１
７を通して上記発振周波数を位相検出可能な値に調整し
た後に位相検出器１４に入力される。
【００３９】本発明の電圧制御型発振回路を使用するこ
とにより、入力クロックが長時間停止した場合等に上記
電圧制御型発振回路の入力電圧が０Ｖの状態になったと
きでも、発振が停止することなく安定に維持されるの
で、入力クロックが再び供給されてからＰＬＬ発振器内
で所定の発振周波数まで立ち上がるまでの時間を大幅に
節減することが可能になる。
とにより、入力クロックが長時間停止した場合等に上記
電圧制御型発振回路の入力電圧が０Ｖの状態になったと
きでも、発振が停止することなく安定に維持されるの
で、入力クロックが再び供給されてからＰＬＬ発振器内
で所定の発振周波数まで立ち上がるまでの時間を大幅に
節減することが可能になる。
【００４０】
【発明の効果】以上説明したように、本発明の電圧制御
型発振回路によれば、第１に、外部の電圧により発振周
波数を変化させる複数のトランスファゲート等の発振周
波数可変制御部に対し、固定された抵抗値を有する複数
の固定抵抗回路部をそれぞれ並列に接続しているので、
入力電圧が０Ｖになった場合でも、発振が安定に維持さ
れる。このため、上記のような電圧制御型発振回路を使
用しているＰＬＬ発振器においては、電源投入後所定の
周波数まで立ち上がる時間の増大を抑えることができる
ので、発振器単体でも安定に発振するまでの立ち上がり
時間を短縮することが可能になる。
型発振回路によれば、第１に、外部の電圧により発振周
波数を変化させる複数のトランスファゲート等の発振周
波数可変制御部に対し、固定された抵抗値を有する複数
の固定抵抗回路部をそれぞれ並列に接続しているので、
入力電圧が０Ｖになった場合でも、発振が安定に維持さ
れる。このため、上記のような電圧制御型発振回路を使
用しているＰＬＬ発振器においては、電源投入後所定の
周波数まで立ち上がる時間の増大を抑えることができる
ので、発振器単体でも安定に発振するまでの立ち上がり
時間を短縮することが可能になる。
【００４１】さらに、本発明の電圧制御型発振回路によ
れば、第２に、外部の電圧により発振周波数を変化させ
る複数の発振周波数可変制御部の各々を構成する可変抵
抗回路部に並列に固定抵抗回路部が接続されるので、入
力電圧が０Ｖになって可変抵抗回路部が高インピーダン
スになった場合でも、各反転回路部間の抵抗が増大する
ことはなくなる。この結果、入力電圧が０Ｖになった場
合でも、固定抵抗回路部が機能して発振が安定に行え
る。
れば、第２に、外部の電圧により発振周波数を変化させ
る複数の発振周波数可変制御部の各々を構成する可変抵
抗回路部に並列に固定抵抗回路部が接続されるので、入
力電圧が０Ｖになって可変抵抗回路部が高インピーダン
スになった場合でも、各反転回路部間の抵抗が増大する
ことはなくなる。この結果、入力電圧が０Ｖになった場
合でも、固定抵抗回路部が機能して発振が安定に行え
る。
【００４２】さらに、本発明の電圧制御型発振回路によ
れば、第３に、複数の可変抵抗回路部の各々に並列に固
定抵抗を接続しているので、この固定抵抗の抵抗値を適
正な値に設定することにより、電源投入時やＰＬＬ発振
器の使用時に入力電圧のレベルが０Ｖまたは電源電圧の
レベルになった場合でも発振が安定に維持される。さら
に、本発明の電圧制御型発振回路によれば、第４に、複
数の可変抵抗回路部の各々に並列に、一定電圧の下で固
定された抵抗値を有するＭＯＳ型トランジスタを接続し
ているので、電源投入時やＰＬＬ発振器の使用時に入力
電圧のレベルが０Ｖまたは電源電圧のレベルになった場
合でも発振が安定に維持されると共に、上記発振回路を
一つの半導体集積回路にて実現することが可能になる。
れば、第３に、複数の可変抵抗回路部の各々に並列に固
定抵抗を接続しているので、この固定抵抗の抵抗値を適
正な値に設定することにより、電源投入時やＰＬＬ発振
器の使用時に入力電圧のレベルが０Ｖまたは電源電圧の
レベルになった場合でも発振が安定に維持される。さら
に、本発明の電圧制御型発振回路によれば、第４に、複
数の可変抵抗回路部の各々に並列に、一定電圧の下で固
定された抵抗値を有するＭＯＳ型トランジスタを接続し
ているので、電源投入時やＰＬＬ発振器の使用時に入力
電圧のレベルが０Ｖまたは電源電圧のレベルになった場
合でも発振が安定に維持されると共に、上記発振回路を
一つの半導体集積回路にて実現することが可能になる。
【００４３】さらに、本発明の電圧制御型発振回路によ
れば、第５に、多結晶シリコンの抵抗によって複数の固
定抵抗回路部の各々を実現するようにしているので、電
源投入時やＰＬＬ発振器の使用時に入力電圧のレベルが
０Ｖまたは電源電圧のレベルになった場合でも発振が安
定に維持されると共に、多結晶シリコンを利用した固定
抵抗を一つの基板上に実装することが容易に行える。
れば、第５に、多結晶シリコンの抵抗によって複数の固
定抵抗回路部の各々を実現するようにしているので、電
源投入時やＰＬＬ発振器の使用時に入力電圧のレベルが
０Ｖまたは電源電圧のレベルになった場合でも発振が安
定に維持されると共に、多結晶シリコンを利用した固定
抵抗を一つの基板上に実装することが容易に行える。
【００４４】さらに、本発明の電圧制御型発振回路によ
れば、第６に、基板内に埋め込まれた拡散層によって複
数の固定抵抗回路部の各々を実現するようにしているの
で、電源投入時やＰＬＬ発振器の使用時に入力電圧のレ
ベルが０Ｖまたは電源電圧のレベルになった場合でも発
振が安定に維持されると共に、拡散層を利用した固定抵
抗を一つの基板上で容易に実現することが可能になる。
れば、第６に、基板内に埋め込まれた拡散層によって複
数の固定抵抗回路部の各々を実現するようにしているの
で、電源投入時やＰＬＬ発振器の使用時に入力電圧のレ
ベルが０Ｖまたは電源電圧のレベルになった場合でも発
振が安定に維持されると共に、拡散層を利用した固定抵
抗を一つの基板上で容易に実現することが可能になる。
【００４５】さらに、本発明の電圧制御型発振回路によ
れば、第７に、複数の可変抵抗回路部の各々を構成する
ＭＯＳ型トランジスタをデプレッション型のトランジス
タとしているので、同トランジスタのゲートに対しバイ
アスとなる電圧が印加されていない場合でも上記トラン
ジスタをオン状態にすることができる。この場合、上記
デプレッション型のトランジスタにより可変抵抗回路部
および固定抵抗回路部の機能を兼用することができるの
で、比較的簡単な回路構成により発振を維持することが
可能になる。
れば、第７に、複数の可変抵抗回路部の各々を構成する
ＭＯＳ型トランジスタをデプレッション型のトランジス
タとしているので、同トランジスタのゲートに対しバイ
アスとなる電圧が印加されていない場合でも上記トラン
ジスタをオン状態にすることができる。この場合、上記
デプレッション型のトランジスタにより可変抵抗回路部
および固定抵抗回路部の機能を兼用することができるの
で、比較的簡単な回路構成により発振を維持することが
可能になる。
【００４６】さらに、本発明の電圧制御型発振回路によ
れば、第８に、複数の可変抵抗回路部の各々を構成する
ＭＯＳ型トランジスタをショートチャネル型のトランジ
スタとしているので、同トランジスタのゲートに対しバ
イアスとなる電圧が印加されていない場合でも上記トラ
ンジスタをオン状態にすることができる。この場合、上
記デプレッション型のトランジスタにより可変抵抗回路
部および固定抵抗回路部の機能を兼用することができる
ので、比較的簡単な回路構成により発振を維持すること
が可能になる。
れば、第８に、複数の可変抵抗回路部の各々を構成する
ＭＯＳ型トランジスタをショートチャネル型のトランジ
スタとしているので、同トランジスタのゲートに対しバ
イアスとなる電圧が印加されていない場合でも上記トラ
ンジスタをオン状態にすることができる。この場合、上
記デプレッション型のトランジスタにより可変抵抗回路
部および固定抵抗回路部の機能を兼用することができる
ので、比較的簡単な回路構成により発振を維持すること
が可能になる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の第１の実施例の構成を示す回路ブロッ
ク図である。
ク図である。
【図３】本発明の第２の実施例の構成を示す回路ブロッ
ク図である。
ク図である。
【図４】本発明の第３の実施例の構成を示す回路ブロッ
ク図である。
ク図である。
【図５】本発明の電圧制御型発振回路の発振周波数制御
用のアナログ電圧を供給する回路構成の一例を示す回路
図である。
用のアナログ電圧を供給する回路構成の一例を示す回路
図である。
【図６】本発明の実施例および従来例におけるインバー
タ間の抵抗変化の様子を示すグラフである。
タ間の抵抗変化の様子を示すグラフである。
【図７】本発明の実施例を適用したＰＬＬ型発振器の代
表的な構成を示すブロック図である。
表的な構成を示すブロック図である。
【図８】従来の電圧制御型発振回路の一例を示す回路図
である。
である。
【図９】図８の従来例において入力電圧が０Ｖおよび電
源電圧になったときの各ノードの電圧の時間変化を示す
グラフである。
源電圧になったときの各ノードの電圧の時間変化を示す
グラフである。
【符号の説明】 １−１〜１−２ｎ＋１…第１〜第２ｎ＋１の反転回路部 ２−１〜２−２ｎ＋１…第１〜第２ｎ＋１の発振周波数
可変制御部 ３−１〜３−２ｎ＋１…第１〜第２ｎ＋１の固定抵抗回
路部 ４…電圧制御型発振回路 ５…制御電圧発生回路 １０−１〜１０−３…第１〜第３のインバータ １４…位相検出器 １５…チャージポンプ回路 １６…ローパスフィルタ １７…分周回路 ２０−１〜２０−３…第１〜第３のトランスファゲート ３１−１〜３１−３…第１〜第３の固定抵抗型トランジ
スタ ３２−１〜３２−３…第１〜第３の固定抵抗 ３３−１〜３３−３…第１〜第３のデプレッション型ト
ランジスタまたはショートチャネル型トランジスタ
可変制御部 ３−１〜３−２ｎ＋１…第１〜第２ｎ＋１の固定抵抗回
路部 ４…電圧制御型発振回路 ５…制御電圧発生回路 １０−１〜１０−３…第１〜第３のインバータ １４…位相検出器 １５…チャージポンプ回路 １６…ローパスフィルタ １７…分周回路 ２０−１〜２０−３…第１〜第３のトランスファゲート ３１−１〜３１−３…第１〜第３の固定抵抗型トランジ
スタ ３２−１〜３２−３…第１〜第３の固定抵抗 ３３−１〜３３−３…第１〜第３のデプレッション型ト
ランジスタまたはショートチャネル型トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野村 賢一 神奈川県川崎市高津区坂戸３丁目２番１号 富士通エルエスアイテクノロジ株式会社 内
Claims (8)
- 【請求項１】 入力信号に対して出力信号が反転される
反転回路部を奇数個直列に接続し、該奇数個の反転回路
部の最終段の出力側を該奇数個の反転回路部の初段の入
力側に接続することによって発振を生じさせ、外部の電
圧に従って前記発振の発振周波数を変化させる複数の周
波数可変制御部を、隣接する反転回路部間にそれぞれ挿
入してなる電圧制御型発振回路において、 該複数の周波数可変制御部に対し、予め固定された抵抗
値を有する複数の固定抵抗回路部をそれぞれ並列に接続
することを特徴とする電圧制御型発振回路。 - 【請求項２】 前記複数の周波数可変制御部の各々が、
前記外部の電圧に従って変化する抵抗値を有する可変抵
抗を含む可変抵抗回路部から構成されており、該可変抵
抗の抵抗値に基づいて前記発振周波数が決定される請求
項１記載の電圧制御型発振回路。 - 【請求項３】 前記複数の固定抵抗回路部の各々が、少
なくとも一つの固定抵抗を含む請求項１記載の電圧制御
型発振回路。 - 【請求項４】 前記複数の固定抵抗回路部の各々が、少
なくとも一つのＭＯＳ型トランジスタを含み、該ＭＯＳ
型トランジスタに所定の電圧を印加することによって前
記固定された抵抗値を有する抵抗を実現する請求項１記
載の電圧制御型発振回路。 - 【請求項５】 前記複数の固定抵抗回路部の各々が、少
なくとも一つの多結晶シリコンを含み、該多結晶シリコ
ンによって前記固定された抵抗値を有する抵抗を実現す
る請求項１記載の電圧制御型発振回路。 - 【請求項６】 前記複数の固定抵抗回路部の各々が、少
なくとも一つの拡散層を含み、該拡散層によって前記固
定された抵抗値を有する抵抗を実現する請求項１記載の
電圧制御型発振回路。 - 【請求項７】 入力信号に対して出力信号が反転される
反転回路部を奇数個直列に接続し、該奇数個の反転回路
部の最終段の出力側を該奇数個の反転回路部の初段の入
力側に接続することによって発振を生じさせ、外部の電
圧に従って前記発振の発振周波数を変化させるためのＭ
ＯＳ型トランジスタからなる複数のトランスファゲート
を、隣接する反転回路部間にそれぞれ挿入してなる電圧
制御型発振回路において、 前記ＭＯＳ型トランジスタをデプレッション型のトラン
ジスタとし、該ＭＯＳ型トランジスタにゲート電圧が印
加されていない場合でも該ＭＯＳ型トランジスタを動作
状態にすることによって前記発振を維持させることを特
徴とする電圧制御型発振回路。 - 【請求項８】 入力信号に対して出力信号が反転される
反転回路部を奇数個直列に接続し、該奇数個の反転回路
部の最終段の出力側を該奇数個の反転回路部の初段の入
力側に接続することによって発振を生じさせ、外部の電
圧に従って前記発振の発振周波数を変化させるためのＭ
ＯＳ型トランジスタからなる複数のトランスファゲート
を、隣接する反転回路部間にそれぞれ挿入してなる電圧
制御型発振回路において、 前記ＭＯＳ型トランジスタを、短いチャネル長を有する
ショートチャネル型のトランジスタとし、該ＭＯＳ型ト
ランジスタにゲート電圧が印加されていない場合でも該
ＭＯＳ型トランジスタを動作状態にすることによって前
記発振を維持させることを特徴とする電圧制御型発振回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177204A JPH1127107A (ja) | 1997-07-02 | 1997-07-02 | 電圧制御型発振回路 |
| US09/025,735 US6504439B1 (en) | 1997-07-02 | 1998-02-18 | Voltage controlled oscillation circuit having oscillation frequency variable control units inserted between inversion circuit elements |
| DE69817472T DE69817472T2 (de) | 1997-07-02 | 1998-02-18 | Spannungsgesteuerte Oszillatorschaltung |
| EP98301197A EP0889589B1 (en) | 1997-07-02 | 1998-02-18 | Voltage controlled oscillation circuit |
| KR1019980008319A KR100299091B1 (ko) | 1997-07-02 | 1998-03-12 | 전압제어형발진회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177204A JPH1127107A (ja) | 1997-07-02 | 1997-07-02 | 電圧制御型発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127107A true JPH1127107A (ja) | 1999-01-29 |
Family
ID=16027003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177204A Pending JPH1127107A (ja) | 1997-07-02 | 1997-07-02 | 電圧制御型発振回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6504439B1 (ja) |
| EP (1) | EP0889589B1 (ja) |
| JP (1) | JPH1127107A (ja) |
| KR (1) | KR100299091B1 (ja) |
| DE (1) | DE69817472T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235800A (ja) * | 2006-03-03 | 2007-09-13 | Matsushita Electric Ind Co Ltd | リング発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 |
| JP2008312212A (ja) * | 2007-06-15 | 2008-12-25 | Toshiba Corp | 範囲の広いインターポレイティブ電圧制御発振器 |
| JP2009284388A (ja) * | 2008-05-26 | 2009-12-03 | Olympus Corp | Ａ／ｄ変換回路および固体撮像装置 |
| US8089319B2 (en) | 2009-11-24 | 2012-01-03 | Kabushiki Kaisha Toshiba | Wide range interpolative voltage controlled oscillator |
| JP2016054474A (ja) * | 2014-03-07 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
| JP2016092829A (ja) * | 2014-10-31 | 2016-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7123104B2 (en) * | 2003-08-20 | 2006-10-17 | Hewlett-Packard Development Company, L.P. | System and method for measuring current |
| US7576580B2 (en) * | 2005-04-27 | 2009-08-18 | University Of Connecticut | Energy efficient clock deskew systems and methods |
| US9397637B2 (en) * | 2014-03-06 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator, semiconductor device, and electronic device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080316A (ja) * | 1983-10-11 | 1985-05-08 | Hitachi Ltd | 電圧制御形発振装置 |
| JPS60163524A (ja) * | 1984-02-03 | 1985-08-26 | Isao Kai | 非安定マルチバイブレ−タ |
| JP2787639B2 (ja) * | 1992-08-07 | 1998-08-20 | 三菱電機株式会社 | パルス信号発生回路および半導体記憶装置 |
| JP3026474B2 (ja) * | 1993-04-07 | 2000-03-27 | 株式会社東芝 | 半導体集積回路 |
| JP3265045B2 (ja) * | 1993-04-21 | 2002-03-11 | 株式会社東芝 | 電圧制御発振器 |
| US5365204A (en) * | 1993-10-29 | 1994-11-15 | International Business Machines Corporation | CMOS voltage controlled ring oscillator |
| JP2830735B2 (ja) | 1994-04-19 | 1998-12-02 | 日本電気株式会社 | 位相同期型タイミング発生回路 |
| US5487093A (en) | 1994-05-26 | 1996-01-23 | Texas Instruments Incorporated | Autoranging digital analog phase locked loop |
| JP2755181B2 (ja) * | 1994-08-12 | 1998-05-20 | 日本電気株式会社 | 電圧制御発振器 |
| JPH08186490A (ja) * | 1994-11-04 | 1996-07-16 | Fujitsu Ltd | 位相同期回路及びデータ再生装置 |
| JP3415304B2 (ja) | 1994-11-11 | 2003-06-09 | 株式会社日立製作所 | クロック発生回路とプロセッサ |
| US5673005A (en) * | 1995-08-18 | 1997-09-30 | International Business Machine Corporation | Time standard circuit with delay line oscillator |
| US5568099A (en) * | 1995-09-27 | 1996-10-22 | Cirrus Logic, Inc. | High frequency differential VCO with common biased clipper |
| DE69604647T2 (de) * | 1996-05-02 | 2000-01-27 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungsgesteuerter Oszillator und Phasenregelschaltung mit diesem Oszillator |
-
1997
- 1997-07-02 JP JP9177204A patent/JPH1127107A/ja active Pending
-
1998
- 1998-02-18 EP EP98301197A patent/EP0889589B1/en not_active Expired - Lifetime
- 1998-02-18 US US09/025,735 patent/US6504439B1/en not_active Expired - Lifetime
- 1998-02-18 DE DE69817472T patent/DE69817472T2/de not_active Expired - Lifetime
- 1998-03-12 KR KR1019980008319A patent/KR100299091B1/ko not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235800A (ja) * | 2006-03-03 | 2007-09-13 | Matsushita Electric Ind Co Ltd | リング発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 |
| JP2008312212A (ja) * | 2007-06-15 | 2008-12-25 | Toshiba Corp | 範囲の広いインターポレイティブ電圧制御発振器 |
| JP2009284388A (ja) * | 2008-05-26 | 2009-12-03 | Olympus Corp | Ａ／ｄ変換回路および固体撮像装置 |
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