JPH11273012A - 記憶装置 - Google Patents
記憶装置Info
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- JPH11273012A JPH11273012A JP10072088A JP7208898A JPH11273012A JP H11273012 A JPH11273012 A JP H11273012A JP 10072088 A JP10072088 A JP 10072088A JP 7208898 A JP7208898 A JP 7208898A JP H11273012 A JPH11273012 A JP H11273012A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/027—Analogue recording
- G11B5/035—Equalising
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/48—Disposition or mounting of heads or head supports relative to record carriers ; arrangements of heads, e.g. for scanning the record carrier to increase the relative speed
- G11B5/4806—Disposition or mounting of heads or head supports relative to record carriers ; arrangements of heads, e.g. for scanning the record carrier to increase the relative speed specially adapted for disk drive assemblies, e.g. assembly prior to operation, hard or flexible disk drives
- G11B5/486—Disposition or mounting of heads or head supports relative to record carriers ; arrangements of heads, e.g. for scanning the record carrier to increase the relative speed specially adapted for disk drive assemblies, e.g. assembly prior to operation, hard or flexible disk drives with provision for mounting or arranging electrical conducting means or circuits on or along the arm assembly
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/118—Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
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- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】
【課題】ＦＰＣを経由した伝送路における浮遊容量の影
響を最小限に抑えてアナログリード信号及びライトデー
タの高速転送を可能とする。 【解決手段】ヘッドアクチュエータ側に配置されたリー
ドアンプでヘッドからの読取信号を増幅し、一対のリー
ド専用伝送路４６によってＦＰＣ４２を介してコントロ
ールボード１２に供給する。リード専用伝送路４６にイ
ンダクタンス１２０と抵抗１２２を直列接続した補償回
路１１８を設け、ＦＰＣ４２の浮遊容量及びコントロー
ルボード１２側の浮遊容量によるリード信号の周波数特
性の劣化を補償する。
響を最小限に抑えてアナログリード信号及びライトデー
タの高速転送を可能とする。 【解決手段】ヘッドアクチュエータ側に配置されたリー
ドアンプでヘッドからの読取信号を増幅し、一対のリー
ド専用伝送路４６によってＦＰＣ４２を介してコントロ
ールボード１２に供給する。リード専用伝送路４６にイ
ンダクタンス１２０と抵抗１２２を直列接続した補償回
路１１８を設け、ＦＰＣ４２の浮遊容量及びコントロー
ルボード１２側の浮遊容量によるリード信号の周波数特
性の劣化を補償する。
Description
【０００１】
【産業上の利用分野】本発明は、磁気ディスク媒体に対
し情報を記録再生する記憶装置に関し、特にアクチュエ
ータ側にヘッドＩＣを搭載して固定側とフレキシブルプ
リント回路（ＦＰＣ）で接続して高速データ転送を行う
記憶装置に関する。
し情報を記録再生する記憶装置に関し、特にアクチュエ
ータ側にヘッドＩＣを搭載して固定側とフレキシブルプ
リント回路（ＦＰＣ）で接続して高速データ転送を行う
記憶装置に関する。
【０００２】
【従来の技術】近年、磁気ディスク装置の記録密度が飛
躍的に増大している。このためデータ転送速度の高速化
が図られている。図１５は、従来の磁気ディスク装置で
あり、ヘッドディスクアッセンブリィ（ＨＤＡ）２００
とロッカに取り付けられたゲート内のコントロールボー
ド２０２の間を１〜２ｍの双方向伝送ケーブル２０６で
接続した場合のリード信号とライトデータの伝送系を示
している。
躍的に増大している。このためデータ転送速度の高速化
が図られている。図１５は、従来の磁気ディスク装置で
あり、ヘッドディスクアッセンブリィ（ＨＤＡ）２００
とロッカに取り付けられたゲート内のコントロールボー
ド２０２の間を１〜２ｍの双方向伝送ケーブル２０６で
接続した場合のリード信号とライトデータの伝送系を示
している。
【０００３】ヘッドディスクアッセンブリィ２００に
は、スピンドルモータにより回転される複数の磁気ディ
スクに対し複数のヘッドを位置決めするためヘッドアク
チュエータが設けられる。ヘッドアクチュエータは複数
のアーム先端にリード・ライト用の磁気ヘッド２１２−
１〜２１２−ｎを支持しており、ボイスコイルモータ
（ＶＣＭ）により磁気ヘッド２１２−１〜２１２−ｎを
位置決めする。
は、スピンドルモータにより回転される複数の磁気ディ
スクに対し複数のヘッドを位置決めするためヘッドアク
チュエータが設けられる。ヘッドアクチュエータは複数
のアーム先端にリード・ライト用の磁気ヘッド２１２−
１〜２１２−ｎを支持しており、ボイスコイルモータ
（ＶＣＭ）により磁気ヘッド２１２−１〜２１２−ｎを
位置決めする。
【０００４】ヘッドアクチュエータと固定側の回路ボー
ド２１８の間には、アクチュエータの可動に必要な所定
の長さをもつフレキシブルプリント回路（以下「ＦＰ
Ｃ」という）２１４−１〜２１４−ｎを設け、回路ボー
ド２１８に対しコネクタ２１６−１〜２１６−ｎで接続
している。このためヘッド２１２−１〜２１２−ｎと回
路ボード２１８の間は、アナログリード信号とデジタル
ライトデータの双方向伝送を行うＦＰＣ２１４−１〜２
１４−ｎ上の差動信号線パターン（平衡線路パターン）
を介して接続される。
ド２１８の間には、アクチュエータの可動に必要な所定
の長さをもつフレキシブルプリント回路（以下「ＦＰ
Ｃ」という）２１４−１〜２１４−ｎを設け、回路ボー
ド２１８に対しコネクタ２１６−１〜２１６−ｎで接続
している。このためヘッド２１２−１〜２１２−ｎと回
路ボード２１８の間は、アナログリード信号とデジタル
ライトデータの双方向伝送を行うＦＰＣ２１４−１〜２
１４−ｎ上の差動信号線パターン（平衡線路パターン）
を介して接続される。
【０００５】ヘッドＩＣ２１０−１〜２１０−ｎは、ヘ
ッドアクチュエータのアーム側に装着されたＦＰＣ２１
４−１〜２１４−ｎ上に実装されている。ヘッドＩＣ２
１０−１〜２１０−ｎには、磁気ヘッド２１２−１〜２
１２−ｎの記録電流の極性をライトデータに従って切り
換えるライトアンプと、ヘッド２１２−１〜２１２−ｎ
からの読取アナログ電圧を増幅するプリアンプが内蔵さ
れる。
ッドアクチュエータのアーム側に装着されたＦＰＣ２１
４−１〜２１４−ｎ上に実装されている。ヘッドＩＣ２
１０−１〜２１０−ｎには、磁気ヘッド２１２−１〜２
１２−ｎの記録電流の極性をライトデータに従って切り
換えるライトアンプと、ヘッド２１２−１〜２１２−ｎ
からの読取アナログ電圧を増幅するプリアンプが内蔵さ
れる。
【０００６】ヘッドＩＣ２１０−１〜２１０−ｎからの
伝送線は、回路ボード２１８上で並列接続される。回路
ボード２１８には、ライトデータ伝送用の終端抵抗２２
０，２２２と、リード信号伝送時の周波数特性を補償す
るためのインダクタンス２１６と抵抗２２８の直列回路
が設けられる。回路ボード２１８は、双方向伝送ケーブ
ル２０６によってコントロールボード２０２上のリード
チャネルに接続される。リードチャネルに対する送受信
端にはリード信号伝送用の終端抵抗２３０，２３２、ド
ライバ２０４及びレシーバ２０５が設けられる。
伝送線は、回路ボード２１８上で並列接続される。回路
ボード２１８には、ライトデータ伝送用の終端抵抗２２
０，２２２と、リード信号伝送時の周波数特性を補償す
るためのインダクタンス２１６と抵抗２２８の直列回路
が設けられる。回路ボード２１８は、双方向伝送ケーブ
ル２０６によってコントロールボード２０２上のリード
チャネルに接続される。リードチャネルに対する送受信
端にはリード信号伝送用の終端抵抗２３０，２３２、ド
ライバ２０４及びレシーバ２０５が設けられる。
【０００７】
【発明が解決しようとする課題】このような従来の磁気
ディスク装置において、データ転送速度の高速化に伴い
アナログリード信号の周波数帯域の広帯域化が必要とな
る。もしリード信号が広帯域化されないと、高周波成分
の減衰による波形歪を生じて正確な読み取りができず、
再生マージンが低下してデータの信頼度が下がる。
ディスク装置において、データ転送速度の高速化に伴い
アナログリード信号の周波数帯域の広帯域化が必要とな
る。もしリード信号が広帯域化されないと、高周波成分
の減衰による波形歪を生じて正確な読み取りができず、
再生マージンが低下してデータの信頼度が下がる。
【０００８】リード信号の広帯域化の障害は、ＦＰＣ２
１４−１〜２１４−ｎ上に形成された伝送線間の浮遊容
量及び伝送線と対接地間の浮遊容量による周波数特性の
劣化である。ＦＰＣ２１４−１〜２１４−ｎは、アクチ
ュエータを可動するために所定の長さを必要とし、静電
容量の削減には限界がある。ヘッドＩＣ２１０−２１０
−ｎに内蔵したプリアンプの出力回路は、オープンコレ
クタ形式の差動アンプをドライバとして双方向ケーブル
２０６を駆動しているが、固定側の回路ボード２１８に
は多数のＦＰＣ２１４−１〜２１４−ｎからの伝送線が
並列接続されているため、ＦＰＣ２１４−１〜２１４−
ｎの配線パターンに寄生した多大な浮遊容量が接続され
ていることになり、この浮遊容量がアナログリード信号
の周波数特性を著しく劣化させる原因となっている。
１４−１〜２１４−ｎ上に形成された伝送線間の浮遊容
量及び伝送線と対接地間の浮遊容量による周波数特性の
劣化である。ＦＰＣ２１４−１〜２１４−ｎは、アクチ
ュエータを可動するために所定の長さを必要とし、静電
容量の削減には限界がある。ヘッドＩＣ２１０−２１０
−ｎに内蔵したプリアンプの出力回路は、オープンコレ
クタ形式の差動アンプをドライバとして双方向ケーブル
２０６を駆動しているが、固定側の回路ボード２１８に
は多数のＦＰＣ２１４−１〜２１４−ｎからの伝送線が
並列接続されているため、ＦＰＣ２１４−１〜２１４−
ｎの配線パターンに寄生した多大な浮遊容量が接続され
ていることになり、この浮遊容量がアナログリード信号
の周波数特性を著しく劣化させる原因となっている。
【０００９】このＦＰＣ２１４−１〜２１４−ｎの浮遊
容量による周波数特性の劣化を補償するため、回路ボー
ド２１８の伝送線間にインダクタンス２２６と抵抗２２
８を直列接続している。しかし、この補償回路は、コン
トロールボード２０４のドライバ２０４よりのライトデ
ータを受信する場合には、インピーダンスのミスマッチ
による反射の原因となり、ライトデータの伝送特性を劣
化させており、データ転送速度の向上には限界があっ
た。
容量による周波数特性の劣化を補償するため、回路ボー
ド２１８の伝送線間にインダクタンス２２６と抵抗２２
８を直列接続している。しかし、この補償回路は、コン
トロールボード２０４のドライバ２０４よりのライトデ
ータを受信する場合には、インピーダンスのミスマッチ
による反射の原因となり、ライトデータの伝送特性を劣
化させており、データ転送速度の向上には限界があっ
た。
【００１０】また、ヘッドＩＣ２１０−１〜２１０−ｎ
に設けたプリアンプの出力回路を高インピーダンスのオ
ープンコレクタ形式から、低インピーダンスで浮遊容量
の影響を受けにくいエミッタ・フォロワ形式に変更する
ことが考えられる。しかし、このエミッタ・フォロワ形
式も容量性負荷を駆動すると発振し易いという問題があ
った。
に設けたプリアンプの出力回路を高インピーダンスのオ
ープンコレクタ形式から、低インピーダンスで浮遊容量
の影響を受けにくいエミッタ・フォロワ形式に変更する
ことが考えられる。しかし、このエミッタ・フォロワ形
式も容量性負荷を駆動すると発振し易いという問題があ
った。
【００１１】更にリード信号の広帯域化を損なう浮遊容
量は、双方向伝送ケーブル２０６の送信端となるディス
クヘッドアッセンブリィ２００に設けたＦＰＣ２１４−
１〜２１４−ｎのみならず、双方向伝送ケーブル２０６
の受信端となるコントロールボード２０２の入力回路部
にも存在しており、受信端での浮遊容量が更にリード信
号の周波数特性を劣化させる原因となっている。
量は、双方向伝送ケーブル２０６の送信端となるディス
クヘッドアッセンブリィ２００に設けたＦＰＣ２１４−
１〜２１４−ｎのみならず、双方向伝送ケーブル２０６
の受信端となるコントロールボード２０２の入力回路部
にも存在しており、受信端での浮遊容量が更にリード信
号の周波数特性を劣化させる原因となっている。
【００１２】本発明は、このような従来の問題点に鑑み
てなされたもので、ＦＰＣを経由した伝送路における浮
遊容量の影響を最小限に抑えてアナログリード信号及び
ライトデータの高速転送を可能とする記憶装置を提供す
ることを目的とする。
てなされたもので、ＦＰＣを経由した伝送路における浮
遊容量の影響を最小限に抑えてアナログリード信号及び
ライトデータの高速転送を可能とする記憶装置を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理説明
図である。本発明の記憶装置は、図１（Ａ）のように、
ディスク媒体に対しヘッド１６を位置決めするヘッドア
クチュエータの可動に必要な所定の長さのＦＰＣ４２に
より固定側との間を電気的に接続し、ヘッドアクチュエ
ータ側に配置されたリードアンプでヘッドからのアナロ
グリード信号を増幅し、一対のリード専用伝送線４６に
よってリードアンプの出力信号をＦＰＣ４２を介してコ
ントロールボード１２に供給する。
図である。本発明の記憶装置は、図１（Ａ）のように、
ディスク媒体に対しヘッド１６を位置決めするヘッドア
クチュエータの可動に必要な所定の長さのＦＰＣ４２に
より固定側との間を電気的に接続し、ヘッドアクチュエ
ータ側に配置されたリードアンプでヘッドからのアナロ
グリード信号を増幅し、一対のリード専用伝送線４６に
よってリードアンプの出力信号をＦＰＣ４２を介してコ
ントロールボード１２に供給する。
【００１４】このような記憶装置につき本発明は、一対
のリード専用伝送線４６に補償回路１１８を設け、ＦＰ
Ｃ４２の浮遊容量及びコントロールボード１２側の浮遊
容量によるリード信号の周波数特性の劣化を図１（Ｂ）
のように補償することを特徴とする。このためリード専
用信号線にＦＰＣ４２に起因した浮遊容量が存在して
も、補償回路１１８により高周波帯域での信号成分の減
衰が抑制され、リード信号の伝送特性が広帯域化され、
その結果、高速のリードデータ転送ができる。
のリード専用伝送線４６に補償回路１１８を設け、ＦＰ
Ｃ４２の浮遊容量及びコントロールボード１２側の浮遊
容量によるリード信号の周波数特性の劣化を図１（Ｂ）
のように補償することを特徴とする。このためリード専
用信号線にＦＰＣ４２に起因した浮遊容量が存在して
も、補償回路１１８により高周波帯域での信号成分の減
衰が抑制され、リード信号の伝送特性が広帯域化され、
その結果、高速のリードデータ転送ができる。
【００１５】補償回路１１８は、一対のリード専用伝送
線４６の間に、インダクタンス１２０と抵抗１２２を直
列接続し、ＦＰＣ４２及びコントロールボード１２の受
信端の浮遊容量によるリード信号の高周波帯域の伝送イ
ンピーダンスの低下を、補償回路１１６に設けたインダ
クタンス１２０により補い、高周波成分の減衰を抑えて
広帯域化する。
線４６の間に、インダクタンス１２０と抵抗１２２を直
列接続し、ＦＰＣ４２及びコントロールボード１２の受
信端の浮遊容量によるリード信号の高周波帯域の伝送イ
ンピーダンスの低下を、補償回路１１６に設けたインダ
クタンス１２０により補い、高周波成分の減衰を抑えて
広帯域化する。
【００１６】また補償回路１１８は、一対の専用リード
伝送線４６の間に、インダクタンス１２０と抵抗１２２
を直列接続し、更に、一対のリード専用伝送線４６と接
地間に終端抵抗１１，１１６を各々接続する。補償回路
１１８は、図１（Ａ）のように、一対のリード専用伝送
線４６の間に、インダクタンス１２０と抵抗１２２を直
列接続し、また一対のリード専用伝送線４６と接地間に
終端抵抗１１４，１１６を各々接続し、更にリード専用
伝送線４６の各々にコントロールボード１２側の浮遊容
量を除去する一対の緩衝増幅器１２４を設ける。
伝送線４６の間に、インダクタンス１２０と抵抗１２２
を直列接続し、更に、一対のリード専用伝送線４６と接
地間に終端抵抗１１，１１６を各々接続する。補償回路
１１８は、図１（Ａ）のように、一対のリード専用伝送
線４６の間に、インダクタンス１２０と抵抗１２２を直
列接続し、また一対のリード専用伝送線４６と接地間に
終端抵抗１１４，１１６を各々接続し、更にリード専用
伝送線４６の各々にコントロールボード１２側の浮遊容
量を除去する一対の緩衝増幅器１２４を設ける。
【００１７】この緩衝増幅器１２４はエミッタフォロワ
回路である。このように緩衝増幅器１２４を設けてコン
トロールボード１２側の浮遊容量を除去することで、補
償回路１１８のインダクタンス１２０はＦＰＣ４２の浮
遊容量を補償するだけでよく、その分、インダクタンス
１２０の小型化が図れる。補償回路１１８は、コントロ
ールボード１２に対する一対のリード専用伝送線４６の
受信端に実装する。このようにコントロールボード１２
受信端に補償回路１１８を実装したことで、補償回路１
１８がリード専用信号線４６の終端抵抗の一部を兼ねる
ことができる。
回路である。このように緩衝増幅器１２４を設けてコン
トロールボード１２側の浮遊容量を除去することで、補
償回路１１８のインダクタンス１２０はＦＰＣ４２の浮
遊容量を補償するだけでよく、その分、インダクタンス
１２０の小型化が図れる。補償回路１１８は、コントロ
ールボード１２に対する一対のリード専用伝送線４６の
受信端に実装する。このようにコントロールボード１２
受信端に補償回路１１８を実装したことで、補償回路１
１８がリード専用信号線４６の終端抵抗の一部を兼ねる
ことができる。
【００１８】補償回路１１８によりＦＰＣ４２の浮遊容
量による周波数特性の劣化が補償されることから、ヘッ
ドアクュエータ側に設けたリードアンプの出力回路はオ
ープンコレクタ形式で構成されたリードバッファ回路と
する。本発明の記憶装置は、更に、アクチャエータ側に
設置されたライトアンプによりヘッド１６にライト電流
を流してディスク媒体にデータを記録する。ライトアン
プに対しては、コントロールボード１２からのライトデ
ータがＦＰＣ４２を介して一対のライト専用伝送線４４
により供給される。一対のライト専用伝送線４４のライ
トアンプに対する受信端と接地間には、ライト伝送用の
一対の終端抵抗１１０，１１２が接続される。
量による周波数特性の劣化が補償されることから、ヘッ
ドアクュエータ側に設けたリードアンプの出力回路はオ
ープンコレクタ形式で構成されたリードバッファ回路と
する。本発明の記憶装置は、更に、アクチャエータ側に
設置されたライトアンプによりヘッド１６にライト電流
を流してディスク媒体にデータを記録する。ライトアン
プに対しては、コントロールボード１２からのライトデ
ータがＦＰＣ４２を介して一対のライト専用伝送線４４
により供給される。一対のライト専用伝送線４４のライ
トアンプに対する受信端と接地間には、ライト伝送用の
一対の終端抵抗１１０，１１２が接続される。
【００１９】このようにライトデータは、リード専用信
号線４６から分離されたライト専用伝送線４４により伝
送されるため、リード専用信号線４６側に設けている補
償回路１１８によるインピーダンス不整合による反射損
の問題は起きず、ライトデータの転送速度を容易に高め
ることができる。また本発明の記憶装置は、コントロー
ルボードに設けられた第１データ変調回路によりライト
データを並列出力し、第１ライト変調回路からの並列ラ
イトデータを並列ライト伝送線によってＦＰＣを介して
アクチュエータ側に供給し、アクチュエータ側に設置さ
れた第２ライト変調回路により転送された並列ライトデ
ータを直列ライトデータに変換してライトアンプに出力
する。
号線４６から分離されたライト専用伝送線４４により伝
送されるため、リード専用信号線４６側に設けている補
償回路１１８によるインピーダンス不整合による反射損
の問題は起きず、ライトデータの転送速度を容易に高め
ることができる。また本発明の記憶装置は、コントロー
ルボードに設けられた第１データ変調回路によりライト
データを並列出力し、第１ライト変調回路からの並列ラ
イトデータを並列ライト伝送線によってＦＰＣを介して
アクチュエータ側に供給し、アクチュエータ側に設置さ
れた第２ライト変調回路により転送された並列ライトデ
ータを直列ライトデータに変換してライトアンプに出力
する。
【００２０】コントロールボードに実装された第１ライ
ト変調回路は、例えばスクランブラ及びＲＬＬエンコー
ダを備え、アクチュエータ側に実装された第２ライト変
調回路は、並直変換器、プリコーダ、書込補償回路を備
える。このようにコントロールボードからアクチュエー
タへのライトデータ伝送を、並列ライトデータ伝送とす
ることで、並列ビット数をＮビットとすると、ライトデ
ータの転送速度を１／Ｎにでき、直列ライトデータの転
送速度を大幅に向上できる。
ト変調回路は、例えばスクランブラ及びＲＬＬエンコー
ダを備え、アクチュエータ側に実装された第２ライト変
調回路は、並直変換器、プリコーダ、書込補償回路を備
える。このようにコントロールボードからアクチュエー
タへのライトデータ伝送を、並列ライトデータ伝送とす
ることで、並列ビット数をＮビットとすると、ライトデ
ータの転送速度を１／Ｎにでき、直列ライトデータの転
送速度を大幅に向上できる。
【００２１】
【発明の実施の形態】図２は本発明の記憶装置の実施形
態となる磁気ディスクドライブのブロック図である。図
２において、ハードディスクドライブはヘッドディスク
アッセンブリィ１０とコントロールボード１２で構成さ
れる。ヘッドディスクアッセンブリィ１０にはヘッドＩ
Ｃ１４が設けられ、ヘッドＩＣ１４に対しては、この実
施形態にあっては６つのヘッドアッセンブリィ１６−１
〜１６−６を接続している。
態となる磁気ディスクドライブのブロック図である。図
２において、ハードディスクドライブはヘッドディスク
アッセンブリィ１０とコントロールボード１２で構成さ
れる。ヘッドディスクアッセンブリィ１０にはヘッドＩ
Ｃ１４が設けられ、ヘッドＩＣ１４に対しては、この実
施形態にあっては６つのヘッドアッセンブリィ１６−１
〜１６−６を接続している。
【００２２】ヘッドアッセンブリィ１６−１〜１６−６
は、ライトヘッドとして機能するインダクティブヘッド
５６と、リードヘッドとして機能するＭＲヘッド５８を
一体に備えた複合ヘッドである。またヘッドディスクア
ッセンブリィ１０にはヘッドアクチュエータを駆動する
ボイスコイルモータ（以下「ＶＣＭ」という）１８、及
びディスク媒体を回転するスピンドルモータ（以下「Ｓ
ＰＭ」という）２０が設けられる。
は、ライトヘッドとして機能するインダクティブヘッド
５６と、リードヘッドとして機能するＭＲヘッド５８を
一体に備えた複合ヘッドである。またヘッドディスクア
ッセンブリィ１０にはヘッドアクチュエータを駆動する
ボイスコイルモータ（以下「ＶＣＭ」という）１８、及
びディスク媒体を回転するスピンドルモータ（以下「Ｓ
ＰＭ」という）２０が設けられる。
【００２３】ヘッドディスクアッセンブリィ１０のヘッ
ドＩＣ１４に対しては、コントロールボード１２側にリ
ードチャネル回路（ＲＤＣ）２２、ハードディスクコン
トローラ（ＨＤＣ）２４、バッファメモリ２６、ＭＣＵ
（マイクロコントロールユニット）２８、ＤＳＰ（デジ
タルシグナルプロセッサ）３０、サーボ復調回路３２、
ＶＣＭ駆動回路３４及びＳＰＣ駆動回路３６が設けられ
る。
ドＩＣ１４に対しては、コントロールボード１２側にリ
ードチャネル回路（ＲＤＣ）２２、ハードディスクコン
トローラ（ＨＤＣ）２４、バッファメモリ２６、ＭＣＵ
（マイクロコントロールユニット）２８、ＤＳＰ（デジ
タルシグナルプロセッサ）３０、サーボ復調回路３２、
ＶＣＭ駆動回路３４及びＳＰＣ駆動回路３６が設けられ
る。
【００２４】ハードディスクコントローラ２４は、上位
装置からの各種のコマンドの授受、データの授受等のイ
ンタフェースの制御と、磁気ディスク媒体上の記録再生
フォーマットを制御するための装置内部の制御信号の発
生等を行う。ＭＣＵ２８はマイクロプロセッサで構成さ
れ、メモリに記憶されたプログラムによりハードディス
クコントローラ２４の制御、ＤＳＰ３０の制御、及びバ
ッファメモリ２６の制御等を行う。バッファメモリ２６
は上位装置からのライトデータの一時的な記憶及び磁気
ディスク媒体からのリードデータの一時的な記憶に用い
られる。
装置からの各種のコマンドの授受、データの授受等のイ
ンタフェースの制御と、磁気ディスク媒体上の記録再生
フォーマットを制御するための装置内部の制御信号の発
生等を行う。ＭＣＵ２８はマイクロプロセッサで構成さ
れ、メモリに記憶されたプログラムによりハードディス
クコントローラ２４の制御、ＤＳＰ３０の制御、及びバ
ッファメモリ２６の制御等を行う。バッファメモリ２６
は上位装置からのライトデータの一時的な記憶及び磁気
ディスク媒体からのリードデータの一時的な記憶に用い
られる。
【００２５】ＤＳＰ３０は、ヘッドアッセンブリィ１６
−１〜１６−６のヘッド位置決めのサーボ制御を行うた
めのプロセッサで構成され、メモリに記憶されたプログ
ラムによりサーボ復調回路３２からの位置信号の認識、
ＶＣＭ駆動回路３４によるＶＣＭ１８の駆動電流の制
御、ＳＰＭ駆動回路３６によるＳＰＭ２０の駆動電流の
制御による磁気ディスクの回転数の制御等を行う。
−１〜１６−６のヘッド位置決めのサーボ制御を行うた
めのプロセッサで構成され、メモリに記憶されたプログ
ラムによりサーボ復調回路３２からの位置信号の認識、
ＶＣＭ駆動回路３４によるＶＣＭ１８の駆動電流の制
御、ＳＰＭ駆動回路３６によるＳＰＭ２０の駆動電流の
制御による磁気ディスクの回転数の制御等を行う。
【００２６】更にＶＣＭ駆動回路３４は、ヘッドディス
クアッセンブリィ１０に設けているＶＣＭ１８によりヘ
ッドアクチュエータのアーム先端に指示しているヘッド
アッセンブリィ１６−１〜１６−６を回転させて位置決
め制御するためのパワーアンプである。更にＳＰＭ駆動
回路３６は、ヘッドディスクアッセンブリィ１０に設け
た磁気ディスクを回転させるためのＳＰＭ２０に駆動電
流を流すためのパワーアンプである。
クアッセンブリィ１０に設けているＶＣＭ１８によりヘ
ッドアクチュエータのアーム先端に指示しているヘッド
アッセンブリィ１６−１〜１６−６を回転させて位置決
め制御するためのパワーアンプである。更にＳＰＭ駆動
回路３６は、ヘッドディスクアッセンブリィ１０に設け
た磁気ディスクを回転させるためのＳＰＭ２０に駆動電
流を流すためのパワーアンプである。
【００２７】リードチャネル回路２２は、上位装置から
のライトデータを磁気ディスク媒体に記録するためのラ
イト変調回路と、磁気ディスク媒体より読み出されたリ
ード信号からデータを再生するためのリード復調回路を
備える。サーボ復調回路３２は、磁気ディスク媒体に記
録された位置決めのためのサーボパターンの読出しによ
り得られたリード信号に含まれるサーボ信号をリードチ
ャネル回路２２より得て、サーボ信号のピークホールド
や積分等によりヘッド位置信号を復調する。
のライトデータを磁気ディスク媒体に記録するためのラ
イト変調回路と、磁気ディスク媒体より読み出されたリ
ード信号からデータを再生するためのリード復調回路を
備える。サーボ復調回路３２は、磁気ディスク媒体に記
録された位置決めのためのサーボパターンの読出しによ
り得られたリード信号に含まれるサーボ信号をリードチ
ャネル回路２２より得て、サーボ信号のピークホールド
や積分等によりヘッド位置信号を復調する。
【００２８】図３は図２のハードディスクドライブの上
部カバーを外して平面的に見た内部構造であり、磁気デ
ィスク媒体３８に対し筐体コーナ側を回転中心としてヘ
ッドアクチュエータ４０が設けられている。磁気ディス
ク媒体３８は、複数枚がＳＰＭ２０の回転軸に重ね合わ
せて固着されている。例えば図２のヘッドディスクアッ
センブリィ１０のように、６つのヘッドアッセンブリィ
１６−１〜１６−６を設けた場合には、３枚の磁気ディ
スク媒体３８をＳＰＭ２０の回転軸に重ね合わせて固着
している。３枚の磁気ディスク媒体３８は６つの記録面
を有し、各記録面に対しヘッドアッセンブリィ１６−１
〜１６−６を位置決めする。
部カバーを外して平面的に見た内部構造であり、磁気デ
ィスク媒体３８に対し筐体コーナ側を回転中心としてヘ
ッドアクチュエータ４０が設けられている。磁気ディス
ク媒体３８は、複数枚がＳＰＭ２０の回転軸に重ね合わ
せて固着されている。例えば図２のヘッドディスクアッ
センブリィ１０のように、６つのヘッドアッセンブリィ
１６−１〜１６−６を設けた場合には、３枚の磁気ディ
スク媒体３８をＳＰＭ２０の回転軸に重ね合わせて固着
している。３枚の磁気ディスク媒体３８は６つの記録面
を有し、各記録面に対しヘッドアッセンブリィ１６−１
〜１６−６を位置決めする。
【００２９】即ち図３のヘッドアクチュエータ４０は、
磁気ディスク媒体３８を３枚持ち、記録面が６面である
ことから、磁気ディスク媒体３８側に４本のアームを延
在し、アーム先端にヘッドアッセンブリィ１６を支持し
ている。またヘッドアクチュエータ４０の反対側にはＶ
ＣＭ１８を配置している。ヘッドアクチュエータ４０と
固定側となる筐体側との間にはＦＰＣ４２が設けられて
いる。ＦＰＣ４２は一端をヘッドアクチュエータ４０の
側面に固定し、この部分からヘッドアクチュエータ４０
が可動できる所定の長さを持ってＵ字型にＦＰＣ４２を
引き出し、筐体側に固定している。ＦＰＣ４２のヘッド
アクチュエータ４０の側面の固定部分には、図２のヘッ
ドディスクアッセンブリィ１０に設けたヘッドＩＣ１４
が実装されている。
磁気ディスク媒体３８を３枚持ち、記録面が６面である
ことから、磁気ディスク媒体３８側に４本のアームを延
在し、アーム先端にヘッドアッセンブリィ１６を支持し
ている。またヘッドアクチュエータ４０の反対側にはＶ
ＣＭ１８を配置している。ヘッドアクチュエータ４０と
固定側となる筐体側との間にはＦＰＣ４２が設けられて
いる。ＦＰＣ４２は一端をヘッドアクチュエータ４０の
側面に固定し、この部分からヘッドアクチュエータ４０
が可動できる所定の長さを持ってＵ字型にＦＰＣ４２を
引き出し、筐体側に固定している。ＦＰＣ４２のヘッド
アクチュエータ４０の側面の固定部分には、図２のヘッ
ドディスクアッセンブリィ１０に設けたヘッドＩＣ１４
が実装されている。
【００３０】図４は図３のＦＰＣ４２を取り出して平面
的に一部省略して表わしている。ＦＰＣ４２は上側をコ
ントロールボード接続部５０とし、中央の変形部分とな
るバンド部５２を介して下側をヘッドアクチュエータ４
０の側面に装着するヘッド接続部５４としている。コン
トロールボード接続部５０には、ライト専用伝送路４
４、リード専用伝送路４６のパターンが引き出され、更
にヘッドＩＣを制御するためのコントロール用伝送路４
８も複数本引き出されている。
的に一部省略して表わしている。ＦＰＣ４２は上側をコ
ントロールボード接続部５０とし、中央の変形部分とな
るバンド部５２を介して下側をヘッドアクチュエータ４
０の側面に装着するヘッド接続部５４としている。コン
トロールボード接続部５０には、ライト専用伝送路４
４、リード専用伝送路４６のパターンが引き出され、更
にヘッドＩＣを制御するためのコントロール用伝送路４
８も複数本引き出されている。
【００３１】ライト専用伝送路４４、リード専用伝送路
４６及びコントロール用伝送路４８は、ＦＰＣ４２の最
も幅が狭くなるバンド部５２を通って、ヘッドアクチュ
エータ側面に装着されるヘッド接続部５４に至ってお
り、このヘッド接続部５４の部分にヘッドＩＣ１４を実
装している。図５は図４のＦＰＣ４２のヘッドアクチュ
エータ装着側に実装されたヘッドＩＣ１４のブロック図
である。ヘッドＩＣ１４にはモードセレクタ６０が設け
られ、コントロールボード１２側からのチップセレクト
信号ＣＳ及びリードライト切替信号Ｒ／Ｗを受け、ヘッ
ドＩＣ１４の動作とリードモードまたはライトモードの
動作を設定する。
４６及びコントロール用伝送路４８は、ＦＰＣ４２の最
も幅が狭くなるバンド部５２を通って、ヘッドアクチュ
エータ側面に装着されるヘッド接続部５４に至ってお
り、このヘッド接続部５４の部分にヘッドＩＣ１４を実
装している。図５は図４のＦＰＣ４２のヘッドアクチュ
エータ装着側に実装されたヘッドＩＣ１４のブロック図
である。ヘッドＩＣ１４にはモードセレクタ６０が設け
られ、コントロールボード１２側からのチップセレクト
信号ＣＳ及びリードライト切替信号Ｒ／Ｗを受け、ヘッ
ドＩＣ１４の動作とリードモードまたはライトモードの
動作を設定する。
【００３２】またヘッドＩＣ１４にはライトドライバ回
路６８とプリアンプ回路７５が設けられる。ライトドラ
イバ回路６８には、ライトバッファ６６の出力を入力し
たライトドライバとヘッドアッセンブリィ１６−１〜１
６−６に設けているライト用のインダクティブヘッド５
６の数分のライトドライバ出力回路が内蔵される。この
ためコントロールボード１２からの複数ビットのヘッド
セレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つのラ
イトドライバ出力回路が動作状態となってヘッドアッセ
ンブリィ１６−１〜１６−６の中の特定のインダクティ
ブヘッド５６を選択する。
路６８とプリアンプ回路７５が設けられる。ライトドラ
イバ回路６８には、ライトバッファ６６の出力を入力し
たライトドライバとヘッドアッセンブリィ１６−１〜１
６−６に設けているライト用のインダクティブヘッド５
６の数分のライトドライバ出力回路が内蔵される。この
ためコントロールボード１２からの複数ビットのヘッド
セレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つのラ
イトドライバ出力回路が動作状態となってヘッドアッセ
ンブリィ１６−１〜１６−６の中の特定のインダクティ
ブヘッド５６を選択する。
【００３３】プリアンプ回路７５には、ヘッドアッセン
ブリィ１６−１〜１６−６に設けているリード用のＭＲ
ヘッド５８の数分のプリアンプ初段回路と、複数のプリ
アンプ初段回路を共通入力し入力信号を増幅した後にリ
ードバッファ７２に出力するプリアンプが内蔵される。
このためコントロールボード１２からの複数ビットのヘ
ッドセレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つ
のプリアンプ初段回路が動作状態となり、ヘッドアッセ
ンブリィ１６−１〜１６−６の中の１つのＭＲヘッド５
８が選択される。
ブリィ１６−１〜１６−６に設けているリード用のＭＲ
ヘッド５８の数分のプリアンプ初段回路と、複数のプリ
アンプ初段回路を共通入力し入力信号を増幅した後にリ
ードバッファ７２に出力するプリアンプが内蔵される。
このためコントロールボード１２からの複数ビットのヘ
ッドセレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つ
のプリアンプ初段回路が動作状態となり、ヘッドアッセ
ンブリィ１６−１〜１６−６の中の１つのＭＲヘッド５
８が選択される。
【００３４】図４のＦＰＣ４２のライト専用伝送路４４
は、ヘッドＩＣ１４のライトバッファ６６に接続され、
ライトバッファ６６の出力はライトドライバ回路６８に
与えられている。またライトドライバ回路６８に対応し
て書込電流源７０が設けられ、更に書込電流の異常を検
出するヘッド異常検出回路７２が設けられている。ライ
ト動作の際にはモードセレクタ６０からの書込モード信
号が有効となり、ライトドライバ回路６８、書込電流源
７０及びヘッド異常検出回路７２が動作状態となる。こ
のため、ヘッドセレクタ６２からの選択信号によりライ
トドライバ回路６８の中の対応する１つのライトドライ
バ出力回路が動作状態となり、ヘッドアッセンブリィ１
６−１〜１６−６のインダクティブヘッド５６の１つを
選択する。
は、ヘッドＩＣ１４のライトバッファ６６に接続され、
ライトバッファ６６の出力はライトドライバ回路６８に
与えられている。またライトドライバ回路６８に対応し
て書込電流源７０が設けられ、更に書込電流の異常を検
出するヘッド異常検出回路７２が設けられている。ライ
ト動作の際にはモードセレクタ６０からの書込モード信
号が有効となり、ライトドライバ回路６８、書込電流源
７０及びヘッド異常検出回路７２が動作状態となる。こ
のため、ヘッドセレクタ６２からの選択信号によりライ
トドライバ回路６８の中の対応する１つのライトドライ
バ出力回路が動作状態となり、ヘッドアッセンブリィ１
６−１〜１６−６のインダクティブヘッド５６の１つを
選択する。
【００３５】その後にコントロールボード１２からライ
トデータ専用伝送路４４を介して供給されるライトデー
タをライトバッファ６６で受け、ライトドライバ回路６
８の中の動作状態にあるライトドライバにより例えばビ
ット反転に応じて書込電流源７０からインダクティブヘ
ッド５６に流す書込電流方向を反転して磁気ディスク媒
体に記録する。
トデータ専用伝送路４４を介して供給されるライトデー
タをライトバッファ６６で受け、ライトドライバ回路６
８の中の動作状態にあるライトドライバにより例えばビ
ット反転に応じて書込電流源７０からインダクティブヘ
ッド５６に流す書込電流方向を反転して磁気ディスク媒
体に記録する。
【００３６】プリアンプ回路７５はヘッドセレクタ６２
からの選択信号により内蔵した複数のプリアンプ初段回
路の１つを動作状態とし、ヘッドアッセンブリィ１６−
１〜１６−６に設けているＭＲヘッド５８のいずれか１
つを選択する。ここでヘッドアッセンブリィ１６−１〜
１６−６に設けているＭＲヘッド５８はセンス電流が必
要であり、センス電流は検出電流源７４により得られ
る。このため、リード動作の際にはモードセレクタ６０
からのリードモード信号が有効となって検出電流源７４
及びプリアンプ回路７５が動作状態となる。
からの選択信号により内蔵した複数のプリアンプ初段回
路の１つを動作状態とし、ヘッドアッセンブリィ１６−
１〜１６−６に設けているＭＲヘッド５８のいずれか１
つを選択する。ここでヘッドアッセンブリィ１６−１〜
１６−６に設けているＭＲヘッド５８はセンス電流が必
要であり、センス電流は検出電流源７４により得られ
る。このため、リード動作の際にはモードセレクタ６０
からのリードモード信号が有効となって検出電流源７４
及びプリアンプ回路７５が動作状態となる。
【００３７】プリアンプ回路７５は、選択されたいずれ
か１つのＭＲヘッド５８からのアナログリード信号を増
幅した後、リードバッファ７６を介してリード専用伝送
路４６より図４のＦＰＣ４２を経由してコントロールボ
ード１２側に伝送する。リードバッファ７６はプリアン
プ回路７５の出力回路を構成しており、リードバッファ
７６としてはオープンコレクタ形式の回路構成を採用し
ている。このため、プリアンプ回路７５とリードバッフ
ァ７６によってリードアンプが構成されている。
か１つのＭＲヘッド５８からのアナログリード信号を増
幅した後、リードバッファ７６を介してリード専用伝送
路４６より図４のＦＰＣ４２を経由してコントロールボ
ード１２側に伝送する。リードバッファ７６はプリアン
プ回路７５の出力回路を構成しており、リードバッファ
７６としてはオープンコレクタ形式の回路構成を採用し
ている。このため、プリアンプ回路７５とリードバッフ
ァ７６によってリードアンプが構成されている。
【００３８】図６は図２のリードチャネル回路２２のブ
ロック図である。リードチャネル回路２２はライト変調
回路７８とリード復調回路８０で構成される。ライト変
調回路７８は、スクランブラ８２、エンコーダ８４、並
直変換器８６、プリコーダ８８及び書込補償回路９０で
構成される。ライト変調回路７８の動作は、図２のハー
ドディスクコントローラ２２によりフォーマッティング
されたライトデータを受けて、まずスクランブラ８２に
より疑似ランダムパターンとのＥＸ−ＯＲによるスクラ
ンブルが与えられる。スクランブラ８２は、ライトデー
タのセクタフォーマットが例えばギャップ、パイロッ
ト、シンクバイト、データバイト、ＥＣＣ、ギャップで
構成されていることから、データバイトとＥＣＣの部分
についてスクランブルを掛ける。
ロック図である。リードチャネル回路２２はライト変調
回路７８とリード復調回路８０で構成される。ライト変
調回路７８は、スクランブラ８２、エンコーダ８４、並
直変換器８６、プリコーダ８８及び書込補償回路９０で
構成される。ライト変調回路７８の動作は、図２のハー
ドディスクコントローラ２２によりフォーマッティング
されたライトデータを受けて、まずスクランブラ８２に
より疑似ランダムパターンとのＥＸ−ＯＲによるスクラ
ンブルが与えられる。スクランブラ８２は、ライトデー
タのセクタフォーマットが例えばギャップ、パイロッ
ト、シンクバイト、データバイト、ＥＣＣ、ギャップで
構成されていることから、データバイトとＥＣＣの部分
についてスクランブルを掛ける。
【００３９】続いてＲＬＬエンコーダ８４により、例え
ば８／９符号に変換される。次に並直変換器８６で例え
ばそれまでのバイトデータをシリアルデータに変換す
る。プリコーダ８８はリード復調回路８０側において、
例えばパーシャルレスポンスの最尤検出（ＰＲＭＬ）を
行っていたとすると、再生時に（１＋Ｄ）の等化を行う
ことから、記録時にプリコーダ８８で予め１／（１＋
Ｄ）の演算を行う。ここでＤは遅延演算子である。
ば８／９符号に変換される。次に並直変換器８６で例え
ばそれまでのバイトデータをシリアルデータに変換す
る。プリコーダ８８はリード復調回路８０側において、
例えばパーシャルレスポンスの最尤検出（ＰＲＭＬ）を
行っていたとすると、再生時に（１＋Ｄ）の等化を行う
ことから、記録時にプリコーダ８８で予め１／（１＋
Ｄ）の演算を行う。ここでＤは遅延演算子である。
【００４０】書込補償回路９０は記録周波数が高いとき
に生ずる磁気媒体の非線形歪みを予め補償するために、
書込タイミングを僅かにずらす書込補償を行う。もちろ
ん、磁気記録で歪みが生じなければ書込補償回路９０を
設けなくともよい。次にリード復調回路８０を説明す
る。リード補復調路８０はＡＧＣ回路９２、フィルタ９
４、ＡＤ変換器９６、イコライザ９８、ＶＦＯ（可変周
波数発振器）１００、ビタビ検出器１０２、直並変換器
１０４、ＲＬＬデコーダ１０６及びデスクランブラ１０
８で構成される。
に生ずる磁気媒体の非線形歪みを予め補償するために、
書込タイミングを僅かにずらす書込補償を行う。もちろ
ん、磁気記録で歪みが生じなければ書込補償回路９０を
設けなくともよい。次にリード復調回路８０を説明す
る。リード補復調路８０はＡＧＣ回路９２、フィルタ９
４、ＡＤ変換器９６、イコライザ９８、ＶＦＯ（可変周
波数発振器）１００、ビタビ検出器１０２、直並変換器
１０４、ＲＬＬデコーダ１０６及びデスクランブラ１０
８で構成される。
【００４１】リード復調回路８０の動作は次のようにな
る。リード専用伝送路４６によるヘッドからのアナログ
リード信号は、ＡＧＣ回路９２による自動利得制御によ
る増幅を行った後、フィルタ９４のローパス特性で帯域
制限を行い、ＡＤコンバータ９６でＶＦＯ１００からの
サンプルクロックに基づいてデジタルリードデータに変
換する。
る。リード専用伝送路４６によるヘッドからのアナログ
リード信号は、ＡＧＣ回路９２による自動利得制御によ
る増幅を行った後、フィルタ９４のローパス特性で帯域
制限を行い、ＡＤコンバータ９６でＶＦＯ１００からの
サンプルクロックに基づいてデジタルリードデータに変
換する。
【００４２】イコライザ９８はリードデータに対し（１
＋Ｄ）の等価を行い、ビタビ検出器１０２でビタビアル
ゴリズムに従ってリードデータを復調する。ここでＶＦ
Ｏ１００は、イコライザ９８で等化が済んだリード信号
に同期してサンプルクロックの周波数を制御している。
ビタビ検出器１０２で復調されたリードデータは、直並
変換器１０４で例えばバイト単位のパラレルデータに変
換され、ＲＬＬデコーダ１０６で８／９逆変換を行い、
更にデスクランブラ１０８で疑似ランダム符号を用いて
データバイトとＥＣＣ部分についてデスクランブルを行
い、復調したリードデータをハードディスクコントロー
ラ２４に出力し、バッファメモリ２６を介して上位装置
に転送する。
＋Ｄ）の等価を行い、ビタビ検出器１０２でビタビアル
ゴリズムに従ってリードデータを復調する。ここでＶＦ
Ｏ１００は、イコライザ９８で等化が済んだリード信号
に同期してサンプルクロックの周波数を制御している。
ビタビ検出器１０２で復調されたリードデータは、直並
変換器１０４で例えばバイト単位のパラレルデータに変
換され、ＲＬＬデコーダ１０６で８／９逆変換を行い、
更にデスクランブラ１０８で疑似ランダム符号を用いて
データバイトとＥＣＣ部分についてデスクランブルを行
い、復調したリードデータをハードディスクコントロー
ラ２４に出力し、バッファメモリ２６を介して上位装置
に転送する。
【００４３】図７は図２のハードディスクドライブのヘ
ッドディスクアッセンブリィ１０とコントロールボード
１２の間のデータ伝送系の実施形態である。ヘッドディ
スクアッセンブリィ１０にはヘッドＩＣ１４が設けられ
ており、ヘッドＩＣ１４に対してはインダクティブヘッ
ド５６とＭＲヘッド５８を備えたヘッドアッセンブリィ
１６−１〜１６−６が接続されている。
ッドディスクアッセンブリィ１０とコントロールボード
１２の間のデータ伝送系の実施形態である。ヘッドディ
スクアッセンブリィ１０にはヘッドＩＣ１４が設けられ
ており、ヘッドＩＣ１４に対してはインダクティブヘッ
ド５６とＭＲヘッド５８を備えたヘッドアッセンブリィ
１６−１〜１６−６が接続されている。
【００４４】ヘッドディスクアッセンブリィ１０に設け
たヘッドＩＣ１４とコントロールボード１２に設けたリ
ードチャネル回路２２との間は、一対の伝送線４４−
１，４４−２を備えたライト専用伝送路４４と、一対の
の伝送線４６−１，４６−２を備えたリード専用伝送路
４６により接続されている。このライト専用伝送路４４
とリード専用伝送路４６は、ヘッドディスクアッセンブ
リィ１０において、図３のようにヘッドアクチュエータ
４０と筐体固定側との間を接続するＦＰＣ４２を経由し
ている。ＦＰＣ４２を通ったライト専用伝送路４４のヘ
ッドＩＣ１４に対する接続部分には、ライト転送用の終
端抵抗１１０，１１２が各伝送線４４−１，４４−２と
接地間に接続されている。
たヘッドＩＣ１４とコントロールボード１２に設けたリ
ードチャネル回路２２との間は、一対の伝送線４４−
１，４４−２を備えたライト専用伝送路４４と、一対の
の伝送線４６−１，４６−２を備えたリード専用伝送路
４６により接続されている。このライト専用伝送路４４
とリード専用伝送路４６は、ヘッドディスクアッセンブ
リィ１０において、図３のようにヘッドアクチュエータ
４０と筐体固定側との間を接続するＦＰＣ４２を経由し
ている。ＦＰＣ４２を通ったライト専用伝送路４４のヘ
ッドＩＣ１４に対する接続部分には、ライト転送用の終
端抵抗１１０，１１２が各伝送線４４−１，４４−２と
接地間に接続されている。
【００４５】このため、リードチャネル回路２２に設け
た図６のライト変調回路７８の書込補償回路９０から見
て、ライト専用伝送路４４はヘッドＩＣ１４がライト動
作モードにあるか否かに関わらず、終端抵抗１１０，１
１２で決まる伝送インピーダンスを持つことになる。一
方、ヘッドディスクアッセンブリィ１０のＦＰＣ４２を
通過したヘッドＩＣからのリード専用伝送路４６は、コ
ントロールボード１２のリードチャネル回路２２に接続
されるが、このリードチャネル回路２２の接続部分とな
る受信端にリード伝送用の終端抵抗１１４，１１６を各
伝送線４６−１，４６−２と接地間に接続している。
た図６のライト変調回路７８の書込補償回路９０から見
て、ライト専用伝送路４４はヘッドＩＣ１４がライト動
作モードにあるか否かに関わらず、終端抵抗１１０，１
１２で決まる伝送インピーダンスを持つことになる。一
方、ヘッドディスクアッセンブリィ１０のＦＰＣ４２を
通過したヘッドＩＣからのリード専用伝送路４６は、コ
ントロールボード１２のリードチャネル回路２２に接続
されるが、このリードチャネル回路２２の接続部分とな
る受信端にリード伝送用の終端抵抗１１４，１１６を各
伝送線４６−１，４６−２と接地間に接続している。
【００４６】これに加えて本発明にあっては、リード専
用伝送路４６のリードチャネル回路２２に対する受信端
に、リード専用伝送路４６の伝送線４６−１，４６−２
間及び各伝送線４６−１，４６−２と接地間に生ずる浮
遊容量による周波数特性を補償するための補償回路１１
８を設けている。補償回路１１８は、一対のリード専用
の伝送線４６−１，４６−２の間にインダクタンス１２
０と抵抗１２２を直列接続している。補償回路１１８は
ＦＰＣ４２に形成されたリード専用の信号線４６−１，
４６−２のパターンに寄生する浮遊容量を主に補償する
ために設けられており、同時にリードチャネル回路２２
の受信端側に生ずる浮遊容量についても補償する。
用伝送路４６のリードチャネル回路２２に対する受信端
に、リード専用伝送路４６の伝送線４６−１，４６−２
間及び各伝送線４６−１，４６−２と接地間に生ずる浮
遊容量による周波数特性を補償するための補償回路１１
８を設けている。補償回路１１８は、一対のリード専用
の伝送線４６−１，４６−２の間にインダクタンス１２
０と抵抗１２２を直列接続している。補償回路１１８は
ＦＰＣ４２に形成されたリード専用の信号線４６−１，
４６−２のパターンに寄生する浮遊容量を主に補償する
ために設けられており、同時にリードチャネル回路２２
の受信端側に生ずる浮遊容量についても補償する。
【００４７】図８は、図７のＦＰＣ４２を通り、また補
償回路１１８を設けたリード専用伝送路４６における一
方の伝送線４６−１と接地間の等価回路である。この等
価回路において、まず送信端のリードアンプ電流源１２
４は図５のヘッドＩＣ１４に設けたプリアンプ７５とリ
ードバッファ７６に対応し、ＭＲヘッド５６によるアナ
ログリード電圧ｅi にリードアンプの相互コンダクタン
スｇm を掛け合わせた電流ｉ（＝ｇm ・ｅi ）を発生す
る。
償回路１１８を設けたリード専用伝送路４６における一
方の伝送線４６−１と接地間の等価回路である。この等
価回路において、まず送信端のリードアンプ電流源１２
４は図５のヘッドＩＣ１４に設けたプリアンプ７５とリ
ードバッファ７６に対応し、ＭＲヘッド５６によるアナ
ログリード電圧ｅi にリードアンプの相互コンダクタン
スｇm を掛け合わせた電流ｉ（＝ｇm ・ｅi ）を発生す
る。
【００４８】伝送線４６−１と接地間には、まずＦＰＣ
４２を通ることで浮遊容量１２６が発生する。この浮遊
容量１２６は伝送線４６−１と他の伝送線４６−２との
間に生ずる容量の２倍の浮遊容量２Ｃ01が接続されたこ
とになる。続いて伝送線４６−１と接地間には、コント
ロールボード１２側に設けた補償回路１１８のインダク
タンス１２０と抵抗１２２が直列接続される。ここでイ
ンダクタンス１２０の値をＬ１、抵抗１２２の値をＲ２
とすると、伝送線４６−１と接地間にはそれぞれ半分と
なる（Ｌ１／２）及び（Ｒ２／２）が直列接続されるこ
とになる。
４２を通ることで浮遊容量１２６が発生する。この浮遊
容量１２６は伝送線４６−１と他の伝送線４６−２との
間に生ずる容量の２倍の浮遊容量２Ｃ01が接続されたこ
とになる。続いて伝送線４６−１と接地間には、コント
ロールボード１２側に設けた補償回路１１８のインダク
タンス１２０と抵抗１２２が直列接続される。ここでイ
ンダクタンス１２０の値をＬ１、抵抗１２２の値をＲ２
とすると、伝送線４６−１と接地間にはそれぞれ半分と
なる（Ｌ１／２）及び（Ｒ２／２）が直列接続されるこ
とになる。
【００４９】続いて伝送線４６−１側に設けた終端抵抗
１１４が接続される。この終端抵抗１１４の抵抗値はＲ
１とする。続いてコントロールボード１２の受信端に寄
生するコントロールボード浮遊容量１２８が接続され
る。コントロールボード浮遊容量１２８の値はＦＰＣ浮
遊容量１２６と同様に、伝送線４６−１と他の伝送線４
６−２の間に生ずる容量の２倍の浮遊容量２Ｃ02が接続
されたことになる。
１１４が接続される。この終端抵抗１１４の抵抗値はＲ
１とする。続いてコントロールボード１２の受信端に寄
生するコントロールボード浮遊容量１２８が接続され
る。コントロールボード浮遊容量１２８の値はＦＰＣ浮
遊容量１２６と同様に、伝送線４６−１と他の伝送線４
６−２の間に生ずる容量の２倍の浮遊容量２Ｃ02が接続
されたことになる。
【００５０】そして、伝送路４６−１と接地間の最終端
となる受信端に転送された出力電圧ｅ0 が得られ、これ
が図６に示したリード復調回路８０のＡＧＣ回路９２に
入力する。この図８におけるリード専用の伝送線４６−
１の等価回路の伝送利得Ｇ（ω）、及び伝送インピーダ
ンスＺは次式で与えられる。
となる受信端に転送された出力電圧ｅ0 が得られ、これ
が図６に示したリード復調回路８０のＡＧＣ回路９２に
入力する。この図８におけるリード専用の伝送線４６−
１の等価回路の伝送利得Ｇ（ω）、及び伝送インピーダ
ンスＺは次式で与えられる。
【００５１】
【数１】
【００５２】この（１）式から明らかなように、伝送利
得Ｇ（ω）は伝送インピーダンスＺに依存しており、伝
送インピーダンスＺは（２）式から明らかなように、ω
＝２πｆとなる周波数ｆに依存している。即ち、周波数
ｆが増加すると浮遊容量Ｃ01，, Ｃ02によるインピーダ
ンス成分は低下し、逆にインダクタンスＬ１による成分
は増加する。
得Ｇ（ω）は伝送インピーダンスＺに依存しており、伝
送インピーダンスＺは（２）式から明らかなように、ω
＝２πｆとなる周波数ｆに依存している。即ち、周波数
ｆが増加すると浮遊容量Ｃ01，, Ｃ02によるインピーダ
ンス成分は低下し、逆にインダクタンスＬ１による成分
は増加する。
【００５３】このため、浮遊容量Ｃ01，Ｃ02に対し補償
回路１１８に設けているインダクタンスＬ１の値を適切
に選ぶことで高周波成分における浮遊容量に起因したイ
ンピーダンスの低下を抑制し、高周波成分の減衰を抑え
ることでアナログリード信号の伝送特性を広帯域化する
ことができる。図９は図７の等価回路１１８によるリー
ド専用伝送路４６の振幅及び群遅延の周波数特性であ
る。
回路１１８に設けているインダクタンスＬ１の値を適切
に選ぶことで高周波成分における浮遊容量に起因したイ
ンピーダンスの低下を抑制し、高周波成分の減衰を抑え
ることでアナログリード信号の伝送特性を広帯域化する
ことができる。図９は図７の等価回路１１８によるリー
ド専用伝送路４６の振幅及び群遅延の周波数特性であ
る。
【００５４】ここで図７のリード専用伝送路４６のコン
トロールボード１２側に設けている終端抵抗１１４，１
１６の抵抗値Ｒ１，Ｒ３をＲ１＝Ｒ３＝１００Ω、ＦＰ
Ｃ４２及びコントロールボード１２側に生ずる浮遊容量
（Ｃ01＋Ｃ02）＝９．５ｐＦ、補償回路１１８のインダ
クタンス１２０の値Ｌ１＝０．１μＨ、及び抵抗１１２
の抵抗値Ｒ２＝２００Ωとしている。
トロールボード１２側に設けている終端抵抗１１４，１
１６の抵抗値Ｒ１，Ｒ３をＲ１＝Ｒ３＝１００Ω、ＦＰ
Ｃ４２及びコントロールボード１２側に生ずる浮遊容量
（Ｃ01＋Ｃ02）＝９．５ｐＦ、補償回路１１８のインダ
クタンス１２０の値Ｌ１＝０．１μＨ、及び抵抗１１２
の抵抗値Ｒ２＝２００Ωとしている。
【００５５】まず図９の振幅特性を見ると、振幅特性１
３０が補償回路１１８を設けていない場合であり、これ
に対し補償回路１１８を設けることによって振幅特性１
４３のように１００ＭＨｚを越える高周波成分の減衰が
改善され、振幅成分についての広帯域化が実現されてい
る。ここで補償回路１１８に設けた抵抗１２２の抵抗値
Ｒ２は、振幅特性１３２のピーキング量を調整するため
の値となる。また補償回路１１８に設けた抵抗１２２の
抵抗値Ｒ２は、終端抵抗１１４，１１６と共にその一部
を兼ねることになる。
３０が補償回路１１８を設けていない場合であり、これ
に対し補償回路１１８を設けることによって振幅特性１
４３のように１００ＭＨｚを越える高周波成分の減衰が
改善され、振幅成分についての広帯域化が実現されてい
る。ここで補償回路１１８に設けた抵抗１２２の抵抗値
Ｒ２は、振幅特性１３２のピーキング量を調整するため
の値となる。また補償回路１１８に設けた抵抗１２２の
抵抗値Ｒ２は、終端抵抗１１４，１１６と共にその一部
を兼ねることになる。
【００５６】群遅延の周波数特性については、群遅延特
性１３４が補償回路１１８を設けていない場合であり、
これに対し補償回路１１８を設けることによって群遅延
特性１３６のように１００ＭＨｚを越える高周波成分に
おける遅延の落ち込みを大幅に改善して広帯域化するこ
とができる。尚、図８の等価回路は図７のリード専用伝
送路４６の一方の伝送路４６−１の等価回路を示してい
るが、他方の伝送路４６−２については終端抵抗１１４
を終端抵抗１１６に置き換えるだけでよい。
性１３４が補償回路１１８を設けていない場合であり、
これに対し補償回路１１８を設けることによって群遅延
特性１３６のように１００ＭＨｚを越える高周波成分に
おける遅延の落ち込みを大幅に改善して広帯域化するこ
とができる。尚、図８の等価回路は図７のリード専用伝
送路４６の一方の伝送路４６−１の等価回路を示してい
るが、他方の伝送路４６−２については終端抵抗１１４
を終端抵抗１１６に置き換えるだけでよい。
【００５７】図１０は図２のハードディスクドライブに
おけるヘッドディスクアッセンブリィ１０とコントロー
ルボード１２の間のリード及びライトの伝送系の他の実
施形態である。図１０において、ヘッドディスクアッセ
ンブリィ１０のヘッドＩＣ１４とコントロールボード１
２との間に設けられたライト専用伝送路４４とリード専
用伝送路４６は、それぞれヘッドディスクアッセンブリ
ィ１０内に設けたＦＰＣ４２を経由しており、ライト専
用伝送路４４については図７の実施形態と同じである
が、リード専用伝送路４６についてはコントロールボー
ド１２側の補償回路１１８に新たに緩衝増幅器としてエ
ミッタフォロワ回路１３８を設けている。
おけるヘッドディスクアッセンブリィ１０とコントロー
ルボード１２の間のリード及びライトの伝送系の他の実
施形態である。図１０において、ヘッドディスクアッセ
ンブリィ１０のヘッドＩＣ１４とコントロールボード１
２との間に設けられたライト専用伝送路４４とリード専
用伝送路４６は、それぞれヘッドディスクアッセンブリ
ィ１０内に設けたＦＰＣ４２を経由しており、ライト専
用伝送路４４については図７の実施形態と同じである
が、リード専用伝送路４６についてはコントロールボー
ド１２側の補償回路１１８に新たに緩衝増幅器としてエ
ミッタフォロワ回路１３８を設けている。
【００５８】即ち、コントロールボード１２に接続され
るリード専用伝送路４６の受信端には、リード伝送用の
終端抵抗１１４，１１６、及び補償回路１１８を構成す
るインダクタンス１２０と抵抗１２２の直列回路に加
え、伝送線４６−１，４６−２の各々に緩衝増幅器とし
て機能するトランジスタ１４０，１４２及びエミッタ抵
抗１４４，１４６を備えたエミッタフォロワ回路１３８
を新たに設けている。
るリード専用伝送路４６の受信端には、リード伝送用の
終端抵抗１１４，１１６、及び補償回路１１８を構成す
るインダクタンス１２０と抵抗１２２の直列回路に加
え、伝送線４６−１，４６−２の各々に緩衝増幅器とし
て機能するトランジスタ１４０，１４２及びエミッタ抵
抗１４４，１４６を備えたエミッタフォロワ回路１３８
を新たに設けている。
【００５９】エミッタフォロワ回路１３８を設けること
によって補償回路１１８のリードチャネル回路２２側に
発生する浮遊容量をトランジスタ１４０，１４２による
エミッタ電流の供給でチャージすることで除去すること
ができる。図１１は図１０のリード伝送系の等価回路図
である。この等価回路図にあっては、図８のエミッタフ
ォロワ回路を持たない補償回路１１８の等価回路におけ
るコントロールボード側の浮遊容量１２８を除いた等価
回路となる。この等価回路におけるリード伝送系の伝送
利得Ｇ（ω）及び伝送インピーダンスＺは次式で与えら
れる。
によって補償回路１１８のリードチャネル回路２２側に
発生する浮遊容量をトランジスタ１４０，１４２による
エミッタ電流の供給でチャージすることで除去すること
ができる。図１１は図１０のリード伝送系の等価回路図
である。この等価回路図にあっては、図８のエミッタフ
ォロワ回路を持たない補償回路１１８の等価回路におけ
るコントロールボード側の浮遊容量１２８を除いた等価
回路となる。この等価回路におけるリード伝送系の伝送
利得Ｇ（ω）及び伝送インピーダンスＺは次式で与えら
れる。
【００６０】
【数２】
【００６１】この図１０の補償回路１１８にエミッタフ
ォロワ回路１３８を設けてコントロールボード側の浮遊
容量を除去する実施形態にあっても、補償回路１１８を
設けたことによって図９の振幅特性１３２及び群遅延特
性１３６と同様なアナログリード信号の高周波成分の減
衰を抑えた広帯域化が達成できる。図１２は図２のハー
ドディスクドライブにおける本発明の他の実施形態であ
り、この実施形態にあってはコントロールボード１２か
らヘッドディスクアッセンブリィのヘッドＩＣに対する
ライト伝送路を並列化したことを特徴とする。
ォロワ回路１３８を設けてコントロールボード側の浮遊
容量を除去する実施形態にあっても、補償回路１１８を
設けたことによって図９の振幅特性１３２及び群遅延特
性１３６と同様なアナログリード信号の高周波成分の減
衰を抑えた広帯域化が達成できる。図１２は図２のハー
ドディスクドライブにおける本発明の他の実施形態であ
り、この実施形態にあってはコントロールボード１２か
らヘッドディスクアッセンブリィのヘッドＩＣに対する
ライト伝送路を並列化したことを特徴とする。
【００６２】図１２において、ヘッドディスクアッセン
ブリィ１０には、この実施形態にあってはヘッドＩＣ１
４−１，１４−２が設けられており、それぞれヘッドア
ッセンブリィ１６−１〜１６−１０とヘッドアッセンブ
リィ１６−１１〜１６−２０を接続している。ヘッドＩ
Ｃ１４−１，１４−２からのリード専用伝送路４６は、
並列接続された後にＦＰＣ４２を通り、コントロールボ
ード１２のリードチャネル回路２２に接続され、この接
続部分となる受信端に、図１０の実施形態と同様、エミ
ッタフォロワ回路１３８を備えた補償回路１１８を実装
している。
ブリィ１０には、この実施形態にあってはヘッドＩＣ１
４−１，１４−２が設けられており、それぞれヘッドア
ッセンブリィ１６−１〜１６−１０とヘッドアッセンブ
リィ１６−１１〜１６−２０を接続している。ヘッドＩ
Ｃ１４−１，１４−２からのリード専用伝送路４６は、
並列接続された後にＦＰＣ４２を通り、コントロールボ
ード１２のリードチャネル回路２２に接続され、この接
続部分となる受信端に、図１０の実施形態と同様、エミ
ッタフォロワ回路１３８を備えた補償回路１１８を実装
している。
【００６３】一方、コントロールボード１２のリードチ
ャネル回路２４とヘッドディスクアッセンブリィ１０の
ヘッドＩＣ１４−１，１４−２とを結ぶライト伝送路
は、この実施形態にあっては、例えばバイト単位に８ビ
ットデータを並列転送する並列ライトデータ伝送路１４
８としている。コントロールボード１２からの並列ライ
トデータ伝送路１４８は、ＦＰＣ４２を経由した後、コ
ネクタ１５０により並列伝送路１５２により、従来、コ
ントロールボード１２のリードチャネル回路２２側に設
けていたライト変調回路のシリアル回路部分を分離した
第２ライト変調回路１５６に入力している。
ャネル回路２４とヘッドディスクアッセンブリィ１０の
ヘッドＩＣ１４−１，１４−２とを結ぶライト伝送路
は、この実施形態にあっては、例えばバイト単位に８ビ
ットデータを並列転送する並列ライトデータ伝送路１４
８としている。コントロールボード１２からの並列ライ
トデータ伝送路１４８は、ＦＰＣ４２を経由した後、コ
ネクタ１５０により並列伝送路１５２により、従来、コ
ントロールボード１２のリードチャネル回路２２側に設
けていたライト変調回路のシリアル回路部分を分離した
第２ライト変調回路１５６に入力している。
【００６４】このためリードチャネル回路２２側には、
ヘッドディスクアッセンブリィ１０側に分離したシリア
ル回路部となる第２ライト変調回路１５６を除く並列デ
ータ処理の回路部となる第１ライト変調回路１５４が残
されている。図１３は図１２の実施形態におけるリード
チャネル回路２２のブロック図である。リードチャネル
回路２２において、リード変調回路８０は図６と同じで
あるが、ライト変調側についてはスクランブラ８２とＲ
ＬＬエンコーダ８４のみを残した第１ライト変調回路１
５４としており、図６のライト変調回路７８における残
りの並直変換器８６、プリコーダ８８及び書込補償回路
９０については、図１４に取り出して示すように、図１
２のヘッドディスクアッセンブリィ１０側に設けた第２
ライト変調回路１５６に移している。
ヘッドディスクアッセンブリィ１０側に分離したシリア
ル回路部となる第２ライト変調回路１５６を除く並列デ
ータ処理の回路部となる第１ライト変調回路１５４が残
されている。図１３は図１２の実施形態におけるリード
チャネル回路２２のブロック図である。リードチャネル
回路２２において、リード変調回路８０は図６と同じで
あるが、ライト変調側についてはスクランブラ８２とＲ
ＬＬエンコーダ８４のみを残した第１ライト変調回路１
５４としており、図６のライト変調回路７８における残
りの並直変換器８６、プリコーダ８８及び書込補償回路
９０については、図１４に取り出して示すように、図１
２のヘッドディスクアッセンブリィ１０側に設けた第２
ライト変調回路１５６に移している。
【００６５】更に、この第２ライト変調回路１５６には
シンセサイザ１４２が設けられており、ライト動作の際
のクロックをシンセサイザ１４２で発生して並直変換器
８６における変換動作を行わせ、またシンセサイザ１４
２からクロックを図１３の第１ライト変調回路１５４に
戻してスクランブラ８２及びエンコーダ８４の動作を行
わせている。
シンセサイザ１４２が設けられており、ライト動作の際
のクロックをシンセサイザ１４２で発生して並直変換器
８６における変換動作を行わせ、またシンセサイザ１４
２からクロックを図１３の第１ライト変調回路１５４に
戻してスクランブラ８２及びエンコーダ８４の動作を行
わせている。
【００６６】このようにコントロールボード１２からヘ
ッドディスクアッセンブリィ１０に対するライトデータ
伝送路を例えば８ビットの並列ライトデータ伝送路１４
８とすることで、磁気ディスク媒体に対する記録周波数
に対しライト伝送路のクロック周波数を１／８に低下さ
せることができ、クロック周波数の増加に伴ってデータ
伝送速度が高くなっても、ライトデータ転送速度を十分
に低くしてライト伝送系の伝送品質を高めることができ
る。
ッドディスクアッセンブリィ１０に対するライトデータ
伝送路を例えば８ビットの並列ライトデータ伝送路１４
８とすることで、磁気ディスク媒体に対する記録周波数
に対しライト伝送路のクロック周波数を１／８に低下さ
せることができ、クロック周波数の増加に伴ってデータ
伝送速度が高くなっても、ライトデータ転送速度を十分
に低くしてライト伝送系の伝送品質を高めることができ
る。
【００６７】もちろん、図１２の並列ライトデータ伝送
路１４８は８ビットを１バイトとした並列伝送を例にと
るものであったが、２ビット以上の並列伝送であれば適
宜の並列ビット伝送とすることができる。尚、上記の実
施形態は、パーシャルレスポンス最尤検出ＰＲＭＬの記
録再生方式をとる磁気ディスクドライブを例にとるもの
であったが、本発明はこれに限定されず、ピーク検出方
式等、他の記録再生方式についてもそのまま適用するこ
とができる。また、磁気ヘッドとしてはインダクティブ
型と磁気抵抗型の複合ヘッドを例にとるものであった
が、リード及びライト兼用のインダクティブ型のヘッド
でもよい。
路１４８は８ビットを１バイトとした並列伝送を例にと
るものであったが、２ビット以上の並列伝送であれば適
宜の並列ビット伝送とすることができる。尚、上記の実
施形態は、パーシャルレスポンス最尤検出ＰＲＭＬの記
録再生方式をとる磁気ディスクドライブを例にとるもの
であったが、本発明はこれに限定されず、ピーク検出方
式等、他の記録再生方式についてもそのまま適用するこ
とができる。また、磁気ヘッドとしてはインダクティブ
型と磁気抵抗型の複合ヘッドを例にとるものであった
が、リード及びライト兼用のインダクティブ型のヘッド
でもよい。
【００６８】また図１０の実施形態にあっては、緩衝増
幅器としてのエミッタフォロワ回路１３８をリードチャ
ネル回路２２の受信端に補償回路１１８の一部として実
装しているが、エミッタフォロワ回路１３８をリードチ
ャネル回路２２のＩＣに内蔵してもよい。更に補償回路
１１８のインダクタンス１２０をリードチャネル回路２
２を構成するＩＣ内の配線パターン等で構成し、エミッ
タフォロワ回路１３８のみならず、補償回路１１８のイ
ンダクタンス１２０と抵抗１２２の直列回路について
も、リードチャネル回路２２のＩＣに内蔵するようにし
てもよい。
幅器としてのエミッタフォロワ回路１３８をリードチャ
ネル回路２２の受信端に補償回路１１８の一部として実
装しているが、エミッタフォロワ回路１３８をリードチ
ャネル回路２２のＩＣに内蔵してもよい。更に補償回路
１１８のインダクタンス１２０をリードチャネル回路２
２を構成するＩＣ内の配線パターン等で構成し、エミッ
タフォロワ回路１３８のみならず、補償回路１１８のイ
ンダクタンス１２０と抵抗１２２の直列回路について
も、リードチャネル回路２２のＩＣに内蔵するようにし
てもよい。
【００６９】更にまた、本発明は上記の実施形態に限定
されず、本発明の目的と利点を損なわない範囲で適宜の
変形ができる。更に、本発明は上記の実施形態に示した
数値による限定は受けない。
されず、本発明の目的と利点を損なわない範囲で適宜の
変形ができる。更に、本発明は上記の実施形態に示した
数値による限定は受けない。
【００７０】
【発明の効果】以上説明してきたように本発明によれ
ば、ヘッドアクチュエータ側に配置されたリードアンプ
でヘッドからの読取信号を増幅し、一対のリード専用伝
送線によりＦＰＣを経由してコントロールボードに接続
し、このリード専用伝送線にインダクタンスと抵抗の直
列回路を備えた補償回路を設けたことで、リード専用伝
送線に生ずるＦＰＣの浮遊容量及びコントロールボード
側の浮遊容量によるアナログリード信号の高周波帯域で
の減衰を補償し、浮遊容量が存在してもリード伝送路の
周波数特性を改善して広帯域化でき、その結果、高速の
データ転送について適切な転送品質を維持して良好なア
ナログリード信号の伝送によりリードデータを正確に再
生することができる。
ば、ヘッドアクチュエータ側に配置されたリードアンプ
でヘッドからの読取信号を増幅し、一対のリード専用伝
送線によりＦＰＣを経由してコントロールボードに接続
し、このリード専用伝送線にインダクタンスと抵抗の直
列回路を備えた補償回路を設けたことで、リード専用伝
送線に生ずるＦＰＣの浮遊容量及びコントロールボード
側の浮遊容量によるアナログリード信号の高周波帯域で
の減衰を補償し、浮遊容量が存在してもリード伝送路の
周波数特性を改善して広帯域化でき、その結果、高速の
データ転送について適切な転送品質を維持して良好なア
ナログリード信号の伝送によりリードデータを正確に再
生することができる。
【００７１】またリード専用伝送線の浮遊容量の補償回
路に緩衝増幅器を設けることで、コントロールボード側
の浮遊容量を除去でき、ＦＰＣの浮遊容量の補償のみで
よいことから補償回路の定数を小さくして回路構成を簡
略化できる。またリード専用伝送線とライト専用伝送路
に分けていることから、リード専用伝送路に浮遊容量補
償用の補償回路を設けても、この補償回路はライト専用
伝送路側に影響せず、ライト専用伝送路の補償回路によ
るインピーダンス不整合による反射損などを起こす恐れ
はない。
路に緩衝増幅器を設けることで、コントロールボード側
の浮遊容量を除去でき、ＦＰＣの浮遊容量の補償のみで
よいことから補償回路の定数を小さくして回路構成を簡
略化できる。またリード専用伝送線とライト専用伝送路
に分けていることから、リード専用伝送路に浮遊容量補
償用の補償回路を設けても、この補償回路はライト専用
伝送路側に影響せず、ライト専用伝送路の補償回路によ
るインピーダンス不整合による反射損などを起こす恐れ
はない。
【００７２】更にライト専用伝送線について、コントロ
ールボードとヘッドアクチュエータ側との間を並列ライ
トデータ転送線により並列Ｎビット転送とすることでラ
イトデータの転送速度を１／Ｎにでき、直列ライトデー
タの転送速度に依存した媒体に対する記録周波数の増加
に対し、容易にライトデータ転送を対応することができ
る。
ールボードとヘッドアクチュエータ側との間を並列ライ
トデータ転送線により並列Ｎビット転送とすることでラ
イトデータの転送速度を１／Ｎにでき、直列ライトデー
タの転送速度に依存した媒体に対する記録周波数の増加
に対し、容易にライトデータ転送を対応することができ
る。
【図１】本発明の原理説明図
【図２】本発明によるハードディスクドライブのブロッ
ク図
ク図
【図３】図２のヘッドディスクアッセンブリィの内部構
造の説明図
造の説明図
【図４】図３のヘッドアクチュエータと筐体間に配置し
たＦＰＣを取り出した説明図
たＦＰＣを取り出した説明図
【図５】図２のヘッドＩＣの回路ブロック図
【図６】図２のリードチャネル回路のブロック図
【図７】本発明の記憶装置のデータ伝送系に設けた補償
回路の一実施形態の説明図
回路の一実施形態の説明図
【図８】図７の補償回路を設けたリード伝送系の等価回
路図
路図
【図９】図７の補償回路によるリード信号の振幅及び群
遅延の周波数特性図
遅延の周波数特性図
【図１０】本発明の記憶装置のデータ伝送系に設けた補
償回路の他の実施形態の説明図
償回路の他の実施形態の説明図
【図１１】図１０の補償回路を設けたリード伝送系の等
価回路図
価回路図
【図１２】ライト伝送系を並列化した本発明の他の実施
形態の説明図
形態の説明図
【図１３】図１２に使用するリードチャネル回路のブロ
ック図
ック図
【図１４】図１２のヘッドアクチュエータ側に設けた第
２ライト変調回路のブロック図
２ライト変調回路のブロック図
【図１５】従来のＦＰＣを用いた磁気ディスク装置のデ
ータ伝送系の説明図 １０：ヘッドディスクアッセンブリィ １２：コントロールボード １４：ヘッドＩＣ １６，１６−１〜１６−２０：ヘッドアッセンブリィ
（ヘッド） １８：ボイスコイルモータ（ＶＣＭ） ２０：スピンドルモータ（ＳＰＭ） ２２：リードチャネル回路 ２４：ハードディスクコントローラ（ＨＤＣ） ２６：バッファメモリ ２８：メインコントロールユニット（ＭＣＵ） ３０：デジタルシグナルプロセッサ（ＤＳＰ） ３２：サーボ復調回路 ３４：ＶＣＭ駆動回路 ３６：ＳＰＭ駆動回路 ３８：磁気ディスク媒体 ４０：ヘッドアクチュエータ ４２：フレキシブルプリント回路（ＦＰＣ） ４４：ライト専用伝送路 ４６：リード専用伝送路 ４６−１，４６−２：伝送線 ４８：コントロール用伝送路 ５０：コントロールボード接続部 ５２：バンド部 ５４：ヘッド接続部 ５６：インダクティブヘッド（ライトヘッド） ５８：ＭＲヘッド（リードヘッド） ６０：モードセレクタ ６２：ヘッドセレクタ ６６：ライトバッファ ６８：ライトドライバ回路 ７０：書込電流源 ７２：ヘッド異常検出回路（ヘッド・アンセーフ・ディ
テクタ） ７４：検出電流源 ７５：プリアンプ回路 ７６：リードバッファ ７８：ライト変調回路 ８０：リード復調回路 ８２：スクランブラ ８４：ＲＬＬエンコーダ ８６：並直変換器 ８８：プリコーダ ９０：書込補償回路 ９２：ＡＧＣ回路 ９４：フィルタ ９６：ＡＤ変換器 ９８：イコライザ １００：可変周波数発振器（ＶＦＯ） １０２：ビタビ検出器 １０４：直並変換器 １０６：ＲＬＬデコーダ １０８：デスクランブラ １１０，１１２：ライト伝送用終端抵抗 １１４，１１６：リード伝送用終端抵抗 １１８：補償回路 １２０：インダクタンス １２２：抵抗 １２４：リードアンプ電流源 １２６：ＦＰＣ浮遊容量 １２８：コントロールボード浮遊容量 １３０，１３２：振幅・周波数特性 １３４，１３６：群遅延・周波数特性 １３８：エミッタフォロワ（緩衝増幅器） １４０，１４４：トランジスタ １４４，１４６：エミッタ抵抗 １４８：並列ライトデータ伝送路（８ビット並列伝送
路） １５０：コネクタ １５２：ケーブル １５４：第１ライト変調回路 １５６：第２ライト変調回路
ータ伝送系の説明図 １０：ヘッドディスクアッセンブリィ １２：コントロールボード １４：ヘッドＩＣ １６，１６−１〜１６−２０：ヘッドアッセンブリィ
（ヘッド） １８：ボイスコイルモータ（ＶＣＭ） ２０：スピンドルモータ（ＳＰＭ） ２２：リードチャネル回路 ２４：ハードディスクコントローラ（ＨＤＣ） ２６：バッファメモリ ２８：メインコントロールユニット（ＭＣＵ） ３０：デジタルシグナルプロセッサ（ＤＳＰ） ３２：サーボ復調回路 ３４：ＶＣＭ駆動回路 ３６：ＳＰＭ駆動回路 ３８：磁気ディスク媒体 ４０：ヘッドアクチュエータ ４２：フレキシブルプリント回路（ＦＰＣ） ４４：ライト専用伝送路 ４６：リード専用伝送路 ４６−１，４６−２：伝送線 ４８：コントロール用伝送路 ５０：コントロールボード接続部 ５２：バンド部 ５４：ヘッド接続部 ５６：インダクティブヘッド（ライトヘッド） ５８：ＭＲヘッド（リードヘッド） ６０：モードセレクタ ６２：ヘッドセレクタ ６６：ライトバッファ ６８：ライトドライバ回路 ７０：書込電流源 ７２：ヘッド異常検出回路（ヘッド・アンセーフ・ディ
テクタ） ７４：検出電流源 ７５：プリアンプ回路 ７６：リードバッファ ７８：ライト変調回路 ８０：リード復調回路 ８２：スクランブラ ８４：ＲＬＬエンコーダ ８６：並直変換器 ８８：プリコーダ ９０：書込補償回路 ９２：ＡＧＣ回路 ９４：フィルタ ９６：ＡＤ変換器 ９８：イコライザ １００：可変周波数発振器（ＶＦＯ） １０２：ビタビ検出器 １０４：直並変換器 １０６：ＲＬＬデコーダ １０８：デスクランブラ １１０，１１２：ライト伝送用終端抵抗 １１４，１１６：リード伝送用終端抵抗 １１８：補償回路 １２０：インダクタンス １２２：抵抗 １２４：リードアンプ電流源 １２６：ＦＰＣ浮遊容量 １２８：コントロールボード浮遊容量 １３０，１３２：振幅・周波数特性 １３４，１３６：群遅延・周波数特性 １３８：エミッタフォロワ（緩衝増幅器） １４０，１４４：トランジスタ １４４，１４６：エミッタ抵抗 １４８：並列ライトデータ伝送路（８ビット並列伝送
路） １５０：コネクタ １５２：ケーブル １５４：第１ライト変調回路 １５６：第２ライト変調回路
Claims (10)
- 【請求項１】ディスク媒体に対しヘッドを位置決めする
ヘッドアクチュエータと、 前記ヘッドアクチュエータの可動に必要な所定の長さで
固定側との間を電気的に接続するフレキシブルプリント
回路と、 前記ヘッドアクチュエータ側に配置され、前記ヘッドか
らのアナログリード信号を増幅するリードアンプと、 前記リードアンプの出力信号を前記フレキシブルプリン
ト回路を介してコントロールボードに供給する一対のリ
ード専用伝送線と、 前記一対のリード専用伝送線に設けられ、前記フレキシ
ブルプリント回路の浮遊容量及び前記コントロールボー
ド側の浮遊容量による前記アナログリード信号の周波数
特性の劣化を補償する補償回路と、を備えたことを特徴
とする記憶装置。 - 【請求項２】請求項１記載の記憶装置に於いて、前記補
償回路は、前記一対のリード専用伝送線の間に、インダ
クタンスと抵抗を直列接続したことを特徴とする記憶装
置。 - 【請求項３】請求項１記載の記憶装置に於いて、前記補
償回路は、前記一対の読出伝送線の間に、インダクタン
スと抵抗を直列接続し、更に、前記一対の伝送線と接地
間に終端抵抗を各々接続したことを特徴とする記憶装
置。 - 【請求項４】請求項１記載の記憶装置に於いて、前記補
償回路は、前記一対のリード専用伝送線の間に、インダ
クタンスと抵抗を直列接続し、前記一対の伝送線と接地
間に終端抵抗を各々接続し、更に前記伝送線の各々に前
記コントロールボード側の浮遊容量を除去する一対の緩
衝増幅器を設けたことを特徴とする記憶装置。 - 【請求項５】請求項４記載の記憶装置に於いて、前記緩
衝増幅器はエミッタフォロワ回路であることを特徴とす
る記憶装置。 - 【請求項６】請求項１記載の記憶装置に於いて、前記補
償回路を前記コントロールボードに対する前記一対の伝
送線路の受信端に実装したことを特徴とする記憶装置。 - 【請求項７】請求項１記載の記憶装置に於いて、前記リ
ードアンプの出力回路をオープンコレクタ形式で構成さ
れたリードバッファ回路としたことを特徴とする記憶装
置。 - 【請求項８】請求項１記載の記憶装置に於いて、更に、 前記ヘッドアクチュエータ側に設置され、前記ヘッドに
ライト電流を流して前記ディスク媒体にデータを記録す
るライトアンプと、 前記コントロールボードからのライトデータを前記フレ
キシブルプリント回路を介して前記ライトアンプに供給
する一対のライト専用伝送線と、 前記一対のライト専用伝送線の前記ライトアンプに対す
る受信端の各々と接地間に接続された一対の終端抵抗
と、を備えたことを特徴とする記憶装置。 - 【請求項９】請求項１記載の記憶装置に於いて、更に、 前記ヘッドアクチュエータ側に設置され、前記ヘッドに
ライト電流を流して前記ディスク媒体にデータを記録す
るライトアンプと、 前記コントロールボードに設けられ、ライトデータを並
列出力する第１ライト変調回路と、 前記第１ライト変調回路からの並列ライトデータを前記
フレキシブルプリント回路を介して前記ヘッドアクチュ
エータ側に供給する並列ライト伝送線と、 前記アクチュエータ側に設置され、前記並列ライト伝送
線により転送された並列ライトデータを直列ライトデー
タに変換して前記ライトアンプに出力する第２ライト変
調回路と、を備えたことを特徴とする記憶装置。 - 【請求項１０】請求項１記載の記憶装置に於いて、前記
コントロールボードに実装された第１ライト変調回路
は、スクランブラ及びＲＬＬエンコーダを備え、前記ヘ
ッドアクチュエータ側に実装された第２ライト変調回路
は、並直変換器、プリコーダ、書込補償回路を備えたこ
とを特徴とする記憶装置。
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|---|---|---|---|
| JP07208898A JP3623650B2 (ja) | 1998-03-20 | 1998-03-20 | 記憶装置 |
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|---|---|---|---|
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP3623650B2 (ja) |
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| CN (1) | CN1140895C (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002015403A (ja) * | 2000-06-30 | 2002-01-18 | Sony Corp | ヘッド装置、ハードディスク装置および記録再生装置 |
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|---|---|---|---|---|
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| US20070230005A1 (en) * | 2006-04-04 | 2007-10-04 | Johnson Yen | High-speed interface between a read channel and a disk controller |
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| US8908304B2 (en) | 2012-07-17 | 2014-12-09 | Lsi Corporation | Systems and methods for channel target based CBD estimation |
| US9324363B2 (en) | 2013-06-05 | 2016-04-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Systems and methods for floating variance branch metric calculation |
| DE102020206002A1 (de) * | 2020-05-13 | 2021-11-18 | Robert Bosch Gesellschaft mit beschränkter Haftung | Verfahren zur Übertragung von Daten von einem Stellglied zu einem Steuergerät, entsprechendes Stellglied und entsprechendes Steuergerät |
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| US5717547A (en) * | 1996-10-03 | 1998-02-10 | Quantum Corporation | Multi-trace transmission lines for R/W head interconnect in hard disk drive |
-
1998
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- 1998-09-21 US US09/157,707 patent/US6166872A/en not_active Expired - Fee Related
- 1998-10-14 KR KR1019980042920A patent/KR100276365B1/ko not_active Expired - Fee Related
- 1998-11-05 DE DE19850884A patent/DE19850884B4/de not_active Expired - Fee Related
- 1998-11-26 CN CNB981228119A patent/CN1140895C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002015403A (ja) * | 2000-06-30 | 2002-01-18 | Sony Corp | ヘッド装置、ハードディスク装置および記録再生装置 |
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