JPH11273355A - 半導体メモリ装置の内部電源電圧発生回路 - Google Patents
半導体メモリ装置の内部電源電圧発生回路Info
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- JPH11273355A JPH11273355A JP10372592A JP37259298A JPH11273355A JP H11273355 A JPH11273355 A JP H11273355A JP 10372592 A JP10372592 A JP 10372592A JP 37259298 A JP37259298 A JP 37259298A JP H11273355 A JPH11273355 A JP H11273355A
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Abstract
(57)【要約】
【課題】 ＡＣ特性の書込回復時間が一定に維持される
ようにする半導体メモリ装置を提供する。 【解決手段】 半導体メモリ装置において、メモリセル
１００、ワードライン、ワードラインのうち、１つを選
択しワードラインを内部電源電圧に駆動するための行デ
コーダ１３０の外部から高電圧が印加されて高電圧が内
部電源電圧の割に高い電圧レベルを有する電圧であるか
の可否を検出し、高電圧が内部電源電圧より大きい場
合、検出信号を発生する高電圧検出回路１６０に連結さ
れ、外部電源電圧が印加されて内部電源電圧を発生し、
バーン−インテストモード時検出信号に応じて外部電源
電圧レベルと同一の内部電源電圧を発生する内部電源電
圧発生回路１９０とを含む。
ようにする半導体メモリ装置を提供する。 【解決手段】 半導体メモリ装置において、メモリセル
１００、ワードライン、ワードラインのうち、１つを選
択しワードラインを内部電源電圧に駆動するための行デ
コーダ１３０の外部から高電圧が印加されて高電圧が内
部電源電圧の割に高い電圧レベルを有する電圧であるか
の可否を検出し、高電圧が内部電源電圧より大きい場
合、検出信号を発生する高電圧検出回路１６０に連結さ
れ、外部電源電圧が印加されて内部電源電圧を発生し、
バーン−インテストモード時検出信号に応じて外部電源
電圧レベルと同一の内部電源電圧を発生する内部電源電
圧発生回路１９０とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、より具体的には、動作電圧として
外部電源電圧(ｅｘｔｅｒｎａｌ ｐｏｗｅｒ ｓｕｐ
ｐｌｙ：以下、ＥＶＣと称する)を使用する半導体メモ
リ装置に関するものである。
に関するものであり、より具体的には、動作電圧として
外部電源電圧(ｅｘｔｅｒｎａｌ ｐｏｗｅｒ ｓｕｐ
ｐｌｙ：以下、ＥＶＣと称する)を使用する半導体メモ
リ装置に関するものである。
【０００２】
【従来の技術】最近、半導体メモリ装置の高集積化及び
高性能化設計のためのトランジスターの微細化のための
外部電源電圧の影響を最小化し信頼性を保障するため、
内部電源電圧発生回路（ｉｎｔｅｒｎａｌ ｐｏｗｅｒ
ｓｕｐｐｌｙ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｎ
ｇ ｃｉｒｃｕｉｔ)の使用が普遍化されている。最近
は３．３Ｖの電源で ２．５Ｖの電圧を利用する内部電
源電圧発生回路が必須的に使用される傾向にある。
高性能化設計のためのトランジスターの微細化のための
外部電源電圧の影響を最小化し信頼性を保障するため、
内部電源電圧発生回路（ｉｎｔｅｒｎａｌ ｐｏｗｅｒ
ｓｕｐｐｌｙ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｎ
ｇ ｃｉｒｃｕｉｔ)の使用が普遍化されている。最近
は３．３Ｖの電源で ２．５Ｖの電圧を利用する内部電
源電圧発生回路が必須的に使用される傾向にある。
【０００３】内部電源電圧を使用する場合において、電
流供給能力を向上させるため、バイポーラトランジスタ
ーを使用してきたが、これは内部電源電圧がクランプ
(ｃｌａｍｐ)される前に電位がＶｂｅ程度ドロップし
(ｄｒｏｐ)、ＶＣＣーＶｂｅの低電圧製品を使用する場
合に困難がある。一方、ＭＯＳトランジスタで駆動回路
(ｄｒｉｖｉｎｇ ｃｉｒｃｕｉｔ)を設計すると、電流
供給能力がバイポラトランジスタより低下する。即ち、
バイポーラトランジスターは、高速動作には有利である
が低電圧製品を使用する場合において、困難があり、Ｍ
ＯＳトランジスターは電圧をドロップさせずにそのまま
伝達できるが、電流供給能力がバイポーラトランジスタ
ーより低下されるという短所がある。
流供給能力を向上させるため、バイポーラトランジスタ
ーを使用してきたが、これは内部電源電圧がクランプ
(ｃｌａｍｐ)される前に電位がＶｂｅ程度ドロップし
(ｄｒｏｐ)、ＶＣＣーＶｂｅの低電圧製品を使用する場
合に困難がある。一方、ＭＯＳトランジスタで駆動回路
(ｄｒｉｖｉｎｇ ｃｉｒｃｕｉｔ)を設計すると、電流
供給能力がバイポラトランジスタより低下する。即ち、
バイポーラトランジスターは、高速動作には有利である
が低電圧製品を使用する場合において、困難があり、Ｍ
ＯＳトランジスターは電圧をドロップさせずにそのまま
伝達できるが、電流供給能力がバイポーラトランジスタ
ーより低下されるという短所がある。
【０００４】一般的に、内部電源電圧発生回路を使用し
ない低電圧製品では、外部電源電圧がそのまま内部回路
に印加される。それによって外部電源電圧が不安定なパ
ラメタ値とか、ノイズのため急激に増加されると、動作
電流の消耗量も増加される。もしワードラインに設定さ
れた電圧レベル以上に外部電源電圧が印加されると、ビ
ットラインに動作電流(ａｃｔｉｖｅ ｃｕｒｒｅｎｔ)
の流れが大きくなるためセルに関連されたパラメータ値
が不安定になるという問題点が発生する。
ない低電圧製品では、外部電源電圧がそのまま内部回路
に印加される。それによって外部電源電圧が不安定なパ
ラメタ値とか、ノイズのため急激に増加されると、動作
電流の消耗量も増加される。もしワードラインに設定さ
れた電圧レベル以上に外部電源電圧が印加されると、ビ
ットラインに動作電流(ａｃｔｉｖｅ ｃｕｒｒｅｎｔ)
の流れが大きくなるためセルに関連されたパラメータ値
が不安定になるという問題点が発生する。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、外部電源電圧が増加してもセル電流の増加を防止す
ることができ、ＡＣ特性の書込回復時間が一定に維持さ
れるようにする半導体メモリ装置を提供することにあ
る。
は、外部電源電圧が増加してもセル電流の増加を防止す
ることができ、ＡＣ特性の書込回復時間が一定に維持さ
れるようにする半導体メモリ装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上述のような目的を達成
するための一特徴によると、ここでは、動作電圧として
外部電源電圧を使用し、ワードライン及びビットライン
の交差領域に各々配列された複数のメモリセルを有する
半導体メモリ装置が提供される。本発明による半導体メ
モリ装置は外部電源電圧を受けて第１レベルの内部電源
電圧を発生する内部電源電圧発生回路と、ワードライン
に各々連結された複数のワードラインドライバとを含
み、各ワードラインドライバは、内部電源電圧を受ける
電源ノードに連結され、ワードライン選択信号に応じ
て、対応するワードラインを内部電源電圧の駆動する。
するための一特徴によると、ここでは、動作電圧として
外部電源電圧を使用し、ワードライン及びビットライン
の交差領域に各々配列された複数のメモリセルを有する
半導体メモリ装置が提供される。本発明による半導体メ
モリ装置は外部電源電圧を受けて第１レベルの内部電源
電圧を発生する内部電源電圧発生回路と、ワードライン
に各々連結された複数のワードラインドライバとを含
み、各ワードラインドライバは、内部電源電圧を受ける
電源ノードに連結され、ワードライン選択信号に応じ
て、対応するワードラインを内部電源電圧の駆動する。
【０００７】上述のような目的を達成するための一特徴
によると、外部電源電圧が、第２レベルの電圧を超過す
るとき、検出信号を発生する高電圧検出回路と、前記電
源ノードに連結され、前記検出信号に応じて、前記外部
電源電圧を前記電源ノードに供給するドライバとを付加
的に含み、その結果、前記ワードライン選択信号に対応
するワードラインは、前記外部電源電圧に直接駆動され
る半導体メモリ装置が提供される。
によると、外部電源電圧が、第２レベルの電圧を超過す
るとき、検出信号を発生する高電圧検出回路と、前記電
源ノードに連結され、前記検出信号に応じて、前記外部
電源電圧を前記電源ノードに供給するドライバとを付加
的に含み、その結果、前記ワードライン選択信号に対応
するワードラインは、前記外部電源電圧に直接駆動され
る半導体メモリ装置が提供される。
【０００８】本発明の新規な半導体メモリ装置は、低電
源電圧、例えば、３．３Ｖで動作し、その動作電圧とし
て外部電源電圧を採用している。本発明による半導体メ
モリ装置は、ワードラインドライバーが動作電圧として
内部電源電圧発生器から内部電源電圧を受けて正常動作
モード（例えば、読出或いは書込）の間にワードライン
を駆動する特徴を有する。そして、本発明による半導体
メモリ装置はワードラインドライバが高電圧検出回路に
よって制御されたドライバから外部電源供給電圧を受け
て、テスト動作モードの間に例えば、５Ｖの外部電源電
圧（或いはバーンーインテスト電圧）でワードラインを
駆動する他の特徴を有する。
源電圧、例えば、３．３Ｖで動作し、その動作電圧とし
て外部電源電圧を採用している。本発明による半導体メ
モリ装置は、ワードラインドライバーが動作電圧として
内部電源電圧発生器から内部電源電圧を受けて正常動作
モード（例えば、読出或いは書込）の間にワードライン
を駆動する特徴を有する。そして、本発明による半導体
メモリ装置はワードラインドライバが高電圧検出回路に
よって制御されたドライバから外部電源供給電圧を受け
て、テスト動作モードの間に例えば、５Ｖの外部電源電
圧（或いはバーンーインテスト電圧）でワードラインを
駆動する他の特徴を有する。
【０００９】このようなワードライン電圧制御方法によ
ると、ワードラインの電位は外部電源電圧が増加しても
その動作電圧で一定に維持されるようにする。これはビ
ットラインが外部電源電圧の変化による要求されたレベ
ル以上充電されることが防止され、各ビットラインの信
号スウィング幅（ｓｉｇｎａｌ ｓｗｉｎｇ ｗｉｄｔ
ｈ）及び書込回復時間ｔwrが一定に維持されられる。そ
の結果、外部電源電圧変化に関連する電源消耗が少なく
なる。
ると、ワードラインの電位は外部電源電圧が増加しても
その動作電圧で一定に維持されるようにする。これはビ
ットラインが外部電源電圧の変化による要求されたレベ
ル以上充電されることが防止され、各ビットラインの信
号スウィング幅（ｓｉｇｎａｌ ｓｗｉｎｇ ｗｉｄｔ
ｈ）及び書込回復時間ｔwrが一定に維持されられる。そ
の結果、外部電源電圧変化に関連する電源消耗が少なく
なる。
【００１０】
【発明の実施の形態】以下、本発明による望ましい実施
の形態が添附図面に関聯して説明される。
の形態が添附図面に関聯して説明される。
【００１１】図１は本発明による半導体メモリ装置を示
しているブロック図である。図２は本発明の望ましい実
施の形態による図１の内部電源電圧発生回路及び駆動器
を示す詳細回路図である。
しているブロック図である。図２は本発明の望ましい実
施の形態による図１の内部電源電圧発生回路及び駆動器
を示す詳細回路図である。
【００１２】図１を参照すると、本発明による半導体メ
モリ装置１には、行方向に伸張するワードライン及び列
方向に伸張するビットラインの交叉領域に配列されるス
タティックランダムアクセスメモリセルＭＣを具備した
メモリセルアレー１００が提供される。図示の便宜上、
１つのワードラインＷＬと１対のビットラインＢＬ及び
ＢＬＢと関連してただ一つのメモリセルが図示されてい
る。
モリ装置１には、行方向に伸張するワードライン及び列
方向に伸張するビットラインの交叉領域に配列されるス
タティックランダムアクセスメモリセルＭＣを具備した
メモリセルアレー１００が提供される。図示の便宜上、
１つのワードラインＷＬと１対のビットラインＢＬ及び
ＢＬＢと関連してただ一つのメモリセルが図示されてい
る。
【００１３】前記ワードラインＷＬには、 ワードライ
ンデコーダ１２６とワードライン駆動器 １２５で構成
されるワードライン選択回路１２０が連結される。前記
ワードラインデコーダ１２６は２つのＰＭＯＳトランジ
スター１２１・１２４と２つのＮＭＯＳトランジスター
１２２・１２３で構成され、入力信号ＭＷＬ及びＢＳＷ
ＬをコーディングするためのＮＡＮＤゲートとして動作
する。 前記ワードライン駆動器１２５は前記ワードラ
インＷＬと電源ノードPNDに連結され、インバータで構
成されている。前記ワードライン駆動器１２５は前記NA
NDゲート回路１２６からの出力(或はワードライン選択
信号)に応じて前記ワードラインＷＬに電源ノードPNDの
電圧（ＩＶＣ/ＥＶＣ）を供給する。
ンデコーダ１２６とワードライン駆動器 １２５で構成
されるワードライン選択回路１２０が連結される。前記
ワードラインデコーダ１２６は２つのＰＭＯＳトランジ
スター１２１・１２４と２つのＮＭＯＳトランジスター
１２２・１２３で構成され、入力信号ＭＷＬ及びＢＳＷ
ＬをコーディングするためのＮＡＮＤゲートとして動作
する。 前記ワードライン駆動器１２５は前記ワードラ
インＷＬと電源ノードPNDに連結され、インバータで構
成されている。前記ワードライン駆動器１２５は前記NA
NDゲート回路１２６からの出力(或はワードライン選択
信号)に応じて前記ワードラインＷＬに電源ノードPNDの
電圧（ＩＶＣ/ＥＶＣ）を供給する。
【００１４】図１に関連して、前記装置１は外部電源電
圧ＥＶＣを利用して内部電源電圧ＩＶＣを発生する内部
電源電圧発生回路１４０を含む。望ましい実施の形態に
よる前記内部電源電圧発生回路１４０が図２に詳細に図
示されている。前記回路１４０はこの分野の通常の知識
を有する者に良く知られている。したがって、前記内部
電源電圧発生回路１４０の構成説明はここでは省略す
る。外部電源電圧ＥＶＣが所定の電圧、例えば、 ３ボ
ルトより低い電圧である場合、前記内部電源電圧ＩＶＣ
は前記外部電源電圧ＥＶＣに、したがって移るように前
記内部電源電圧発生回路１４０が設計されている。そし
て、前記電圧ＥＶＣが約３ボルトの電圧を超過するとき
前記内部電源電圧ＩＶＣが約３ボルトの一定の電圧を有
するように前記内部電源電圧発生回路１４０が設計され
ている。
圧ＥＶＣを利用して内部電源電圧ＩＶＣを発生する内部
電源電圧発生回路１４０を含む。望ましい実施の形態に
よる前記内部電源電圧発生回路１４０が図２に詳細に図
示されている。前記回路１４０はこの分野の通常の知識
を有する者に良く知られている。したがって、前記内部
電源電圧発生回路１４０の構成説明はここでは省略す
る。外部電源電圧ＥＶＣが所定の電圧、例えば、 ３ボ
ルトより低い電圧である場合、前記内部電源電圧ＩＶＣ
は前記外部電源電圧ＥＶＣに、したがって移るように前
記内部電源電圧発生回路１４０が設計されている。そし
て、前記電圧ＥＶＣが約３ボルトの電圧を超過するとき
前記内部電源電圧ＩＶＣが約３ボルトの一定の電圧を有
するように前記内部電源電圧発生回路１４０が設計され
ている。
【００１５】再び図１を参照すると、前記半導体メモリ
装置１には、高電圧検出回路１６０と駆動器１８０とが
提供される。前記高電圧検出回路１６０は前記外部電源
電圧ＥＶＣを受信して前記電圧ＥＶＣが約５ー５．５ボ
ルトの電圧(例えば、バーンーインテスト電圧)を超過す
るか否かを検出する。超過する場合には、前記回路１６
０は検出結果として低レベルの検出信号 ＳＶＤＴを発
生する。もし超過しなければ、 前記回路１６０は検出
結果として高レベルの検出信号 ＳＶＤＴを発生する。
前記高電圧検出検出回路１６０が図示しないが、比較器
として構成されることはこの分野の通常の知識を有する
者には明らかである。前記検出信号 ＳＶＤＴが低レベ
ルであるとき、前記駆動器１８０は前記外部電源電圧Ｅ
ＶＣを前記電源ノードＰＮＤに供給され、その結果、ワ
ードラインＷＬがバーンーインテスト電圧の外部電源電
圧ＥＶＣで駆動される。図２に示されるように、前記駆
動器１８０は前記検出信号ＳＶＤＴを受信してゲート、
前記外部電源電圧ＥＶＣに連結されたソース、そして
前記電圧がＩＶＣ/ＥＶＣを伝達する前記電源ノードＮ
Ｄに連結されたドレーンを有するＰＭＯＳトランジスタ
ー１８１で構成された。
装置１には、高電圧検出回路１６０と駆動器１８０とが
提供される。前記高電圧検出回路１６０は前記外部電源
電圧ＥＶＣを受信して前記電圧ＥＶＣが約５ー５．５ボ
ルトの電圧(例えば、バーンーインテスト電圧)を超過す
るか否かを検出する。超過する場合には、前記回路１６
０は検出結果として低レベルの検出信号 ＳＶＤＴを発
生する。もし超過しなければ、 前記回路１６０は検出
結果として高レベルの検出信号 ＳＶＤＴを発生する。
前記高電圧検出検出回路１６０が図示しないが、比較器
として構成されることはこの分野の通常の知識を有する
者には明らかである。前記検出信号 ＳＶＤＴが低レベ
ルであるとき、前記駆動器１８０は前記外部電源電圧Ｅ
ＶＣを前記電源ノードＰＮＤに供給され、その結果、ワ
ードラインＷＬがバーンーインテスト電圧の外部電源電
圧ＥＶＣで駆動される。図２に示されるように、前記駆
動器１８０は前記検出信号ＳＶＤＴを受信してゲート、
前記外部電源電圧ＥＶＣに連結されたソース、そして
前記電圧がＩＶＣ/ＥＶＣを伝達する前記電源ノードＮ
Ｄに連結されたドレーンを有するＰＭＯＳトランジスタ
ー１８１で構成された。
【００１６】図３は、従来技術及び本発明による各ワー
ドラインドライバからの出力電圧を比較するための図面
であり、図４は、従来技術及び本発明によるセル電流消
耗を比較するための図面である。
ドラインドライバからの出力電圧を比較するための図面
であり、図４は、従来技術及び本発明によるセル電流消
耗を比較するための図面である。
【００１７】本発明による半導体メモリ装置１の動作が
図１から図４までに基づいて説明される。
図１から図４までに基づいて説明される。
【００１８】以前にデコーディングされた信号ＭＷＬ及
びＢＳＷＬが高レベルに活性化されるとき、ワードライ
ンドライバ１２５は、ワードラインデコーダ１２６から
の出力（又はワードライン選択信号）に応じてワードラ
インＷＬに電源ノードＰＮＤ上の電圧を供給する。も
し、検出信号ＳＶＤＴが高レベルであり、電源ノードＰ
ＮＤは、内部電源電圧発生回路１４０からの内部電源電
圧ＩＶＣレベルを有する。即ち、半導体メモリ装置１が
正常動作モード（例えば、読出、又は書き込み）である
とき、外部電源で何らＥＶＣ変化と関係なしに一定に維
持される内部電源電圧ＩＶＣがワードラインＷＬに供給
される。
びＢＳＷＬが高レベルに活性化されるとき、ワードライ
ンドライバ１２５は、ワードラインデコーダ１２６から
の出力（又はワードライン選択信号）に応じてワードラ
インＷＬに電源ノードＰＮＤ上の電圧を供給する。も
し、検出信号ＳＶＤＴが高レベルであり、電源ノードＰ
ＮＤは、内部電源電圧発生回路１４０からの内部電源電
圧ＩＶＣレベルを有する。即ち、半導体メモリ装置１が
正常動作モード（例えば、読出、又は書き込み）である
とき、外部電源で何らＥＶＣ変化と関係なしに一定に維
持される内部電源電圧ＩＶＣがワードラインＷＬに供給
される。
【００１９】例えば、半導体メモリ装置の動作電圧範囲
が３ボルトから３．６ボルトまでの間と仮定してみよ
う。このような仮定の下、外部電源電圧ＥＶＣが３．６
ボルトまで増加するとき、従来技術及び本発明によるワ
ードラインの間の差ΔＶが図３に図示されている。これ
は、従来技術の半導体メモリ装置が本発明の割に電圧差
ΔＶに相応するセル電流ΔＩをもっと多い消耗すること
を意味する。
が３ボルトから３．６ボルトまでの間と仮定してみよ
う。このような仮定の下、外部電源電圧ＥＶＣが３．６
ボルトまで増加するとき、従来技術及び本発明によるワ
ードラインの間の差ΔＶが図３に図示されている。これ
は、従来技術の半導体メモリ装置が本発明の割に電圧差
ΔＶに相応するセル電流ΔＩをもっと多い消耗すること
を意味する。
【００２０】外部電源電圧ＥＶＣが約５ボルトの電圧
（例えば、バーン−インテスト電圧）を超過するとき、
高電圧検出回路１６０は、低レベルに検出信号ＳＶＤＴ
を発生し、その結果、ドライバ１８０のＰＭＯＳトラン
ジスター１８１がターンオンされる。これは、電源ノー
ドＰＮＤがドライバ１８０を通して外部電源電圧ＥＶＣ
レベルを有するようにする。ワードラインＰＮＤがドラ
イバ１２５を通して外部電源電圧ＥＶＣレベルに駆動さ
れる。そのため、バーン−インテスト動作モードの間に
は、約５ボルトの高電圧、又はそれより高い高電圧がド
ライバ１８０及び１２５を通してワードラインＷＬに直
接供給される。
（例えば、バーン−インテスト電圧）を超過するとき、
高電圧検出回路１６０は、低レベルに検出信号ＳＶＤＴ
を発生し、その結果、ドライバ１８０のＰＭＯＳトラン
ジスター１８１がターンオンされる。これは、電源ノー
ドＰＮＤがドライバ１８０を通して外部電源電圧ＥＶＣ
レベルを有するようにする。ワードラインＰＮＤがドラ
イバ１２５を通して外部電源電圧ＥＶＣレベルに駆動さ
れる。そのため、バーン−インテスト動作モードの間に
は、約５ボルトの高電圧、又はそれより高い高電圧がド
ライバ１８０及び１２５を通してワードラインＷＬに直
接供給される。
【００２１】たとえ、外部電源電圧ＥＶＣが図３に図示
されたように、増加しても、前記内部電源電圧ＩＶＣが
約３ボルトに維持されることが分かる。これはワードラ
インＷＬ上の電位が外部電源電圧ＥＶＣ変化に関係なし
に一定に維持されることを意味する。従来技術とは別
に、本発明の半導体メモリ装置１は、外部電源電圧ＥＶ
Ｃ変化に関連して単に少しのセル電流を消耗する。結果
的に、電流消耗が従来技術に関連して減少し（即ち、電
源電圧変化に関連して少しの電力消耗だけが存在す
る）、信号スイング幅の増加及び書き込み回復時間（ｗ
ｒｉｔｅ ｒｅｃｏｖｅｒｙ ｔｉｍｅ）の増加のよう
な問題点が防止されることができる。
されたように、増加しても、前記内部電源電圧ＩＶＣが
約３ボルトに維持されることが分かる。これはワードラ
インＷＬ上の電位が外部電源電圧ＥＶＣ変化に関係なし
に一定に維持されることを意味する。従来技術とは別
に、本発明の半導体メモリ装置１は、外部電源電圧ＥＶ
Ｃ変化に関連して単に少しのセル電流を消耗する。結果
的に、電流消耗が従来技術に関連して減少し（即ち、電
源電圧変化に関連して少しの電力消耗だけが存在す
る）、信号スイング幅の増加及び書き込み回復時間（ｗ
ｒｉｔｅ ｒｅｃｏｖｅｒｙ ｔｉｍｅ）の増加のよう
な問題点が防止されることができる。
【００２２】以上から、本発明による回路の構成及び動
作を説明及び図面によって図示したが、例を挙げて説明
したことに過ぎないし、本発明の技術的思想の範囲内
で、多様な変化及び変更が可能である。
作を説明及び図面によって図示したが、例を挙げて説明
したことに過ぎないし、本発明の技術的思想の範囲内
で、多様な変化及び変更が可能である。
【００２３】
【発明の効果】以上のように、ワードラインを内部電源
電圧レベルに駆動することによってセル動作電流消耗量
を減少させることができ、バーン−インテストモード
時、高い外部電源電圧と同一の内部電源電圧を得ること
ができるという効果がある。
電圧レベルに駆動することによってセル動作電流消耗量
を減少させることができ、バーン−インテストモード
時、高い外部電源電圧と同一の内部電源電圧を得ること
ができるという効果がある。
【図１】 本発明の実施形態による半導体メモリ装置の
構成を示す回路図である。
構成を示す回路図である。
【図２】 本発明の実施形態による内部電源電圧発生回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図３】 従来と本発明の技術によるワードラインに印
加される電圧レベルを比較して示す図面である。
加される電圧レベルを比較して示す図面である。
【図４】 メモリセルを通して消費される電流の量を比
較して示す図面である。
較して示す図面である。
１００:メモリセル １３０:行デコーダ １６０:高電圧検出回路 １９０:内部電源電圧発生回路
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ
Claims (6)
- 【請求項１】 動作電圧として外部電源電圧を使用し、
ワードライン及びビットラインの交差領域に各々配列さ
れた複数のメモリセルを有する半導体メモリ装置におい
て、 前記外部電源電圧を受けて第１レベルの内部電源電圧を
発生する内部電源電圧発生回路と、 前記ワードラインに、各々連結された複数のワードライ
ンドライバを含み、前記各ワードラインドライバは、前
記内部電源電圧を受ける電源ノードに連結され、ワード
ライン選択信号に応じて、対応するワードラインを前記
内部電源電圧の駆動することを特徴とする半導体メモリ
装置。 - 【請求項２】 前記各ワードラインドライバは、インバ
ータを含むことを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項３】 前記第１レベルは、約３ボルトであるこ
とを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記外部電源電圧が、第２レベルの電圧
を超過するとき、検出信号を発生する高電圧検出回路
と、前記電源ノードに連結され、前記検出信号に応じ
て、前記外部電源電圧を前記電源ノードに供給するドラ
イバをさらに含み、その結果、前記ワードライン選択信
号に対応するワードラインは、前記外部電源電圧に直接
駆動されることを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項５】 前記第２レベルは、約５ボルトから５．
５ボルトまでのレベルであることを特徴とする請求項１
に記載の半導体メモリ装置。 - 【請求項６】 前記ドライバは、検出信号を受けるゲー
ト、前記外部電源電圧に連結されたソース、そして前記
電源ノードに連結されたドレインを有するＰＭＯＳトラ
ンジスターを含むことを特徴とする請求項４に記載の半
導体メモリ装置。
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Cited By (1)
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- 1998-12-28 JP JP10372592A patent/JPH11273355A/ja active Pending
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