JPH11273356A - バス電位中間電圧セット回路 - Google Patents
バス電位中間電圧セット回路Info
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- JPH11273356A JPH11273356A JP10074748A JP7474898A JPH11273356A JP H11273356 A JPH11273356 A JP H11273356A JP 10074748 A JP10074748 A JP 10074748A JP 7474898 A JP7474898 A JP 7474898A JP H11273356 A JPH11273356 A JP H11273356A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】 （修正有）
【課題】 タイミング調整も容易にすることができるバ
ス電位中間電圧セット回路を提供する。 【解決手段】 半導体内の単相バス線を中間電位にセッ
トするバス電位中間電圧セット回路は、入力パルスＭＣ
を入力するＮＡＮＤ１と、入力パルスＭＣのインバータ
ＩＮＶ１による反転信号を入力するＮＯＲ２を有する。
ＮＡＮＤ１及びＮＯＲ２の出力Ｐ及びＮが夫々バス中間
化駆動用のｐＭＯＳトランジスタＭ２及びｎＭＯＳトラ
ンジスタＭ１のゲートに入力される。トランジスタＭ
１、Ｍ２のソースはバス線ＲＢＵＳに共通接続され、ト
ランジスタＭ１のドレインは最高電源電圧Ｖｃｃに接続
され、トランジスタＭ２のドレインは最低電源電圧ＧＮ
Ｄに接続されている。バス線ＲＢＵＳには、ｐＭＯＳト
ランジスタＭ４及びｎＭＯＳトランジスタＭ３からなる
トランスファスイッチが接続され、その先にインバータ
ＩＮＶ２とＩＮＶ３で構成したフリップフロップが接続
されている。
ス電位中間電圧セット回路を提供する。 【解決手段】 半導体内の単相バス線を中間電位にセッ
トするバス電位中間電圧セット回路は、入力パルスＭＣ
を入力するＮＡＮＤ１と、入力パルスＭＣのインバータ
ＩＮＶ１による反転信号を入力するＮＯＲ２を有する。
ＮＡＮＤ１及びＮＯＲ２の出力Ｐ及びＮが夫々バス中間
化駆動用のｐＭＯＳトランジスタＭ２及びｎＭＯＳトラ
ンジスタＭ１のゲートに入力される。トランジスタＭ
１、Ｍ２のソースはバス線ＲＢＵＳに共通接続され、ト
ランジスタＭ１のドレインは最高電源電圧Ｖｃｃに接続
され、トランジスタＭ２のドレインは最低電源電圧ＧＮ
Ｄに接続されている。バス線ＲＢＵＳには、ｐＭＯＳト
ランジスタＭ４及びｎＭＯＳトランジスタＭ３からなる
トランスファスイッチが接続され、その先にインバータ
ＩＮＶ２とＩＮＶ３で構成したフリップフロップが接続
されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置内の単相
バス線を中間電位にセットするバス電位中間電圧セット
回路に関する。
バス線を中間電位にセットするバス電位中間電圧セット
回路に関する。
【０００２】
【従来の技術】図７は従来のバス電位中間電圧セット回
路を示す回路図である。ＭＣパルスが入らないロウの状
態では、ｐＭＯＳトランジスタＭ３３及びｎＭＯＳトラ
ンジスタＭ３４側のトランスファスイッチがオンとな
り、バス線ＲＢＵＳに、インバータＩＮＶ３２及びイン
バータＩＮＶ３３からなるフリップフロップが接続され
た状態となる。これにより、このフリップフロップがセ
ンスアンプＳＡからのデータ供給がないときのバス線Ｒ
ＢＵＳのフローティング防止として作用し、その電位を
固定している。なお、インバータＩＮＶ３１はＭＣパル
スを反転してトランジスタＭ３１，Ｍ３４のゲートに入
力させるものである。
路を示す回路図である。ＭＣパルスが入らないロウの状
態では、ｐＭＯＳトランジスタＭ３３及びｎＭＯＳトラ
ンジスタＭ３４側のトランスファスイッチがオンとな
り、バス線ＲＢＵＳに、インバータＩＮＶ３２及びイン
バータＩＮＶ３３からなるフリップフロップが接続され
た状態となる。これにより、このフリップフロップがセ
ンスアンプＳＡからのデータ供給がないときのバス線Ｒ
ＢＵＳのフローティング防止として作用し、その電位を
固定している。なお、インバータＩＮＶ３１はＭＣパル
スを反転してトランジスタＭ３１，Ｍ３４のゲートに入
力させるものである。
【０００３】一方、バス中間化の活性化信号ＭＣにハイ
パルスが入ったとき、ｐＭＯＳトランジスタＭ３３及び
ｎＭＯＳトランジスタＭ３４がオフし、ｐＭＯＳトラン
ジスタＭ３１及びｎＭＯＳトランジスタＭ３２がオンす
るため、バス線ＲＢＵＳに接続されている中間化駆動イ
ンバータＩＮＶ３３の出力、つまりバス線電位がこのイ
ンバータＩＮＶ３３の入力にフードバック接続される。
こうすることで、バス線電位がロウのときは、駆動イン
バータＩＮＶ３３のｐＭＯＳトランジスタがオンし、ハ
イのときは駆動インバータＩＮＶ３３のｎＭＯＳトラン
ジスタが強くオンするので、バス電位がＶｃｃ中間付近
に動く。中間付近に電位が移動すると、駆動インバータ
ＩＮＶ３３のｐＭＯＳトランジスタ及びｎＭＭＯＳトラ
ンジスタが共にオンした状態となり、それらのサイズ調
整にてインピーダンスを同一にすることで、バス電位を
１／２・Ｖｃｃに設定できる。
パルスが入ったとき、ｐＭＯＳトランジスタＭ３３及び
ｎＭＯＳトランジスタＭ３４がオフし、ｐＭＯＳトラン
ジスタＭ３１及びｎＭＯＳトランジスタＭ３２がオンす
るため、バス線ＲＢＵＳに接続されている中間化駆動イ
ンバータＩＮＶ３３の出力、つまりバス線電位がこのイ
ンバータＩＮＶ３３の入力にフードバック接続される。
こうすることで、バス線電位がロウのときは、駆動イン
バータＩＮＶ３３のｐＭＯＳトランジスタがオンし、ハ
イのときは駆動インバータＩＮＶ３３のｎＭＯＳトラン
ジスタが強くオンするので、バス電位がＶｃｃ中間付近
に動く。中間付近に電位が移動すると、駆動インバータ
ＩＮＶ３３のｐＭＯＳトランジスタ及びｎＭＭＯＳトラ
ンジスタが共にオンした状態となり、それらのサイズ調
整にてインピーダンスを同一にすることで、バス電位を
１／２・Ｖｃｃに設定できる。
【０００４】この中間化パルスＭＣの終了時に、ｐＭＯ
ＳトランジスタＭ３１及びｎＭＯＳトランジスタＭ３２
がオフし、ｐＭＯＳトランジスタＭ３３及びｎＭＯＳト
ランジスタＭ３４がオンするので、中間化駆動用インバ
ータＩＮＶ３３の前にもう一つのインバータＩＮＶ３２
が挿入されたことになり、これにより電位保持のフリッ
プフロップが構成される。このとき、センスアンプから
バスへの出力をＳＥにて活性化することで、中間のバス
電位はハイ又はロウの読み出しデータに確定される。
ＳトランジスタＭ３１及びｎＭＯＳトランジスタＭ３２
がオフし、ｐＭＯＳトランジスタＭ３３及びｎＭＯＳト
ランジスタＭ３４がオンするので、中間化駆動用インバ
ータＩＮＶ３３の前にもう一つのインバータＩＮＶ３２
が挿入されたことになり、これにより電位保持のフリッ
プフロップが構成される。このとき、センスアンプから
バスへの出力をＳＥにて活性化することで、中間のバス
電位はハイ又はロウの読み出しデータに確定される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
バス電位中間電圧セット回路においては、中間化すると
きに、中間化設定回路中の駆動インバータＩＮＶ３３に
おいて貫通電流が流れる。これは、バスを駆動するイン
バータＩＮＶ３３を構成するｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタをいずれもオンさせることで電位を
設定しようとしているためである。この駆動インバータ
ＩＮＶ３３は極めて大きな負荷容量を持つバス線を駆動
するためのものであるので、インピーダンスが低く、貫
通電流も大きくなってしまう。更に、高速化を考えた場
合、動作周波数の向上は中間化設定時間を短くするの
で、より短時間で中間電位にバスを設定するため、更に
トランジスタ能力を上げなければならなくなる。このよ
うにして、消費電流が急増してしまい、これにより、発
熱の問題が生じると共に、更に信頼性が低いという難点
がある。
バス電位中間電圧セット回路においては、中間化すると
きに、中間化設定回路中の駆動インバータＩＮＶ３３に
おいて貫通電流が流れる。これは、バスを駆動するイン
バータＩＮＶ３３を構成するｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタをいずれもオンさせることで電位を
設定しようとしているためである。この駆動インバータ
ＩＮＶ３３は極めて大きな負荷容量を持つバス線を駆動
するためのものであるので、インピーダンスが低く、貫
通電流も大きくなってしまう。更に、高速化を考えた場
合、動作周波数の向上は中間化設定時間を短くするの
で、より短時間で中間電位にバスを設定するため、更に
トランジスタ能力を上げなければならなくなる。このよ
うにして、消費電流が急増してしまい、これにより、発
熱の問題が生じると共に、更に信頼性が低いという難点
がある。
【０００６】また、この駆動インバータＩＮＶ３３を電
位固定用のインバータとしても利用しているためであ、
ＭＣ終了とＳＥ活性化のタイミングがずれると、速度の
遅れが生じてしまう。即ち、ＳＥが速いと、センスアン
プＳＡからの貫通電流も加わってパワーが更に増加する
ので、ＳＥはやや遅らせたいが、この遅れが大きくなる
と、高い能力を持ったフリップフロップにより中間のバ
ス電位がハイ又はロウに変動してしまう。これがその後
の読み出しデータと逆になった場合は、読み出し速度の
遅れとして見えてしまうという難点がある。
位固定用のインバータとしても利用しているためであ、
ＭＣ終了とＳＥ活性化のタイミングがずれると、速度の
遅れが生じてしまう。即ち、ＳＥが速いと、センスアン
プＳＡからの貫通電流も加わってパワーが更に増加する
ので、ＳＥはやや遅らせたいが、この遅れが大きくなる
と、高い能力を持ったフリップフロップにより中間のバ
ス電位がハイ又はロウに変動してしまう。これがその後
の読み出しデータと逆になった場合は、読み出し速度の
遅れとして見えてしまうという難点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、単相、大負荷のリードバス線の高速化のた
めに、センスアンプからデータが出力される直前にバス
の電位を中間電位にすることができ、その動作において
貫通電流が発生せず、タイミング調整も容易にすること
ができるバス電位中間電圧セット回路を提供することを
目的とする。
のであって、単相、大負荷のリードバス線の高速化のた
めに、センスアンプからデータが出力される直前にバス
の電位を中間電位にすることができ、その動作において
貫通電流が発生せず、タイミング調整も容易にすること
ができるバス電位中間電圧セット回路を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明に係るバス電位中
間電圧セット回路は、半導体装置内の単相バス線を中間
電位にセットするバス電位中間電圧セット回路におい
て、前記バス線に接続されたプルアップ用駆動回路及び
プルダウン用駆動回路と、前記プルアップ用駆動回路と
プルダウン用駆動回路のいずれか一方のみを中間化制御
信号ＭＣに同期してオンさせ、そのオンさせた駆動回路
をバス線が中間電位に達した時点で外部制御なしにオフ
させる駆動回路制御手段とを有することを特徴とする。
間電圧セット回路は、半導体装置内の単相バス線を中間
電位にセットするバス電位中間電圧セット回路におい
て、前記バス線に接続されたプルアップ用駆動回路及び
プルダウン用駆動回路と、前記プルアップ用駆動回路と
プルダウン用駆動回路のいずれか一方のみを中間化制御
信号ＭＣに同期してオンさせ、そのオンさせた駆動回路
をバス線が中間電位に達した時点で外部制御なしにオフ
させる駆動回路制御手段とを有することを特徴とする。
【０００９】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施例について説明する。図１は本発明の実施例に
係るバス電位中間電圧セット回路を示す回路図である。
図１に示すように、メモリセルから読み出された微少振
幅信号を増幅する複数個のセンスアンプＳＡがバス線Ｒ
ＢＵＳに接続されている。このセンスアンプＳＡには、
複数個のセンスアンプＳＡの中から１個のＳＡを選択す
ると同時に活性化するための信号ＳＥが夫々入力される
ようになっている。また、各センスアンプＳＡの出力に
はバス線ＲＢＵＳが共通接続されている。
明の実施例について説明する。図１は本発明の実施例に
係るバス電位中間電圧セット回路を示す回路図である。
図１に示すように、メモリセルから読み出された微少振
幅信号を増幅する複数個のセンスアンプＳＡがバス線Ｒ
ＢＵＳに接続されている。このセンスアンプＳＡには、
複数個のセンスアンプＳＡの中から１個のＳＡを選択す
ると同時に活性化するための信号ＳＥが夫々入力される
ようになっている。また、各センスアンプＳＡの出力に
はバス線ＲＢＵＳが共通接続されている。
【００１０】このバス線ＲＢＵＳに、本発明の実施例に
係るバス電位中間電圧セット回路が接続されている。こ
のセット回路においては、中間化制御信号としてパルス
ＭＣを入力するＮＡＮＤ１と、入力パルスＭＣのインバ
ータＩＮＶ１による反転信号を入力するＮＯＲ２とを有
する。これらの論理回路ＮＡＮＤ１及びＮＯＲ２の出力
Ｐ及びＮが夫々バス中間化駆動用のｐＭＯＳトランジス
タＭ２及びｎＭＯＳトランジスタＭ１のゲートに入力さ
れている。
係るバス電位中間電圧セット回路が接続されている。こ
のセット回路においては、中間化制御信号としてパルス
ＭＣを入力するＮＡＮＤ１と、入力パルスＭＣのインバ
ータＩＮＶ１による反転信号を入力するＮＯＲ２とを有
する。これらの論理回路ＮＡＮＤ１及びＮＯＲ２の出力
Ｐ及びＮが夫々バス中間化駆動用のｐＭＯＳトランジス
タＭ２及びｎＭＯＳトランジスタＭ１のゲートに入力さ
れている。
【００１１】トランジスタＭ１、Ｍ２のソースはバス線
ＲＢＵＳに共通接続され、ｎＭＯＳトランジスタＭ１の
ドレインは最高電源電圧Ｖｃｃに接続され、ｐＭＯＳト
ランジスタＭ２のドレインは最低電源電圧ＧＮＤに接続
されている。また、バス線ＲＢＵＳには、ｐＭＯＳトラ
ンジスタＭ４及びｎＭＯＳトランジスタＭ３からなるト
ランスファスイッチが接続されており、その先にインバ
ータＩＮＶ２とＩＮＶ３で構成したフリップフロップが
接続されている。また、前記トランスファスイッチは、
論理回路ＮＡＮＤ１及びＮＯＲ２の夫々他方の入力端子
にも接続されている。
ＲＢＵＳに共通接続され、ｎＭＯＳトランジスタＭ１の
ドレインは最高電源電圧Ｖｃｃに接続され、ｐＭＯＳト
ランジスタＭ２のドレインは最低電源電圧ＧＮＤに接続
されている。また、バス線ＲＢＵＳには、ｐＭＯＳトラ
ンジスタＭ４及びｎＭＯＳトランジスタＭ３からなるト
ランスファスイッチが接続されており、その先にインバ
ータＩＮＶ２とＩＮＶ３で構成したフリップフロップが
接続されている。また、前記トランスファスイッチは、
論理回路ＮＡＮＤ１及びＮＯＲ２の夫々他方の入力端子
にも接続されている。
【００１２】次に、上述のごとく構成されたバス電位中
間電圧セット回路の動作について図２のタイミングチャ
ート図も参照して説明する。ＭＣ信号が活性化される前
はＭＣ信号はロウに固定されているので、読み出しが起
こる前のバス線ＲＢＵＳ上に残るデータは、信号ＭＣの
ロウによりオンしているトランスファスイッチＭ３、Ｍ
４を通してインバータＩＮＶ２及びＩＮＶ３からなるフ
リップフロップに伝達されている。このとき、このフリ
ップフロップのデータによらず、ＮＡＮＤ１の出力Ｐは
ハイ、ＮＯＲ２の出力Ｎはロウになるので、中間化駆動
回路としてのトランジスタＭ１、Ｍ２はオフである。
間電圧セット回路の動作について図２のタイミングチャ
ート図も参照して説明する。ＭＣ信号が活性化される前
はＭＣ信号はロウに固定されているので、読み出しが起
こる前のバス線ＲＢＵＳ上に残るデータは、信号ＭＣの
ロウによりオンしているトランスファスイッチＭ３、Ｍ
４を通してインバータＩＮＶ２及びＩＮＶ３からなるフ
リップフロップに伝達されている。このとき、このフリ
ップフロップのデータによらず、ＮＡＮＤ１の出力Ｐは
ハイ、ＮＯＲ２の出力Ｎはロウになるので、中間化駆動
回路としてのトランジスタＭ１、Ｍ２はオフである。
【００１３】例えば、バス線ＲＢＵＳの前データがロウ
の状態で、ＭＣにハイパルスが入力されると、フリップ
フロップデータとＭＣからの論理により、Ｎ信号にハイ
パルスが即時に出力され、トランジスタＭ１をオンさせ
る。このとき、Ｐはハイ固定なので、トランジスタＭ１
のみオンするため、バス線ＲＢＵＳの電位はＶｃｃに引
き上げる。
の状態で、ＭＣにハイパルスが入力されると、フリップ
フロップデータとＭＣからの論理により、Ｎ信号にハイ
パルスが即時に出力され、トランジスタＭ１をオンさせ
る。このとき、Ｐはハイ固定なので、トランジスタＭ１
のみオンするため、バス線ＲＢＵＳの電位はＶｃｃに引
き上げる。
【００１４】しかし、トランジスタＭ１はソース端子が
バス線ＲＢＵＳに接続されているので、バス線ＲＢＵＳ
の上昇に伴い、トランジスタＭ１のゲート電圧が減少
し、Ｖｃｃ−Ｖｔｎ（ｎＭＯＳトランジスタＭ１のしき
い値電圧）の電位でオフとなる。通常、ＭＯＳトランジ
スタのしきい値は０．７Ｖ程度であるが、ソース端子が
浮いている場合（相対的にはウェル電位がソースより下
げられた場合と同じ）には、バックバイアス効果でしき
い値が上昇する。Ｖｃｃ＝２．５Ｖの場合を想定する
と、Ｖｔｎは１．２Ｖ程度になるので、バス線ＲＢＵＳ
はちょうど１／２・Ｖｃｃの１．２Ｖ程度で止まること
になる。この状態で、ＭＣがオフになり、バス線ＲＢＵ
Ｓがフローティングになると、バス線がもつ大きな付加
容量により、その電位が即座に変動することはない。こ
の中間電位動作中はトランスファトランジスタＭ３、Ｍ
４はオフなので、バス線ＲＢＵＳの電位変動はフリップ
フロップ及びＮＯＲ論理にフィードバックせずに安定状
態を維持する。これにより、この回路が中間電位化動作
中も無駄な貫通電流が全く生じない。
バス線ＲＢＵＳに接続されているので、バス線ＲＢＵＳ
の上昇に伴い、トランジスタＭ１のゲート電圧が減少
し、Ｖｃｃ−Ｖｔｎ（ｎＭＯＳトランジスタＭ１のしき
い値電圧）の電位でオフとなる。通常、ＭＯＳトランジ
スタのしきい値は０．７Ｖ程度であるが、ソース端子が
浮いている場合（相対的にはウェル電位がソースより下
げられた場合と同じ）には、バックバイアス効果でしき
い値が上昇する。Ｖｃｃ＝２．５Ｖの場合を想定する
と、Ｖｔｎは１．２Ｖ程度になるので、バス線ＲＢＵＳ
はちょうど１／２・Ｖｃｃの１．２Ｖ程度で止まること
になる。この状態で、ＭＣがオフになり、バス線ＲＢＵ
Ｓがフローティングになると、バス線がもつ大きな付加
容量により、その電位が即座に変動することはない。こ
の中間電位動作中はトランスファトランジスタＭ３、Ｍ
４はオフなので、バス線ＲＢＵＳの電位変動はフリップ
フロップ及びＮＯＲ論理にフィードバックせずに安定状
態を維持する。これにより、この回路が中間電位化動作
中も無駄な貫通電流が全く生じない。
【００１５】その後に、ＳＥが活性化して、センスアン
プＳＡからデータがバス線ＲＢＵＳに出力されるが、中
間電位にバスがあるため、高速にデータは確定する。こ
の時の電位変化量はＶｃｃの約半分であり、バス線ＲＢ
ＵＳの充放電にかかるピーク電流が中間化時とセンスア
ンプＳＡの読み出し時で分散され、半減することがわか
る。また、バスの前データを保存するフリップフロップ
の能力は極めて小さくてよいので、中間化終了後にこれ
がバスに接続されるが、バス電位をハイ又はロウに変化
させる時定数は極めて長い。このため、同時に起こるＳ
Ｅ活性化が遅れても、バス電位はほとんど変化しない。
プＳＡからデータがバス線ＲＢＵＳに出力されるが、中
間電位にバスがあるため、高速にデータは確定する。こ
の時の電位変化量はＶｃｃの約半分であり、バス線ＲＢ
ＵＳの充放電にかかるピーク電流が中間化時とセンスア
ンプＳＡの読み出し時で分散され、半減することがわか
る。また、バスの前データを保存するフリップフロップ
の能力は極めて小さくてよいので、中間化終了後にこれ
がバスに接続されるが、バス電位をハイ又はロウに変化
させる時定数は極めて長い。このため、同時に起こるＳ
Ｅ活性化が遅れても、バス電位はほとんど変化しない。
【００１６】バス線ＲＢＵＳの前データがハイの場合も
同様であり、ｐＭＯＳトランジスタＭ２のみでバス線を
Ｖｔｐ（ｐＭＯＳのしきい値電圧）まで引き下げるが、
この場合も、約１／２・Ｖｃｃにセットすることができ
る。
同様であり、ｐＭＯＳトランジスタＭ２のみでバス線を
Ｖｔｐ（ｐＭＯＳのしきい値電圧）まで引き下げるが、
この場合も、約１／２・Ｖｃｃにセットすることができ
る。
【００１７】次に、本発明の第２実施例について図３の
回路図を参照して説明する。本実施例は、回路素子数を
削減するために、ＲＢＵＳ前データを保存するフリップ
フロップと、トランスファスイッチ回路と、駆動トラン
ジスタを決定するＮＡＮＤ１及びＮＯＲ２からなる論理
回路を全て削除したものである。入力パルスＭＣはｎＭ
ＯＳトランジスタＭ４１のゲートに直接入力され、ｐＭ
ＯＳトランジスタＭ４２のゲートにインバータＩＮＶ１
を介して入力される。トランジスタＭ４１、Ｍ４２のソ
ースはバス線ＲＢＵＳに共通接続され、ｎＭＯＳトラン
ジスタＭ４１のドレインは最高電源電圧Ｖｃｃに接続さ
れ、ｐＭＯＳトランジスタＭ４２のドレインは最低電源
電圧ＧＮＤに接続されている。なお、駆動ＭＯＳトラン
ジスタＭ４１，Ｍ４２のしきい値が中間電圧にほぼ等し
い。
回路図を参照して説明する。本実施例は、回路素子数を
削減するために、ＲＢＵＳ前データを保存するフリップ
フロップと、トランスファスイッチ回路と、駆動トラン
ジスタを決定するＮＡＮＤ１及びＮＯＲ２からなる論理
回路を全て削除したものである。入力パルスＭＣはｎＭ
ＯＳトランジスタＭ４１のゲートに直接入力され、ｐＭ
ＯＳトランジスタＭ４２のゲートにインバータＩＮＶ１
を介して入力される。トランジスタＭ４１、Ｍ４２のソ
ースはバス線ＲＢＵＳに共通接続され、ｎＭＯＳトラン
ジスタＭ４１のドレインは最高電源電圧Ｖｃｃに接続さ
れ、ｐＭＯＳトランジスタＭ４２のドレインは最低電源
電圧ＧＮＤに接続されている。なお、駆動ＭＯＳトラン
ジスタＭ４１，Ｍ４２のしきい値が中間電圧にほぼ等し
い。
【００１８】このように構成された第２実施例のバス電
位中間電圧セット回路においては、ＭＣ活性化時にプル
ダウン用ｐＭＯＳトランジスタＭ４２と、プルアップｎ
ＭＯＳトランジスタＭ４１のゲートには夫々ロウ及びハ
イが入力される。そうすると、バスＲＢＵＳの電位が低
いときはトランジスタＭ４１のみがオンし、またバスＲ
ＢＵＳの電位が高いときはトランジスタＭ４２のみがオ
ンするので、バス電位は中間に向かう。これは、駆動Ｍ
ＯＳトランジスタＭ４１，Ｍ４２のしきい値が中間電圧
にほぼ等しい（ＶＣＣ−Ｖｔｎ＝Ｖｔｐ＝１．２Ｖ）た
めで、中間電位状態でちょうどトランジスタＭ４１とト
ランジスタＭ４２がオンからオフになるぎりぎりの状態
となることを示している。厳密には、双方のトランジス
タＭ４１，Ｍ４２がいずれもオンになる状態はあり得る
が、極めてトランジスタ能力が低い条件なので、貫通電
流はほとんど無視できるレベルである。
位中間電圧セット回路においては、ＭＣ活性化時にプル
ダウン用ｐＭＯＳトランジスタＭ４２と、プルアップｎ
ＭＯＳトランジスタＭ４１のゲートには夫々ロウ及びハ
イが入力される。そうすると、バスＲＢＵＳの電位が低
いときはトランジスタＭ４１のみがオンし、またバスＲ
ＢＵＳの電位が高いときはトランジスタＭ４２のみがオ
ンするので、バス電位は中間に向かう。これは、駆動Ｍ
ＯＳトランジスタＭ４１，Ｍ４２のしきい値が中間電圧
にほぼ等しい（ＶＣＣ−Ｖｔｎ＝Ｖｔｐ＝１．２Ｖ）た
めで、中間電位状態でちょうどトランジスタＭ４１とト
ランジスタＭ４２がオンからオフになるぎりぎりの状態
となることを示している。厳密には、双方のトランジス
タＭ４１，Ｍ４２がいずれもオンになる状態はあり得る
が、極めてトランジスタ能力が低い条件なので、貫通電
流はほとんど無視できるレベルである。
【００１９】次に、図４を参照して本発明の第３実施例
について説明する。本実施例においては、図３に示す第
２実施例に対し、プルアップ用ｎＭＯＳトランジスタＭ
５１とプルダウン用ｐＭＯＳトランジスタＭ５２との間
にダイオードＤ１，Ｄ２を接続し、これらのダイオード
Ｄ１，Ｄ２の相互接続点をバス線ＲＢＵＳに接続してい
る点が異なる。
について説明する。本実施例においては、図３に示す第
２実施例に対し、プルアップ用ｎＭＯＳトランジスタＭ
５１とプルダウン用ｐＭＯＳトランジスタＭ５２との間
にダイオードＤ１，Ｄ２を接続し、これらのダイオード
Ｄ１，Ｄ２の相互接続点をバス線ＲＢＵＳに接続してい
る点が異なる。
【００２０】電源電圧が２．５Ｖより高い場合とか、Ｍ
ＯＳトランジスタのしきい値が小さい場合、第１の実施
例では完全な中間電圧を通り過ぎて上すぎた電圧、又
は、下げすぎた電圧に、バス線ＲＢＵＳが設定されてし
まう。また、第２の実施例では、上述の場合に、中間電
位付近での貫通電流が無視できないほど大きくなってし
まう。本実施例では、これを回避するために、駆動ｐＭ
ＯＳトランジスタＭ５２とバス線ＲＢＵＳとの間と、駆
動ｎＭＯＳトランジスタＭ５１とバス線ＲＢＵＳとの間
に夫々ダイオードＤ２とＤ１を挿入している。
ＯＳトランジスタのしきい値が小さい場合、第１の実施
例では完全な中間電圧を通り過ぎて上すぎた電圧、又
は、下げすぎた電圧に、バス線ＲＢＵＳが設定されてし
まう。また、第２の実施例では、上述の場合に、中間電
位付近での貫通電流が無視できないほど大きくなってし
まう。本実施例では、これを回避するために、駆動ｐＭ
ＯＳトランジスタＭ５２とバス線ＲＢＵＳとの間と、駆
動ｎＭＯＳトランジスタＭ５１とバス線ＲＢＵＳとの間
に夫々ダイオードＤ２とＤ１を挿入している。
【００２１】これにより、プルアップトランジスタＭ５
１の最終到達電位はＶｃｃ−Ｖｔｎ−Ｖｆ（ダイオード
の順方向電圧）、プルダウントランジスタＭ５２の最終
到達電位はＶｔｐ＋Ｖｆとなり、本実施例においても、
第１及び第２の実施例に近い状態の動作が可能となる。
１の最終到達電位はＶｃｃ−Ｖｔｎ−Ｖｆ（ダイオード
の順方向電圧）、プルダウントランジスタＭ５２の最終
到達電位はＶｔｐ＋Ｖｆとなり、本実施例においても、
第１及び第２の実施例に近い状態の動作が可能となる。
【００２２】このダイオードの作り方は、ｐ−ｎジャン
クション素子及びＭＯＳトランジスタのゲート・ドレイ
ン接続など、製品製造プロセス及び設定電位の条件に合
わせて選ぶことが可能である。
クション素子及びＭＯＳトランジスタのゲート・ドレイ
ン接続など、製品製造プロセス及び設定電位の条件に合
わせて選ぶことが可能である。
【００２３】次に、図５を参照して本発明の第４実施例
について説明する。本実施例では、プルアップ用にｐＭ
ＯＳトランジスタＭ６１をオンさせ、プルダウン用にｎ
ＭＯＳトランジスタＭ６２をオンさせるため、Ｐ及びＮ
を発生する前段論理回路が変更されている。トランジス
タＭ６１のドレインにはバイポーラトランジスタＱ１の
ベース端子が接続され、更にダーリントン接続されたバ
イポーラトランジスタＱ２のエミッタ端子にバス線ＲＢ
ＥＳが接続されている。一方、ＭＯＳトランジスタＭ６
２のドレインにはバイポーラトランジスタＱ３のベース
端子が接続され、更にダーリントン接続されたバイポー
ラトランジスタＱ４のエミッタ端子がＧＮＤに接続さ
れ、これらのＭＯＳトランジスタＭ６２のドレインとバ
イポーラトランジスタのコレクタとがバス線ＲＢＵＳに
接続されている。どちらかの駆動ＭＯＳトランジスタＭ
６１又はＭ６２がオンすることで、バス線ＲＢＵＳを中
間電位まで動かしはじめるが、どちらもダーリントン接
続なので極めて電流供給能力が高く、高速にバス線ＲＢ
ＵＳを駆動できる。プルアップトランジスタＭ６１もプ
ルダウントランジスタＭ６２もバイポーラトランジスタ
のエミッタ・ベース電位差の２倍の電位（２Ｖｆ）にな
るとオフする。つまり、プルアップトランジスタＭ６１
はＶｃｃ−２Ｖｆ、プルダウントランジスタＭ６２は２
Ｖｆまで駆動し、駆動回路はオフとなる。Ｖｆ＝０．６
〜０．７Ｖなので、ほぼ中間電位になることがわかる。
について説明する。本実施例では、プルアップ用にｐＭ
ＯＳトランジスタＭ６１をオンさせ、プルダウン用にｎ
ＭＯＳトランジスタＭ６２をオンさせるため、Ｐ及びＮ
を発生する前段論理回路が変更されている。トランジス
タＭ６１のドレインにはバイポーラトランジスタＱ１の
ベース端子が接続され、更にダーリントン接続されたバ
イポーラトランジスタＱ２のエミッタ端子にバス線ＲＢ
ＥＳが接続されている。一方、ＭＯＳトランジスタＭ６
２のドレインにはバイポーラトランジスタＱ３のベース
端子が接続され、更にダーリントン接続されたバイポー
ラトランジスタＱ４のエミッタ端子がＧＮＤに接続さ
れ、これらのＭＯＳトランジスタＭ６２のドレインとバ
イポーラトランジスタのコレクタとがバス線ＲＢＵＳに
接続されている。どちらかの駆動ＭＯＳトランジスタＭ
６１又はＭ６２がオンすることで、バス線ＲＢＵＳを中
間電位まで動かしはじめるが、どちらもダーリントン接
続なので極めて電流供給能力が高く、高速にバス線ＲＢ
ＵＳを駆動できる。プルアップトランジスタＭ６１もプ
ルダウントランジスタＭ６２もバイポーラトランジスタ
のエミッタ・ベース電位差の２倍の電位（２Ｖｆ）にな
るとオフする。つまり、プルアップトランジスタＭ６１
はＶｃｃ−２Ｖｆ、プルダウントランジスタＭ６２は２
Ｖｆまで駆動し、駆動回路はオフとなる。Ｖｆ＝０．６
〜０．７Ｖなので、ほぼ中間電位になることがわかる。
【００２４】次に、図６を参照して本発明の第５実施例
について説明する。本実施例では、プルアップ駆動用ｐ
ＭＯＳトランジスタＭ７１とプルダウン駆動用ｎＭＯＳ
トランジスタＭ７２はインバータ接続され、共通接続さ
れたドレインがバス線ＲＢＵＳに接続されている。Ｐ発
生用の論理回路ＮＡＮＤ３の一方の入力にはＲＢＵＳ信
号をインバータＩＮＶ７１を通して反転した信号をフィ
ードバック入力し、Ｎ発生用の論理回路ＮＯＲ４の一方
の入力にはＲＢＵＳ信号をインバータＩＮＶ７２により
反転した信号をフィードバック入力される。
について説明する。本実施例では、プルアップ駆動用ｐ
ＭＯＳトランジスタＭ７１とプルダウン駆動用ｎＭＯＳ
トランジスタＭ７２はインバータ接続され、共通接続さ
れたドレインがバス線ＲＢＵＳに接続されている。Ｐ発
生用の論理回路ＮＡＮＤ３の一方の入力にはＲＢＵＳ信
号をインバータＩＮＶ７１を通して反転した信号をフィ
ードバック入力し、Ｎ発生用の論理回路ＮＯＲ４の一方
の入力にはＲＢＵＳ信号をインバータＩＮＶ７２により
反転した信号をフィードバック入力される。
【００２５】例えば、バス線ＲＢＵＳの前データがロウ
の場合、インバータＩＮＶ７１のしきい値がハイと感知
するまでＰはロウとなり、ＭＯＳトランジスタＭ７１が
バス線ＲＢＵＳの電位を引き上げる。その後、インバー
タＩＮＶ７１がハイと感知するレベルまでＲＢＵＳ電位
が上がったとき、同時にインバータＩＮＶ７２のしきい
値も同時にハイと感知すると、今度はＭＯＳトランジス
タＭ７２がオンしてバス線ＲＢＵＳの電位を引き下げよ
うとしてしまい、不安定な状態で発振を起こしてしまう
可能がある。そこで、インバータＩＮＶ７１のしきい値
は１／２ＶＣＣより低く、逆にＩＮＶ７２のしきい値は
１／２ＶＣＣより高く設定する。意図的にずらしたしき
い値の電位差分がＭＯＳトランジスタＭ７１、Ｍ７２が
共にオフになる電圧帯であり、この電位までＲＢＵＳの
電位が達した時点でバス線の中間化駆動が終わることに
なる。
の場合、インバータＩＮＶ７１のしきい値がハイと感知
するまでＰはロウとなり、ＭＯＳトランジスタＭ７１が
バス線ＲＢＵＳの電位を引き上げる。その後、インバー
タＩＮＶ７１がハイと感知するレベルまでＲＢＵＳ電位
が上がったとき、同時にインバータＩＮＶ７２のしきい
値も同時にハイと感知すると、今度はＭＯＳトランジス
タＭ７２がオンしてバス線ＲＢＵＳの電位を引き下げよ
うとしてしまい、不安定な状態で発振を起こしてしまう
可能がある。そこで、インバータＩＮＶ７１のしきい値
は１／２ＶＣＣより低く、逆にＩＮＶ７２のしきい値は
１／２ＶＣＣより高く設定する。意図的にずらしたしき
い値の電位差分がＭＯＳトランジスタＭ７１、Ｍ７２が
共にオフになる電圧帯であり、この電位までＲＢＵＳの
電位が達した時点でバス線の中間化駆動が終わることに
なる。
【００２６】ｐＭＯＳトランジスタでのプルアップとｎ
ＭＯＳトランジスタでのプルダウンは、第１の実施例の
ように中間電位到達付近でトランジスタ能力が下がって
くることがないので、中間電位に達するのは速いが、電
位判定をフードバックするためにインバータＩＮＶ７１
とＩＮＶ７２が必要であり、この部分での貫通電流が発
生する。しかし、この回路規模は小さくすることが可能
なので、電流消費として致命的な問題には至らない。
ＭＯＳトランジスタでのプルダウンは、第１の実施例の
ように中間電位到達付近でトランジスタ能力が下がって
くることがないので、中間電位に達するのは速いが、電
位判定をフードバックするためにインバータＩＮＶ７１
とＩＮＶ７２が必要であり、この部分での貫通電流が発
生する。しかし、この回路規模は小さくすることが可能
なので、電流消費として致命的な問題には至らない。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
中間化に伴う回路動作で、プルアップ用駆動回路及びプ
ルダウン用駆動回路を構成するｐＭＯＳトランジスタ及
びｎＭＯＳトランジスタが、共にオンになる回路は存在
しないので、貫通電流の発生を防止することができ、ま
た、バス線が中間電位に達した時点でセルフタイミング
的に駆動トランジスタは全てオフになり、フローティン
グ状態で次のセンスアンプＳＡの読み出しを待つことに
なるため、中間化のパルス幅調整とその後のＳＥ活性化
とのタイミングを正確に合わせる必要がなく、安定して
高速読み出しが可能である。
中間化に伴う回路動作で、プルアップ用駆動回路及びプ
ルダウン用駆動回路を構成するｐＭＯＳトランジスタ及
びｎＭＯＳトランジスタが、共にオンになる回路は存在
しないので、貫通電流の発生を防止することができ、ま
た、バス線が中間電位に達した時点でセルフタイミング
的に駆動トランジスタは全てオフになり、フローティン
グ状態で次のセンスアンプＳＡの読み出しを待つことに
なるため、中間化のパルス幅調整とその後のＳＥ活性化
とのタイミングを正確に合わせる必要がなく、安定して
高速読み出しが可能である。
【図１】本発明の第１実施例に係るバス電位中間電圧セ
ット回路を示す回路図である。
ット回路を示す回路図である。
【図２】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図３】本発明の第２実施例に係るバス電位中間電圧セ
ット回路を示す回路図である。
ット回路を示す回路図である。
【図４】本発明の第３実施例に係るバス電位中間電圧セ
ット回路を示す回路図である。
ット回路を示す回路図である。
【図５】本発明の第４実施例に係るバス電位中間電圧セ
ット回路を示す回路図である。
ット回路を示す回路図である。
【図６】本発明の第５実施例に係るバス電位中間電圧セ
ット回路を示す回路図である。
ット回路を示す回路図である。
【図７】従来のバス電位中間電圧セット回路を示す回路
図である。
図である。
ＲＢＵＳ：バス線 Ｍ２、Ｍ４、Ｍ４２，Ｍ５２，Ｍ６１、Ｍ７１、Ｍ３
１，Ｍ３３：ｐＭＯＳトランジスタ Ｍ１，Ｍ３，Ｍ４１，Ｍ５１，Ｍ６２，Ｍ７２，Ｍ３
２、Ｍ３４：ｎＭＯＳトランジスタ ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ６１，ＩＮＶ６
２，ＩＮＶ６３，ＩＮＶ７１，ＩＮＶ７２，ＩＮＶ３
１，ＩＮＶ３２，ＩＮＶ３３：インバータ Ｄ１，Ｄ２：ダイオード ＳＡ：センスアンプ １、３：ＮＡＮＤ ２、４：ＮＯＲ
１，Ｍ３３：ｐＭＯＳトランジスタ Ｍ１，Ｍ３，Ｍ４１，Ｍ５１，Ｍ６２，Ｍ７２，Ｍ３
２、Ｍ３４：ｎＭＯＳトランジスタ ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ６１，ＩＮＶ６
２，ＩＮＶ６３，ＩＮＶ７１，ＩＮＶ７２，ＩＮＶ３
１，ＩＮＶ３２，ＩＮＶ３３：インバータ Ｄ１，Ｄ２：ダイオード ＳＡ：センスアンプ １、３：ＮＡＮＤ ２、４：ＮＯＲ
Claims (7)
- 【請求項１】 半導体装置内の単相バス線を中間電位に
セットするバス電位中間電圧セット回路において、前記
バス線に接続されたプルアップ用駆動回路及びプルダウ
ン用駆動回路と、前記プルアップ用駆動回路とプルダウ
ン用駆動回路のいずれか一方のみを中間化制御信号ＭＣ
に同期してオンさせ、そのオンさせた駆動回路をバス線
が中間電位に達した時点で外部制御なしにオフさせる駆
動回路制御手段とを有することを特徴とするバス電位中
間電圧セット回路。 - 【請求項２】 前記制御手段は、前記駆動回路のいずれ
か一方をオンさせるために、中間化前のバスデータを保
持するラッチ回路を有し、これを中間化制御信号で切り
替えるものであることを特徴とする請求項１に記載のバ
ス電位中間電圧セット回路。 - 【請求項３】 前記プルアップ用駆動回路はｎ型ＭＯＳ
トランジスタを有し、前記プルダウン用駆動回路はｐ型
ＭＯＳトランジスタを有し、各ＭＯＳトランジスタのし
きい値が中間電圧に実質的に等しいことを特徴とする請
求項１に記載のバス電位中間電圧セット回路。 - 【請求項４】 前記プルアップ用駆動回路はｎ型ＭＯＳ
トランジスタとダイオードを直列接続した回路を有し、
前記プルダウン用駆動回路はｐ型ＭＯＳトランジスタと
ダイオードを直列接続した回路を有することを特徴とす
る請求項１に記載のバス電位中間電圧セット回路。 - 【請求項５】 前記プルアップ用駆動回路はｐ型ＭＯＳ
トランジスタとバイポーラトランジスタ又はダイオード
とを直列接続した回路を有し、前記プルダウン用駆動回
路はｎ型ＭＯＳトランジスタとバイポーラトランジスタ
又はダイオードとを直列接続した回路を有することを特
徴とする請求項１に記載のバス電位中間電圧セット回
路。 - 【請求項６】 前記プルアップ用駆動回路はｐ型ＭＯＳ
トランジスタを有し、前記プルダウン用駆動回路はｎ型
ＭＯＳトランジスタを有し、更に、バス電位が低い場合
はプルアップ側トランジスタをオンさせ、バス電位が高
い場合にはプルダウン側トランジスタをオンさせるフィ
ードバック機能を有するバス電位モニター回路を有し、
このバス電位モニター回路の感知電圧は、プルアップ用
トランジスタとプルダウン用トランジスタが共にオフに
なる中間電圧帯を有するように設定されていることを特
徴とするバス電位中間電圧セット回路。 - 【請求項７】 中間化制御信号ＭＣを入力するＮＡＮＤ
と、信号ＭＣのインバータＩＮＶによる反転信号を入力
するＮＯＲと、これらのＮＡＮＤ及びＮＯＲの出力Ｐ及
びＮが夫々ゲートに入力されソースがバス線ＲＢＵＳに
共通接続されドレインが夫々接地電位及び電源電圧に接
続されたバス中間化駆動用のｐＭＯＳトランジスタ及び
ｎＭＯＳトランジスタと、バス線に接続されたｐＭＯＳ
トランジスタＭ４及びｎＭＯＳトランジスタＭ３からな
るトランスファスイッチと、このトランスファスイッチ
に接続されたフリップフロップとを有し、前記トランス
ファスイッチは、ＮＡＮＤ及びＮＯＲの夫々他方の入力
端子にも接続されていることを特徴とするバス電位中間
電圧セット回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07474898A JP3795665B2 (ja) | 1998-03-23 | 1998-03-23 | バス電位中間電圧セット回路及びその制御方法 |
| KR1019990009374A KR100336150B1 (ko) | 1998-03-23 | 1999-03-19 | 고속 메모리 판독동작용 버스선 중간점 유지회로 |
| TW088104441A TW413778B (en) | 1998-03-23 | 1999-03-19 | Bus-line midpoint holding circuit for high speed memory read operation |
| US09/273,559 US6097642A (en) | 1998-03-23 | 1999-03-22 | Bus-line midpoint holding circuit for high speed memory read operation |
| CNB991031067A CN1135564C (zh) | 1998-03-23 | 1999-03-23 | 用于高速存储器读操作的总线中点保持电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07474898A JP3795665B2 (ja) | 1998-03-23 | 1998-03-23 | バス電位中間電圧セット回路及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273356A true JPH11273356A (ja) | 1999-10-08 |
| JP3795665B2 JP3795665B2 (ja) | 2006-07-12 |
Family
ID=13556199
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07474898A Expired - Fee Related JP3795665B2 (ja) | 1998-03-23 | 1998-03-23 | バス電位中間電圧セット回路及びその制御方法 |
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| Country | Link |
|---|---|
| US (1) | US6097642A (ja) |
| JP (1) | JP3795665B2 (ja) |
| KR (1) | KR100336150B1 (ja) |
| CN (1) | CN1135564C (ja) |
| TW (1) | TW413778B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000187988A (ja) * | 1998-12-21 | 2000-07-04 | Motorola Inc | 検出回路および方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071736B2 (en) * | 2003-05-20 | 2006-07-04 | Cray Inc. | Half-swing line precharge method and apparatus |
| US9761285B1 (en) * | 2016-02-26 | 2017-09-12 | Globalfoundries Inc. | Sense amplifier and latching scheme |
| KR101868320B1 (ko) | 2016-08-17 | 2018-07-19 | (주)디엠타포린 | 디지털 프린팅 기법을 통한 폴리에틸렌 원단 또는 폴리프로필렌 원단의 인쇄방법 및 그 인쇄방법에 의해 프린팅된 폴리에틸렌 원단 또는 폴리프로필렌 원단 |
| CN111433852B (zh) * | 2017-12-12 | 2024-08-16 | 索尼半导体解决方案公司 | 半导体电路和半导体电路系统 |
| CN114442715B (zh) * | 2021-12-29 | 2023-08-18 | 中国航空工业集团公司西安航空计算技术研究所 | 一种28v或开路的离散量输出电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153271A (ja) * | 1993-11-29 | 1995-06-16 | Sanyo Electric Co Ltd | 出力回路 |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| US5751978A (en) * | 1995-11-13 | 1998-05-12 | Motorola, Inc. | Multi-purpose peripheral bus driver apparatus and method |
-
1998
- 1998-03-23 JP JP07474898A patent/JP3795665B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-19 TW TW088104441A patent/TW413778B/zh not_active IP Right Cessation
- 1999-03-19 KR KR1019990009374A patent/KR100336150B1/ko not_active Expired - Fee Related
- 1999-03-22 US US09/273,559 patent/US6097642A/en not_active Expired - Lifetime
- 1999-03-23 CN CNB991031067A patent/CN1135564C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000187988A (ja) * | 1998-12-21 | 2000-07-04 | Motorola Inc | 検出回路および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1135564C (zh) | 2004-01-21 |
| US6097642A (en) | 2000-08-01 |
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