JPH02268018A - Ｔｔｌ―ｃｍｏｓレベルトランスレータ - Google Patents
Ｔｔｌ―ｃｍｏｓレベルトランスレータInfo
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- JPH02268018A JPH02268018A JP2019400A JP1940090A JPH02268018A JP H02268018 A JPH02268018 A JP H02268018A JP 2019400 A JP2019400 A JP 2019400A JP 1940090 A JP1940090 A JP 1940090A JP H02268018 A JPH02268018 A JP H02268018A
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- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、−殻内には集積回路装置に関するものであり
、更に詳細には一丁丁りからＣＭＯＳへの論理レベルト
ランスレータに関するものである。
、更に詳細には一丁丁りからＣＭＯＳへの論理レベルト
ランスレータに関するものである。
これまで、ＴＴＬからＣＭＯＳへの論理レベルトランス
レータ設計において、スピード及び／あるいは駆動能力
を得るために、直流的な電力消費を犠牲にする必要があ
った。例えば、第１図に一般的に参照番＠１０で示され
た従来技術によるＣＭＯＳインバータについて考えてみ
る。インバータ１０は、１２で示されたＰ−チャネル電
界効果トランジスタ（ＦＥＴ）と、１４で示されたＮチ
ャネル電界効果トランジスタとを含むように描かれてい
る。トランジスタ１２と１４は、ここで以後（Ｎ−チャ
ネル上のＰ−チャネルの）トーテムポール構成と呼ぶ方
式で接続されている。更に詳細には、トランジスタ１２
は０ＭＯ８のプルアップ構成になっており、トランジス
タのゲートが（データ）入力ライン２０へつながれ、ト
ランジスタのソース（チャネルの一端であり、ここでは
ソースと呼ぶ）が直流電源電圧（ＶＣＣ）を受取るよう
につながれ、トランジスタのドレイン（チャネルの＠端
であり、ここではドレインと呼ぶ）が（データ）出力ラ
イン２２へつながれており、この出力ライン２２上へイ
ンバータ１０はデータ出力信号を供給する。トランジス
タ１４はＣＭＯＳプルダウン構成となっており、トラン
ジスタのゲートがライン２０へ、トランジスタのドレイ
ンがライン２２へそれぞれつながれ、トランジスタのソ
ースが回路のアース電位（Ｖｓｓ）を受取るようにつな
がれている。
レータ設計において、スピード及び／あるいは駆動能力
を得るために、直流的な電力消費を犠牲にする必要があ
った。例えば、第１図に一般的に参照番＠１０で示され
た従来技術によるＣＭＯＳインバータについて考えてみ
る。インバータ１０は、１２で示されたＰ−チャネル電
界効果トランジスタ（ＦＥＴ）と、１４で示されたＮチ
ャネル電界効果トランジスタとを含むように描かれてい
る。トランジスタ１２と１４は、ここで以後（Ｎ−チャ
ネル上のＰ−チャネルの）トーテムポール構成と呼ぶ方
式で接続されている。更に詳細には、トランジスタ１２
は０ＭＯ８のプルアップ構成になっており、トランジス
タのゲートが（データ）入力ライン２０へつながれ、ト
ランジスタのソース（チャネルの一端であり、ここでは
ソースと呼ぶ）が直流電源電圧（ＶＣＣ）を受取るよう
につながれ、トランジスタのドレイン（チャネルの＠端
であり、ここではドレインと呼ぶ）が（データ）出力ラ
イン２２へつながれており、この出力ライン２２上へイ
ンバータ１０はデータ出力信号を供給する。トランジス
タ１４はＣＭＯＳプルダウン構成となっており、トラン
ジスタのゲートがライン２０へ、トランジスタのドレイ
ンがライン２２へそれぞれつながれ、トランジスタのソ
ースが回路のアース電位（Ｖｓｓ）を受取るようにつな
がれている。
動作時においては、ライン２０上へ外部から低論理信号
レベルの電位が供給され、トランジスタ１２がターンオ
ンし、そしてトランジスタ１４がターンオフＪ゛る。ト
ランジスタ１２がオンでトランジスタ１４がオフとなる
と、トランジスタ１２は電Ｍ電圧（Ｖｃｃ）からライン
２２へ主流を供給し、ライン上へ高ＣＭＯ３論理信号レ
ベル電位を発生させる。高ＣＭＯ３論理信弓しベル電位
が外部からライン２０上へ供給されると、トランジスタ
１２はターンＡフし、トランジスタ１４がターンオンす
る。トランジスタ１２がオフでトランジスタ１４がオン
となると、トランジスタ１４はライン２２から回路アー
ス（ＶＳＳ）へ電流を流し込み、ライン上へ低ＣＭＯ８
論理信号レベル電位を発生させる。高ＴＴＬ論理信号レ
ベル電位（小さくとも２，４ボルトの電位）が外部から
ライン２０上へ供給されると、トランジスタ１４はター
ンオンする。しかし、この高ＴＴＬ論理信号レベル電位
はトランジスタ１２をターンオフするのに十分でない場
合が多い。この結果、（直流電力を消費する）定常的（
静止）電流が、電ｍ電位（Ｖｃ ｃ ）からトランジス
タ１２と１４を通って回路アース（ＶＳＳ）へ流れるこ
とになる。この静止電流の大きさは、トランジスタ１２
と１４のチャネル幅に依存する。もし、トランジスタ１
２と１４が比較的狭いチャネルを有していれば、静止電
流レベルは比較的低くなる。しかし、比較的狭いチャネ
ルでは、トランジスタの駆動能力も比較的低いものとな
ってしまう。
レベルの電位が供給され、トランジスタ１２がターンオ
ンし、そしてトランジスタ１４がターンオフＪ゛る。ト
ランジスタ１２がオンでトランジスタ１４がオフとなる
と、トランジスタ１２は電Ｍ電圧（Ｖｃｃ）からライン
２２へ主流を供給し、ライン上へ高ＣＭＯ３論理信号レ
ベル電位を発生させる。高ＣＭＯ３論理信弓しベル電位
が外部からライン２０上へ供給されると、トランジスタ
１２はターンＡフし、トランジスタ１４がターンオンす
る。トランジスタ１２がオフでトランジスタ１４がオン
となると、トランジスタ１４はライン２２から回路アー
ス（ＶＳＳ）へ電流を流し込み、ライン上へ低ＣＭＯ８
論理信号レベル電位を発生させる。高ＴＴＬ論理信号レ
ベル電位（小さくとも２，４ボルトの電位）が外部から
ライン２０上へ供給されると、トランジスタ１４はター
ンオンする。しかし、この高ＴＴＬ論理信号レベル電位
はトランジスタ１２をターンオフするのに十分でない場
合が多い。この結果、（直流電力を消費する）定常的（
静止）電流が、電ｍ電位（Ｖｃ ｃ ）からトランジス
タ１２と１４を通って回路アース（ＶＳＳ）へ流れるこ
とになる。この静止電流の大きさは、トランジスタ１２
と１４のチャネル幅に依存する。もし、トランジスタ１
２と１４が比較的狭いチャネルを有していれば、静止電
流レベルは比較的低くなる。しかし、比較的狭いチャネ
ルでは、トランジスタの駆動能力も比較的低いものとな
ってしまう。
比較的高い駆動能力を保ちつつ、かつ静止電流のレベル
を低く抑えるために、第２図に、−殻内に参照番号３０
で示された従来技術による、ＴＴＬからＣＭＯＳへの論
理レベルトランスレータが用いられた。トランスレータ
３ｏは直列接続された３個のインバータを用いるように
描かれている。
を低く抑えるために、第２図に、−殻内に参照番号３０
で示された従来技術による、ＴＴＬからＣＭＯＳへの論
理レベルトランスレータが用いられた。トランスレータ
３ｏは直列接続された３個のインバータを用いるように
描かれている。
更に詳細には、トランスレータ３０は、（データ入力）
ライン４４とライン４６との間にインバータとして（Ｎ
−チャネル上のＰ−チャネル型トーテムポール構成で）
接続された１対のトランジスタ４ｏど４２を含み、ライ
ン４６とライン５６との間にインバータとして（Ｎ−チ
ャネル上のＰチャネル型トーテムポール構成で）接続さ
れた１対のトランジスタ５０と５２を３み、更に、ライ
ン５６と（データ出力）ライン６６との間にインバータ
として（Ｎ−チャネル上のＰ−チャネル型トーテムポー
ル構成で）接続された別の１対のトランジスタ６０ど６
２を含んでいる。（直流電力を消費する）静止電流のレ
ベルを最小化するために、トランジスタ４０と４２は比
較的狭いチャネルを有、している。駆動能力を最大化す
るために、トランジスタ６０と６２は比較的幅広いチャ
ネルを有している。しかしながら、残念なことに、３個
のインバータのために、各インバータが１つのゲート遅
延をもたらすため、トランスレータ３゜は比較的遅い回
路となっている。
ライン４４とライン４６との間にインバータとして（Ｎ
−チャネル上のＰ−チャネル型トーテムポール構成で）
接続された１対のトランジスタ４ｏど４２を含み、ライ
ン４６とライン５６との間にインバータとして（Ｎ−チ
ャネル上のＰチャネル型トーテムポール構成で）接続さ
れた１対のトランジスタ５０と５２を３み、更に、ライ
ン５６と（データ出力）ライン６６との間にインバータ
として（Ｎ−チャネル上のＰ−チャネル型トーテムポー
ル構成で）接続された別の１対のトランジスタ６０ど６
２を含んでいる。（直流電力を消費する）静止電流のレ
ベルを最小化するために、トランジスタ４０と４２は比
較的狭いチャネルを有、している。駆動能力を最大化す
るために、トランジスタ６０と６２は比較的幅広いチャ
ネルを有している。しかしながら、残念なことに、３個
のインバータのために、各インバータが１つのゲート遅
延をもたらすため、トランスレータ３゜は比較的遅い回
路となっている。
従って、本発明の主たる目的は、比較的低レベルの直流
電力消費を有する、ＴＴＬからＣＭＯＳへの論理レベル
トランスレータを得ることである。
電力消費を有する、ＴＴＬからＣＭＯＳへの論理レベル
トランスレータを得ることである。
本発明の別の目的は、比較的高い駆動能力を有づる、Ｔ
ＴＬからＣＭＯＳへの論理レベルトランスレータを得る
ことである。
ＴＬからＣＭＯＳへの論理レベルトランスレータを得る
ことである。
本発明の別の目的は、比較的高速の、ＴＴＬからＣＭＯ
Ｓへの論理レベルトランスレータを得ることである。
Ｓへの論理レベルトランスレータを得ることである。
本発明の別の目的は、１対の相補型出力を有する、ＴＴ
ＬからＣＭＯＳへの論理レベルトランスレータを得るこ
とである。
ＬからＣＭＯＳへの論理レベルトランスレータを得るこ
とである。
本発明の更に別の目的は、比較的単純で、集積回路型の
装置へ集積するのに適した、ＴＴＬからＣＭＯＳへの論
理レベルトランスレータを得ることである。
装置へ集積するのに適した、ＴＴＬからＣＭＯＳへの論
理レベルトランスレータを得ることである。
要約すれば、本発明に従った、ＴＴＬからＣＭＯＳへの
論理レベルトランスレータのここに述べる好適実施例は
、４個のトランジスタ、１対のバッファ、そして１個の
インバータを含んでいる。第１のトランジスタはプルア
ップ構成に接続されて、トランジスタドレインは第１の
節へつながれ、トランジスタゲートは第２の節へつなが
れでいる。第２のトランジスタはプルダウン構成に接続
されて、トランジスタゲートは（データ）入力ラインへ
つながれ、トランジスタドレインは第１の節へつながれ
ている。第３のトランジスタもまたプルアップ構成に接
続されて、トランジスタゲートは第１の節へつながれ、
トランジスタドレインは第２の節へつながれている。第
４のトランジスタちまたプルダウン構成に接続されて、
トランスレ−ターはインバータによって入力ラインへつ
ながれ、トランジスタドレインは第２節へつながれてい
る。バッファは各々節の各１つと２本の（データ）出力
ラインの各１本との間につながれている。
論理レベルトランスレータのここに述べる好適実施例は
、４個のトランジスタ、１対のバッファ、そして１個の
インバータを含んでいる。第１のトランジスタはプルア
ップ構成に接続されて、トランジスタドレインは第１の
節へつながれ、トランジスタゲートは第２の節へつなが
れでいる。第２のトランジスタはプルダウン構成に接続
されて、トランジスタゲートは（データ）入力ラインへ
つながれ、トランジスタドレインは第１の節へつながれ
ている。第３のトランジスタもまたプルアップ構成に接
続されて、トランジスタゲートは第１の節へつながれ、
トランジスタドレインは第２の節へつながれている。第
４のトランジスタちまたプルダウン構成に接続されて、
トランスレ−ターはインバータによって入力ラインへつ
ながれ、トランジスタドレインは第２節へつながれてい
る。バッファは各々節の各１つと２本の（データ）出力
ラインの各１本との間につながれている。
本発明のこれら及びその他の目的は、図面を参照しなが
ら詳細に述べられた、本発明の好適実施例についての説
明を読むことによって当業者には明らかとなるであろう
。
ら詳細に述べられた、本発明の好適実施例についての説
明を読むことによって当業者には明らかとなるであろう
。
第３図に、−膜内に参照番号１００で示されたものは、
本発明に従う、ＴＴＬからＣＭＯＳへの論理レベルトラ
ンスレータの好適実施例である。
本発明に従う、ＴＴＬからＣＭＯＳへの論理レベルトラ
ンスレータの好適実施例である。
トランスレータ１００は、それぞれ１１０と１１２で示
された１対のＰ−チャネル電界効果トランジスタ、それ
ぞれ１１６と１１８で示された１対のＮ−チャネル電界
効果トランジスタ、それぞれ１２２と１２４で示された
１対のバッファ（インバータ）、１２６で示されたイン
バータを含むように描かれている。トランジスタ１１０
はプルアップ構成に接続されて、トランジスタソース（
チャネルの一端であり、ここではソースと呼ぶ）を直流
電源電位（Ｖｃｃ）を受取るようにつながれ、トランジ
スタドレイン（チャネルの他端であり、ここではドレイ
ンと呼ぶ）を節１３０へつながれ、トランジスタゲート
を節１３２へつながれている。
された１対のＰ−チャネル電界効果トランジスタ、それ
ぞれ１１６と１１８で示された１対のＮ−チャネル電界
効果トランジスタ、それぞれ１２２と１２４で示された
１対のバッファ（インバータ）、１２６で示されたイン
バータを含むように描かれている。トランジスタ１１０
はプルアップ構成に接続されて、トランジスタソース（
チャネルの一端であり、ここではソースと呼ぶ）を直流
電源電位（Ｖｃｃ）を受取るようにつながれ、トランジ
スタドレイン（チャネルの他端であり、ここではドレイ
ンと呼ぶ）を節１３０へつながれ、トランジスタゲート
を節１３２へつながれている。
節１３０はバッノ７１２２の入力へつながれ、バッファ
１２２の出力は（真の）（データ）出力ライン１３６へ
つながれている。トランジスタ１１６はプルダウン構成
に接続されて、トランジスタゲートを（データ）入力ラ
イン１４０へつながれ、トランジスタドレインを節１３
０へつながれ、トランジスタソースを回路アース電位（
Ｖｓｓ）を受取るようにつながれている。トランジスタ
１１２もまたプルアップ構成に接続されて、トランジス
タゲートを節１３０へつながれ、トランジスタソースを
直流電源電圧（ＶＣＣ）を受取るようにつながれ、１〜
ランジスタドレインを節１３２へつながれている。節１
３２はバッファ１２４の入力へつながれ、バッファ１２
４の出力はく反転の）（データ）出力ライン１５４へつ
ながれている。
１２２の出力は（真の）（データ）出力ライン１３６へ
つながれている。トランジスタ１１６はプルダウン構成
に接続されて、トランジスタゲートを（データ）入力ラ
イン１４０へつながれ、トランジスタドレインを節１３
０へつながれ、トランジスタソースを回路アース電位（
Ｖｓｓ）を受取るようにつながれている。トランジスタ
１１２もまたプルアップ構成に接続されて、トランジス
タゲートを節１３０へつながれ、トランジスタソースを
直流電源電圧（ＶＣＣ）を受取るようにつながれ、１〜
ランジスタドレインを節１３２へつながれている。節１
３２はバッファ１２４の入力へつながれ、バッファ１２
４の出力はく反転の）（データ）出力ライン１５４へつ
ながれている。
ｌ・ランジスタ１１８もまたプルダウン構成に接続され
て、トランジスタゲートをライン１６０によってインバ
ータ１２６の出力へつながれ、インバータ１２６の入力
はうイン１４０へつながれ、トランジスタドレインを節
１３２へつながれ、トランジスタソースを回路アース電
位（Ｖｓｓ）を受取るようにつながれている。
て、トランジスタゲートをライン１６０によってインバ
ータ１２６の出力へつながれ、インバータ１２６の入力
はうイン１４０へつながれ、トランジスタドレインを節
１３２へつながれ、トランジスタソースを回路アース電
位（Ｖｓｓ）を受取るようにつながれている。
ここに示した好適実施例において、電界効果トランジス
タは次のパラメータをもつものである。
タは次のパラメータをもつものである。
も ９９９９０１０６．。
ｏｏｏｏｏｏｏｏｏ。
動作時には、ライン１４０上に外部から供給されるＴＴ
Ｉ−論理レベルの信号に応答して、インバータ１２６は
反転したレベルの信号をライン１６０上へ供給する。ラ
イン１４０上へ外部から供給される信号の状態が低ＴＴ
Ｌ論理電位レベル（大きくとも０．８ボルト）から高−
ｒＴＩ−論理゛亀位レベル（小さくとも２．４ボルト）
へ変化すると、トランジスタ１１６はターンオンし、ト
ランジスタ１１８はターンオフする。トランジスタ１１
６がオンの時は、このトランジスタは節１３０における
電位レベル（回路アースレベル）へ引き下げ、トランジ
スタ１１２をターンオンさせる。トランジスタ１１２は
ターンオンすることによって、節１３２における電位レ
ベルを（電源電圧レベルＶＣＣ）へ引き上げ、トランジ
スタ１１０をターンオフさせる。反対に、ライン１４０
上へ外部から供給される信号の状態が、高ＴＴＬ論理電
位レベルから低Ｔ［し論理電位レベルへ変化すると、ト
ランジスタ１１６はターンオフし、トランジスタ１１８
はターンオンする。トランジスタ１１８がオンの時は、
この１ヘランジスタは節１３２における電位レベルを（
回路アースレベル）へ引き下げ、トランジスタ１１０を
ターンオンさせる。トランジスタ１１０はターンオンす
ると、節１３０における電位レベルを（電源電位レベル
■ＣＣ）へ引き上げ、トランジスタ１１２をターンオフ
させる。注目すべきことは、このスイッチングが高利１
ｑ、再生式に発生する点である。更に超注目すべきこと
は、このスイッチングによって雑音除去ヒステリシス特
性が得られることである。最後に、注目すべきことは、
無視できない（直流電力ｆＵ費の）定常（静止）電流が
発生するのはインバータ１２６内のみということである
。
Ｉ−論理レベルの信号に応答して、インバータ１２６は
反転したレベルの信号をライン１６０上へ供給する。ラ
イン１４０上へ外部から供給される信号の状態が低ＴＴ
Ｌ論理電位レベル（大きくとも０．８ボルト）から高−
ｒＴＩ−論理゛亀位レベル（小さくとも２．４ボルト）
へ変化すると、トランジスタ１１６はターンオンし、ト
ランジスタ１１８はターンオフする。トランジスタ１１
６がオンの時は、このトランジスタは節１３０における
電位レベル（回路アースレベル）へ引き下げ、トランジ
スタ１１２をターンオンさせる。トランジスタ１１２は
ターンオンすることによって、節１３２における電位レ
ベルを（電源電圧レベルＶＣＣ）へ引き上げ、トランジ
スタ１１０をターンオフさせる。反対に、ライン１４０
上へ外部から供給される信号の状態が、高ＴＴＬ論理電
位レベルから低Ｔ［し論理電位レベルへ変化すると、ト
ランジスタ１１６はターンオフし、トランジスタ１１８
はターンオンする。トランジスタ１１８がオンの時は、
この１ヘランジスタは節１３２における電位レベルを（
回路アースレベル）へ引き下げ、トランジスタ１１０を
ターンオンさせる。トランジスタ１１０はターンオンす
ると、節１３０における電位レベルを（電源電位レベル
■ＣＣ）へ引き上げ、トランジスタ１１２をターンオフ
させる。注目すべきことは、このスイッチングが高利１
ｑ、再生式に発生する点である。更に超注目すべきこと
は、このスイッチングによって雑音除去ヒステリシス特
性が得られることである。最後に、注目すべきことは、
無視できない（直流電力ｆＵ費の）定常（静止）電流が
発生するのはインバータ１２６内のみということである
。
ここに示しただ好適実施例において、本発明に従った１
６個の類似の、ＴＴＬからＣＭＯＳへの論理レベルトラ
ンスレータは、すべて単１の装置へ、６４にビットＣＭ
Ｏ８，スタティック、ランダムアクセスメモリ（ＲＡＭ
）配列と共に集積された。その他のトランスレータは図
中ではトランスレータ１００′として示されている。（
わかりやすいように、ＲＡＭ配列は示されていない。）
この１６個のＴＴＬからＣＭＯＳへの論理レベルトラン
スレータは各々、１６木のアドレス入力ラインの各１本
と１６本のＲＡ Ｍ配列アドレス入力の各１木との間に
接続されて、外部から供給されるＲ Ａ Ｍ配列アドレ
ス信号のレベルを、丁Ｔ［論理電位レベルからＣＭＯ８
論理電位レベルへ変換１）でいる。
６個の類似の、ＴＴＬからＣＭＯＳへの論理レベルトラ
ンスレータは、すべて単１の装置へ、６４にビットＣＭ
Ｏ８，スタティック、ランダムアクセスメモリ（ＲＡＭ
）配列と共に集積された。その他のトランスレータは図
中ではトランスレータ１００′として示されている。（
わかりやすいように、ＲＡＭ配列は示されていない。）
この１６個のＴＴＬからＣＭＯＳへの論理レベルトラン
スレータは各々、１６木のアドレス入力ラインの各１本
と１６本のＲＡ Ｍ配列アドレス入力の各１木との間に
接続されて、外部から供給されるＲ Ａ Ｍ配列アドレ
ス信号のレベルを、丁Ｔ［論理電位レベルからＣＭＯ８
論理電位レベルへ変換１）でいる。
これまで述べた本実施例の説明を読んだ後に、本発明に
対して、何らかの変更や修正が可能であることは、当業
者に明らかであろう。従って、本１ＩＪｌ細書の特許請
求の範囲は、本発明の範囲に含めるべきと考えられるそ
れらの変更、修正を包含するものと理解されるべきであ
る。
対して、何らかの変更や修正が可能であることは、当業
者に明らかであろう。従って、本１ＩＪｌ細書の特許請
求の範囲は、本発明の範囲に含めるべきと考えられるそ
れらの変更、修正を包含するものと理解されるべきであ
る。
第１図は、従来技術によるインバータの模式図である。
第２図は、従来技術による、ＴＴＬからＣＭＯＳへの論
理レベルトランスレータの模式図である。 第３図は、本発明のここに示す好適実施例に従う、ＴＴ
ＬからＣＭＯＳへの論理レベルトランスレータの模式図
である。 （参照番号） １０・・・・・・インバータ １２・・・・・・Ｐチャネル電界効果トランジスタ１４
・・・・・・Ｎｆ−ヤネル電界効果トランジスタ２０・
・・・・・データ入力ライン ２２・・・・：・データ出力ライン ３０・・・・・・トランスレータ ４０・・・・・・トランジスタ ４２・・・・・・トランジスタ ４４・・・・・・データ入力ライン ４６・・・・・・ライン ５０・・・・・・トランジスタ ５２・・・・・・トランジスタ ５６・・・・・・ライン ６０・・・・−・トランジスタ ６２・・・・・・トランジスタ ６６・・・・・・出力ライン １０ｏ・・・・・・トランスレータ １１０・・・・・・Ｐチャネルトランジスタ１１２・・
・・・・Ｐチャネルトランジスタ１１６・・・・・・Ｎ
チ１Ｆネルトランジスタ１１８・・・・・・Ｎチャネル
トランジスタ１２２・・・・・・バッファ １２４・・・・・・バッファ １２６・・・・・・インバータ １３０・・・・・・節 １３２・・・・・・節 １３６・・・・・・データ出力ライン １４０・・・・・・データ入力ライン １５４・・・・・・反転データ出力ライン１６０・・・
・・・ライン
理レベルトランスレータの模式図である。 第３図は、本発明のここに示す好適実施例に従う、ＴＴ
ＬからＣＭＯＳへの論理レベルトランスレータの模式図
である。 （参照番号） １０・・・・・・インバータ １２・・・・・・Ｐチャネル電界効果トランジスタ１４
・・・・・・Ｎｆ−ヤネル電界効果トランジスタ２０・
・・・・・データ入力ライン ２２・・・・：・データ出力ライン ３０・・・・・・トランスレータ ４０・・・・・・トランジスタ ４２・・・・・・トランジスタ ４４・・・・・・データ入力ライン ４６・・・・・・ライン ５０・・・・・・トランジスタ ５２・・・・・・トランジスタ ５６・・・・・・ライン ６０・・・・−・トランジスタ ６２・・・・・・トランジスタ ６６・・・・・・出力ライン １０ｏ・・・・・・トランスレータ １１０・・・・・・Ｐチャネルトランジスタ１１２・・
・・・・Ｐチャネルトランジスタ１１６・・・・・・Ｎ
チ１Ｆネルトランジスタ１１８・・・・・・Ｎチャネル
トランジスタ１２２・・・・・・バッファ １２４・・・・・・バッファ １２６・・・・・・インバータ １３０・・・・・・節 １３２・・・・・・節 １３６・・・・・・データ出力ライン １４０・・・・・・データ入力ライン １５４・・・・・・反転データ出力ライン１６０・・・
・・・ライン
Claims (5)
- （１）ＴＴＬからＣＭＯＳへの論理レベルトランスレー
タであって、以下のものを組合せて含むトランスレータ
。 入力ライン； 第１の節と第２の節を含む１対の節； 前記節対のあらかじめ定められた一方へつながれた出力
ライン； 前記入力ラインへつながれた入力と、出力とを有するイ
ンバータ手段； 第１のトランジスタであって、ソース手段を第１の電源
電位を受取るようにつながれ、ドレイン手段を前記第１
の節へつながれ、ゲートを前記第２の節へつながれた、
第１のトランジスタ；第２のトランジスタであつて、ゲ
ートを前記入力ラインへつながれ、ドレイン手段を前記
第１の節へつながれ、ソース手段を第２の電源電位を受
取るようにつながれた、第２のトランジスタ；第３のト
ランジスタであって、ソース手段を前記第１の電源電位
を受取るようにつながれ、ドレイン手段を前記第２の節
へつながれ、ゲートを前記第１の節へつながれた、第３
のトランジスタ；第４のトランジスタであって、ゲート
を前記インバータ出力へつながれ、ドレイン手段を前記
第２の節へつながれ、ソース手段を前記第２の電源電圧
を受取るようにつながれた、第４のトランジスタ； - （２）ＴＴＬからＣＭＯＳへの論理レベルトランスレー
タであつて、以下のものを組合せて含む、トランスレー
タ。 入力ライン； 第１の節と第２の節を含む１対の節； 出力ライン； 前記節対のうちあらかじめ定められた一方の節へつなが
れた入力と、前記出力ラインへつながれた出力とを有す
るバッファ； 前記入力ラインへつながれた入力と、出力を有するイン
バータ手段； 第１のトランジスタであって、ソース手段を第１の電源
電位を受取るようにつながれ、ドレイン手段を前記第１
の節へつながれ、ゲートを前記第２の節へつながれた、
第１のトランジスタ；第２のトランジスタであつて、ゲ
ートを前記入力ラインへつながれ、ドレイン手段を前記
第１の節へつながれ、ソース手段を第２の電源電位を受
取るようにつながれた、第２のトランジスタ；第３のト
ランジスタであって、ソース手段を前記第１の電源電位
を受取るようにつながれ、ドレイン手段を前記第２の節
へつながれ、ゲートを前記第１の節へつながれた、第３
のトランジスタ；第４のトランジスタであって、ゲート
を前記インバータの出力へつながれ、ドレイン手段を前
記第２の節へつながれ、ソース手段を前記第２の電源電
位を受取るようにつながれた、第４のトランジスタ； - （３）ＴＴＬからＣＭＯＳへの論理レベルトランスレー
タであつて、以下のものを組合せて含むトランスレータ
。 入力ライン； 第１の節； 第２の節； 前記入力ラインへつながる入力と、出力を有するインバ
ータ手段； 第１のトランジスタであって、ソース手段を第１の電源
電位を受取るようにつながれ、ドレイン手段を前記第１
の節へつながれ、ゲートを前記第２の節へつながれた、
第１のトランジスタ；第２のトランジスタであって、ゲ
ートを前記入力ラインへつながれ、ドレイン手段を前記
第１の節へつながれ、ソース手段を第２の電源電位を受
取るようにつながれた、第２のトランジスタ；第３のト
ランジスタであって、ソース手段を前記第１の電源電位
を受取るようにつながれ、ドレイン手段を前記第２の節
へつながれ、ゲートを前記第１の節へつながれた、第３
のトランジスタ；第４のトランジスタであって、ゲート
を前記インバータの出力へつながれ、ドレイン手段を前
記第２の節へつながれ、ソース手段を前記第２の電源電
位を受取るようにつながれた、第４のトランジスタ； - （４）請求項（３）のＴＴＬからＣＭＯＳへの論理レベ
ルトランスレータであつて、更に、第１の出力ラインと
、前記第１の節を前記第１の出力ラインへつなぐ第１の
バッファ手段とを含む、トランスレータ。 - （５）請求項（４）のＩＴＬからＣＭＯＳへの論理レベ
ルトランスレータであつて、更に第２の出力ラインと、
前記第２の節を前記第２の出力ラインへつなぐ第２のバ
ッファ手段とを含む、トランスレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/320,312 US4916337A (en) | 1989-03-07 | 1989-03-07 | TTL to CMOS logic level translator |
| US320312 | 1989-03-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268018A true JPH02268018A (ja) | 1990-11-01 |
Family
ID=23245833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019400A Pending JPH02268018A (ja) | 1989-03-07 | 1990-01-31 | Ｔｔｌ―ｃｍｏｓレベルトランスレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4916337A (ja) |
| EP (1) | EP0386570A1 (ja) |
| JP (1) | JPH02268018A (ja) |
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1989
- 1989-03-07 US US07/320,312 patent/US4916337A/en not_active Expired - Fee Related
-
1990
- 1990-01-31 JP JP2019400A patent/JPH02268018A/ja active Pending
- 1990-02-26 EP EP90103663A patent/EP0386570A1/en not_active Withdrawn
Patent Citations (1)
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| US4916337A (en) | 1990-04-10 |
| EP0386570A1 (en) | 1990-09-12 |
| US4916337B1 (ja) | 1993-01-26 |
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