JPH11273370A - Ｉｃメモリ - Google Patents
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- JPH11273370A JPH11273370A JP7717898A JP7717898A JPH11273370A JP H11273370 A JPH11273370 A JP H11273370A JP 7717898 A JP7717898 A JP 7717898A JP 7717898 A JP7717898 A JP 7717898A JP H11273370 A JPH11273370 A JP H11273370A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 各メモリチップの同一セクタアドレスから、
連続してデータ読み出し、データ書き込み又はデータ消
去において、コマンド及びセクタアドレスの入力を１回
で済ませ各動作が完了するまでの時間を短縮させるＩＣ
メモリを得る。 【解決手段】 データ制御部７で、データバス６と各メ
モリチップ２〜５との間のコマンドや各種データの入出
力を行い、コマンド制御部８で、外部からのコマンドに
従って外部より入力されたチップイネーブル信号ＣＥ＃
からメモリチップ２〜５に対するチップイネーブル信号
ＣＥ１＃〜ＣＥ４＃を生成して出力し、ＳＣ発生部９
で、外部からのシリアルクロック信号ＳＣよりメモリチ
ップ２〜５に対する内部シリアルクロック信号ＳＣ１〜
ＳＣ４を生成して出力し、メモリチップ２〜５の同一セ
クタアドレスに対して、連続したデータ読み出し、デー
タ書き込み又はデータ消去を１回のコマンド及びセクタ
アドレスの入力で行う。
連続してデータ読み出し、データ書き込み又はデータ消
去において、コマンド及びセクタアドレスの入力を１回
で済ませ各動作が完了するまでの時間を短縮させるＩＣ
メモリを得る。 【解決手段】 データ制御部７で、データバス６と各メ
モリチップ２〜５との間のコマンドや各種データの入出
力を行い、コマンド制御部８で、外部からのコマンドに
従って外部より入力されたチップイネーブル信号ＣＥ＃
からメモリチップ２〜５に対するチップイネーブル信号
ＣＥ１＃〜ＣＥ４＃を生成して出力し、ＳＣ発生部９
で、外部からのシリアルクロック信号ＳＣよりメモリチ
ップ２〜５に対する内部シリアルクロック信号ＳＣ１〜
ＳＣ４を生成して出力し、メモリチップ２〜５の同一セ
クタアドレスに対して、連続したデータ読み出し、デー
タ書き込み又はデータ消去を１回のコマンド及びセクタ
アドレスの入力で行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＮＤ型フラッシ
ュメモリのＩＣメモリに関し、特に、１つのパッケージ
に複数のＡＮＤ型フラッシュメモリチップを搭載するマ
ルチチップパッケージを使用したＡＮＤ型フラッシュメ
モリのＩＣメモリに関する。
ュメモリのＩＣメモリに関し、特に、１つのパッケージ
に複数のＡＮＤ型フラッシュメモリチップを搭載するマ
ルチチップパッケージを使用したＡＮＤ型フラッシュメ
モリのＩＣメモリに関する。
【０００２】
【従来の技術】図１２は、マルチチップパッケージを使
用したＡＮＤ型フラッシュメモリのＩＣメモリにおける
従来例を示した概略のブロック図である。なお、図１２
では、４つのＡＮＤ型フラッシュメモリチップを搭載し
たマルチチップパッケージを例にして示している。図１
２において、ＩＣメモリ１００は、ＡＮＤ型フラッシュ
メモリチップ（以下、メモリチップと呼ぶ）１０１〜１
０４で形成され、各メモリチップ１０１〜１０４は、１
セクタを５２８Ｂで構成している。
用したＡＮＤ型フラッシュメモリのＩＣメモリにおける
従来例を示した概略のブロック図である。なお、図１２
では、４つのＡＮＤ型フラッシュメモリチップを搭載し
たマルチチップパッケージを例にして示している。図１
２において、ＩＣメモリ１００は、ＡＮＤ型フラッシュ
メモリチップ（以下、メモリチップと呼ぶ）１０１〜１
０４で形成され、各メモリチップ１０１〜１０４は、１
セクタを５２８Ｂで構成している。
【０００３】各メモリチップ１０１〜１０４には、チッ
プイネーブル信号ＣＥa＃〜ＣＥd＃、シリアルクロック
信号ＳＣa〜ＳＣd、コマンドイネーブル信号ＣＤＥa＃
〜ＣＤＥd＃、ライトイネーブル信号ＷＥa＃〜ＷＥd＃
及びアウトプットイネーブル信号ＯＥa＃〜ＯＥd＃がそ
れぞれ対応して入力され、更に、データバスａ〜データ
バスｄが対応して接続されている。各メモリチップ１０
１〜１０４は、データバスａ〜データバスｄを介してコ
マンドの入力及びデータの入出力がそれぞれ行われてい
る。このように、ＩＣメモリ１００は、４つのメモリチ
ップ１０１〜１０４分の上記各信号が入力されるコント
ロール信号線及びデータバスが必要であった。なお、上
記符号に使用されている＃は、信号レベルの反転を示す
ものであり、Ｌｏｗアクティブであることを示してい
る。
プイネーブル信号ＣＥa＃〜ＣＥd＃、シリアルクロック
信号ＳＣa〜ＳＣd、コマンドイネーブル信号ＣＤＥa＃
〜ＣＤＥd＃、ライトイネーブル信号ＷＥa＃〜ＷＥd＃
及びアウトプットイネーブル信号ＯＥa＃〜ＯＥd＃がそ
れぞれ対応して入力され、更に、データバスａ〜データ
バスｄが対応して接続されている。各メモリチップ１０
１〜１０４は、データバスａ〜データバスｄを介してコ
マンドの入力及びデータの入出力がそれぞれ行われてい
る。このように、ＩＣメモリ１００は、４つのメモリチ
ップ１０１〜１０４分の上記各信号が入力されるコント
ロール信号線及びデータバスが必要であった。なお、上
記符号に使用されている＃は、信号レベルの反転を示す
ものであり、Ｌｏｗアクティブであることを示してい
る。
【０００４】図１３は、ＩＣメモリ１００において、各
メモリチップ１０１〜１０４におけるそれぞれの同一セ
クタアドレスから、連続してデータ読み出しを行う動作
のシーケンス例を示した図である。図１３において、Ｉ
Ｃメモリ１００は、各メモリチップ１０１〜１０４の
内、最初のメモリチップ、例えばメモリチップ１０１に
外部からリードコマンドが入力され、その後、メモリチ
ップ１０１にセクタアドレスが入力される。ＩＣメモリ
１００は、１セクタを５２８Ｂで構成していることか
ら、外部から指定されたメモリチップ１０１のセクタア
ドレスにおけるコラムアドレス０からコラムアドレス５
２７のデータを順次読み出してデータバスａから出力す
る。
メモリチップ１０１〜１０４におけるそれぞれの同一セ
クタアドレスから、連続してデータ読み出しを行う動作
のシーケンス例を示した図である。図１３において、Ｉ
Ｃメモリ１００は、各メモリチップ１０１〜１０４の
内、最初のメモリチップ、例えばメモリチップ１０１に
外部からリードコマンドが入力され、その後、メモリチ
ップ１０１にセクタアドレスが入力される。ＩＣメモリ
１００は、１セクタを５２８Ｂで構成していることか
ら、外部から指定されたメモリチップ１０１のセクタア
ドレスにおけるコラムアドレス０からコラムアドレス５
２７のデータを順次読み出してデータバスａから出力す
る。
【０００５】次に、ＩＣメモリ１００は、各メモリチッ
プ１０１〜１０４の内、次のメモリチップ、例えばメモ
リチップ１０２に外部からリードコマンドが入力され、
その後、メモリチップ１０２にセクタアドレスが入力さ
れる。ＩＣメモリ１００は、外部から指定されたメモリ
チップ１０２のセクタアドレスにおけるコラムアドレス
０からコラムアドレス５２７のデータを順次読み出して
データバスｂから出力する。このような動作を繰り返し
て、各メモリチップ１０１〜１０４におけるそれぞれの
同一セクタアドレスから連続してデータを読み出して出
力する。
プ１０１〜１０４の内、次のメモリチップ、例えばメモ
リチップ１０２に外部からリードコマンドが入力され、
その後、メモリチップ１０２にセクタアドレスが入力さ
れる。ＩＣメモリ１００は、外部から指定されたメモリ
チップ１０２のセクタアドレスにおけるコラムアドレス
０からコラムアドレス５２７のデータを順次読み出して
データバスｂから出力する。このような動作を繰り返し
て、各メモリチップ１０１〜１０４におけるそれぞれの
同一セクタアドレスから連続してデータを読み出して出
力する。
【０００６】また、各メモリチップ１０１〜１０４にお
けるそれぞれの同一セクタアドレスに対して、連続して
データ書き込み及びデータ消去を行う動作においても、
外部から入力されるコマンドが異なり、各コラムアドレ
スに対するデータの読み出しをデータの書き込み又はデ
ータの消去にする以外は、図１３で示したシーケンスと
同様のプロセスで行われるため、その説明は省略する。
けるそれぞれの同一セクタアドレスに対して、連続して
データ書き込み及びデータ消去を行う動作においても、
外部から入力されるコマンドが異なり、各コラムアドレ
スに対するデータの読み出しをデータの書き込み又はデ
ータの消去にする以外は、図１３で示したシーケンスと
同様のプロセスで行われるため、その説明は省略する。
【０００７】
【発明が解決しようとする課題】このように、従来のマ
ルチチップパッケージを使用したＡＮＤ型フラッシュメ
モリのＩＣメモリ１００は、各メモリチップ１０１〜１
０４におけるそれぞれの同一セクタアドレスから、連続
してデータ読み出し、データ書き込み及びデータ消去を
行う動作において、各メモリチップ１０１〜１０４ごと
に、コマンドの入力及びセクタアドレスの入力を行う必
要があった。このことから、複数のメモリチップにおけ
るそれぞれの同一セクタアドレスから、連続してデータ
読み出し、データ書き込み又はデータ消去を行う動作を
行うために時間を要するという問題があった。
ルチチップパッケージを使用したＡＮＤ型フラッシュメ
モリのＩＣメモリ１００は、各メモリチップ１０１〜１
０４におけるそれぞれの同一セクタアドレスから、連続
してデータ読み出し、データ書き込み及びデータ消去を
行う動作において、各メモリチップ１０１〜１０４ごと
に、コマンドの入力及びセクタアドレスの入力を行う必
要があった。このことから、複数のメモリチップにおけ
るそれぞれの同一セクタアドレスから、連続してデータ
読み出し、データ書き込み又はデータ消去を行う動作を
行うために時間を要するという問題があった。
【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、複数のメモリチップにおける
それぞれの同一セクタアドレスから、連続してデータ読
み出し、データ書き込み又はデータ消去において、コマ
ンド及びセクタアドレスの入力を１回で済ますことによ
って各動作が完了するまでの時間を短縮させることがで
きるＩＣメモリを得ることを目的とする。
めになされたものであり、複数のメモリチップにおける
それぞれの同一セクタアドレスから、連続してデータ読
み出し、データ書き込み又はデータ消去において、コマ
ンド及びセクタアドレスの入力を１回で済ますことによ
って各動作が完了するまでの時間を短縮させることがで
きるＩＣメモリを得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るＩＣメモ
リは、マルチチップパッケージに複数のフラッシュメモ
リチップを搭載したＩＣメモリにおいて、複数のフラッ
シュメモリチップからなるメモリ部と、外部から入力さ
れたコマンド、アドレスデータ及びメモリ部に格納する
データをメモリ部の各メモリチップにそれぞれ出力する
と共に、メモリ部から読み出されたデータを外部に出力
するデータ制御部と、外部から入力されるコマンドに応
じてメモリ部の各メモリチップに対するチップイネーブ
ル信号を生成して出力するコマンド制御部と、外部から
入力されるシリアルクロック信号からメモリ部の各メモ
リチップに対するシリアルクロック信号をそれぞれ生成
して出力するＳＣ発生部とを備え、該ＳＣ発生部は、外
部から入力されたシリアルクロック信号のパルス数が所
定数になるごとに、外部から入力されたシリアルクロッ
ク信号を、メモリ部における各メモリチップのいずれか
１つへ所定の順に切り換えて出力するものである。
リは、マルチチップパッケージに複数のフラッシュメモ
リチップを搭載したＩＣメモリにおいて、複数のフラッ
シュメモリチップからなるメモリ部と、外部から入力さ
れたコマンド、アドレスデータ及びメモリ部に格納する
データをメモリ部の各メモリチップにそれぞれ出力する
と共に、メモリ部から読み出されたデータを外部に出力
するデータ制御部と、外部から入力されるコマンドに応
じてメモリ部の各メモリチップに対するチップイネーブ
ル信号を生成して出力するコマンド制御部と、外部から
入力されるシリアルクロック信号からメモリ部の各メモ
リチップに対するシリアルクロック信号をそれぞれ生成
して出力するＳＣ発生部とを備え、該ＳＣ発生部は、外
部から入力されたシリアルクロック信号のパルス数が所
定数になるごとに、外部から入力されたシリアルクロッ
ク信号を、メモリ部における各メモリチップのいずれか
１つへ所定の順に切り換えて出力するものである。
【００１０】また、この発明に係るＩＣメモリは、請求
項１において、ＳＣ発生部は、外部から入力されたシリ
アルクロック信号のパルス数が各メモリチップのセクタ
バイト数になるごとに、外部から入力されたシリアルク
ロック信号を、メモリ部における他のメモリチップの１
つへ切り換えて出力するものである。
項１において、ＳＣ発生部は、外部から入力されたシリ
アルクロック信号のパルス数が各メモリチップのセクタ
バイト数になるごとに、外部から入力されたシリアルク
ロック信号を、メモリ部における他のメモリチップの１
つへ切り換えて出力するものである。
【００１１】また、この発明に係るＩＣメモリは、請求
項１又は請求項２のいずれかにおいて、コマンド制御部
は、メモリ部の各メモリチップにおけるそれぞれの同一
セクタアドレスに対して、連続してデータ読み出し、デ
ータ書き込み又はデータ消去を行うコマンドが外部から
入力されると、各メモリチップに対して、イネーブルに
するチップイネーブル信号をそれぞれ出力するものであ
る。
項１又は請求項２のいずれかにおいて、コマンド制御部
は、メモリ部の各メモリチップにおけるそれぞれの同一
セクタアドレスに対して、連続してデータ読み出し、デ
ータ書き込み又はデータ消去を行うコマンドが外部から
入力されると、各メモリチップに対して、イネーブルに
するチップイネーブル信号をそれぞれ出力するものであ
る。
【００１２】また、この発明に係るＩＣメモリは、請求
項１から請求項３のいずれかにおいて、コマンド制御部
は、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ読み出し又はデータ書
き込みを行うコマンドが外部から入力されると、外部か
ら入力されるセクタアドレスが示すメモリチップにの
み、イネーブルにするチップイネーブル信号を出力する
と共に、ＳＣ発生部に対してデータ読み出し又はデータ
書き込みを行うメモリチップを示し、ＳＣ発生部は、コ
マンド制御部からメモリチップが示されると該メモリチ
ップにのみ外部から入力されたシリアルクロック信号を
出力するものである。
項１から請求項３のいずれかにおいて、コマンド制御部
は、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ読み出し又はデータ書
き込みを行うコマンドが外部から入力されると、外部か
ら入力されるセクタアドレスが示すメモリチップにの
み、イネーブルにするチップイネーブル信号を出力する
と共に、ＳＣ発生部に対してデータ読み出し又はデータ
書き込みを行うメモリチップを示し、ＳＣ発生部は、コ
マンド制御部からメモリチップが示されると該メモリチ
ップにのみ外部から入力されたシリアルクロック信号を
出力するものである。
【００１３】また、この発明に係るＩＣメモリは、請求
項１から請求項４のいずれかにおいて、コマンド制御部
は、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ消去を行うコマンドが
外部から入力されると、外部から入力されるセクタアド
レスが示すメモリチップにのみ、イネーブルにするチッ
プイネーブル信号を出力するものである。
項１から請求項４のいずれかにおいて、コマンド制御部
は、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ消去を行うコマンドが
外部から入力されると、外部から入力されるセクタアド
レスが示すメモリチップにのみ、イネーブルにするチッ
プイネーブル信号を出力するものである。
【００１４】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
ＩＣメモリの例を示した概略のブロック図である。な
お、図１では、マルチチップパッケージを使用したＡＮ
Ｄ型フラッシュメモリのＩＣメモリにおいて、４つのＡ
ＮＤ型フラッシュメモリチップ（以下、メモリチップと
呼ぶ）を搭載したマルチチップパッケージを例にして各
信号の流れを示している。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
ＩＣメモリの例を示した概略のブロック図である。な
お、図１では、マルチチップパッケージを使用したＡＮ
Ｄ型フラッシュメモリのＩＣメモリにおいて、４つのＡ
ＮＤ型フラッシュメモリチップ（以下、メモリチップと
呼ぶ）を搭載したマルチチップパッケージを例にして各
信号の流れを示している。
【００１５】図１において、ＩＣメモリ１は、６４Ｍｂ
のメモリチップ２〜５、データバス６と各メモリチップ
２〜５との間のコマンドや各種データの入出力を行うデ
ータ制御部７と、データバス６から入力されるコマンド
に従って外部から入力されるチップイネーブル信号ＣＥ
＃から各メモリチップ２〜５に対するチップイネーブル
信号ＣＥ１＃〜ＣＥ４＃を生成して出力するコマンド制
御部８と、外部から入力されるシリアルクロック信号Ｓ
Ｃから各メモリチップ２〜５に対する内部シリアルクロ
ック信号ＳＣ１〜ＳＣ４を生成して出力するＳＣ発生部
９とで構成されている。
のメモリチップ２〜５、データバス６と各メモリチップ
２〜５との間のコマンドや各種データの入出力を行うデ
ータ制御部７と、データバス６から入力されるコマンド
に従って外部から入力されるチップイネーブル信号ＣＥ
＃から各メモリチップ２〜５に対するチップイネーブル
信号ＣＥ１＃〜ＣＥ４＃を生成して出力するコマンド制
御部８と、外部から入力されるシリアルクロック信号Ｓ
Ｃから各メモリチップ２〜５に対する内部シリアルクロ
ック信号ＳＣ１〜ＳＣ４を生成して出力するＳＣ発生部
９とで構成されている。
【００１６】各メモリチップ２〜５は、外部よりコマン
ドイネーブル信号ＣＤＥ＃、ライトイネーブル信号ＷＥ
＃及びアウトプットイネーブル信号ＯＥ＃がそれぞれ入
力される。更に、各メモリチップ２〜５は、データ制御
部７、コマンド制御部８及びＳＣ発生部９に接続され、
データ制御部７及びコマンド制御部８は、データバス６
に接続されて外部からコマンドの入力や各種データの入
出力が行われる。コマンド制御部８とＳＣ発生部９は接
続され、更に、コマンド制御部８には、外部からチップ
イネーブル信号ＣＥ＃が、ＳＣ発生部９には、外部から
シリアルクロック信号ＳＣが入力される。なお、上記符
号に使用されている＃は、信号レベルの反転を示すもの
であり、Ｌｏｗアクティブであることを示している。
ドイネーブル信号ＣＤＥ＃、ライトイネーブル信号ＷＥ
＃及びアウトプットイネーブル信号ＯＥ＃がそれぞれ入
力される。更に、各メモリチップ２〜５は、データ制御
部７、コマンド制御部８及びＳＣ発生部９に接続され、
データ制御部７及びコマンド制御部８は、データバス６
に接続されて外部からコマンドの入力や各種データの入
出力が行われる。コマンド制御部８とＳＣ発生部９は接
続され、更に、コマンド制御部８には、外部からチップ
イネーブル信号ＣＥ＃が、ＳＣ発生部９には、外部から
シリアルクロック信号ＳＣが入力される。なお、上記符
号に使用されている＃は、信号レベルの反転を示すもの
であり、Ｌｏｗアクティブであることを示している。
【００１７】データ制御部７は、データバス６を介して
外部から入力されたコマンド、アドレスデータ及びメモ
リチップに格納するデータ等の各種データを各メモリチ
ップ２〜５に出力すると共に、各メモリチップから読み
出されたデータ等をデータバス６を介して外部に出力す
る。コマンド制御部８は、外部からＬｏｗレベルのチッ
プイネーブル信号ＣＥ＃が入力され、外部からデータバ
ス６を介してコマンドが入力されると、該コマンドに応
じて各メモリチップ２〜５を選択してイネーブルにする
ためのチップイネーブル信号ＣＥ１＃〜ＣＥ４＃を出力
する。
外部から入力されたコマンド、アドレスデータ及びメモ
リチップに格納するデータ等の各種データを各メモリチ
ップ２〜５に出力すると共に、各メモリチップから読み
出されたデータ等をデータバス６を介して外部に出力す
る。コマンド制御部８は、外部からＬｏｗレベルのチッ
プイネーブル信号ＣＥ＃が入力され、外部からデータバ
ス６を介してコマンドが入力されると、該コマンドに応
じて各メモリチップ２〜５を選択してイネーブルにする
ためのチップイネーブル信号ＣＥ１＃〜ＣＥ４＃を出力
する。
【００１８】ＳＣ発生部９は、外部から入力されるシリ
アルクロック信号ＳＣから、各メモリチップ２〜５に対
する内部シリアルクロック信号ＳＣ１〜ＳＣ４を生成し
て出力する。また、コマンド制御部８は、データバス６
から入力されたコマンドに応じて、ＳＣ発生部９に対し
て各メモリチップ２〜５への内部シリアルクロック信号
ＳＣ１〜ＳＣ４の出力制御を行う。
アルクロック信号ＳＣから、各メモリチップ２〜５に対
する内部シリアルクロック信号ＳＣ１〜ＳＣ４を生成し
て出力する。また、コマンド制御部８は、データバス６
から入力されたコマンドに応じて、ＳＣ発生部９に対し
て各メモリチップ２〜５への内部シリアルクロック信号
ＳＣ１〜ＳＣ４の出力制御を行う。
【００１９】このような構成において、図２は、４つの
メモリチップ２〜５を搭載したＩＣメモリ１におけるメ
モリアドレスマップを示している。図２において、各メ
モリチップ２〜５における同じセクタアドレスの各コラ
ムアドレスを連続させ、該連続させたアドレスをＩＣメ
モリ１のコラムアドレスとする。例えば、各メモリチッ
プ２〜５におけるセクタアドレス０の各コラムアドレス
０〜５２７を連続させ、該連続させたアドレスをＩＣメ
モリ１におけるセクタアドレス０のコラムアドレスとす
る。
メモリチップ２〜５を搭載したＩＣメモリ１におけるメ
モリアドレスマップを示している。図２において、各メ
モリチップ２〜５における同じセクタアドレスの各コラ
ムアドレスを連続させ、該連続させたアドレスをＩＣメ
モリ１のコラムアドレスとする。例えば、各メモリチッ
プ２〜５におけるセクタアドレス０の各コラムアドレス
０〜５２７を連続させ、該連続させたアドレスをＩＣメ
モリ１におけるセクタアドレス０のコラムアドレスとす
る。
【００２０】すなわちこの場合、メモリチップ２におけ
るセクタアドレス０のコラムアドレス０〜５２７が、Ｉ
Ｃメモリ１におけるセクタアドレス０のコラムアドレス
０〜５２７をなし、メモリチップ３におけるセクタアド
レス０のコラムアドレス０〜５２７が、ＩＣメモリ１に
おけるセクタアドレス０のコラムアドレス５２８〜１０
５５をなす。更に、メモリチップ４におけるセクタアド
レス０のコラムアドレス０〜５２７が、ＩＣメモリ１に
おけるセクタアドレス０のコラムアドレス１０５６〜１
５８３をなし、メモリチップ５におけるセクタアドレス
０のコラムアドレス０〜５２７が、ＩＣメモリ１におけ
るセクタアドレス０のコラムアドレス１５８４〜２１１
１をなす。
るセクタアドレス０のコラムアドレス０〜５２７が、Ｉ
Ｃメモリ１におけるセクタアドレス０のコラムアドレス
０〜５２７をなし、メモリチップ３におけるセクタアド
レス０のコラムアドレス０〜５２７が、ＩＣメモリ１に
おけるセクタアドレス０のコラムアドレス５２８〜１０
５５をなす。更に、メモリチップ４におけるセクタアド
レス０のコラムアドレス０〜５２７が、ＩＣメモリ１に
おけるセクタアドレス０のコラムアドレス１０５６〜１
５８３をなし、メモリチップ５におけるセクタアドレス
０のコラムアドレス０〜５２７が、ＩＣメモリ１におけ
るセクタアドレス０のコラムアドレス１５８４〜２１１
１をなす。
【００２１】次に、ＩＣメモリ１の動作について説明す
る。なお、以下ＩＣメモリ１の動作説明において、外部
から入力されるチップイネーブル信号ＣＥ＃、シリアル
クロック信号ＳＣ、コマンドイネーブル信号ＣＤＥ＃、
ライトイネーブル信号ＷＥ＃及びアウトプットイネーブ
ル信号ＯＥ＃については、ＡＮＤ型フラッシュメモリに
おいて公知であるのでその説明を省略する。
る。なお、以下ＩＣメモリ１の動作説明において、外部
から入力されるチップイネーブル信号ＣＥ＃、シリアル
クロック信号ＳＣ、コマンドイネーブル信号ＣＤＥ＃、
ライトイネーブル信号ＷＥ＃及びアウトプットイネーブ
ル信号ＯＥ＃については、ＡＮＤ型フラッシュメモリに
おいて公知であるのでその説明を省略する。
【００２２】ＩＣメモリ１のメモリチップ２〜５におけ
るそれぞれの同一セクタアドレスから、連続してデータ
を読み出す動作について説明する。メモリチップ２〜５
におけるそれぞれの同一セクタアドレスから、連続して
データ読み出すことを指令する連続リードコマンドがデ
ータバス６を介してデータ制御部７及びコマンド制御部
８に入力される。連続リードコマンドが入力されると、
コマンド制御部８は、Ｌｏｗレベルのチップイネーブル
信号ＣＥ１＃〜ＣＥ４＃を対応するメモリチップ２〜５
に出力し、データ制御部７は入力された連続リードコマ
ンドを各メモリチップ２〜５にそれぞれ出力する。
るそれぞれの同一セクタアドレスから、連続してデータ
を読み出す動作について説明する。メモリチップ２〜５
におけるそれぞれの同一セクタアドレスから、連続して
データ読み出すことを指令する連続リードコマンドがデ
ータバス６を介してデータ制御部７及びコマンド制御部
８に入力される。連続リードコマンドが入力されると、
コマンド制御部８は、Ｌｏｗレベルのチップイネーブル
信号ＣＥ１＃〜ＣＥ４＃を対応するメモリチップ２〜５
に出力し、データ制御部７は入力された連続リードコマ
ンドを各メモリチップ２〜５にそれぞれ出力する。
【００２３】次に、データバス６を介してセクタアドレ
スがデータ制御部７及びコマンド制御部８にそれぞれ入
力され、データ制御部７は、入力されたセクタアドレス
を各メモリチップ２〜５に出力する。ここで、各メモリ
チップ２〜５は、それぞれ６４Ｍｂの記憶容量を備え、
１セクタは５２８Ｂであることから、それぞれ１６３８
４のセクタをそれぞれ備えている。このため、図３で示
すように、セクタアドレスはＡ0〜Ａ13の１４ｂデータ
で形成され、セクタアドレスとして２Ｂ必要になる。２
Ｂのセクタアドレスの内、セクタアドレスの前半部分で
ある１Ｂデータには、先頭から順にＡ0〜Ａ7のデータが
格納されており、セクタアドレスの後半部分である１Ｂ
データには、先頭から順にＡ8〜Ａ13のデータが格納さ
れている。
スがデータ制御部７及びコマンド制御部８にそれぞれ入
力され、データ制御部７は、入力されたセクタアドレス
を各メモリチップ２〜５に出力する。ここで、各メモリ
チップ２〜５は、それぞれ６４Ｍｂの記憶容量を備え、
１セクタは５２８Ｂであることから、それぞれ１６３８
４のセクタをそれぞれ備えている。このため、図３で示
すように、セクタアドレスはＡ0〜Ａ13の１４ｂデータ
で形成され、セクタアドレスとして２Ｂ必要になる。２
Ｂのセクタアドレスの内、セクタアドレスの前半部分で
ある１Ｂデータには、先頭から順にＡ0〜Ａ7のデータが
格納されており、セクタアドレスの後半部分である１Ｂ
データには、先頭から順にＡ8〜Ａ13のデータが格納さ
れている。
【００２４】このことから、データ制御部７及びコマン
ド制御部８は、セクタアドレスの前半部分である１Ｂデ
ータがデータバス６を介して外部から入力され、引き続
きセクタアドレスの後半部分である１Ｂデータがデータ
バス６を介して外部から入力される。次に、ＳＣ発生部
９に外部からシリアルクロック信号ＳＣが入力され、Ｓ
Ｃ発生部９は、入力されたシリアルクロック信号ＳＣか
ら生成した内部シリアルクロック信号ＳＣ１〜ＳＣ４を
メモリチップ２〜５へ対応させて出力する。
ド制御部８は、セクタアドレスの前半部分である１Ｂデ
ータがデータバス６を介して外部から入力され、引き続
きセクタアドレスの後半部分である１Ｂデータがデータ
バス６を介して外部から入力される。次に、ＳＣ発生部
９に外部からシリアルクロック信号ＳＣが入力され、Ｓ
Ｃ発生部９は、入力されたシリアルクロック信号ＳＣか
ら生成した内部シリアルクロック信号ＳＣ１〜ＳＣ４を
メモリチップ２〜５へ対応させて出力する。
【００２５】図４は、外部から入力されるシリアルクロ
ック信号ＳＣ及びＳＣ発生部９から出力される内部シリ
アルクロック信号ＳＣ１〜ＳＣ４のタイミングチャート
であり、図４を用いてＳＣ発生部９の動作について説明
する。図４において、ＳＣ発生部９は、外部からシリア
ルクロック信号ＳＣが入力されると、シリアルクロック
信号ＳＣのパルス数が１〜５２８までは、入力されたシ
リアルクロック信号ＳＣを内部シリアルクロック信号Ｓ
Ｃ１としてメモリチップ２にのみ出力する。次に、ＳＣ
発生部９は、入力されたシリアルクロック信号ＳＣのパ
ルス数が５２９〜１０５６までは、入力されたシリアル
クロック信号ＳＣを内部シリアルクロック信号ＳＣ２と
してメモリチップ３にのみ出力する。
ック信号ＳＣ及びＳＣ発生部９から出力される内部シリ
アルクロック信号ＳＣ１〜ＳＣ４のタイミングチャート
であり、図４を用いてＳＣ発生部９の動作について説明
する。図４において、ＳＣ発生部９は、外部からシリア
ルクロック信号ＳＣが入力されると、シリアルクロック
信号ＳＣのパルス数が１〜５２８までは、入力されたシ
リアルクロック信号ＳＣを内部シリアルクロック信号Ｓ
Ｃ１としてメモリチップ２にのみ出力する。次に、ＳＣ
発生部９は、入力されたシリアルクロック信号ＳＣのパ
ルス数が５２９〜１０５６までは、入力されたシリアル
クロック信号ＳＣを内部シリアルクロック信号ＳＣ２と
してメモリチップ３にのみ出力する。
【００２６】また、ＳＣ発生部９は、入力されたシリア
ルクロック信号ＳＣのパルス数が１０５７〜１５８４ま
では、入力されたシリアルクロック信号ＳＣを内部シリ
アルクロック信号ＳＣ３としてメモリチップ４にのみ出
力する。更に、ＳＣ発生部９は、入力されたシリアルク
ロック信号ＳＣのパルス数が１５８５〜２１１２まで
は、入力されたシリアルクロック信号ＳＣを内部シリア
ルクロック信号ＳＣ４としてメモリチップ５にのみ出力
する。
ルクロック信号ＳＣのパルス数が１０５７〜１５８４ま
では、入力されたシリアルクロック信号ＳＣを内部シリ
アルクロック信号ＳＣ３としてメモリチップ４にのみ出
力する。更に、ＳＣ発生部９は、入力されたシリアルク
ロック信号ＳＣのパルス数が１５８５〜２１１２まで
は、入力されたシリアルクロック信号ＳＣを内部シリア
ルクロック信号ＳＣ４としてメモリチップ５にのみ出力
する。
【００２７】このようにして、外部から指定されたＩＣ
メモリ１のセクタアドレスにおいて、コラムアドレス０
〜５２７のデータが内部シリアルクロック信号ＳＣ１が
入力されたメモリチップ２から、コラムアドレス５２８
〜１０５５のデータが内部シリアルクロック信号ＳＣ２
が入力されたメモリチップ３から、コラムアドレス１０
５６〜１５８３のデータが内部シリアルクロック信号Ｓ
Ｃ３が入力されたメモリチップ４から、コラムアドレス
１５８４〜２１１１のデータが内部シリアルクロック信
号ＳＣ４が入力されたメモリチップ５からそれぞれ読み
出され、データ制御部７を介してデータバス６から外部
に出力される。
メモリ１のセクタアドレスにおいて、コラムアドレス０
〜５２７のデータが内部シリアルクロック信号ＳＣ１が
入力されたメモリチップ２から、コラムアドレス５２８
〜１０５５のデータが内部シリアルクロック信号ＳＣ２
が入力されたメモリチップ３から、コラムアドレス１０
５６〜１５８３のデータが内部シリアルクロック信号Ｓ
Ｃ３が入力されたメモリチップ４から、コラムアドレス
１５８４〜２１１１のデータが内部シリアルクロック信
号ＳＣ４が入力されたメモリチップ５からそれぞれ読み
出され、データ制御部７を介してデータバス６から外部
に出力される。
【００２８】図５は、ＩＣメモリ１のメモリチップ２〜
５におけるそれぞれの同一セクタアドレスから、連続し
てデータを読み出す動作の例を示したフローチャートで
ある。図５を用いて、各メモリチップ２〜５の同一セク
タアドレスから、連続してデータを読み出す動作につい
て、ＩＣメモリ１の各部における動作の流れを説明す
る。
５におけるそれぞれの同一セクタアドレスから、連続し
てデータを読み出す動作の例を示したフローチャートで
ある。図５を用いて、各メモリチップ２〜５の同一セク
タアドレスから、連続してデータを読み出す動作につい
て、ＩＣメモリ１の各部における動作の流れを説明す
る。
【００２９】図５において、まず最初にステップＳ１
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、連続したセクタアドレスからの
データ読み出しを指令する連続リードコマンドがそれぞ
れ入力される。ステップＳ２で、コマンド制御部８は、
Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜ＣＥ４
＃を対応するメモリチップ２〜５に出力して、各メモリ
チップ２〜５をそれぞれイネーブルにし、ステップＳ３
で、データ制御部７は、各メモリチップ２〜５に連続リ
ードコマンドを出力する。
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、連続したセクタアドレスからの
データ読み出しを指令する連続リードコマンドがそれぞ
れ入力される。ステップＳ２で、コマンド制御部８は、
Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜ＣＥ４
＃を対応するメモリチップ２〜５に出力して、各メモリ
チップ２〜５をそれぞれイネーブルにし、ステップＳ３
で、データ制御部７は、各メモリチップ２〜５に連続リ
ードコマンドを出力する。
【００３０】次に、ステップＳ４で、データ制御部７及
びコマンド制御部８は、外部からデータバス６を介し
て、セクタアドレスがそれぞれ入力され、ステップＳ５
で、データ制御部７は、入力されたセクタアドレスを各
メモリチップ２〜５にそれぞれ出力して、ステップＳ６
に進む。ステップＳ６で、ＳＣ発生部９は、外部からシ
リアルクロック信号ＳＣが入力され、該入力されたシリ
アルクロック信号ＳＣから生成した内部シリアルクロッ
ク信号ＳＣ１〜ＳＣ４をメモリチップ２〜５に対応させ
て出力する。次に、ステップＳ７で、各メモリチップ２
〜５から順次データが読み出され、該読み出されたデー
タはデータ制御部７を介してデータバス６から順次外部
に出力され、外部から指定されたセクタアドレスのすべ
てのデータが外部に出力されて本フローは終了する。
びコマンド制御部８は、外部からデータバス６を介し
て、セクタアドレスがそれぞれ入力され、ステップＳ５
で、データ制御部７は、入力されたセクタアドレスを各
メモリチップ２〜５にそれぞれ出力して、ステップＳ６
に進む。ステップＳ６で、ＳＣ発生部９は、外部からシ
リアルクロック信号ＳＣが入力され、該入力されたシリ
アルクロック信号ＳＣから生成した内部シリアルクロッ
ク信号ＳＣ１〜ＳＣ４をメモリチップ２〜５に対応させ
て出力する。次に、ステップＳ７で、各メモリチップ２
〜５から順次データが読み出され、該読み出されたデー
タはデータ制御部７を介してデータバス６から順次外部
に出力され、外部から指定されたセクタアドレスのすべ
てのデータが外部に出力されて本フローは終了する。
【００３１】次に、各メモリチップ２〜５の内、所望の
１つのセクタアドレスからのデータ読み出し動作につい
て説明する。図６は、各メモリチップ２〜５の内、所望
の１つのセクタアドレスからのデータ読み出し動作の例
を示したフローチャートである。図６において、最初に
ステップＳ１１で、データ制御部７及びコマンド制御部
８は、外部からデータバス６を介して、１つのセクタア
ドレスからのデータ読み出しを指令するリードコマンド
がそれぞれ入力される。
１つのセクタアドレスからのデータ読み出し動作につい
て説明する。図６は、各メモリチップ２〜５の内、所望
の１つのセクタアドレスからのデータ読み出し動作の例
を示したフローチャートである。図６において、最初に
ステップＳ１１で、データ制御部７及びコマンド制御部
８は、外部からデータバス６を介して、１つのセクタア
ドレスからのデータ読み出しを指令するリードコマンド
がそれぞれ入力される。
【００３２】次に、ステップＳ１２で、コマンド制御部
８は、Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜
ＣＥ４＃を対応するメモリチップ２〜５に出力して、各
メモリチップ２〜５をそれぞれイネーブルにし、ステッ
プＳ１３で、データ制御部７は、各メモリチップ２〜５
にリードコマンドを出力する。次に、ステップＳ１４
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、セクタアドレスがそれぞれ入力
される。
８は、Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜
ＣＥ４＃を対応するメモリチップ２〜５に出力して、各
メモリチップ２〜５をそれぞれイネーブルにし、ステッ
プＳ１３で、データ制御部７は、各メモリチップ２〜５
にリードコマンドを出力する。次に、ステップＳ１４
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、セクタアドレスがそれぞれ入力
される。
【００３３】ここで、外部から入力されるセクタアドレ
スは、先頭の２ｂをメモリチップ２〜５を選択するため
のデータ、すなわちメモリチップを選択するアドレスで
ある２ｂのチップセレクトアドレスを格納するために使
用されている。上述したように、セクタアドレスは１４
ｂで形成され、該セクタアドレスがＡ0〜Ａ13の１４ｂ
のデータからなり、チップセレクトアドレスがＣＳＡ1
及びＣＳＡ2の２ｂのデータからなるとする。この場
合、図７で示すように、外部から入力されるセクタアド
レスの前半部分である１Ｂデータは、先頭の２ｂにＣＳ
Ａ1及びＣＳＡ2が格納され、以下残りの６ｂにセクタア
ドレスの先頭データＡ0から順次Ａ5まで格納されて形成
されている。また、セクタアドレスの後半部分である１
Ｂデータは、セクタアドレスの残りのデータＡ6〜Ａ13
が先頭から順に格納されて形成されている。
スは、先頭の２ｂをメモリチップ２〜５を選択するため
のデータ、すなわちメモリチップを選択するアドレスで
ある２ｂのチップセレクトアドレスを格納するために使
用されている。上述したように、セクタアドレスは１４
ｂで形成され、該セクタアドレスがＡ0〜Ａ13の１４ｂ
のデータからなり、チップセレクトアドレスがＣＳＡ1
及びＣＳＡ2の２ｂのデータからなるとする。この場
合、図７で示すように、外部から入力されるセクタアド
レスの前半部分である１Ｂデータは、先頭の２ｂにＣＳ
Ａ1及びＣＳＡ2が格納され、以下残りの６ｂにセクタア
ドレスの先頭データＡ0から順次Ａ5まで格納されて形成
されている。また、セクタアドレスの後半部分である１
Ｂデータは、セクタアドレスの残りのデータＡ6〜Ａ13
が先頭から順に格納されて形成されている。
【００３４】次に、図６に戻り、ステップＳ１５で、コ
マンド制御部８は、チップイネーブル信号ＣＥ１＃〜Ｃ
Ｅ４＃の内、入力されたセクタアドレスのチップセレク
トアドレスＣＳＡ1，ＣＳＡ2が示すメモリチップに対し
てのみチップイネーブル信号をＬｏｗレベルにしてイネ
ーブルにし、他のメモリチップに対してはそれぞれＨｉ
ｇｈレベルのチップイネーブル信号を出力してディスエ
ーブルにする。次に、ステップＳ１６で、コマンド制御
部８は、チップセレクトアドレスＣＳＡ1，ＣＳＡ2が示
すメモリチップをＳＣ発生部９に知らせ、ステップＳ１
７で、データ制御部７は、データバス６を介して外部か
ら入力されたセクタアドレスを各メモリチップ２〜５に
それぞれ出力する。
マンド制御部８は、チップイネーブル信号ＣＥ１＃〜Ｃ
Ｅ４＃の内、入力されたセクタアドレスのチップセレク
トアドレスＣＳＡ1，ＣＳＡ2が示すメモリチップに対し
てのみチップイネーブル信号をＬｏｗレベルにしてイネ
ーブルにし、他のメモリチップに対してはそれぞれＨｉ
ｇｈレベルのチップイネーブル信号を出力してディスエ
ーブルにする。次に、ステップＳ１６で、コマンド制御
部８は、チップセレクトアドレスＣＳＡ1，ＣＳＡ2が示
すメモリチップをＳＣ発生部９に知らせ、ステップＳ１
７で、データ制御部７は、データバス６を介して外部か
ら入力されたセクタアドレスを各メモリチップ２〜５に
それぞれ出力する。
【００３５】次に、ステップＳ１８で、ＳＣ発生部９
は、外部からシリアルクロック信号ＳＣが入力される
と、コマンド制御部８から指定されたメモリチップに対
してのみ内部シリアルクロック信号を生成して出力す
る。次に、ステップＳ１９で、内部シリアルクロック信
号が入力されたメモリチップからデータが読み出され、
該読み出されたデータはデータ制御部７を介してデータ
バス６から外部に出力され、外部から指定されたセクタ
アドレスのすべてのデータが外部に出力されて本フロー
は終了する。
は、外部からシリアルクロック信号ＳＣが入力される
と、コマンド制御部８から指定されたメモリチップに対
してのみ内部シリアルクロック信号を生成して出力す
る。次に、ステップＳ１９で、内部シリアルクロック信
号が入力されたメモリチップからデータが読み出され、
該読み出されたデータはデータ制御部７を介してデータ
バス６から外部に出力され、外部から指定されたセクタ
アドレスのすべてのデータが外部に出力されて本フロー
は終了する。
【００３６】次に、ＩＣメモリ１のメモリチップ２〜５
におけるそれぞれの同一セクタアドレスへ、連続してデ
ータを書き込む動作について説明する。図８は、メモリ
チップ２〜５におけるそれぞれの同一セクタアドレス
へ、連続してデータを書き込む動作の例を示したフロー
チャートである。
におけるそれぞれの同一セクタアドレスへ、連続してデ
ータを書き込む動作について説明する。図８は、メモリ
チップ２〜５におけるそれぞれの同一セクタアドレス
へ、連続してデータを書き込む動作の例を示したフロー
チャートである。
【００３７】図８において、まず最初にステップＳ２１
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、連続したセクタアドレスへのデ
ータ書き込みを指令する連続ライトコマンドがそれぞれ
入力される。ステップＳ２２で、コマンド制御部８は、
Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜ＣＥ４
＃を対応するメモリチップ２〜５に出力して、各メモリ
チップ２〜５をそれぞれイネーブルにし、ステップＳ２
３で、データ制御部７は、各メモリチップ２〜５に連続
ライトコマンドを出力する。
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、連続したセクタアドレスへのデ
ータ書き込みを指令する連続ライトコマンドがそれぞれ
入力される。ステップＳ２２で、コマンド制御部８は、
Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜ＣＥ４
＃を対応するメモリチップ２〜５に出力して、各メモリ
チップ２〜５をそれぞれイネーブルにし、ステップＳ２
３で、データ制御部７は、各メモリチップ２〜５に連続
ライトコマンドを出力する。
【００３８】次に、ステップＳ２４で、データ制御部７
及びコマンド制御部８は、外部からデータバス６を介し
て、セクタアドレスがそれぞれ入力され、ステップＳ２
５で、データ制御部７は、入力されたセクタアドレスを
各メモリチップ２〜５にそれぞれ出力して、ステップＳ
２６に進む。ステップＳ２６で、ＳＣ発生部９は、外部
からシリアルクロック信号ＳＣが入力され、該入力され
たシリアルクロック信号ＳＣから生成した内部シリアル
クロック信号ＳＣ１〜ＳＣ４をメモリチップ２〜５に対
応させて出力する。次に、ステップＳ２７で、データ制
御部７は、外部からデータバス６を介して入力されたメ
モリチップに格納するデータを各メモリチップ２〜５に
出力して、ステップＳ２８に進む。
及びコマンド制御部８は、外部からデータバス６を介し
て、セクタアドレスがそれぞれ入力され、ステップＳ２
５で、データ制御部７は、入力されたセクタアドレスを
各メモリチップ２〜５にそれぞれ出力して、ステップＳ
２６に進む。ステップＳ２６で、ＳＣ発生部９は、外部
からシリアルクロック信号ＳＣが入力され、該入力され
たシリアルクロック信号ＳＣから生成した内部シリアル
クロック信号ＳＣ１〜ＳＣ４をメモリチップ２〜５に対
応させて出力する。次に、ステップＳ２７で、データ制
御部７は、外部からデータバス６を介して入力されたメ
モリチップに格納するデータを各メモリチップ２〜５に
出力して、ステップＳ２８に進む。
【００３９】ステップＳ２８で、データ制御部７は、メ
モリチップにおける内部のデータ書き込みを開始させる
コマンドである書き込みスタートコマンドが外部からデ
ータバス６を介して入力され、ステップＳ２９で、デー
タ制御部７は、入力された書き込みスタートコマンドを
各メモリチップ２〜５に出力し、各メモリチップ２〜５
は、内部のデータ書き込みを行って本フローは終了す
る。
モリチップにおける内部のデータ書き込みを開始させる
コマンドである書き込みスタートコマンドが外部からデ
ータバス６を介して入力され、ステップＳ２９で、デー
タ制御部７は、入力された書き込みスタートコマンドを
各メモリチップ２〜５に出力し、各メモリチップ２〜５
は、内部のデータ書き込みを行って本フローは終了す
る。
【００４０】次に、各メモリチップ２〜５の内、所望の
１つのセクタアドレスへのデータ書き込み動作について
説明する。図９は、各メモリチップ２〜５の内、所望の
１つのセクタアドレスへのデータ書き込み動作の例を示
したフローチャートである。図９において、最初にステ
ップＳ３１で、データ制御部７及びコマンド制御部８
は、外部からデータバス６を介して、１つのセクタアド
レスへのデータ書き込みを指令するライトコマンドがそ
れぞれ入力される。
１つのセクタアドレスへのデータ書き込み動作について
説明する。図９は、各メモリチップ２〜５の内、所望の
１つのセクタアドレスへのデータ書き込み動作の例を示
したフローチャートである。図９において、最初にステ
ップＳ３１で、データ制御部７及びコマンド制御部８
は、外部からデータバス６を介して、１つのセクタアド
レスへのデータ書き込みを指令するライトコマンドがそ
れぞれ入力される。
【００４１】次に、ステップＳ３２で、コマンド制御部
８は、Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜
ＣＥ４＃を対応するメモリチップ２〜５に出力して、各
メモリチップ２〜５をそれぞれイネーブルにし、ステッ
プＳ３３で、データ制御部７は、各メモリチップ２〜５
にライトコマンドを出力する。次に、ステップＳ３４
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、セクタアドレスがそれぞれ入力
され、ステップＳ３５に進む。
８は、Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜
ＣＥ４＃を対応するメモリチップ２〜５に出力して、各
メモリチップ２〜５をそれぞれイネーブルにし、ステッ
プＳ３３で、データ制御部７は、各メモリチップ２〜５
にライトコマンドを出力する。次に、ステップＳ３４
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、セクタアドレスがそれぞれ入力
され、ステップＳ３５に進む。
【００４２】ステップＳ３５で、コマンド制御部８は、
チップイネーブル信号ＣＥ１＃〜ＣＥ４＃の内、入力さ
れたセクタアドレスのチップセレクトアドレスＣＳＡ
1，ＣＳＡ2が示すメモリチップに対してのみチップイネ
ーブル信号をＬｏｗレベルにしてイネーブルにし、他の
メモリチップに対してはそれぞれＨｉｇｈレベルのチッ
プイネーブル信号を出力してディスエーブルにする。次
に、ステップＳ３６で、コマンド制御部８は、チップセ
レクトアドレスＣＳＡ1，ＣＳＡ2が示すメモリチップを
ＳＣ発生部９に知らせ、ステップＳ３７で、データ制御
部７は、データバス６を介して外部から入力されたセク
タアドレスを各メモリチップ２〜５にそれぞれ出力す
る。
チップイネーブル信号ＣＥ１＃〜ＣＥ４＃の内、入力さ
れたセクタアドレスのチップセレクトアドレスＣＳＡ
1，ＣＳＡ2が示すメモリチップに対してのみチップイネ
ーブル信号をＬｏｗレベルにしてイネーブルにし、他の
メモリチップに対してはそれぞれＨｉｇｈレベルのチッ
プイネーブル信号を出力してディスエーブルにする。次
に、ステップＳ３６で、コマンド制御部８は、チップセ
レクトアドレスＣＳＡ1，ＣＳＡ2が示すメモリチップを
ＳＣ発生部９に知らせ、ステップＳ３７で、データ制御
部７は、データバス６を介して外部から入力されたセク
タアドレスを各メモリチップ２〜５にそれぞれ出力す
る。
【００４３】次に、ステップＳ３８で、ＳＣ発生部９
は、外部からシリアルクロック信号ＳＣが入力される
と、コマンド制御部８から指定されたメモリチップに対
してのみ内部シリアルクロック信号を生成して出力す
る。次に、ステップＳ３９で、データ制御部７は、外部
からデータバス６を介して入力されたメモリチップに格
納するデータを各メモリチップ２〜５に出力して、ステ
ップＳ４０に進む。ステップＳ４０で、データ制御部７
は、書き込みスタートコマンドが外部からデータバス６
を介して入力され、ステップＳ４１で、データ制御部７
は、入力された書き込みスタートコマンドを各メモリチ
ップ２〜５に出力し、チップセレクトアドレスＣＳＡ
1，ＣＳＡ2で指定されたメモリチップは、データ制御部
７から入力されたセクタアドレスへのデータ書き込みを
行って本フローは終了する。
は、外部からシリアルクロック信号ＳＣが入力される
と、コマンド制御部８から指定されたメモリチップに対
してのみ内部シリアルクロック信号を生成して出力す
る。次に、ステップＳ３９で、データ制御部７は、外部
からデータバス６を介して入力されたメモリチップに格
納するデータを各メモリチップ２〜５に出力して、ステ
ップＳ４０に進む。ステップＳ４０で、データ制御部７
は、書き込みスタートコマンドが外部からデータバス６
を介して入力され、ステップＳ４１で、データ制御部７
は、入力された書き込みスタートコマンドを各メモリチ
ップ２〜５に出力し、チップセレクトアドレスＣＳＡ
1，ＣＳＡ2で指定されたメモリチップは、データ制御部
７から入力されたセクタアドレスへのデータ書き込みを
行って本フローは終了する。
【００４４】次に、ＩＣメモリ１のメモリチップ２〜５
におけるそれぞれの同一セクタアドレスのデータを、連
続して消去する動作について説明する。図１０は、メモ
リチップ２〜５におけるそれぞれの同一セクタアドレス
のデータを、連続して消去する動作の例を示したフロー
チャートである。
におけるそれぞれの同一セクタアドレスのデータを、連
続して消去する動作について説明する。図１０は、メモ
リチップ２〜５におけるそれぞれの同一セクタアドレス
のデータを、連続して消去する動作の例を示したフロー
チャートである。
【００４５】図１０において、まず最初にステップＳ５
１で、データ制御部７及びコマンド制御部８は、外部か
らデータバス６を介して、連続したセクタアドレスへの
データ消去を指令する連続イレーズコマンドがそれぞれ
入力される。ステップＳ５２で、コマンド制御部８は、
Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜ＣＥ４
＃を対応するメモリチップ２〜５に出力して、各メモリ
チップ２〜５をそれぞれイネーブルにし、ステップＳ５
３で、データ制御部７は、各メモリチップ２〜５に連続
イレーズコマンドを出力する。
１で、データ制御部７及びコマンド制御部８は、外部か
らデータバス６を介して、連続したセクタアドレスへの
データ消去を指令する連続イレーズコマンドがそれぞれ
入力される。ステップＳ５２で、コマンド制御部８は、
Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜ＣＥ４
＃を対応するメモリチップ２〜５に出力して、各メモリ
チップ２〜５をそれぞれイネーブルにし、ステップＳ５
３で、データ制御部７は、各メモリチップ２〜５に連続
イレーズコマンドを出力する。
【００４６】次に、ステップＳ５４で、データ制御部７
及びコマンド制御部８は、外部からデータバス６を介し
て、セクタアドレスがそれぞれ入力され、ステップＳ５
５で、データ制御部７は、入力されたセクタアドレスを
各メモリチップ２〜５にそれぞれ出力して、ステップＳ
５６に進む。ステップＳ５６で、データ制御部７は、メ
モリチップにおける内部のデータ消去を開始させるコマ
ンドである消去スタートコマンドが外部からデータバス
６を介して入力され、ステップＳ５７で、データ制御部
７は、入力された消去スタートコマンドを各メモリチッ
プ２〜５に出力し、各メモリチップ２〜５は、指定され
たセクタアドレスのデータ消去を行って本フローは終了
する。
及びコマンド制御部８は、外部からデータバス６を介し
て、セクタアドレスがそれぞれ入力され、ステップＳ５
５で、データ制御部７は、入力されたセクタアドレスを
各メモリチップ２〜５にそれぞれ出力して、ステップＳ
５６に進む。ステップＳ５６で、データ制御部７は、メ
モリチップにおける内部のデータ消去を開始させるコマ
ンドである消去スタートコマンドが外部からデータバス
６を介して入力され、ステップＳ５７で、データ制御部
７は、入力された消去スタートコマンドを各メモリチッ
プ２〜５に出力し、各メモリチップ２〜５は、指定され
たセクタアドレスのデータ消去を行って本フローは終了
する。
【００４７】次に、各メモリチップ２〜５の内、所望の
１つのセクタアドレスに対するデータ消去動作について
説明する。図１１は、各メモリチップ２〜５の内、所望
の１つのセクタアドレスに対するデータ消去動作の例を
示したフローチャートである。図１１において、最初に
ステップＳ６１で、データ制御部７及びコマンド制御部
８は、外部からデータバス６を介して、１つのセクタア
ドレスに対するデータ消去を指令するイレーズコマンド
がそれぞれ入力される。
１つのセクタアドレスに対するデータ消去動作について
説明する。図１１は、各メモリチップ２〜５の内、所望
の１つのセクタアドレスに対するデータ消去動作の例を
示したフローチャートである。図１１において、最初に
ステップＳ６１で、データ制御部７及びコマンド制御部
８は、外部からデータバス６を介して、１つのセクタア
ドレスに対するデータ消去を指令するイレーズコマンド
がそれぞれ入力される。
【００４８】次に、ステップＳ６２で、コマンド制御部
８は、Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜
ＣＥ４＃を対応するメモリチップ２〜５に出力して、各
メモリチップ２〜５をそれぞれイネーブルにし、ステッ
プＳ６３で、データ制御部７は、各メモリチップ２〜５
にイレーズコマンドを出力する。次に、ステップＳ６４
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、セクタアドレスがそれぞれ入力
され、ステップＳ６５に進む。
８は、Ｌｏｗレベルのチップイネーブル信号ＣＥ１＃〜
ＣＥ４＃を対応するメモリチップ２〜５に出力して、各
メモリチップ２〜５をそれぞれイネーブルにし、ステッ
プＳ６３で、データ制御部７は、各メモリチップ２〜５
にイレーズコマンドを出力する。次に、ステップＳ６４
で、データ制御部７及びコマンド制御部８は、外部から
データバス６を介して、セクタアドレスがそれぞれ入力
され、ステップＳ６５に進む。
【００４９】ステップＳ６５で、コマンド制御部８は、
チップイネーブル信号ＣＥ１＃〜ＣＥ４＃の内、入力さ
れたセクタアドレスのチップセレクトアドレスＣＳＡ
1，ＣＳＡ2が示すメモリチップに対してのみチップイネ
ーブル信号をＬｏｗレベルにしてイネーブルにし、他の
メモリチップに対してはそれぞれＨｉｇｈレベルのチッ
プイネーブル信号を出力してディスエーブルにする。次
に、ステップＳ６６で、データ制御部７は、消去スター
トコマンドが外部からデータバス６を介して入力され、
ステップＳ６７で、データ制御部７は、入力された消去
スタートコマンドを各メモリチップ２〜５に出力し、チ
ップセレクトアドレスＣＳＡ1，ＣＳＡ2で指定されたメ
モリチップは、データ制御部７から入力されたセクタア
ドレスのデータ消去を行って本フローは終了する。
チップイネーブル信号ＣＥ１＃〜ＣＥ４＃の内、入力さ
れたセクタアドレスのチップセレクトアドレスＣＳＡ
1，ＣＳＡ2が示すメモリチップに対してのみチップイネ
ーブル信号をＬｏｗレベルにしてイネーブルにし、他の
メモリチップに対してはそれぞれＨｉｇｈレベルのチッ
プイネーブル信号を出力してディスエーブルにする。次
に、ステップＳ６６で、データ制御部７は、消去スター
トコマンドが外部からデータバス６を介して入力され、
ステップＳ６７で、データ制御部７は、入力された消去
スタートコマンドを各メモリチップ２〜５に出力し、チ
ップセレクトアドレスＣＳＡ1，ＣＳＡ2で指定されたメ
モリチップは、データ制御部７から入力されたセクタア
ドレスのデータ消去を行って本フローは終了する。
【００５０】このように、本実施の形態１におけるＩＣ
メモリは、データ制御部７で、データバス６と各メモリ
チップ２〜５との間のコマンドや各種データの入出力を
行い、コマンド制御部８で、データバス６から入力され
るコマンドに従って外部から入力されるチップイネーブ
ル信号ＣＥ＃から各メモリチップ２〜５に対するチップ
イネーブル信号ＣＥ１＃〜ＣＥ４＃を生成して出力し、
ＳＣ発生部９で、外部から入力されるシリアルクロック
信号ＳＣから各メモリチップ２〜５に対する内部シリア
ルクロック信号ＳＣ１〜ＳＣ４を生成して出力するよう
にした。このことから、メモリチップ２〜５における同
一セクタアドレスに対して、連続したデータ読み出し、
データ書き込み又はデータ消去を、１回のコマンド及び
セクタアドレスの入力で行うことができる。このため、
各メモリチップの同一セクタアドレスに対して行うそれ
ぞれのデータ読み出し、データ書き込み又はデータ消去
の動作が完了するまでの時間を短縮させることができ
る。
メモリは、データ制御部７で、データバス６と各メモリ
チップ２〜５との間のコマンドや各種データの入出力を
行い、コマンド制御部８で、データバス６から入力され
るコマンドに従って外部から入力されるチップイネーブ
ル信号ＣＥ＃から各メモリチップ２〜５に対するチップ
イネーブル信号ＣＥ１＃〜ＣＥ４＃を生成して出力し、
ＳＣ発生部９で、外部から入力されるシリアルクロック
信号ＳＣから各メモリチップ２〜５に対する内部シリア
ルクロック信号ＳＣ１〜ＳＣ４を生成して出力するよう
にした。このことから、メモリチップ２〜５における同
一セクタアドレスに対して、連続したデータ読み出し、
データ書き込み又はデータ消去を、１回のコマンド及び
セクタアドレスの入力で行うことができる。このため、
各メモリチップの同一セクタアドレスに対して行うそれ
ぞれのデータ読み出し、データ書き込み又はデータ消去
の動作が完了するまでの時間を短縮させることができ
る。
【００５１】
【発明の効果】請求項１に係るＩＣメモリは、データ制
御部で、外部と各メモリチップとの間のコマンドや各種
データの入出力を行い、コマンド制御部で、外部からの
コマンドに従って外部から入力されるチップイネーブル
信号より各メモリチップに対するチップイネーブル信号
を生成して出力し、ＳＣ発生部で、外部から入力される
シリアルクロック信号のパルス数が所定数になるごと
に、外部から入力されたシリアルクロック信号を、各メ
モリチップのいずれか１つへ所定の順に切り換えて出力
するようにした。このことから、各メモリチップにおけ
る同一セクタアドレスに対して、連続したデータ読み出
し、データ書き込み又はデータ消去を、１回のコマンド
及びセクタアドレスの入力で行うことができる。このた
め、各メモリチップの同一セクタアドレスに対して行う
それぞれのデータ読み出し、データ書き込み又はデータ
消去の動作が完了するまでの時間を短縮させることがで
きる。
御部で、外部と各メモリチップとの間のコマンドや各種
データの入出力を行い、コマンド制御部で、外部からの
コマンドに従って外部から入力されるチップイネーブル
信号より各メモリチップに対するチップイネーブル信号
を生成して出力し、ＳＣ発生部で、外部から入力される
シリアルクロック信号のパルス数が所定数になるごと
に、外部から入力されたシリアルクロック信号を、各メ
モリチップのいずれか１つへ所定の順に切り換えて出力
するようにした。このことから、各メモリチップにおけ
る同一セクタアドレスに対して、連続したデータ読み出
し、データ書き込み又はデータ消去を、１回のコマンド
及びセクタアドレスの入力で行うことができる。このた
め、各メモリチップの同一セクタアドレスに対して行う
それぞれのデータ読み出し、データ書き込み又はデータ
消去の動作が完了するまでの時間を短縮させることがで
きる。
【００５２】請求項２に係るＩＣメモリは、請求項１に
おいて、具体的には、ＳＣ発生部で、外部から入力され
たシリアルクロック信号のパルス数が各メモリチップの
セクタバイト数になるごとに、外部から入力されたシリ
アルクロック信号を、他のメモリチップの１つへ切り換
えて出力するようにした。このことから、各メモリチッ
プにおける同一セクタアドレスに対して、連続したデー
タ読み出し、データ書き込み又はデータ消去を、１回の
コマンド及びセクタアドレスの入力で行うことができ
る。このため、各メモリチップの同一セクタアドレスに
対して行うそれぞれのデータ読み出し、データ書き込み
又はデータ消去の動作が完了するまでの時間を短縮させ
ることができる。
おいて、具体的には、ＳＣ発生部で、外部から入力され
たシリアルクロック信号のパルス数が各メモリチップの
セクタバイト数になるごとに、外部から入力されたシリ
アルクロック信号を、他のメモリチップの１つへ切り換
えて出力するようにした。このことから、各メモリチッ
プにおける同一セクタアドレスに対して、連続したデー
タ読み出し、データ書き込み又はデータ消去を、１回の
コマンド及びセクタアドレスの入力で行うことができ
る。このため、各メモリチップの同一セクタアドレスに
対して行うそれぞれのデータ読み出し、データ書き込み
又はデータ消去の動作が完了するまでの時間を短縮させ
ることができる。
【００５３】請求項３に係るＩＣメモリは、請求項１又
は請求項２のいずれかにおいて、具体的には、コマンド
制御部で、メモリ部の各メモリチップにおけるそれぞれ
の同一セクタアドレスに対して、連続してデータ読み出
し、データ書き込み又はデータ消去を行うコマンドが外
部から入力されると、各メモリチップに対して、イネー
ブルにするチップイネーブル信号をそれぞれ出力するよ
うにした。このことから、各メモリチップにおける同一
セクタアドレスに対して、連続したデータ読み出し、デ
ータ書き込み又はデータ消去を、１回のコマンド及びセ
クタアドレスの入力で行うことができる。このため、各
メモリチップの同一セクタアドレスに対して行うそれぞ
れのデータ読み出し、データ書き込み又はデータ消去の
動作が完了するまでの時間を短縮させることができる。
は請求項２のいずれかにおいて、具体的には、コマンド
制御部で、メモリ部の各メモリチップにおけるそれぞれ
の同一セクタアドレスに対して、連続してデータ読み出
し、データ書き込み又はデータ消去を行うコマンドが外
部から入力されると、各メモリチップに対して、イネー
ブルにするチップイネーブル信号をそれぞれ出力するよ
うにした。このことから、各メモリチップにおける同一
セクタアドレスに対して、連続したデータ読み出し、デ
ータ書き込み又はデータ消去を、１回のコマンド及びセ
クタアドレスの入力で行うことができる。このため、各
メモリチップの同一セクタアドレスに対して行うそれぞ
れのデータ読み出し、データ書き込み又はデータ消去の
動作が完了するまでの時間を短縮させることができる。
【００５４】請求項４に係るＩＣメモリは、請求項１か
ら請求項３のいずれかにおいて、更に、コマンド制御部
で、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ読み出し又はデータ書
き込みを行うコマンドが外部から入力されると、外部か
ら入力されるセクタアドレスが示すメモリチップにの
み、イネーブルにするチップイネーブル信号を出力する
と共にＳＣ発生部に対してデータ読み出し又はデータ書
き込みを行うメモリチップを示し、ＳＣ発生部で、コマ
ンド制御部からメモリチップが示されると該メモリチッ
プにのみ外部から入力されたシリアルクロック信号を出
力するようにした。このことから、更に、メモリチップ
における所望の１つのセクタアドレスに対するデータ読
み出し又はデータ書き込みをも行うことができる。
ら請求項３のいずれかにおいて、更に、コマンド制御部
で、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ読み出し又はデータ書
き込みを行うコマンドが外部から入力されると、外部か
ら入力されるセクタアドレスが示すメモリチップにの
み、イネーブルにするチップイネーブル信号を出力する
と共にＳＣ発生部に対してデータ読み出し又はデータ書
き込みを行うメモリチップを示し、ＳＣ発生部で、コマ
ンド制御部からメモリチップが示されると該メモリチッ
プにのみ外部から入力されたシリアルクロック信号を出
力するようにした。このことから、更に、メモリチップ
における所望の１つのセクタアドレスに対するデータ読
み出し又はデータ書き込みをも行うことができる。
【００５５】請求項５に係るＩＣメモリは、請求項１か
ら請求項４のいずれかにおいて、更に、コマンド制御部
で、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ消去を行うコマンドが
外部から入力されると、外部から入力されるセクタアド
レスが示すメモリチップにのみ、イネーブルにするチッ
プイネーブル信号を出力するようにした。このことか
ら、更に、メモリチップにおける所望の１つのセクタア
ドレスに対するデータ消去をも行うことができる。
ら請求項４のいずれかにおいて、更に、コマンド制御部
で、メモリ部の各メモリチップにおけるいずれか１つの
セクタアドレスに対して、データ消去を行うコマンドが
外部から入力されると、外部から入力されるセクタアド
レスが示すメモリチップにのみ、イネーブルにするチッ
プイネーブル信号を出力するようにした。このことか
ら、更に、メモリチップにおける所望の１つのセクタア
ドレスに対するデータ消去をも行うことができる。
【図１】 本発明の実施の形態１におけるＩＣメモリの
例を示した概略のブロック図である。
例を示した概略のブロック図である。
【図２】 図１におけるＩＣメモリ１のメモリアドレス
マップを示した図である。
マップを示した図である。
【図３】 外部から入力されるセクタアドレスの例を示
した図である。
した図である。
【図４】 図１におけるＳＣ発生部９から出力される内
部シリアルクロック信号ＳＣ１〜ＳＣ４のタイミングチ
ャートである。
部シリアルクロック信号ＳＣ１〜ＳＣ４のタイミングチ
ャートである。
【図５】 図１の各メモリチップ２〜５における同一セ
クタアドレスから、連続してデータ読み出しを行う動作
の例を示したフローチャートである。
クタアドレスから、連続してデータ読み出しを行う動作
の例を示したフローチャートである。
【図６】 図１の各メモリチップ２〜５の内、所望の１
つのセクタアドレスからのデータ読み出し動作の例を示
したフローチャートである。
つのセクタアドレスからのデータ読み出し動作の例を示
したフローチャートである。
【図７】 外部から入力されるセクタアドレスの他の例
を示した図である。
を示した図である。
【図８】 図１の各メモリチップ２〜５における同一セ
クタアドレスへ、連続してデータ書き込みを行う動作の
例を示したフローチャートである。
クタアドレスへ、連続してデータ書き込みを行う動作の
例を示したフローチャートである。
【図９】 図１の各メモリチップ２〜５の内、所望の１
つのセクタアドレスへのデータ書き込み動作の例を示し
たフローチャートである。
つのセクタアドレスへのデータ書き込み動作の例を示し
たフローチャートである。
【図１０】 図１の各メモリチップ２〜５における同一
セクタアドレスの各データを連続して消去する動作の例
を示したフローチャートである。
セクタアドレスの各データを連続して消去する動作の例
を示したフローチャートである。
【図１１】 図１の各メモリチップ２〜５の内、所望の
１つのセクタアドレスに対するデータ消去動作の例を示
したフローチャートである。
１つのセクタアドレスに対するデータ消去動作の例を示
したフローチャートである。
【図１２】 マルチチップパッケージを使用したＡＮＤ
型フラッシュメモリのＩＣメモリにおける従来例を示し
た概略のブロック図である。
型フラッシュメモリのＩＣメモリにおける従来例を示し
た概略のブロック図である。
【図１３】 図１２の各メモリチップ１０１〜１０４に
おける、同一セクタアドレスから連続してデータ読み出
しを行う動作のシーケンス例を示した図である。
おける、同一セクタアドレスから連続してデータ読み出
しを行う動作のシーケンス例を示した図である。
１ ＩＣメモリ、 ２〜５ メモリチップ、 ７ デー
タ制御部、 ８ コマンド制御部、 ９ ＳＣ発生部。
タ制御部、 ８ コマンド制御部、 ９ ＳＣ発生部。
Claims (5)
- 【請求項１】 マルチチップパッケージに複数のフラッ
シュメモリチップを搭載したＩＣメモリにおいて、 複数のフラッシュメモリチップからなるメモリ部と、 外部から入力されたコマンド、アドレスデータ及びメモ
リ部に格納するデータをメモリ部の各メモリチップにそ
れぞれ出力すると共に、メモリ部から読み出されたデー
タを外部に出力するデータ制御部と、 外部から入力されるコマンドに応じて上記メモリ部の各
メモリチップに対するチップイネーブル信号を生成して
出力するコマンド制御部と、 外部から入力されるシリアルクロック信号から上記メモ
リ部の各メモリチップに対するシリアルクロック信号を
それぞれ生成して出力するＳＣ発生部とを備え、 該ＳＣ発生部は、外部から入力されたシリアルクロック
信号のパルス数が所定数になるごとに、外部から入力さ
れたシリアルクロック信号を、上記メモリ部における各
メモリチップのいずれか１つへ所定の順に切り換えて出
力することを特徴とするＩＣメモリ。 - 【請求項２】 上記ＳＣ発生部は、外部から入力された
シリアルクロック信号のパルス数が上記各メモリチップ
のセクタバイト数になるごとに、外部から入力されたシ
リアルクロック信号を、メモリ部における他のメモリチ
ップの１つへ切り換えて出力することを特徴とする請求
項１に記載のＩＣメモリ。 - 【請求項３】 上記コマンド制御部は、メモリ部の各メ
モリチップにおけるそれぞれの同一セクタアドレスに対
して、連続してデータ読み出し、データ書き込み又はデ
ータ消去を行うコマンドが外部から入力されると、各メ
モリチップに対して、イネーブルにするチップイネーブ
ル信号をそれぞれ出力することを特徴とする請求項１又
は請求項２のいずれかに記載のＩＣメモリ。 - 【請求項４】 上記コマンド制御部は、メモリ部の各メ
モリチップにおけるいずれか１つのセクタアドレスに対
して、データ読み出し又はデータ書き込みを行うコマン
ドが外部から入力されると、外部から入力されるセクタ
アドレスが示すメモリチップにのみ、イネーブルにする
チップイネーブル信号を出力すると共に、上記ＳＣ発生
部に対してデータ読み出し又はデータ書き込みを行うメ
モリチップを示し、上記ＳＣ発生部は、コマンド制御部
からメモリチップが示されると該メモリチップにのみ外
部から入力されたシリアルクロック信号を出力すること
を特徴とする請求項１から請求項３のいずれかに記載の
ＩＣメモリ。 - 【請求項５】 上記コマンド制御部は、メモリ部の各メ
モリチップにおけるいずれか１つのセクタアドレスに対
して、データ消去を行うコマンドが外部から入力される
と、外部から入力されるセクタアドレスが示すメモリチ
ップにのみ、イネーブルにするチップイネーブル信号を
出力することを特徴とする請求項１から請求項４のいず
れかに記載のＩＣメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7717898A JPH11273370A (ja) | 1998-03-25 | 1998-03-25 | Ｉｃメモリ |
| US09/139,658 US5910917A (en) | 1998-03-25 | 1998-08-25 | Multi-chip IC memory device with a single command controller and signal clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7717898A JPH11273370A (ja) | 1998-03-25 | 1998-03-25 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273370A true JPH11273370A (ja) | 1999-10-08 |
Family
ID=13626560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7717898A Pending JPH11273370A (ja) | 1998-03-25 | 1998-03-25 | Ｉｃメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5910917A (ja) |
| JP (1) | JPH11273370A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535422B2 (en) | 2000-12-28 | 2003-03-18 | Hitachi, Ltd. | Nonvolatile memory system |
| KR100442091B1 (ko) * | 2002-07-09 | 2004-07-27 | 삼성전자주식회사 | 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩 |
| US6798696B2 (en) | 2001-12-04 | 2004-09-28 | Renesas Technology Corp. | Method of controlling the operation of non-volatile semiconductor memory chips |
| CN100477007C (zh) | 2004-12-15 | 2009-04-08 | 富士通微电子株式会社 | 半导体存储器设备 |
| JP2010272156A (ja) * | 2009-05-20 | 2010-12-02 | Renesas Electronics Corp | 半導体装置 |
| US7983111B2 (en) | 2007-02-21 | 2011-07-19 | Seiko Epson Corporation | Memory controller for controlling memory and method of controlling memory |
| CN102467960A (zh) * | 2010-11-17 | 2012-05-23 | 海力士半导体有限公司 | 半导体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437467B1 (ko) * | 2002-07-03 | 2004-06-23 | 삼성전자주식회사 | 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템 |
| JP4615241B2 (ja) * | 2003-04-08 | 2011-01-19 | 三星電子株式会社 | マルチチップでマルチセクタ消去動作モードを実行する半導体メモリチップ及びマルチチップパッケージ、及びマルチセクタ消去方法 |
| CN101401077A (zh) * | 2006-03-31 | 2009-04-01 | 富士通株式会社 | 存储装置及其控制方法和其控制程序、存储卡、电路基板及电子设备 |
| JPWO2007116486A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| WO2007116487A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器 |
| CN115841838B (zh) * | 2022-11-28 | 2026-02-03 | 东芯半导体股份有限公司 | 非易失性存储器及其数据读取方法、计算机系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3328321B2 (ja) * | 1992-06-22 | 2002-09-24 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3105092B2 (ja) * | 1992-10-06 | 2000-10-30 | 株式会社東芝 | 半導体メモリ装置 |
| US5508971A (en) * | 1994-10-17 | 1996-04-16 | Sandisk Corporation | Programmable power generation circuit for flash EEPROM memory systems |
| US5568423A (en) * | 1995-04-14 | 1996-10-22 | Unisys Corporation | Flash memory wear leveling system providing immediate direct access to microprocessor |
| US5822251A (en) * | 1997-08-25 | 1998-10-13 | Bit Microsystems, Inc. | Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers |
-
1998
- 1998-03-25 JP JP7717898A patent/JPH11273370A/ja active Pending
- 1998-08-25 US US09/139,658 patent/US5910917A/en not_active Expired - Lifetime
Cited By (9)
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|---|---|---|---|---|
| US6535422B2 (en) | 2000-12-28 | 2003-03-18 | Hitachi, Ltd. | Nonvolatile memory system |
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| CN100477007C (zh) | 2004-12-15 | 2009-04-08 | 富士通微电子株式会社 | 半导体存储器设备 |
| US7983111B2 (en) | 2007-02-21 | 2011-07-19 | Seiko Epson Corporation | Memory controller for controlling memory and method of controlling memory |
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| CN102467960A (zh) * | 2010-11-17 | 2012-05-23 | 海力士半导体有限公司 | 半导体装置 |
| CN102467960B (zh) * | 2010-11-17 | 2016-03-16 | 海力士半导体有限公司 | 半导体装置 |
| CN105609126A (zh) * | 2010-11-17 | 2016-05-25 | 海力士半导体有限公司 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5910917A (en) | 1999-06-08 |
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