JPH09293386A - 記憶装置 - Google Patents
記憶装置Info
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- JPH09293386A JPH09293386A JP10884496A JP10884496A JPH09293386A JP H09293386 A JPH09293386 A JP H09293386A JP 10884496 A JP10884496 A JP 10884496A JP 10884496 A JP10884496 A JP 10884496A JP H09293386 A JPH09293386 A JP H09293386A
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Abstract
(57)【要約】
【課題】 記憶部内の記憶セルのアクセス頻度の偏向を
無くし、記憶部全体で均一なアクセスを行うことがで
き、システム全体の寿命を延ばすことができる記憶装置
を実現する。 【解決手段】 多数の記憶セルからなる記憶部１と、外
部アドレスＡO をアドレス変換条件に基づいて変換し変
換アドレスＡR を出力するアドレスランダム変換部５
と、変換アドレスＡR を内部アドレスＡIRにデコードす
るアドレスデコーダ６とを備えている。そして、アドレ
スランダム変換部５のアドレス変換条件を所定の信号、
例えば消去要求や初期化要求の信号が入力されたときに
アドレス変換条件を変更することにより、外部アドレス
ＡO が同一であってもアクセスされる記憶セルが異なる
ことになる。したがって、外部アドレスＡO に最下位番
地へのアクセスの偏向性があっても、記憶部１内の記憶
セルのアクセス頻度の偏向を無くし、記憶部１全体で均
一なアクセスを行える。
無くし、記憶部全体で均一なアクセスを行うことがで
き、システム全体の寿命を延ばすことができる記憶装置
を実現する。 【解決手段】 多数の記憶セルからなる記憶部１と、外
部アドレスＡO をアドレス変換条件に基づいて変換し変
換アドレスＡR を出力するアドレスランダム変換部５
と、変換アドレスＡR を内部アドレスＡIRにデコードす
るアドレスデコーダ６とを備えている。そして、アドレ
スランダム変換部５のアドレス変換条件を所定の信号、
例えば消去要求や初期化要求の信号が入力されたときに
アドレス変換条件を変更することにより、外部アドレス
ＡO が同一であってもアクセスされる記憶セルが異なる
ことになる。したがって、外部アドレスＡO に最下位番
地へのアクセスの偏向性があっても、記憶部１内の記憶
セルのアクセス頻度の偏向を無くし、記憶部１全体で均
一なアクセスを行える。
Description
【０００１】
【発明の属する技術分野】この発明は、記憶装置、特
に、不揮発性の電気的消去・電気的書換可能で、書換回
数や読出回数のアクセス回数に特性上制限がある記憶装
置に関するものである。
に、不揮発性の電気的消去・電気的書換可能で、書換回
数や読出回数のアクセス回数に特性上制限がある記憶装
置に関するものである。
【０００２】
【従来の技術】従来の記憶装置には、音声や画像等の情
報のシーケンシャルな書込みおよびシーケンシャルな読
出しを行う不揮発性の電気的消去・電気的書換可能な半
導体の記憶装置がある。この記憶装置は、書換回数や読
出回数のアクセス回数に特性上制限がある。
報のシーケンシャルな書込みおよびシーケンシャルな読
出しを行う不揮発性の電気的消去・電気的書換可能な半
導体の記憶装置がある。この記憶装置は、書換回数や読
出回数のアクセス回数に特性上制限がある。
【０００３】図５は従来の記憶装置の構成を示すブロッ
ク図である。図５において、１１は多数の記憶セルから
なる記憶部、１２は制御部、１３はデータバス制御部、
１６はアドレスデコーダである。この従来の記憶装置で
は、外部から入力されたアドレス信号ＡO をアドレスデ
コーダ１６でデコードし、内部アドレス信号ＡI として
記憶部１１へ出力し、記憶部１１では、内部アドレス信
号ＡI に該当する記憶セルを選択する。このとき、外部
からの制御信号ＳC が読出し要求の場合には、選択した
記憶セルからデータバス制御部１３およびデータバスを
介して、データＤOUT を外部へ出力する。また、このと
き、外部からの制御信号ＳC が書込み要求の場合には、
外部からのデータＤINをデータバス制御部１３およびデ
ータバスを介して、選択した記憶セルに書き込むように
なっている。
ク図である。図５において、１１は多数の記憶セルから
なる記憶部、１２は制御部、１３はデータバス制御部、
１６はアドレスデコーダである。この従来の記憶装置で
は、外部から入力されたアドレス信号ＡO をアドレスデ
コーダ１６でデコードし、内部アドレス信号ＡI として
記憶部１１へ出力し、記憶部１１では、内部アドレス信
号ＡI に該当する記憶セルを選択する。このとき、外部
からの制御信号ＳC が読出し要求の場合には、選択した
記憶セルからデータバス制御部１３およびデータバスを
介して、データＤOUT を外部へ出力する。また、このと
き、外部からの制御信号ＳC が書込み要求の場合には、
外部からのデータＤINをデータバス制御部１３およびデ
ータバスを介して、選択した記憶セルに書き込むように
なっている。
【０００４】
【発明が解決しようとする課題】上記従来の構成では、
記憶装置外部からのアドレス信号ＡO をアドレスデコー
ダ１６で一意に変換するため、記憶装置外部からのアク
セスの頻度に偏向がある場合も、記憶装置内部でも同一
の偏向を保持したままアクセスすることになる。具体的
には、通常、記憶装置外部から記憶装置にアクセスする
場合、最下位番地から順番にアクセスを行い、記憶部１
１の全記憶セルを使用することは極めて異例で、最上位
番地の記憶セルをアクセスする頻度は限りなく０に近
い。このように、最上位番地の記憶セルのアクセスの頻
度と最下位番地の記憶セルのアクセスの頻度には著しい
差があるにも関わらず、アクセスの頻度の偏向を保持し
たまま使用していた。そのため、記憶部１１の記憶セル
に書換回数や読出回数のアクセスに制限がある場合、最
下位番地の記憶セルが最も早く制限の限界に達し、記憶
部１１全体からみれば上位の番地の記憶セルには余裕が
あるにもかかわらず、システム全体が使用不能となると
いう問題があった。
記憶装置外部からのアドレス信号ＡO をアドレスデコー
ダ１６で一意に変換するため、記憶装置外部からのアク
セスの頻度に偏向がある場合も、記憶装置内部でも同一
の偏向を保持したままアクセスすることになる。具体的
には、通常、記憶装置外部から記憶装置にアクセスする
場合、最下位番地から順番にアクセスを行い、記憶部１
１の全記憶セルを使用することは極めて異例で、最上位
番地の記憶セルをアクセスする頻度は限りなく０に近
い。このように、最上位番地の記憶セルのアクセスの頻
度と最下位番地の記憶セルのアクセスの頻度には著しい
差があるにも関わらず、アクセスの頻度の偏向を保持し
たまま使用していた。そのため、記憶部１１の記憶セル
に書換回数や読出回数のアクセスに制限がある場合、最
下位番地の記憶セルが最も早く制限の限界に達し、記憶
部１１全体からみれば上位の番地の記憶セルには余裕が
あるにもかかわらず、システム全体が使用不能となると
いう問題があった。
【０００５】この発明の目的は、記憶部内の記憶セルの
アクセス頻度の偏向を無くし、記憶部全体で均一なアク
セスを行うことができ、システム全体の寿命を延ばすこ
とができる記憶装置を提供することである。
アクセス頻度の偏向を無くし、記憶部全体で均一なアク
セスを行うことができ、システム全体の寿命を延ばすこ
とができる記憶装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１記載の記憶装置
は、それぞれに内部アドレスが付された多数の記憶セル
からなる記憶部と、外部から入力される外部アドレスを
アドレス変換条件に基づいて変換し変換アドレスを出力
するアドレスランダム変換部と、アドレスランダム変換
部から出力される変換アドレスを内部アドレスにデコー
ドするアドレスデコーダとを備え、アドレスランダム変
換部のアドレス変換条件を所定の信号により変更するよ
うにしたことを特徴とする。
は、それぞれに内部アドレスが付された多数の記憶セル
からなる記憶部と、外部から入力される外部アドレスを
アドレス変換条件に基づいて変換し変換アドレスを出力
するアドレスランダム変換部と、アドレスランダム変換
部から出力される変換アドレスを内部アドレスにデコー
ドするアドレスデコーダとを備え、アドレスランダム変
換部のアドレス変換条件を所定の信号により変更するよ
うにしたことを特徴とする。
【０００７】この構成によれば、アドレスランダム変換
部により外部アドレスをアドレス変換条件に基づいて変
換した変換アドレスを、アドレスデコーダにより内部ア
ドレスにデコードするようにしてあり、所定の信号、例
えば消去要求や初期化要求の信号が入力されたときにア
ドレス変換条件を変更することにより、外部アドレスが
同一であってもアクセスされる記憶セルが異なることに
なる。したがって、外部アドレスに最下位番地へのアク
セスの偏向性があっても、アドレス変換条件を変更する
度に、同一の外部アドレスに対して選択される記憶セル
が異なるため、記憶部内の記憶セルのアクセス頻度の偏
向を無くし、記憶部全体で均一なアクセスを行うことが
でき、結果として書換回数や読出回数のアクセスの制限
の限界までの総合アクセス回数を向上し、システム全体
の寿命を延ばすことができる。なお、アドレス変換条件
が同一の間は、同一の外部アドレスに対して同一の記憶
セルが対応し、書込み時に使用した外部アドレスと読出
し時に使用する外部アドレスとは一意に対応する。
部により外部アドレスをアドレス変換条件に基づいて変
換した変換アドレスを、アドレスデコーダにより内部ア
ドレスにデコードするようにしてあり、所定の信号、例
えば消去要求や初期化要求の信号が入力されたときにア
ドレス変換条件を変更することにより、外部アドレスが
同一であってもアクセスされる記憶セルが異なることに
なる。したがって、外部アドレスに最下位番地へのアク
セスの偏向性があっても、アドレス変換条件を変更する
度に、同一の外部アドレスに対して選択される記憶セル
が異なるため、記憶部内の記憶セルのアクセス頻度の偏
向を無くし、記憶部全体で均一なアクセスを行うことが
でき、結果として書換回数や読出回数のアクセスの制限
の限界までの総合アクセス回数を向上し、システム全体
の寿命を延ばすことができる。なお、アドレス変換条件
が同一の間は、同一の外部アドレスに対して同一の記憶
セルが対応し、書込み時に使用した外部アドレスと読出
し時に使用する外部アドレスとは一意に対応する。
【０００８】請求項２記載の記憶装置は、請求項１記載
の記憶装置において、アドレスランダム変換部は、ＰＮ
コードを利用してアドレス変換条件を生成し、この生成
したアドレス変換条件と外部アドレスとの排他的論理和
を変換アドレスとして出力するようにしている。この構
成により、アドレス変換条件は、自動的に所定の信号、
例えば消去要求や初期化要求が入力されたときに更新さ
れる。
の記憶装置において、アドレスランダム変換部は、ＰＮ
コードを利用してアドレス変換条件を生成し、この生成
したアドレス変換条件と外部アドレスとの排他的論理和
を変換アドレスとして出力するようにしている。この構
成により、アドレス変換条件は、自動的に所定の信号、
例えば消去要求や初期化要求が入力されたときに更新さ
れる。
【０００９】請求項３記載の記憶装置は、請求項１記載
の記憶装置において、アドレスランダム変換部は、外部
からアドレス変換条件が設定され、この設定されたアド
レス変換条件と外部アドレスとの排他的論理和を変換ア
ドレスとして出力するようにしている。この構成によ
り、アドレス変換条件を外部から任意に設定することが
できる。
の記憶装置において、アドレスランダム変換部は、外部
からアドレス変換条件が設定され、この設定されたアド
レス変換条件と外部アドレスとの排他的論理和を変換ア
ドレスとして出力するようにしている。この構成によ
り、アドレス変換条件を外部から任意に設定することが
できる。
【００１０】
【発明の実施の形態】この発明の実施の形態について図
面を参照しながら説明する。図１はこの発明の第１の実
施の形態の記憶装置の構成を示すブロック図である。図
１において、１は多数の記憶セルからなる記憶部、２は
制御部、３はデータバス制御部、４はアドレスラッチ
部、５はアドレスランダム変換部、６はアドレスデコー
ダである。また、ＡO は外部から入力される外部アドレ
ス信号、ＡR はアドレスランダム変換部５により変換さ
れた変換アドレス信号、ＡIRは変換アドレス信号ＡR が
デコードされた内部アドレス信号、ＳC は外部からの読
出し要求，書込み要求，消去要求，アドレスの確定タイ
ミング信号等の制御信号、ＳLAはアドレスのラッチ制御
信号、ＳCKはアドレスランダム変換部５のアドレス変換
条件を更新するタイミング信号である。なお、記憶装置
によっては、アドレスのラッチ制御信号を直接外部から
与える構成もあり、この場合にはアドレスのラッチ制御
信号（アドレスの確定タイミング信号）がＳLAとなる。
面を参照しながら説明する。図１はこの発明の第１の実
施の形態の記憶装置の構成を示すブロック図である。図
１において、１は多数の記憶セルからなる記憶部、２は
制御部、３はデータバス制御部、４はアドレスラッチ
部、５はアドレスランダム変換部、６はアドレスデコー
ダである。また、ＡO は外部から入力される外部アドレ
ス信号、ＡR はアドレスランダム変換部５により変換さ
れた変換アドレス信号、ＡIRは変換アドレス信号ＡR が
デコードされた内部アドレス信号、ＳC は外部からの読
出し要求，書込み要求，消去要求，アドレスの確定タイ
ミング信号等の制御信号、ＳLAはアドレスのラッチ制御
信号、ＳCKはアドレスランダム変換部５のアドレス変換
条件を更新するタイミング信号である。なお、記憶装置
によっては、アドレスのラッチ制御信号を直接外部から
与える構成もあり、この場合にはアドレスのラッチ制御
信号（アドレスの確定タイミング信号）がＳLAとなる。
【００１１】この記憶装置は、主としてアドレスランダ
ム変換部５およびアドレスラッチ部４を設けたことを特
徴とする。この記憶装置では、外部から入力されたアド
レス信号ＡO は、アドレスラッチ部４でアドレスのラッ
チ制御信号ＳLAに制御されるタイミングでラッチされ、
アドレスランダム変換部５へ出力される。アドレスラン
ダム変換部５では、アドレスラッチ部４から入力するア
ドレス信号ＡO をランダムに変換し、変換アドレス信号
ＡR としてアドレスデコーダ６へ出力する。アドレスデ
コーダ６では、アドレスランダム変換部５からの変換ア
ドレス信号ＡRをデコードし、内部アドレス信号ＡIRと
して記憶部１へ出力する。記憶部１では、内部アドレス
信号ＡIRに該当する記憶セルを選択する。
ム変換部５およびアドレスラッチ部４を設けたことを特
徴とする。この記憶装置では、外部から入力されたアド
レス信号ＡO は、アドレスラッチ部４でアドレスのラッ
チ制御信号ＳLAに制御されるタイミングでラッチされ、
アドレスランダム変換部５へ出力される。アドレスラン
ダム変換部５では、アドレスラッチ部４から入力するア
ドレス信号ＡO をランダムに変換し、変換アドレス信号
ＡR としてアドレスデコーダ６へ出力する。アドレスデ
コーダ６では、アドレスランダム変換部５からの変換ア
ドレス信号ＡRをデコードし、内部アドレス信号ＡIRと
して記憶部１へ出力する。記憶部１では、内部アドレス
信号ＡIRに該当する記憶セルを選択する。
【００１２】このとき、外部からの制御信号ＳC が読出
し要求の場合、選択した記憶セルからデータバス制御部
３およびデータバスを介して、データＤOUT を外部へ出
力する。また、このとき、外部からの制御信号ＳC が書
込み要求の場合、外部からのデータＤINをデータバス制
御部３およびデータバスを介して、選択した記憶セルに
書き込む。
し要求の場合、選択した記憶セルからデータバス制御部
３およびデータバスを介して、データＤOUT を外部へ出
力する。また、このとき、外部からの制御信号ＳC が書
込み要求の場合、外部からのデータＤINをデータバス制
御部３およびデータバスを介して、選択した記憶セルに
書き込む。
【００１３】図２はアドレスランダム変換部５の構成を
示す回路図である。図２において、７は排他的論理和回
路、８はＤフリップフロップ、９は排他的論理和の否定
回路、１０はＤフリップフロップ８で構成されたシフト
レジスタである。この図２では、図１の外部アドレス信
号ＡO を９ビットの信号として、アドレスランダム変換
部５を構成し、アドレスラッチ部４からアドレスランダ
ム変換部５へ入力されるアドレス信号ＡO はＡ０’〜Ａ
８’に相当し、アドレスランダム変換部５がアドレスデ
コーダ６へ出力する変換アドレス信号ＡR はＡ０〜Ａ８
に相当する。
示す回路図である。図２において、７は排他的論理和回
路、８はＤフリップフロップ、９は排他的論理和の否定
回路、１０はＤフリップフロップ８で構成されたシフト
レジスタである。この図２では、図１の外部アドレス信
号ＡO を９ビットの信号として、アドレスランダム変換
部５を構成し、アドレスラッチ部４からアドレスランダ
ム変換部５へ入力されるアドレス信号ＡO はＡ０’〜Ａ
８’に相当し、アドレスランダム変換部５がアドレスデ
コーダ６へ出力する変換アドレス信号ＡR はＡ０〜Ａ８
に相当する。
【００１４】アドレスランダム変換部５に入力されたア
ドレス信号Ａ０’〜Ａ８’は、それぞれ排他的論理和回
路７により、シフトレジスタ１０に保持されているアド
レス変換条件ａ0 〜ａ8 と排他的論理和演算されて、ア
ドレス信号Ａ０〜Ａ８となり、それがアドレスランダム
変換部５の出力となる。この変換は一意に対応する。し
たがってアドレス信号Ａ０’〜Ａ８’とアドレス信号Ａ
０〜Ａ８とはそれぞれ１対１に対応し、例えば書込み時
と読出し時に同一の記憶セルにアクセスする際、外部の
アドレス信号ＡO は一致する。しかし、アドレス変換条
件ａ0 〜ａ8 を変更すると、アドレス信号Ａ０’〜Ａ
８’とアドレス信号Ａ０〜Ａ８とはそれぞれ１対１の対
応はするが、個々の対応はアドレス変換条件ａ0 〜ａ8
の変更前とは異なったものとなる。
ドレス信号Ａ０’〜Ａ８’は、それぞれ排他的論理和回
路７により、シフトレジスタ１０に保持されているアド
レス変換条件ａ0 〜ａ8 と排他的論理和演算されて、ア
ドレス信号Ａ０〜Ａ８となり、それがアドレスランダム
変換部５の出力となる。この変換は一意に対応する。し
たがってアドレス信号Ａ０’〜Ａ８’とアドレス信号Ａ
０〜Ａ８とはそれぞれ１対１に対応し、例えば書込み時
と読出し時に同一の記憶セルにアクセスする際、外部の
アドレス信号ＡO は一致する。しかし、アドレス変換条
件ａ0 〜ａ8 を変更すると、アドレス信号Ａ０’〜Ａ
８’とアドレス信号Ａ０〜Ａ８とはそれぞれ１対１の対
応はするが、個々の対応はアドレス変換条件ａ0 〜ａ8
の変更前とは異なったものとなる。
【００１５】このアドレス変換条件ａ0 〜ａ8 を更新す
るタイミングは、制御部２から入力されるタイミング信
号ＳCKであるクロックに対応する。外部装置から制御部
２が消去要求もしくは初期化要求の制御信号ＳC を受理
した際、タイミング信号ＳCKをアドレスランダム変換部
５へ出力する。それによりシフトレジスタ１０が更新さ
れ、新しいアドレス変換条件ａ0 〜ａ8 となる。
るタイミングは、制御部２から入力されるタイミング信
号ＳCKであるクロックに対応する。外部装置から制御部
２が消去要求もしくは初期化要求の制御信号ＳC を受理
した際、タイミング信号ＳCKをアドレスランダム変換部
５へ出力する。それによりシフトレジスタ１０が更新さ
れ、新しいアドレス変換条件ａ0 〜ａ8 となる。
【００１６】シフトレジスタ１０の出力に接続した排他
的論理和の否定回路９によりシフトレジスタ１０の新し
い入力を作り出す。シフトレジスタ１０と排他的論理和
の否定回路９とからなる回路はＰＮ（Ｐｓｅｕｄｏ−Ｎ
ｏｉｓｅ）コード発生回路として広く知られたものであ
り、この９ビットのシフトレジスタ１０の場合、アドレ
ス変換条件ａ0 〜ａ8 が全て“１”である状態を除く全
ての状態、すなわち（２9 −１）状態＝５１１状態を１
度づつ遷移し、再び元の状態に戻ることが知られてい
る。ここでは、９ビットの場合を示したが、他のビット
数の状態でも同様に巡回するＰＮコード発生回路が知ら
れている。
的論理和の否定回路９によりシフトレジスタ１０の新し
い入力を作り出す。シフトレジスタ１０と排他的論理和
の否定回路９とからなる回路はＰＮ（Ｐｓｅｕｄｏ−Ｎ
ｏｉｓｅ）コード発生回路として広く知られたものであ
り、この９ビットのシフトレジスタ１０の場合、アドレ
ス変換条件ａ0 〜ａ8 が全て“１”である状態を除く全
ての状態、すなわち（２9 −１）状態＝５１１状態を１
度づつ遷移し、再び元の状態に戻ることが知られてい
る。ここでは、９ビットの場合を示したが、他のビット
数の状態でも同様に巡回するＰＮコード発生回路が知ら
れている。
【００１７】表１〜表４に、アドレス変換条件ａ0 〜ａ
8 の最初の３つの状態および最後の５１１番目の状態の
それぞれの場合に対応したアドレス信号Ａ０’〜Ａ８’
とアドレス信号Ａ０〜Ａ８との関係を示す。
8 の最初の３つの状態および最後の５１１番目の状態の
それぞれの場合に対応したアドレス信号Ａ０’〜Ａ８’
とアドレス信号Ａ０〜Ａ８との関係を示す。
【００１８】
【表１】
【００１９】この状態１ではＡ８’〜Ａ０’＝Ａ８〜Ａ
０、すなわち、アドレス信号Ａ０’〜Ａ８’がそのまま
アドレス信号Ａ０〜Ａ８となる。
０、すなわち、アドレス信号Ａ０’〜Ａ８’がそのまま
アドレス信号Ａ０〜Ａ８となる。
【００２０】
【表２】
【００２１】
【表３】
【００２２】
【表４】
【００２３】以上のようにこの実施の形態によれば、外
部からのアドレス信号ＡO （Ａ０’〜Ａ８’）に最下位
番地から順番にアクセスするような偏向がある場合で
も、消去要求を受理した際と初期化要求を受理した際
に、アドレスランダム変換部５のアドレス変換条件ａ0
〜ａ8 を変更することにより、記憶部１における実際の
記憶セルの使用状況はランダムとなり、記憶セルのアク
セス頻度の偏向を無くし、記憶部１全体で均一なアクセ
スを行うことができ、結果として書換回数や読出回数の
アクセスの制限の限界までの総合アクセス回数を向上
し、システム全体の寿命を延ばすことができる。例えば
一回の消去動作を要求するまで、すなわち、アドレス変
換条件を更新するまでの記憶セルの平均使用率が５０％
のとき、システム全体の寿命は２倍になる。
部からのアドレス信号ＡO （Ａ０’〜Ａ８’）に最下位
番地から順番にアクセスするような偏向がある場合で
も、消去要求を受理した際と初期化要求を受理した際
に、アドレスランダム変換部５のアドレス変換条件ａ0
〜ａ8 を変更することにより、記憶部１における実際の
記憶セルの使用状況はランダムとなり、記憶セルのアク
セス頻度の偏向を無くし、記憶部１全体で均一なアクセ
スを行うことができ、結果として書換回数や読出回数の
アクセスの制限の限界までの総合アクセス回数を向上
し、システム全体の寿命を延ばすことができる。例えば
一回の消去動作を要求するまで、すなわち、アドレス変
換条件を更新するまでの記憶セルの平均使用率が５０％
のとき、システム全体の寿命は２倍になる。
【００２４】図３はこの発明の第２の実施の形態の記憶
装置の構成を示すブロック図である。図３において、４
はアドレスラッチ部、５はアドレスランダム変換部、１
１は多数の記憶セルからなる記憶部、１２は制御部、１
３はデータバス制御部、１６はアドレスデコーダ、１７
は従来の記憶装置である。また、ＡO は外部からのアド
レス信号、ＡR はアドレスランダム変換部５により変化
されたアドレス信号、ＳC は外部からの読出し要求，書
込み要求，消去要求，アドレスの確定タイミング信号等
の制御信号、ＳLAはアドレスのラッチ制御信号、ＳCKは
アドレスランダム変換部５のアドレス変換条件を更新す
るタイミング信号である。
装置の構成を示すブロック図である。図３において、４
はアドレスラッチ部、５はアドレスランダム変換部、１
１は多数の記憶セルからなる記憶部、１２は制御部、１
３はデータバス制御部、１６はアドレスデコーダ、１７
は従来の記憶装置である。また、ＡO は外部からのアド
レス信号、ＡR はアドレスランダム変換部５により変化
されたアドレス信号、ＳC は外部からの読出し要求，書
込み要求，消去要求，アドレスの確定タイミング信号等
の制御信号、ＳLAはアドレスのラッチ制御信号、ＳCKは
アドレスランダム変換部５のアドレス変換条件を更新す
るタイミング信号である。
【００２５】この記憶装置は、従来の記憶装置１７に、
図１と同様のアドレスラッチ部４とアドレスランダム変
換部５とを設けたものである。この記憶装置の動作は図
１の記憶装置の動作と同様であり、その説明を省略す
る。この実施の形態によれば、アドレスラッチ部４およ
びアドレスランダム変換部５の必要最小な回路構成を追
加することで、従来の記憶装置１７をそのまま利用し、
書換回数や読出回数のアクセス回数に特性上制限がある
半導体の記憶装置の書換回数を向上させることができる
という効果がある。
図１と同様のアドレスラッチ部４とアドレスランダム変
換部５とを設けたものである。この記憶装置の動作は図
１の記憶装置の動作と同様であり、その説明を省略す
る。この実施の形態によれば、アドレスラッチ部４およ
びアドレスランダム変換部５の必要最小な回路構成を追
加することで、従来の記憶装置１７をそのまま利用し、
書換回数や読出回数のアクセス回数に特性上制限がある
半導体の記憶装置の書換回数を向上させることができる
という効果がある。
【００２６】なお、上記第１および第２の実施の形態で
は、図２に示すアドレスランダム変換部５を用いたが、
アドレスランダム変換部５として、図４に示すような回
路構成としてもよい。この図４のアドレスランダム変換
部５は、各Ｄフリップフロップ８の入力に外部からアド
レス変換データ信号Ｄ０〜Ｄ８を入力し、アドレス変換
条件ａ0 〜ａ8 を更新するタイミングは、図２と同様、
タイミング信号ＳCKにより決まる。この図４のアドレス
ランダム変換部５では、外部から入力するアドレス変換
データ信号Ｄ０〜Ｄ８によりアドレス変換条件ａ0 〜ａ
8 を任意に制御することができる。
は、図２に示すアドレスランダム変換部５を用いたが、
アドレスランダム変換部５として、図４に示すような回
路構成としてもよい。この図４のアドレスランダム変換
部５は、各Ｄフリップフロップ８の入力に外部からアド
レス変換データ信号Ｄ０〜Ｄ８を入力し、アドレス変換
条件ａ0 〜ａ8 を更新するタイミングは、図２と同様、
タイミング信号ＳCKにより決まる。この図４のアドレス
ランダム変換部５では、外部から入力するアドレス変換
データ信号Ｄ０〜Ｄ８によりアドレス変換条件ａ0 〜ａ
8 を任意に制御することができる。
【００２７】また、上記第１および第２の実施の形態で
は、アドレスＡO の全部をランダムに変換する場合を示
したが、アドレスＡO の一部に適用することでも効果が
ある。例えば、１８ビットアドレスの上位９ビットに、
アドレスランダム変換部５を適用し、下位９ビットはそ
のままのアドレスとする。この場合、９ビット空間の５
１２セルの上位９ビットによる５１２バンクに切り分け
される形となる。シーケンシャルデータがある一定のか
たまりを有している場合、全てをランダムに変換するよ
りは都合が良い。
は、アドレスＡO の全部をランダムに変換する場合を示
したが、アドレスＡO の一部に適用することでも効果が
ある。例えば、１８ビットアドレスの上位９ビットに、
アドレスランダム変換部５を適用し、下位９ビットはそ
のままのアドレスとする。この場合、９ビット空間の５
１２セルの上位９ビットによる５１２バンクに切り分け
される形となる。シーケンシャルデータがある一定のか
たまりを有している場合、全てをランダムに変換するよ
りは都合が良い。
【００２８】
【発明の効果】この発明の記憶装置は、アドレスランダ
ム変換部により外部アドレスをアドレス変換条件に基づ
いて変換した変換アドレスを、アドレスデコーダにより
内部アドレスにデコードするようにしてあり、所定の信
号、例えば消去要求や初期化要求の信号が入力されたと
きにアドレス変換条件を変更することにより、外部アド
レスが同一であってもアクセスされる記憶セルが異なる
ことになる。したがって、外部アドレスに最下位番地へ
のアクセスの偏向性があっても、アドレス変換条件を変
更する度に、同一の外部アドレスに対して選択される記
憶セルが異なるため、記憶部内の記憶セルのアクセス頻
度の偏向を無くし、記憶部全体で均一なアクセスを行う
ことができ、結果として書換回数や読出回数のアクセス
の制限の限界までの総合アクセス回数を向上し、システ
ム全体の寿命を延ばすことができる。
ム変換部により外部アドレスをアドレス変換条件に基づ
いて変換した変換アドレスを、アドレスデコーダにより
内部アドレスにデコードするようにしてあり、所定の信
号、例えば消去要求や初期化要求の信号が入力されたと
きにアドレス変換条件を変更することにより、外部アド
レスが同一であってもアクセスされる記憶セルが異なる
ことになる。したがって、外部アドレスに最下位番地へ
のアクセスの偏向性があっても、アドレス変換条件を変
更する度に、同一の外部アドレスに対して選択される記
憶セルが異なるため、記憶部内の記憶セルのアクセス頻
度の偏向を無くし、記憶部全体で均一なアクセスを行う
ことができ、結果として書換回数や読出回数のアクセス
の制限の限界までの総合アクセス回数を向上し、システ
ム全体の寿命を延ばすことができる。
【図１】この発明の第１の実施の形態の記憶装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】この発明の実施の形態におけるアドレスランダ
ム変換部の一構成を示す回路図である。
ム変換部の一構成を示す回路図である。
【図３】この発明の第２の実施の形態の記憶装置の構成
を示すブロック図である。
を示すブロック図である。
【図４】この発明の実施の形態におけるアドレスランダ
ム変換部の他の構成を示す回路図である。
ム変換部の他の構成を示す回路図である。
【図５】従来の記憶装置の構成を示すブロック図であ
る。
る。
１，１１ 記憶部 ２，１２ 制御部 ３，１３ データバス制御部 ４ アドレスラッチ部 ５ アドレスランダム変換部 ６，１６ アドレスデコーダ
Claims (3)
- 【請求項１】 それぞれに内部アドレスが付された多数
の記憶セルからなる記憶部と、 外部から入力される外部アドレスをアドレス変換条件に
基づいて変換し変換アドレスを出力するアドレスランダ
ム変換部と、 前記アドレスランダム変換部から出力される変換アドレ
スを前記内部アドレスにデコードするアドレスデコーダ
とを備え、 前記アドレスランダム変換部の前記アドレス変換条件を
所定の信号により変更するようにしたことを特徴とする
記憶装置。 - 【請求項２】 アドレスランダム変換部は、ＰＮコード
を利用してアドレス変換条件を生成し、この生成したア
ドレス変換条件と外部アドレスとの排他的論理和を変換
アドレスとして出力するようにした請求項１記載の記憶
装置。 - 【請求項３】 アドレスランダム変換部は、外部からア
ドレス変換条件が設定され、この設定されたアドレス変
換条件と外部アドレスとの排他的論理和を変換アドレス
として出力するようにした請求項１記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10884496A JPH09293386A (ja) | 1996-04-30 | 1996-04-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10884496A JPH09293386A (ja) | 1996-04-30 | 1996-04-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293386A true JPH09293386A (ja) | 1997-11-11 |
Family
ID=14495022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10884496A Pending JPH09293386A (ja) | 1996-04-30 | 1996-04-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293386A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003050747A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 不揮発性メモリのデータ書き換え方法 |
| JP2007184072A (ja) * | 2005-12-29 | 2007-07-19 | Samsung Electronics Co Ltd | 半導体装置のアドレス変換器及び半導体メモリ装置 |
| JP2015038698A (ja) * | 2013-08-19 | 2015-02-26 | 富士通株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
| US9128817B2 (en) | 2011-03-17 | 2015-09-08 | Samsung Electronics Co., Ltd. | Address transforming circuit and semiconductor memory device including the same |
| JP2016206789A (ja) * | 2015-04-17 | 2016-12-08 | 富士通株式会社 | メモリ制御装置、半導体記憶装置およびメモリ制御方法 |
-
1996
- 1996-04-30 JP JP10884496A patent/JPH09293386A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003050747A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 不揮発性メモリのデータ書き換え方法 |
| JP2007184072A (ja) * | 2005-12-29 | 2007-07-19 | Samsung Electronics Co Ltd | 半導体装置のアドレス変換器及び半導体メモリ装置 |
| US9128817B2 (en) | 2011-03-17 | 2015-09-08 | Samsung Electronics Co., Ltd. | Address transforming circuit and semiconductor memory device including the same |
| JP2015038698A (ja) * | 2013-08-19 | 2015-02-26 | 富士通株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
| US9448925B2 (en) | 2013-08-19 | 2016-09-20 | Fujitsu Limited | Semiconductor storage device and semiconductor storage device control method |
| JP2016206789A (ja) * | 2015-04-17 | 2016-12-08 | 富士通株式会社 | メモリ制御装置、半導体記憶装置およびメモリ制御方法 |
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