JPH11274162A - 半導体基板とその製造方法 - Google Patents
半導体基板とその製造方法Info
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- JPH11274162A JPH11274162A JP9276298A JP9276298A JPH11274162A JP H11274162 A JPH11274162 A JP H11274162A JP 9276298 A JP9276298 A JP 9276298A JP 9276298 A JP9276298 A JP 9276298A JP H11274162 A JPH11274162 A JP H11274162A
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- Japan
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- semiconductor substrate
- dislocation
- manufacturing
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- Mechanical Treatment Of Semiconductor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 パーティクル発生の心配がなく、デバイスの
初期から最終工程までゲッタリング能の減少又は消滅が
なく、表面にＣＯＰがなく、デバイス歩留りの向上が期
待でき、また、低コストで製造できる平坦度の良い半導
体基板とその製造方法の提供。 【解決手段】 平面研削で表裏面にダイヤモンド砥粒径
が異なる番手で表裏面に深さの異なる加工歪層を形成
し、熱処理を施し、転位を形成させ、両面研磨機でデバ
イス形成面側の表面の浅い加工歪層及び転位層を除去
し、裏面の深い加工歪層のみを除去して転位層を残すこ
とより、表裏面が鏡面で裏面側に転位層を有する基板が
得られる。かかる工程にはエッチング工程が不要で、さ
らに熱処理により表面の結晶欠陥を低減でき、高精度に
平面研削した後に両面研磨を施しているため、極めて平
坦度がすぐれた半導体基板が得られる。
初期から最終工程までゲッタリング能の減少又は消滅が
なく、表面にＣＯＰがなく、デバイス歩留りの向上が期
待でき、また、低コストで製造できる平坦度の良い半導
体基板とその製造方法の提供。 【解決手段】 平面研削で表裏面にダイヤモンド砥粒径
が異なる番手で表裏面に深さの異なる加工歪層を形成
し、熱処理を施し、転位を形成させ、両面研磨機でデバ
イス形成面側の表面の浅い加工歪層及び転位層を除去
し、裏面の深い加工歪層のみを除去して転位層を残すこ
とより、表裏面が鏡面で裏面側に転位層を有する基板が
得られる。かかる工程にはエッチング工程が不要で、さ
らに熱処理により表面の結晶欠陥を低減でき、高精度に
平面研削した後に両面研磨を施しているため、極めて平
坦度がすぐれた半導体基板が得られる。
Description
【０００１】
【発明の属する技術分野】この発明は、安定したゲッタ
リング能を有し、表層にｇｒｏｗｎ−ｉｎ欠陥のない高
平坦度化された半導体基板とその製造方法に係り、研削
工程、熱処理、鏡面研磨工程を経ることにより、裏面に
発塵のないゲッタリングの持続性が長いゲッタリング層
を設けて、表層にｇｒｏｗｎ−ｉｎ欠陥のない層を形成
し、かつ極めて平坦度の良い半導体基板を製造性よく製
造する半導体基板とその製造方法に関する。
リング能を有し、表層にｇｒｏｗｎ−ｉｎ欠陥のない高
平坦度化された半導体基板とその製造方法に係り、研削
工程、熱処理、鏡面研磨工程を経ることにより、裏面に
発塵のないゲッタリングの持続性が長いゲッタリング層
を設けて、表層にｇｒｏｗｎ−ｉｎ欠陥のない層を形成
し、かつ極めて平坦度の良い半導体基板を製造性よく製
造する半導体基板とその製造方法に関する。
【０００２】
【従来の技術】従来、ゲッタリング能を有した半導体基
板を簡単に製造する方法として、基板裏面に機械的加工
歪み、レーザーによる熱的歪みを設ける方法、基板裏面
にイオンビームを打ち込み歪みを設ける方法、あるいは
表裏面にリンを拡散させる方法、基板表面を酸化雰囲気
でＨＣｌを添加して塩酸酸化させる方法などのエクスト
リンシックゲッタリング（ＥＧ）法がある。また、半導
体基板内部の酸素析出物によるイントリシックゲッタリ
ング（ＩＧ）法等がある。
板を簡単に製造する方法として、基板裏面に機械的加工
歪み、レーザーによる熱的歪みを設ける方法、基板裏面
にイオンビームを打ち込み歪みを設ける方法、あるいは
表裏面にリンを拡散させる方法、基板表面を酸化雰囲気
でＨＣｌを添加して塩酸酸化させる方法などのエクスト
リンシックゲッタリング（ＥＧ）法がある。また、半導
体基板内部の酸素析出物によるイントリシックゲッタリ
ング（ＩＧ）法等がある。
【０００３】また、特開昭５５−８０６７号には、基板
１表裏面に機械的加工歪み設けるに際し、図３ａに示す
ごとく、まず、シリコン単結晶ブロックを円板状にスラ
イスして、両主面に加工歪層２，３を有するシリコンウ
ェーハを得る。この加工歪層２，３はクラック層、モザ
イク層、多結晶層などを含み、機械的変質層であっても
よく、その後グラインディングで両面を所要深さで研削
し、平滑化して両加工歪層２，３を均一厚みに加工す
る。
１表裏面に機械的加工歪み設けるに際し、図３ａに示す
ごとく、まず、シリコン単結晶ブロックを円板状にスラ
イスして、両主面に加工歪層２，３を有するシリコンウ
ェーハを得る。この加工歪層２，３はクラック層、モザ
イク層、多結晶層などを含み、機械的変質層であっても
よく、その後グラインディングで両面を所要深さで研削
し、平滑化して両加工歪層２，３を均一厚みに加工す
る。
【０００４】次いで、図３ｂに示すごとく、適当な熱処
理、例えば１０００℃、２０分間の熱処理によって所要
深さまで転位を発生させて転位層４，５を形成する。さ
らに、図３ｃに示すごとく、両面をエッチングにより加
工して加工歪層２，３を除去し、転位層４，５を所要厚
みに揃える。
理、例えば１０００℃、２０分間の熱処理によって所要
深さまで転位を発生させて転位層４，５を形成する。さ
らに、図３ｃに示すごとく、両面をエッチングにより加
工して加工歪層２，３を除去し、転位層４，５を所要厚
みに揃える。
【０００５】最後に、図３ｄに示すごとく、デバイス作
製面の表面のみを鏡面研磨して転位層４を完全に除去
し、裏面側の転位層５を残す。従って、加工歪層が残存
しないので反りが発生せず、裏面の転位層５にてデバイ
ス作製時においてゲッタリングを行わせることができ
る。
製面の表面のみを鏡面研磨して転位層４を完全に除去
し、裏面側の転位層５を残す。従って、加工歪層が残存
しないので反りが発生せず、裏面の転位層５にてデバイ
ス作製時においてゲッタリングを行わせることができ
る。
【０００６】一方、結晶欠陥をほぼ完全に含まない高品
質のエピタキシャル層をシリコンウェーハ表面上に成長
させたいわゆるエピタキシャルシリコン半導体基板のゲ
ッタリング源としては、前記の基板裏面に損傷を施すＢ
ＳＤタイプ基板を得る方法のほか、エッチングまたは鏡
面研磨後、減圧ＣＶＤ法等で裏面側表面に多結晶シリコ
ン膜を形成するＰＢＳタイプのものがあり、またボロン
を高濃度にドープした基板を用いたり、さらにシリコン
半導体基板内部の酸素析出物によるＩＧ法がある。
質のエピタキシャル層をシリコンウェーハ表面上に成長
させたいわゆるエピタキシャルシリコン半導体基板のゲ
ッタリング源としては、前記の基板裏面に損傷を施すＢ
ＳＤタイプ基板を得る方法のほか、エッチングまたは鏡
面研磨後、減圧ＣＶＤ法等で裏面側表面に多結晶シリコ
ン膜を形成するＰＢＳタイプのものがあり、またボロン
を高濃度にドープした基板を用いたり、さらにシリコン
半導体基板内部の酸素析出物によるＩＧ法がある。
【０００７】
【発明が解決しようとする課題】しかし、従来の製造方
法においては、片面に転移層を残すためにエッチング工
程と片面研磨工程を必要とし、工程が複雑になってい
る。また、裏面側表面がエッチング面であるため、裏面
側からパーティクルが発生する問題があり、さらにはデ
バイスの高集積度化に伴う半導体基板の高平坦度化に対
応し難いという問題があった。
法においては、片面に転移層を残すためにエッチング工
程と片面研磨工程を必要とし、工程が複雑になってい
る。また、裏面側表面がエッチング面であるため、裏面
側からパーティクルが発生する問題があり、さらにはデ
バイスの高集積度化に伴う半導体基板の高平坦度化に対
応し難いという問題があった。
【０００８】また、ＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇ
ｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）と呼ばれる深さが
０．１μｍ程度のピットが表面に存在し、デバイス歩留
りを低下させるという問題がある。これは単結晶育成時
に形成される結晶欠陥（ｇｒｏｗｎ−ｉｎ欠陥）であ
り、この結晶欠陥は空洞で内壁に酸化膜が形成されてい
ることが、数多く報告されている。
ｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）と呼ばれる深さが
０．１μｍ程度のピットが表面に存在し、デバイス歩留
りを低下させるという問題がある。これは単結晶育成時
に形成される結晶欠陥（ｇｒｏｗｎ−ｉｎ欠陥）であ
り、この結晶欠陥は空洞で内壁に酸化膜が形成されてい
ることが、数多く報告されている。
【０００９】また、エピタキシャルシリコン半導体基板
においても、ＢＳＤタイプ基板はパーティクル発生の心
配があり、ＢＳＤタイプもＰＢＳタイプの基板もデバイ
ス熱処理工程を経ることにより、ゲッタリング能の減少
又は消滅する懸念があり、デバイスの最終工程までゲッ
タリング能が期待できない問題があった。また、ＩＧ法
では、デバイス作製の初期工程でゲッタリング能が期待
できない問題があった。
においても、ＢＳＤタイプ基板はパーティクル発生の心
配があり、ＢＳＤタイプもＰＢＳタイプの基板もデバイ
ス熱処理工程を経ることにより、ゲッタリング能の減少
又は消滅する懸念があり、デバイスの最終工程までゲッ
タリング能が期待できない問題があった。また、ＩＧ法
では、デバイス作製の初期工程でゲッタリング能が期待
できない問題があった。
【００１０】この発明は、上述のゲッタリング能を有し
た半導体基板の製造に関する問題に鑑み、パーティクル
発生の心配がなく、デバイスの初期から最終工程までゲ
ッタリング能の減少又は消滅がなく、表面にＣＯＰがな
く、デバイス歩留りの向上が期待でき、また、低コスト
で製造できる平坦度の良い半導体基板とその製造方法の
提供を目的としている。
た半導体基板の製造に関する問題に鑑み、パーティクル
発生の心配がなく、デバイスの初期から最終工程までゲ
ッタリング能の減少又は消滅がなく、表面にＣＯＰがな
く、デバイス歩留りの向上が期待でき、また、低コスト
で製造できる平坦度の良い半導体基板とその製造方法の
提供を目的としている。
【００１１】
【課題を解決するための手段】発明者は、パーティクル
発生の心配がなく、デバイスの初期から最終工程までゲ
ッタリング能の減少又は消滅がなく、表層にｇｒｏｗｎ
−ｉｎ欠陥のない平坦度の良い半導体基板を目的に種々
検討した結果、研削工程で両面に加工歪層を形成、その
後熱処理で歪層より転位を形成し、両面同時研磨を行い
裏面のみに転位層を残す鏡面研磨工程を経ることによ
り、裏面に発塵のないゲッタリングの持続性が長いゲッ
タリング層を設けて、表層にｇｒｏｗｎ−ｉｎ欠陥のな
い層を形成し、かつ極めて平坦度の良い半導体基板を、
製造性よく製造できることを知見し、この発明を完成し
た。
発生の心配がなく、デバイスの初期から最終工程までゲ
ッタリング能の減少又は消滅がなく、表層にｇｒｏｗｎ
−ｉｎ欠陥のない平坦度の良い半導体基板を目的に種々
検討した結果、研削工程で両面に加工歪層を形成、その
後熱処理で歪層より転位を形成し、両面同時研磨を行い
裏面のみに転位層を残す鏡面研磨工程を経ることによ
り、裏面に発塵のないゲッタリングの持続性が長いゲッ
タリング層を設けて、表層にｇｒｏｗｎ−ｉｎ欠陥のな
い層を形成し、かつ極めて平坦度の良い半導体基板を、
製造性よく製造できることを知見し、この発明を完成し
た。
【００１２】すなわち、この発明は、半導体基板の表裏
面に加工歪層を形成し、その後、加工歪層から転位を発
生させて転位層を形成し、さらに両面同時研磨を行い裏
面のみに転位層を残存させて、表裏面が鏡面で裏面に転
位層を有する基板を得ることを特徴とする半導体基板の
製造方法である。
面に加工歪層を形成し、その後、加工歪層から転位を発
生させて転位層を形成し、さらに両面同時研磨を行い裏
面のみに転位層を残存させて、表裏面が鏡面で裏面に転
位層を有する基板を得ることを特徴とする半導体基板の
製造方法である。
【００１３】また、この発明は、上記構成の製造方法に
おいて、１１００℃以上融点以下の温度範囲で熱処理を
行い転位層を形成すること、を特徴とする半導体基板の
製造方法である。
おいて、１１００℃以上融点以下の温度範囲で熱処理を
行い転位層を形成すること、を特徴とする半導体基板の
製造方法である。
【００１４】さらに、この発明は、半導体基板の表裏面
に加工歪層を形成し、その後、５００℃以上１０００℃
以下の温度範囲で熱処理を行い加工歪層から転位を発生
させて転位層を形成し、さらに両面同時研磨を行い裏面
のみに転位層を残存させ、表面にエピタキシャルシリコ
ン層を形成することを特徴とする半導体基板の製造方法
である。
に加工歪層を形成し、その後、５００℃以上１０００℃
以下の温度範囲で熱処理を行い加工歪層から転位を発生
させて転位層を形成し、さらに両面同時研磨を行い裏面
のみに転位層を残存させ、表面にエピタキシャルシリコ
ン層を形成することを特徴とする半導体基板の製造方法
である。
【００１５】また、この発明は、上記構成の各製造方法
において、半導体基板の表裏面に異なる深さで加工歪層
を形成すること、半導体基板の表裏面に作用させる砥粒
径を変えて異なる深さで加工歪層を形成すること、両面
同時研磨で表裏面の研磨速度比を制御し裏面のみに転位
層を残すこと、加工歪層の形成工程と鏡面研磨工程を両
面同時加工で連続的に行うこと、をそれぞれ特徴とする
半導体基板の製造方法である。
において、半導体基板の表裏面に異なる深さで加工歪層
を形成すること、半導体基板の表裏面に作用させる砥粒
径を変えて異なる深さで加工歪層を形成すること、両面
同時研磨で表裏面の研磨速度比を制御し裏面のみに転位
層を残すこと、加工歪層の形成工程と鏡面研磨工程を両
面同時加工で連続的に行うこと、をそれぞれ特徴とする
半導体基板の製造方法である。
【００１６】この発明による製造方法は、両面同時研磨
を行い表裏面が鏡面で裏面に転位層を有する極めて平坦
度の良い半導体基板を得るが、さらにこの半導体基板表
面にエピタキシャルシリコン層を形成して、デバイスの
初期から最終工程まで安定したゲッタリング能を有した
エピタキシャルシリコン半導体基板を容易に製造するこ
とができる。
を行い表裏面が鏡面で裏面に転位層を有する極めて平坦
度の良い半導体基板を得るが、さらにこの半導体基板表
面にエピタキシャルシリコン層を形成して、デバイスの
初期から最終工程まで安定したゲッタリング能を有した
エピタキシャルシリコン半導体基板を容易に製造するこ
とができる。
【００１７】この発明による半導体基板は、ＢＳＤタイ
プやＰＢＳタイプなどに比べて転位層はデバイス熱処理
工程を経ても消滅せず、デバイスの最終工程までゲッタ
リング能を有しておりデバイス歩留りの向上が期待で
き、また、ＢＳＤタイプに比べ、パーティクル発生の心
配がない利点がある。
プやＰＢＳタイプなどに比べて転位層はデバイス熱処理
工程を経ても消滅せず、デバイスの最終工程までゲッタ
リング能を有しておりデバイス歩留りの向上が期待で
き、また、ＢＳＤタイプに比べ、パーティクル発生の心
配がない利点がある。
【００１８】また、この発明による半導体基板は、ＩＧ
法に比較して、デバイス製造工程の初期よりゲッタリン
グ作用があり、デバイス歩留りの向上が期待でき、さら
に、表面にＣＯＰがないため、デバイス歩留りの向上が
期待できる。
法に比較して、デバイス製造工程の初期よりゲッタリン
グ作用があり、デバイス歩留りの向上が期待でき、さら
に、表面にＣＯＰがないため、デバイス歩留りの向上が
期待できる。
【００１９】
【発明の実施の形態】この発明による製造方法は、例え
ば平面研削で表裏面にダイヤモンド砥粒径が異なる番手
を用いて表裏面に深さの異なる加工歪層を形成し、熱処
理を施し、転位を形成させ、両面研磨機でデバイス形成
面側の表面の浅い加工歪層及び転位層を除去し、裏面の
深い加工歪層のみを除去して転位層を残すことより、表
裏面が鏡面で裏面側に転位層を有する基板が得られる。
かかる工程にはエッチング工程が不要で、高精度に平面
研削した後に両面研磨を施しているため、極めて平坦度
がすぐれた半導体基板が得られる。
ば平面研削で表裏面にダイヤモンド砥粒径が異なる番手
を用いて表裏面に深さの異なる加工歪層を形成し、熱処
理を施し、転位を形成させ、両面研磨機でデバイス形成
面側の表面の浅い加工歪層及び転位層を除去し、裏面の
深い加工歪層のみを除去して転位層を残すことより、表
裏面が鏡面で裏面側に転位層を有する基板が得られる。
かかる工程にはエッチング工程が不要で、高精度に平面
研削した後に両面研磨を施しているため、極めて平坦度
がすぐれた半導体基板が得られる。
【００２０】また、平面研削で表裏面に同じ深さで加工
歪層を形成し、熱処理を施し、転位を形成させた後、両
面研磨機で研磨するが、ここで、表面と裏面の研磨量が
異なるように研磨の条件を変えることができ、この条件
としては上下の定盤の回転数を変えたり、上下の定盤に
張り付けている研磨パッドを変える等によって実現で
き、これによって、表面の歪層及び転位層と裏面の歪層
のみを除去でき、表裏面が鏡面で裏面に転位層を有する
半導体基板を製造できる。
歪層を形成し、熱処理を施し、転位を形成させた後、両
面研磨機で研磨するが、ここで、表面と裏面の研磨量が
異なるように研磨の条件を変えることができ、この条件
としては上下の定盤の回転数を変えたり、上下の定盤に
張り付けている研磨パッドを変える等によって実現で
き、これによって、表面の歪層及び転位層と裏面の歪層
のみを除去でき、表裏面が鏡面で裏面に転位層を有する
半導体基板を製造できる。
【００２１】以下に、この発明の半導体基板の製造方法
を図面に基づいてを詳述する。半導体基板の製造方法
は、まず、図１ａに示すように、半導体基板１０のスラ
イス面の凹凸及び不均一な歪層を除去するために表裏面
の平面研削を行い、半導体基板１０の表裏面に異なった
深さの均一な歪層１１，１２を形成する。
を図面に基づいてを詳述する。半導体基板の製造方法
は、まず、図１ａに示すように、半導体基板１０のスラ
イス面の凹凸及び不均一な歪層を除去するために表裏面
の平面研削を行い、半導体基板１０の表裏面に異なった
深さの均一な歪層１１，１２を形成する。
【００２２】上記の表裏面の平面研削は、ダイヤモンド
固定砥粒の大きさの異なるものを用いて行うことがで
き、例えば表面側を２０００番手で行い、裏面側を５０
０番で行う。これによって、表面側には５μｍ程度、裏
面側には１０μｍ程度の歪層が形成される。このときの
平面研削は、表裏面同時に研削することも、片面ずつ行
うこともできる。
固定砥粒の大きさの異なるものを用いて行うことがで
き、例えば表面側を２０００番手で行い、裏面側を５０
０番で行う。これによって、表面側には５μｍ程度、裏
面側には１０μｍ程度の歪層が形成される。このときの
平面研削は、表裏面同時に研削することも、片面ずつ行
うこともできる。
【００２３】次に、図１ｂに示すように、ＳＣ１洗浄、
ＨＦ洗浄、ＳＣ２洗浄、ＮａＯＨ洗浄、ＫＯＨ洗浄、超
音波洗浄等を組み合わせて加工歪層が残存するような条
件で洗浄し、歪層を清浄化した後、歪層から転位が発生
するような条件、５００℃以上、例えば９００℃、３０
分間で熱処理を熱処理炉で行う。これにより表面側に５
μｍ程度、裏面側に１０μｍ程度の転位層が形成され
る。
ＨＦ洗浄、ＳＣ２洗浄、ＮａＯＨ洗浄、ＫＯＨ洗浄、超
音波洗浄等を組み合わせて加工歪層が残存するような条
件で洗浄し、歪層を清浄化した後、歪層から転位が発生
するような条件、５００℃以上、例えば９００℃、３０
分間で熱処理を熱処理炉で行う。これにより表面側に５
μｍ程度、裏面側に１０μｍ程度の転位層が形成され
る。
【００２４】熱処理時の雰囲気は酸素、窒素、アルゴ
ン、水素など、またそれらの混同雰囲気で行う。この熱
処理によって同時にドナキラー処理も行われる。ＣＺ法
で引き上げたシリコン単結晶には、単結晶育成時に形成
される結晶欠陥（ｇｒｏｗｎ−ｉｎ欠陥）１５、すなわ
ち前述した深さが０．１μｍ程度で内部が空洞で内壁に
酸化膜が形成されている結晶欠陥、他に酸素析出核１６
も存在するが、ここで、１１００℃以上、非酸化性雰囲
気下で熱処理を行えば、図１ｂに示すように、表層の空
洞の内壁酸化膜が溶解し、加工歪層、転位層より格子間
シリコンが供給され、表面に加工歪層、転位層がない場
合に比べて容易に空洞を埋めることができ、結晶欠陥の
ない表層１７を得ることができる。また、以上の熱処理
を窒素雰囲気で行えば低コストで熱処理可能となる。
ン、水素など、またそれらの混同雰囲気で行う。この熱
処理によって同時にドナキラー処理も行われる。ＣＺ法
で引き上げたシリコン単結晶には、単結晶育成時に形成
される結晶欠陥（ｇｒｏｗｎ−ｉｎ欠陥）１５、すなわ
ち前述した深さが０．１μｍ程度で内部が空洞で内壁に
酸化膜が形成されている結晶欠陥、他に酸素析出核１６
も存在するが、ここで、１１００℃以上、非酸化性雰囲
気下で熱処理を行えば、図１ｂに示すように、表層の空
洞の内壁酸化膜が溶解し、加工歪層、転位層より格子間
シリコンが供給され、表面に加工歪層、転位層がない場
合に比べて容易に空洞を埋めることができ、結晶欠陥の
ない表層１７を得ることができる。また、以上の熱処理
を窒素雰囲気で行えば低コストで熱処理可能となる。
【００２５】なお、熱処理時に歪層に残存している金属
汚染の半導体内部への拡散が考えられるが、歪層または
転移層にゲッタリングされて、後にデバイス形成面にな
る層には、金属は残存しないため問題とならない。ゲッ
タリングには冷却過程が重要であるため、適切な冷却を
施す。
汚染の半導体内部への拡散が考えられるが、歪層または
転移層にゲッタリングされて、後にデバイス形成面にな
る層には、金属は残存しないため問題とならない。ゲッ
タリングには冷却過程が重要であるため、適切な冷却を
施す。
【００２６】また、熱処理時に投入、取り出し等で表面
に酸化膜が形成された場合には、ＨＦ溶液で酸化膜を除
去し、その後の研磨がスムーズに行えるようにする。
に酸化膜が形成された場合には、ＨＦ溶液で酸化膜を除
去し、その後の研磨がスムーズに行えるようにする。
【００２７】次に、図１ｃに示すように、両面研磨機で
片面をそれぞれ１０μｍ程度研磨することで、表面の歪
層１１及び転位層１３を除去でき、裏面の歪層１２を除
去することができる。これによって、裏面にのみ転位層
１４を有し、表面にＣＯＰのない半導体基板１が製造で
きる。ここでは、高精度平面研削後、両面研磨機を使用
しているため、平坦度も優れている。また、必要応じて
片面毎に研磨してもよい。
片面をそれぞれ１０μｍ程度研磨することで、表面の歪
層１１及び転位層１３を除去でき、裏面の歪層１２を除
去することができる。これによって、裏面にのみ転位層
１４を有し、表面にＣＯＰのない半導体基板１が製造で
きる。ここでは、高精度平面研削後、両面研磨機を使用
しているため、平坦度も優れている。また、必要応じて
片面毎に研磨してもよい。
【００２８】さらに、面取り工程などを上記の両面研磨
工程前又は熱処理工程前に行うことも可能である。ま
た、上記の両面研磨工程の前後の適当な工程時に端面の
鏡面研磨工程を加えることができる。またさらに、両面
研磨工程の後、裏面側にＣＶＤ酸化膜を形成しても、よ
り平坦度を向上させるために局所プラズマエッチング加
工を実施してもよい。
工程前又は熱処理工程前に行うことも可能である。ま
た、上記の両面研磨工程の前後の適当な工程時に端面の
鏡面研磨工程を加えることができる。またさらに、両面
研磨工程の後、裏面側にＣＶＤ酸化膜を形成しても、よ
り平坦度を向上させるために局所プラズマエッチング加
工を実施してもよい。
【００２９】図２に示す半導体基板の製造方法は、ま
ず、図２ａに示すように、ボロンを高濃度に含有する半
導体基板２０のスライス面の凹凸及び不均一な歪層を除
去するために表裏面の平面研削を行い、半導体基板２０
の表裏面に同じ深さの均一な歪層２１，２２を形成す
る。この表裏面の平面研削は同じダイヤモンド固定砥粒
を用いて行い、例えば表裏面ともに５００番手で行うこ
とによって、表面、裏面側には１０μｍ程度の歪層２
１，２２が形成される。この平面研削は表裏面同時にあ
るいは個別に行うことができる。
ず、図２ａに示すように、ボロンを高濃度に含有する半
導体基板２０のスライス面の凹凸及び不均一な歪層を除
去するために表裏面の平面研削を行い、半導体基板２０
の表裏面に同じ深さの均一な歪層２１，２２を形成す
る。この表裏面の平面研削は同じダイヤモンド固定砥粒
を用いて行い、例えば表裏面ともに５００番手で行うこ
とによって、表面、裏面側には１０μｍ程度の歪層２
１，２２が形成される。この平面研削は表裏面同時にあ
るいは個別に行うことができる。
【００３０】次に、図２ｂに示すように、ＳＣ１洗浄、
ＨＦ洗浄、ＳＣ２洗浄、ＮａＯＨ洗浄、ＫＯＨ洗浄、超
音波洗浄等を組み合わせて加工歪層が残存するような条
件で洗浄して歪層２１，２２を清浄化した後、低温で熱
処理、例えば８００℃で４時間行うことにより、表裏面
に１０μｍ程度の転位層２３，２４並びに内部の酸素析
出核２６が成長して、図示の成長した酸素析出核２７と
なる。
ＨＦ洗浄、ＳＣ２洗浄、ＮａＯＨ洗浄、ＫＯＨ洗浄、超
音波洗浄等を組み合わせて加工歪層が残存するような条
件で洗浄して歪層２１，２２を清浄化した後、低温で熱
処理、例えば８００℃で４時間行うことにより、表裏面
に１０μｍ程度の転位層２３，２４並びに内部の酸素析
出核２６が成長して、図示の成長した酸素析出核２７と
なる。
【００３１】ここで１０００℃以下の低温で短時間熱処
理を行うと、より低温側では酸素析出核サイズが殆ど変
化しないが、より高温側では図２のｂ１に示すように、
酸素析出核が縮小する。しかし、この熱処理では結晶欠
陥（ｇｒｏｗｎ−ｉｎ欠陥）２５を低減することができ
ない。なお、熱処理にはランプアニール装置を使用して
もよい。
理を行うと、より低温側では酸素析出核サイズが殆ど変
化しないが、より高温側では図２のｂ１に示すように、
酸素析出核が縮小する。しかし、この熱処理では結晶欠
陥（ｇｒｏｗｎ−ｉｎ欠陥）２５を低減することができ
ない。なお、熱処理にはランプアニール装置を使用して
もよい。
【００３２】また、１０００℃以下の低温で長時間熱処
理を行うと、図２のｂ２に示すように、基板の内部に酸
素析出核が成長し、デバイス工程でのＩＧ効果も期待で
きる。また、この熱処理でも単結晶育成時に形成される
結晶欠陥（ｇｒｏｗｎ−ｉｎ欠陥）２５を低減すること
ができない。
理を行うと、図２のｂ２に示すように、基板の内部に酸
素析出核が成長し、デバイス工程でのＩＧ効果も期待で
きる。また、この熱処理でも単結晶育成時に形成される
結晶欠陥（ｇｒｏｗｎ−ｉｎ欠陥）２５を低減すること
ができない。
【００３３】その後、両面研磨機で研磨するが、ここで
研磨の条件を変えて表面と裏面の研磨量を変える。この
条件としては、上下の定盤の回転数を変えたり、上下の
定盤に張り付けている研磨パッドを変更する等の手段に
よって実現でき、表面の歪層２１及び転位層２３を、裏
面の歪層２２を除去でき、図２ｃに示すように、裏面に
転位層２４を有し、表面にＣＯＰ２８の存在する半導体
基板２０が製造される。
研磨の条件を変えて表面と裏面の研磨量を変える。この
条件としては、上下の定盤の回転数を変えたり、上下の
定盤に張り付けている研磨パッドを変更する等の手段に
よって実現でき、表面の歪層２１及び転位層２３を、裏
面の歪層２２を除去でき、図２ｃに示すように、裏面に
転位層２４を有し、表面にＣＯＰ２８の存在する半導体
基板２０が製造される。
【００３４】この後、表面のＣＯＰ２８の除去のために
水素ベークを行い、次いで表面にエピタキシャル成長を
行いエピタキシャル膜２９形成する。さらに、面取り工
程などを上記の両面研磨工程前、あるいは熱処理工程前
に行うことも可能である。また、上記の両面研磨工程の
前後の適当な工程時に端面の鏡面研磨工程を加えること
ができる。またさらに、両面研磨工程の後、裏面側にＣ
ＶＤ酸化膜を形成しても、より平坦度を向上させるため
に局所プラズマエッチング加工を実施してもよい。
水素ベークを行い、次いで表面にエピタキシャル成長を
行いエピタキシャル膜２９形成する。さらに、面取り工
程などを上記の両面研磨工程前、あるいは熱処理工程前
に行うことも可能である。また、上記の両面研磨工程の
前後の適当な工程時に端面の鏡面研磨工程を加えること
ができる。またさらに、両面研磨工程の後、裏面側にＣ
ＶＤ酸化膜を形成しても、より平坦度を向上させるため
に局所プラズマエッチング加工を実施してもよい。
【００３５】
【発明の効果】この発明による半導体基板は、研削工程
で両面に加工歪層を形成、その後熱処理で歪層より転位
を形成し、両面同時研磨を行い裏面のみに転位層を残す
鏡面研磨工程を経ることにより、エッチング工程が不要
でゲッタリング層を設けることができ、表裏面が鏡面で
裏面側に転位層を有する構成であるため、パーティクル
発生の心配がなく、デバイスの初期から最終工程までゲ
ッタリング能の減少又は消滅がなく、表面にＣＯＰがな
く、両面同時研磨による極めて平坦度の良い半導体基板
を製造性よく製造できる。
で両面に加工歪層を形成、その後熱処理で歪層より転位
を形成し、両面同時研磨を行い裏面のみに転位層を残す
鏡面研磨工程を経ることにより、エッチング工程が不要
でゲッタリング層を設けることができ、表裏面が鏡面で
裏面側に転位層を有する構成であるため、パーティクル
発生の心配がなく、デバイスの初期から最終工程までゲ
ッタリング能の減少又は消滅がなく、表面にＣＯＰがな
く、両面同時研磨による極めて平坦度の良い半導体基板
を製造性よく製造できる。
【図１】ａ〜ｃはこの発明による半導体基板の作製フロ
ーを示す半導体基板の断面説明図である。
ーを示す半導体基板の断面説明図である。
【図２】ａ〜ｄはこの発明による他の半導体基板の作製
フローを示す半導体基板の断面説明図である。
フローを示す半導体基板の断面説明図である。
【図３】ａ〜ｄは従来の製造方法による半導体基板の作
製フローを示す半導体基板の断面説明図である。
製フローを示す半導体基板の断面説明図である。
１，１０，２０ 半導体基板 ２，３ 加工歪層 ４，５，１３，１４，２３，２４ 転位層 １１，１２，２１，２２ 歪層 １５，２５ 結晶欠陥 １６，２６，２７ 酸素析出核 １７ 結晶欠陥のない表層 ２８ ＣＯＰ ２９ エピタキシャル膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１０月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【0007】
【発明が解決しようとする課題】しかし、従来の製造方
法においては、片面に転位層を残すためにエッチング工
程と片面研磨工程を必要とし、工程が複雑になってい
る。また、裏面側表面がエッチング面であるため、裏面
側からパーティクルが発生する問題があり、さらにはデ
バイスの高集積度化に伴う半導体基板の高平坦度化に対
応し難いという問題があった。
法においては、片面に転位層を残すためにエッチング工
程と片面研磨工程を必要とし、工程が複雑になってい
る。また、裏面側表面がエッチング面であるため、裏面
側からパーティクルが発生する問題があり、さらにはデ
バイスの高集積度化に伴う半導体基板の高平坦度化に対
応し難いという問題があった。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (9)
- 【請求項１】 裏面に転位層を有し表裏面が鏡面である
半導体基板。 - 【請求項２】 請求項１において、表面にｇｒｏｗｎ−
ｉｎ欠陥の存在しない層を有する半導体基板。 - 【請求項３】 半導体基板の表裏面に加工歪層を形成
し、その後、加工歪層から転位を発生させて転位層を形
成し、さらに両面同時研磨を行い裏面のみに転位層を残
存させて、表裏面が鏡面で裏面に転位層を有する基板を
得る半導体基板の製造方法。 - 【請求項４】 請求項３において、１１００℃以上融点
以下の温度範囲で熱処理を行い転位層を形成する半導体
基板の製造方法。 - 【請求項５】 半導体基板の表裏面に加工歪層を形成
し、その後、５００℃以上１０００℃以下の温度範囲で
熱処理を行い加工歪層から転位を発生させて転位層を形
成し、さらに両面同時研磨を行い裏面のみに転位層を残
存させ、表面にエピタキシャルシリコン層を形成する半
導体基板の製造方法。 - 【請求項６】 請求項３または請求項５において、半導
体基板の表裏面に異なる深さで加工歪層を形成する半導
体基板の製造方法。 - 【請求項７】 請求項６において、半導体基板の表裏面
に作用させる砥粒径を変えて異なる深さで加工歪層を形
成する半導体基板の製造方法。 - 【請求項８】 請求項３または請求項５において、両面
同時研磨で表裏面の研磨速度比を制御し裏面のみに転位
層を残す半導体基板の製造方法。 - 【請求項９】 請求項３または請求項５において、加工
歪層の形成工程と鏡面研磨工程を両面同時加工で連続的
に行う半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9276298A JPH11274162A (ja) | 1998-03-19 | 1998-03-19 | 半導体基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9276298A JPH11274162A (ja) | 1998-03-19 | 1998-03-19 | 半導体基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274162A true JPH11274162A (ja) | 1999-10-08 |
Family
ID=14063448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9276298A Pending JPH11274162A (ja) | 1998-03-19 | 1998-03-19 | 半導体基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274162A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353224A (ja) * | 2001-05-23 | 2002-12-06 | Shin Etsu Handotai Co Ltd | シリコンウェーハの評価方法 |
| WO2006068127A1 (ja) * | 2004-12-24 | 2006-06-29 | Sumco Techxiv Corporation | エピタキシャルシリコンウェハの製造方法 |
| US7993452B2 (en) | 2006-03-31 | 2011-08-09 | Sumco Techxiv Corporation | Method of manufacturing epitaxial silicon wafer |
| US8021484B2 (en) | 2006-03-30 | 2011-09-20 | Sumco Techxiv Corporation | Method of manufacturing epitaxial silicon wafer and apparatus therefor |
-
1998
- 1998-03-19 JP JP9276298A patent/JPH11274162A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353224A (ja) * | 2001-05-23 | 2002-12-06 | Shin Etsu Handotai Co Ltd | シリコンウェーハの評価方法 |
| WO2006068127A1 (ja) * | 2004-12-24 | 2006-06-29 | Sumco Techxiv Corporation | エピタキシャルシリコンウェハの製造方法 |
| JP2006179831A (ja) * | 2004-12-24 | 2006-07-06 | Komatsu Electronic Metals Co Ltd | エピタキシャルシリコンウェハの製造方法 |
| US7537658B2 (en) | 2004-12-24 | 2009-05-26 | Sumco Techxiv Corporation | Method for producing epitaxial silicon wafer |
| US8021484B2 (en) | 2006-03-30 | 2011-09-20 | Sumco Techxiv Corporation | Method of manufacturing epitaxial silicon wafer and apparatus therefor |
| US8888913B2 (en) | 2006-03-30 | 2014-11-18 | Sumco Techxiv Corporation | Method of manufacturing epitaxial silicon wafer and apparatus therefor |
| US7993452B2 (en) | 2006-03-31 | 2011-08-09 | Sumco Techxiv Corporation | Method of manufacturing epitaxial silicon wafer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040721 |