JPH11274431A

JPH11274431A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH11274431A
Application number: JP10073660A
Authority: JP
Inventors: Shinpei Iijima; 晋平飯島; Shigehiko Nakanishi; 成彦中西; Yasuhiro Sugawara; 安浩菅原; Misuzu Kanai; 美鈴金井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-03-23
Filing date: 1998-03-23
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】限られた平面面積の中で十分な容量を確保す
るキャパシタを実現できる技術を提供する。【解決手段】窒化チタン膜５６により下部電極６０を
構成し、下部電極６０をエッチングしてその表面に凹凸
８０を形成して表面積を拡大し、この下部電極６０上に
誘電率の大きい酸化タンタル膜６１からなる容量絶縁膜
を介して、上部電極６２を形成してキャパシタ（情報蓄
積用容量素子）Ｃを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）において限られた平面面積の
中で十分な容量を確保するキャパシタの実現に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成されてい
る。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離
領域で囲まれた活性領域に形成され、主としてゲート酸
化膜、ワード線と一体に構成されたゲート電極およびソ
ース、ドレインを構成する一対の半導体領域で構成され
ている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの
上部に配置され、その延在方向に隣接する２個のメモリ
セル選択用ＭＩＳＦＥＴによって共有されるソース、ド
レインの一方と電気的に接続されている。キャパシタ
は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置
され、上記ソース、ドレインの他方と電気的に接続され
ている。

【０００３】ＤＲＡＭは半導体製造技術の向上につれて
益々大容量化の傾向にあり、最近では２５６メガビット
の大容量のものが開発されつつある。このような大容量
のＤＲＡＭを製造するには素子の微細化を図る必要があ
り、必然的にメモリセルの面積が縮小されてくる。この
ため、キャパシタの容量を十分に確保するのが困難にな
る。キャパシタの容量を増大するには、半導体基板上で
キャパシタを形成する平面面積（ここで、平面面積とは
基板面への投影面積をいう）を大きくとればよいが、メ
モリセルの面積が縮小されてきていることを考慮する
と、これは不可能である。つまり、キャパシタを単に平
面的に拡大することはできない。したがって、キャパシ
タの表面面積の拡大は、キャパシタを立体的に形成する
ことにより実現する必要がある。また、キャパシタを構
成する容量絶縁膜として誘電率の大きい材料を選択する
ことが、キャパシタの容量を増大する上で必要となる。

【０００４】このような要望に沿って、キャパシタの容
量を増大する技術の例が、特開平１−１８７８４７号公
報および特開昭６４−４２１６１号公報に開示されてい
る。これらの公報では、積層容量型（ＳＴＣ）のキャパ
シタを有するＤＲＡＭにおいて、キャパシタを構成する
多結晶シリコンからなる下部電極の表面に凹凸を形成す
ることにより電極面積の拡大を図り、この下部電極上に
酸化シリコン膜および窒化シリコン膜からなる容量絶縁
膜を介して上部電極を形成してキャパシタを構成するこ
とによって、容量の増大を図っている。

【０００５】この場合、下部電極の表面に凹凸を形成す
るには、多結晶シリコンをＣＶＤ（Chemical Vapor Dep
osition ）法によって成膜する時、その初期段階におい
て下地の表面状態に依存して粒状のシリコンが成長する
現象、あるいは多結晶シリコンのウエットエッチングを
行う時にエッチングが均一に進まずに凹凸が生ずる現象
等を利用することにより、下部電極の表面の凹凸が大き
くなる処理条件を選択して、形成するようにしている。

【０００６】

【発明が解決しようとする課題】しかし、前記した従来
技術では以下のような問題点があった。

【０００７】特開平１−１８７８４７号公報および特開
昭６４−４２１６１号公報に記載されている技術では、
キャパシタを構成する容量絶縁膜として酸化シリコン膜
および窒化シリコン膜からなる材料を用いているが、こ
れらの材料は誘電率が小さいので、限られた平面面積の
中で十分な容量を確保することは困難である。この点
で、最近では、容量絶縁膜としては誘電率の大きい酸化
タンタル（Ｔａ₂Ｏ₅）が用いられる。

【０００８】ここで、酸化タンタルは、埋め込み性、段
差被覆性に優れたＣＶＤ法によって形成されるが、酸化
タンタルを単にＣＶＤ法によって堆積しただけ（いわゆ
る、アズデポ状態）では、酸素欠陥の多い膜が形成さ
れてしまうのでリーク電流が著しくなる。このために、
ＣＶＤ法による膜堆積後に酸化タンタルの膜質の改善を
目的として、酸化雰囲気中での熱処理（酸化改質処理）
が必要になる。ところが、この酸化改質処理によって下
地である多結晶シリコンからなる下部電極が酸化され
て、酸化タンタル膜との界面に酸化シリコン膜（ＳｉＯ
₂）が形成されるようになる。この酸化シリコン膜は、
誘電率が低く、またこの酸化シリコン膜が容量絶縁膜の
一部としても作用するため、容量絶縁膜全体の見掛け上
の誘電率を低下させ、また、その膜厚を厚くして、結果
的に容量の増大を図ることが困難になるという問題があ
る。

【０００９】また、前記公報に記載された従来の技術で
は、下部電極の表面に凹凸を形成して電極面積の拡大を
図る処理を行う場合に、下部電極の表面の凹凸が大きく
なる処理条件を選択するのが容易でなく、結果的に製造
工程が複雑になるので、製造コストのアップが避けられ
ないという問題がある。

【００１０】本発明の目的は、限られた平面面積の中で
十分な容量を確保するキャパシタを実現できる技術を提
供することにある。

【００１１】また、本発明の目的は、耐酸化性に優れた
下部電極を有するキャパシタを実現できる技術を提供す
ることにある。

【００１２】また、本発明の目的は、限られた平面面積
の中で十分な容量を確保でき、かつ耐酸化性に優れた下
部電極を有するキャパシタを実現できる技術を提供する
ことにある。

【００１３】また、本発明の目的は、限られた平面面積
の中で十分な容量を確保するキャパシタを実現すること
により、蓄積電荷量の増大を図ってリフレッシュマージ
ンを拡大した半導体集積回路装置を提供することにあ
る。

【００１４】また、本発明の目的は、蓄積電荷量の増大
を図って、低電圧、低電力化を実現した半導体集積回路
装置を提供することにある。

【００１５】また、本発明の目的は、キャパシタ製造工
程途中でのキャパシタ電極の倒壊を防止する技術を提供
することにある。

【００１６】また、本発明の目的は、下部電極の表面に
凹凸を形成する工程を簡単にして、限られた平面面積の
中で十分な容量を確保するキャパシタを実現する技術を
提供することにある。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】（１）本発明の半導体集積回路装置は、半
導体基板の主面に形成されたメモリセル選択用ＭＩＳＦ
ＥＴと、前記メモリセル選択用ＭＩＳＦＥＴに直列に接
続され、前記メモリセル選択用ＭＩＳＦＥＴのソースま
たはドレインに接続された下部電極、前記下部電極に接
して形成された容量絶縁膜および前記容量絶縁膜を介し
て前記下部電極を覆うように形成されたものである。

【００２０】（２）本発明の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、前記金属膜
は遷移金属膜であり、前記金属化合物膜は前記遷移金属
膜の化合物膜である。

【００２１】（３）本発明の半導体集積回路装置は、
（１）または（２）記載の半導体集積回路装置におい
て、前記金属膜はチタン膜、タングステン膜、ルテニウ
ム膜またはイリジウム膜であり、前記金属化合物膜は窒
化チタン膜、窒化タングステン膜、酸化ルテニウム膜ま
たは酸化イリジウム膜である。

【００２２】（４）本発明の半導体集積回路装置は、
（１）〜（３）記載のいずれかの半導体集積回路装置に
おいて、前記下部電極は、その表面に形成された前記金
属膜の酸化膜を含んでいる。

【００２３】（５）本発明の半導体集積回路装置は、
（１）〜（４）記載のいずれかの半導体集積回路装置に
おいて、前記下部電極は、前記金属膜もしくは金属化合
物膜または前記酸化膜の表面に形成されたルテニウム膜
または酸化ルテニウム膜を含んでいる。

【００２４】（６）本発明の半導体集積回路装置は、
（１）〜（５）記載のいずれかの半導体集積回路装置に
おいて、前記下部電極は、上方に開口部を有する筒形に
形成されている。

【００２５】（７）本発明の半導体集積回路装置は、
（６）記載の半導体集積回路装置において、前記筒形の
下部電極の外壁に補強部材が形成されている。

【００２６】（８）本発明の半導体集積回路装置は、
（６）または（７）記載の半導体集積回路装置におい
て、前記半導体集積回路装置は前記メモリセル選択用Ｍ
ＩＳＦＥＴのソースまたはドレインに接続されたプラグ
導電体を含み、前記プラグ導電体の前記下部電極と接す
る界面にチタンシリサイド膜が形成されている。

【００２７】（９）本発明の半導体集積回路装置は、
（１）〜（８）記載のいずれかの半導体集積回路装置に
おいて、前記容量絶縁膜は酸化タンタル膜またはＢＳＴ
膜からなり、前記上部電極は窒化チタン、ルテニウムま
たは酸化ルテニウムから選択された単層膜またはそれら
の積層膜からなる。

【００２８】（１０）本発明の半導体集積回路装置は、
（１）〜（９）記載のいずれかの半導体集積回路装置に
おいて、前記下部電極の凹凸の高低差の平均値ｈは、前
記容量絶縁膜の膜厚をｄとしたとき、0.５ｄ≦ｈ≦５ｄ
を満足する範囲に選ばれている。

【００２９】（１１）本発明の半導体集積回路装置の製
造方法は、（ａ）半導体基板の主面にメモリセル選択用
ＭＩＳＦＥＴおよびそのメモリセル選択用ＭＩＳＦＥＴ
を覆う絶縁膜を形成し、前記絶縁膜上に多結晶構造を有
する金属膜または金属化合物膜を堆積する工程、（ｂ）
前記金属膜または金属化合物膜をエッチングすることに
よりその表面に凹凸を形成した後、前記金属膜または金
属化合物膜をパターニングして下部電極を形成する工
程、（ｃ）前記下部電極の表面に容量絶縁膜を堆積した
後、前記容量絶縁膜を酸化改質処理する工程、（ｄ）前
記容量絶縁膜上に上部電極を形成し、前記下部電極、容
量絶縁膜および上部電極からなる情報蓄積用容量素子を
形成する工程を含んでいる。

【００３０】（１２）本発明の半導体集積回路装置の製
造方法は、（ａ）半導体基板の主面にメモリセル選択用
ＭＩＳＦＥＴおよびそのメモリセル選択用ＭＩＳＦＥＴ
を覆う絶縁膜を形成し、前記絶縁膜上に多結晶構造を有
する金属膜または金属化合物膜を堆積する工程、（ｂ）
前記金属膜または金属化合物膜をパターニングした後、
そのパターニングされた金属膜または金属化合物膜をエ
ッチングすることによりその表面に凹凸を形成して下部
電極を形成する工程、（ｃ）前記下部電極の表面に容量
絶縁膜を堆積した後、前記容量絶縁膜を酸化改質処理す
る工程、（ｄ）前記容量絶縁膜上に上部電極を形成し、
前記下部電極、容量絶縁膜および上部電極からなる情報
蓄積用容量素子を形成する工程を含んでいる。

【００３１】（１３）本発明の半導体集積回路装置の製
造方法は、（ａ）半導体基板の主面にメモリセル選択用
ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦ
ＥＴ上に開口部を有する絶縁膜を形成した後、前記絶縁
膜の前記開口部内に前記開口部が埋まらない膜厚で多結
晶構造を有する金属膜または金属化合物膜を堆積する工
程、（ｂ）前記金属膜または金属化合物膜をエッチング
することによりその表面に凹凸を形成した後、前記絶縁
膜上面の前記金属膜または金属化合物膜を除去して、筒
形の下部電極を形成する工程、（ｃ）前記下部電極の表
面に容量絶縁膜を堆積した後、前記容量絶縁膜を酸化改
質処理する工程、（ｄ）前記容量絶縁膜上に上部電極を
形成し、前記下部電極、容量絶縁膜および上部電極から
なる情報蓄積用容量素子を形成する工程を含んでいる。

【００３２】（１４）本発明の半導体集積回路装置の製
造方法は、（ａ）半導体基板の主面にメモリセル選択用
ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦ
ＥＴ上に開口部を有する第１絶縁膜を形成した後、前記
第１絶縁膜の前記開口部内に前記開口部が埋まらない膜
厚で多結晶構造を有する金属膜または金属化合物膜を堆
積する工程、（ｂ）前記第１絶縁膜の前記開口部内に第
２絶縁膜を埋め込んだ後、前記第２絶縁膜および前記第
１絶縁膜上の前記金属膜または金属化合物膜を除去し、
前記第１絶縁膜および第２絶縁膜をエッチングして前記
金属膜または金属化合物膜からなる上方に開口部を有す
る筒形構造を露出する工程、（ｃ）前記筒形構造の表面
をエッチングすることによりその表面に凹凸を形成して
筒形の下部電極を形成する工程、（ｄ）前記下部電極の
表面に容量絶縁膜を堆積した後、前記容量絶縁膜を酸化
改質処理する工程、（ｅ）前記容量絶縁膜上に上部電極
を形成し、前記下部電極、容量絶縁膜および上部電極か
らなる情報蓄積用容量素子を形成する工程を含んでい
る。

【００３３】（１５）本発明の半導体集積回路装置の製
造方法は、請求項１１〜１４のいずれか一項に記載の半
導体集積回路装置の製造方法において、前記下部電極の
表面の凹凸は、前記金属膜または金属化合物膜の結晶粒
界におけるエッチング速度の相違を利用して形成する。

【００３４】（１６）本発明の半導体集積回路装置の製
造方法は、請求項１１〜１５のいずれか一項に記載の半
導体集積回路装置の製造方法において、前記下部電極の
表面の凹凸は、過酸化水素水を含むウエットエッチング
液を用いて形成する。

【００３５】（１７）本発明の半導体集積回路装置の製
造方法は、請求項１１〜１６のいずれか一項に記載の半
導体集積回路装置の製造方法において、前記金属膜また
は金属化合物膜を構成する金属は遷移金属である。

【００３６】（１８）本発明の半導体集積回路装置の製
造方法は、請求項１１〜１７のいずれか一項に記載の半
導体集積回路装置の製造方法において、前記金属膜とし
てチタン膜、タングステン膜、ルテニウム膜またはイリ
ジウム膜を、前記金属化合物膜として窒化チタン膜、窒
化タングステン膜、酸化ルテニウム膜または酸化イリジ
ウム膜を堆積する。

【００３７】（１９）本発明の半導体集積回路装置の製
造方法は、請求項１８記載の半導体集積回路装置の製造
方法において、前記金属膜または金属化合物膜の表面に
前記金属膜または金属化合物膜を構成する金属の酸化膜
を形成する工程を含んでいる。

【００３８】（２０）本発明の半導体集積回路装置の製
造方法は、請求項１８または１９記載の半導体集積回路
装置の製造方法において、前記金属膜、金属化合物膜ま
たは前記酸化膜の表面にルテニウム膜または酸化ルテニ
ウム膜を形成する工程を含んでいる。

【００３９】（２１）本発明の半導体集積回路装置の製
造方法は、（１３）〜（２０）記載のいずれかの半導体
集積回路装置の製造方法において、前記（ａ）工程にお
いて、前記金属膜または金属化合物膜を堆積する前に、
前記半導体基板上の前記下部電極の形成される領域の周
囲となる領域に予め補強部材を形成する工程を含んでい
る。

【００４０】（２２）本発明の半導体集積回路装置の製
造方法は、（１１）〜（２１）記載のいずれかの半導体
集積回路装置の製造方法において、前記（ａ）工程にお
いて、前記金属膜または金属化合物膜を堆積する前に、
前記メモリセル選択用ＭＩＳＦＥＴのソースまたはドレ
インに接続されるプラグ導電体を形成し、前記プラグ導
電体の表面にチタンシリサイド膜を形成する工程を含ん
でいる。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００４２】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。

【００４３】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬ_n-1、ＷＬ_n、ＷＬ_n+1…）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子
（キャパシタ）Ｃとこれに直列に接続された１個のメモ
リセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メ
モリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの
一方は、情報蓄積用容量素子Ｃと電気的に接続され、他
方はビット線ＢＬと電気的に接続されている。ワード線
ＷＬの一端は、ワードドライバＷＤに接続され、ビット
線ＢＬの一端は、センスアンプＳＡに接続されている。

【００４４】次に、上記のように構成されたメモリセル
の製造方法の一例を図３〜図４３を用いて工程順に説明
する。

【００４５】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ法で膜厚１４０nm程度の窒化シリコン膜３を堆積す
る。酸化シリコン膜２は、後の工程で素子分離溝の内部
に埋め込まれる酸化シリコン膜をシンタリング（焼き締
め）するときなどに基板に加わるストレスを緩和するた
めに形成される。窒化シリコン膜３は酸化されにくい性
質を持つので、その下部（活性領域）の基板表面の酸化
を防止するマスクとして利用される。

【００４６】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。

【００４７】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記エッチングで溝５ａの内壁に生
じたダメージ層を除去するために、半導体基板１を８５
０〜９００℃程度でウェット酸化して溝５ａの内壁に膜
厚１０nm程度の薄い酸化シリコン膜６を形成した後、図
６に示すように、半導体基板１上に溝５ａの深さ（３０
０〜４００nm）に相当する膜厚程度の酸化シリコン膜７
を堆積し、次いで半導体基板１を１０００℃程度でドラ
イ酸化することにより、溝５ａに埋め込んだ酸化シリコ
ン膜７の膜質を改善するためのシンタリング（焼き締
め）を行う。酸化シリコン膜７は、例えばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【００４８】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコ
ン膜８を堆積した後、図８に示すように、フォトレジス
ト膜９をマスクにして窒化シリコン膜８をドライエッチ
ングすることにより、例えばメモリアレイと周辺回路の
境界部のように、相対的に広い面積の溝５ａの上部のみ
に窒化シリコン膜８を残す。溝５ａの上部に残った窒化
シリコン膜８は、次の工程で酸化シリコン膜７を化学的
機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ) 法で研磨して平坦化す
る際、相対的に広い面積の溝５ａの内部の酸化シリコン
膜７が相対的に狭い面積の溝５ａの内部の酸化シリコン
膜７に比べて深く研磨される現象（ディッシング；dish
ing ）を防止するために形成される。

【００４９】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。

【００５０】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰをイオン打ち込みしてｎ型ウエル１
２を形成する。また、このイオン打ち込みに続いて、Ｍ
ＩＳＦＥＴのしきい値電圧を調整するための不純物、例
えばＢＦ₂フッ化ホウ素) ）をｐ型ウエル１１およびｎ
型ウエル１２にイオン打ち込みする。ｎ型半導体領域１
０は、入出力回路などから半導体基板１を通じてメモリ
アレイのｐ型ウエル１１にノイズが侵入するのを防止す
るために形成される。

【００５１】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。

【００５２】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）あ
るいはＮ₂Ｏ（亜酸化窒素）雰囲気中で熱処理すること
によって、ゲート酸化膜１３と半導体基板１との界面に
窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜
１３が７nm程度まで薄くなると、半導体基板１との熱膨
張係数差に起因して両者の界面に生じる歪みが顕在化
し、ホットキャリアの発生を誘発する。半導体基板１と
の界面に偏析した窒素はこの歪みを緩和するので、上記
の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を向上
できる。

【００５３】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして機能する。このゲート電極１４Ａ（ワード線
ＷＬ）の幅、すなわちゲート長は、メモリセル選択用Ｍ
ＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧
を一定値以上に確保できる許容範囲内の最小寸法（例え
ば0.２４μｍ）で構成される。また、隣接する２本のゲ
ート電極１４Ａ（ワード線ＷＬ）の間隔は、フォトリソ
グラフィの解像限界で決まる最小寸法（例えば0.２２μ
ｍ）で構成される。ゲート電極１４Ｂおよびゲート電極
１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴの各一部を構成する。

【００５４】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物がドープされた膜厚７０nm程度の多結晶シリ
コン膜を半導体基板１上にＣＶＤ法で堆積し、次いでそ
の上部に膜厚５０nm程度のＷＮ（タングステンナイトラ
イド）膜と膜厚１００nm程度のＷ膜とをスパッタリング
法で堆積し、さらにその上部に膜厚１５０nm程度の窒化
シリコン膜１５をＣＶＤ法で堆積した後、フォトレジス
ト膜１６をマスクにしてこれらの膜をパターニングする
ことにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と
多結晶シリコン膜とが反応して両者の界面に高抵抗のシ
リサイド層が形成されるのを防止するバリア層として機
能する。バリア層には、ＷＮ膜の他、ＴｉＮ（チタンナ
イトライド）膜などを使用することもできる。

【００５５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。

【００５６】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度で酸化するこ
とによって、削れたゲート酸化膜１３の膜質を改善す
る。

【００５７】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ^-型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ^-型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。

【００５８】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜２０を
堆積した後、図１４に示すように、メモリアレイの窒化
シリコン膜２０をフォトレジスト膜２１で覆い、周辺回
路の窒化シリコン膜２０を異方性エッチングすることに
より、ゲート電極１４Ｂ、１４Ｃの側壁にサイドウォー
ルスペーサ２０ａを形成する。このエッチングは、ゲー
ト酸化膜１３や素子分離溝５に埋め込まれた酸化シリコ
ン膜７の削れ量を最少とするために、酸化シリコン膜に
対する窒化シリコン膜２０のエッチングレートが大きく
なるようなエッチングガスを使用して行う。また、ゲー
ト電極１４Ｂ、１４Ｃ上の窒化シリコン膜１５の削れ量
を最少とするために、オーバーエッチング量を必要最小
限にとどめるようにする。

【００５９】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ⁺型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ⁺型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にｐチャネル型ＭＩＳＦＥＴＱｐおよびｎ
チャネル型ＭＩＳＦＥＴＱｎが形成される。

【００６０】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。

【００６１】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。

【００６２】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ₃）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、酸化シリ
コン膜２６に代えてＰＳＧ(Phospho Silicate Glass)膜
を堆積してもよい。

【００６３】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。

【００６４】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。このエッチングは、酸化シリコン膜（ゲ
ート酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。

【００６５】次に、フォトレジスト膜２７を除去した
後、図２１に示すように、コンタクトホール２８、２９
の内部にプラグ（導電体）３０を形成する。プラグ３０
は、酸化シリコン膜２６の上部にｎ型不純物（例えばＰ
（リン））をドープした多結晶シリコン膜をＣＶＤ法で
堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨し
てコンタクトホール２８、２９の内部に残すことにより
形成する。

【００６６】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ₃）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。また、この熱処理によ
って、プラグ３０を構成する多結晶シリコン膜中のｎ型
不純物がコンタクトホール２８、２９の底部からメモリ
セル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソ
ース、ドレイン）に拡散し、ｎ型半導体領域１９が低抵
抗化される。

【００６７】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。

【００６８】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬと周辺回路の第１層配線３８、３９とを形
成する。ビット線ＢＬおよび第１層配線３８、３９は、
例えば酸化シリコン膜３１の上部に膜厚５０nm程度のＴ
ｉ膜と膜厚５０nm程度のＴｉＮ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と
膜厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で
堆積した後、フォトレジスト膜４１をマスクにしてこれ
らの膜をパターニングすることにより形成する。

【００６９】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を６５０℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ₂（チタンシリサイド）層４２が形成され
る。これにより、ｎ⁺型半導体領域２３およびｐ⁺型半
導体領域２２に接続される配線（ビット線ＢＬ、第１層
配線３８、３９）のコンタクト抵抗を低減することがで
きる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で
構成することにより、そのシート抵抗を２Ω／□以下に
まで低減できるので、ビット線ＢＬと周辺回路の第１層
配線３８、３９とを同一工程で同時に形成することがで
きる。

【００７０】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬおよび第１層配
線３８、３９の側壁にサイドウォールスペーサ４３を形
成する。サイドウォールスペーサ４３は、ビット線ＢＬ
および第１層配線３８、３９の上部にＣＶＤ法で窒化シ
リコン膜４０を堆積した後、この窒化シリコン膜４０を
異方性エッチングして形成する。

【００７１】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布した後、半導体基板１を８
００℃、１分程度熱処理してＳＯＧ膜４４をシンタリン
グ（焼き締め）する。

【００７２】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。

【００７３】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ₃）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。

【００７４】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。

【００７５】次に、フォトレジスト膜４７を除去した
後、図３１に示すように、スルーホール４８の内部にプ
ラグ４９を形成する。プラグ４９は、酸化シリコン膜４
６の上部にｎ型不純物（例えばＰ（リン））をドープし
た多結晶シリコン膜をＣＶＤ法で堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール４８の内
部に残すことにより形成する。

【００７６】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子（キャパシ
タ）の下部電極を形成する工程で下部電極の間の酸化シ
リコン膜をエッチングする際のエッチングストッパとし
て利用される。

【００７７】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部に
膜厚1.０μｍ程度の酸化シリコン膜５３を堆積し、フォ
トレジスト膜５４をマスクにしたドライエッチングで酸
化シリコン膜５３および窒化シリコン膜５１を除去する
ことにより、スルーホール４８の上部に溝５５を形成し
て、プラグ４９の上面を露出する。このとき同時に、メ
モリアレイの周囲にメモリアレイを取り囲む枠状の溝５
５ａを形成する。酸化シリコン膜５３は、例えばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【００７８】次に、フォトレジスト膜５４を除去した
後、図３４に示すように、溝５５、５５ａを含む酸化シ
リコン膜５３の上部に膜厚１００nm程度の窒化チタン膜
（ＴｉＮ）５６をＣＶＤ法で堆積する。窒化チタン膜５
６の膜厚は１００nm程度であるので、溝５５を埋め込む
ことはない。この窒化チタン膜５６は、キャパシタの下
部電極材料として使用される。続いて半導体基板１を過
酸化水素水に５分間程度浸漬して、窒化チタン膜５６の
表面（内面）に凹凸８０を形成する。図４５は、酸化シ
リコン膜４６上の窒化チタン膜５６の一部を拡大して示
した断面図である。このように、窒化チタン膜５６の表
面に凹凸８０を形成することにより、窒化チタン膜５６
から構成される下部電極の表面積の拡大を図ることがで
きる。

【００７９】基板上にＣＶＤ法で形成した窒化チタン膜
５６を透過電子顕微鏡で観察すると、その断面構造は模
式的に示すと図４４（ａ）に示すようになっており、窒
化チタン膜５６は柱状の多結晶状態で複数の粒界が存在
している。また、その平面構造を模式的に示すと図４４
（ｂ）に示すようになっており、比較的幅の広い非晶質
状態の粒界５６ａと、比較的幅の狭い非晶質状態の粒界
５６ｂとからなっているのが観察される。このような幅
の異なる非晶質状態の粒界を有する窒化チタン膜５６を
過酸化水素水に浸漬処理すると、この窒化チタン膜５６
の表面において、結晶粒界におけるエッチング速度の相
違に基づいた選択エッチングが行われるので、高低差の
大きな凹凸８０を形成することができ、結果的に窒化チ
タン膜５６の表面積の拡大を図ることができる。

【００８０】この場合、選択エッチングにおける選択性
は、窒化チタン膜５６の成膜温度に依存し、成膜温度が
高い程個々の結晶粒の結晶性が向上して選択性が大きく
なる。しかしながら、この成膜温度は既に半導体基板１
に形成されているメモリセル選択用ＭＩＳＦＥＴＱｓ等
の耐熱性との関連があるので、一定の限界がある。その
成膜温度は一般に４００〜８００℃が適当であり、実際
には６５０±５０℃が望ましい。なお、このような浸漬
処理は、場合によっては、過酸化水素水にアンモニア水
等を添加してアルカリ性にした溶液で行うことも効果的
である。

【００８１】次に、図３５に示すように、窒化チタン膜
５６の上部に溝５５、５５ａの深さよりも厚い膜厚のＳ
ＯＧ膜５７をスピン塗布した後、図３６に示すように、
ＳＯＧ膜５７をエッチバックし、さらに酸化シリコン膜
５３の上部の窒化チタン膜５６をエッチバックすること
により、溝５５、５５ａの内側（内壁および底部）にＳ
ＯＧ膜５７を残す。

【００８２】次に、図３７に示すように、周辺回路領域
の酸化シリコン膜５３を覆うフォトレジスト膜５８をマ
スクに溝５５の内部のＳＯＧ膜５７と溝５５の隙間の酸
化シリコン膜５３をウェットエッチングしてキャパシタ
を構成する筒形（クラウン形）の下部電極６０を形成す
る。凹凸８０は筒形の下部電極６０の内面にのみ存在し
ていることになる。このとき、溝５５の隙間には窒化シ
リコン膜５１が残っているので、その下部の酸化シリコ
ン膜４６がエッチングされることはない。また、下部電
極６０の周囲にこの下部電極６０に接するように窒化シ
リコン膜５１が残っていることにより、この窒化シリコ
ン膜５１は下部電極６０を周囲から補強するように働く
ので、下部電極６０の倒壊を防止する効果が得られる。
さらに、周辺回路領域の酸化シリコン膜５３を覆うフォ
トレジスト膜５８は、その一端をメモリアレイの最も外
側に形成される下部電極６０と周辺回路領域との境界
部、すなわち溝５５ａの上部に配置する。このようにす
ると、フォトレジスト膜５８の端部に合わせずれが生じ
た場合でも、メモリアレイの最も外側に形成される下部
電極６０の溝５５の内部にＳＯＧ膜５７が残ったり、周
辺回路領域の酸化シリコン膜５３がエッチングされたり
することはない。

【００８３】次に、フォトレジスト膜５８を除去し、図
３８に示すように、下部電極６０の上部に膜厚２０nm程
度の酸化タンタル( Ｔａ₂Ｏ₅膜６１をＣＶＤ法で堆積
する。次いで半導体基板１を酸化雰囲気中で６００℃以
上で熱処理して酸化タンタル膜６１を酸化改質処理す
る。この酸化タンタル膜６１は、キャパシタの容量絶縁
膜材料として使用される。

【００８４】この酸化改質処理の際、酸化剤である酸素
が酸化タンタル膜６１を透過して下部電極６０の表面に
達するが、下部電極６０は窒化チタン膜からなるため、
酸化シリコン膜等の低誘電率な絶縁膜が下部電極６０と
酸化タンタル膜６１との界面に形成されることはない。
このため、キャパシタの容量絶縁膜の実質的な誘電率を
低下させることなく、また、容量絶縁膜の膜厚を実質的
に増加することもない。したがって、キャパシタの容量
を大きく維持することができる。また、前記のとおり酸
素が下部電極６０に到達しても、生成される酸化チタン
は導電性を有し、容量絶縁膜の膜厚増加には寄与しな
い。このため、キャパシタの容量を大きく維持できる。

【００８５】次に、図３９に示すように、酸化タンタル
膜６１の上部にＣＶＤ法で膜厚１００nm程度の窒化チタ
ン（ＴｉＮ）膜６２を堆積した後、フォトレジスト膜６
３をマスクにしたドライエッチングで窒化チタン膜６２
および酸化タンタル膜６１をパターニングすることによ
り、窒化チタン膜６２からなる上部電極と、酸化タンタ
ル膜６１からなる容量絶縁膜（誘電体膜）と、窒化チタ
ン膜５６からなり表面に凹凸８０を有する筒形の下部電
極６０とで構成されるキャパシタＣを形成する。図４６
は、キャパシタＣの一部の拡大構造を示した断面図であ
る。図４６において、窒化チタン膜６２の膜厚は実際に
は相対的にもっと大きくなっているが、説明を簡単にす
るため概略的に示している。これにより、メモリセル選
択用ＭＩＳＦＥＴＱｓとこれに直列に接続されたキャパ
シタＣとで構成されるＤＲＡＭのメモリセルが完成す
る。

【００８６】なお、窒化チタン膜６２からなる上部電極
の形成は、高い温度で形成すると既に形成されている酸
化タンタル膜６１にダメージを与えてリーク電流を増大
させるおそれがあるので、５５０℃程度以下の低温で形
成することが望ましい。前記キャパシタＣを構成してい
る酸化タンタル膜６１及び窒化チタン膜６２はいずれも
ＣＶＤ法で形成されるため優れた段差被覆性を備えてい
る。このため、下部電極６０に凹凸８０が存在していて
も、凹凸８０を完全に覆うことができ、平坦性の点で問
題はない。

【００８７】ここで、図４６に示すように、キャパシタ
Ｃを構成している筒形の下部電極６０の凹凸８０は、頂
部をｐ、谷部をｖ、容量絶縁膜６１の膜厚をｄで表す
と、その高低差（ｐ−ｖ）の平均値ｈは、0.５ｄ≦ｈ≦
５ｄを満足する範囲に選ばれる。もし、平均値ｈが0.５
ｄに達しない場合には、凹凸８０の度合いが小さくなっ
て電極面積の拡大が図りにくくなるので、限られた平面
面積の中で十分な容量を確保するのが困難になる。一
方、平均値ｈが５ｄを越えると、凹凸８０の度合いが大
きくなり過ぎ、容量絶縁膜６１の膜厚ｄが２０nm程度で
あることを考慮すれば、筒形の下部電極６０の特に側壁
の機械的強度を維持するのが困難になる。

【００８８】なお、凹凸８０の度合いは、窒化チタン膜
５６の結晶粒の粒径に関係し、この粒径は窒化チタン膜
５６の成膜条件、その膜厚等により変化させることがで
きるため、このような成膜条件等により制御することが
可能である。

【００８９】次に、フォトレジスト膜６３を除去した
後、図４０に示すように、キャパシタＣの上部に膜厚１
００nm程度の酸化シリコン膜６４を堆積する。酸化シリ
コン膜６４は、例えばオゾン（Ｏ₃）とテトラエトキシ
シラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣ
ＶＤ法で堆積する。続いて、フォトレジスト膜６５をマ
スクにしたドライエッチングで周辺回路の第１層配線３
８の上部の酸化シリコン膜６４、５３、４６、４５、Ｓ
ＯＧ膜４４および窒化シリコン膜４０を除去することに
より、スルーホール６６を形成する。

【００９０】次に、フォトレジスト膜６５を除去した
後、図４１に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。

【００９１】次に、図４２に示すように、第２層配線６
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ₃）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。

【００９２】次に、図４３に示すように、キャパシタＣ
の上部の層間絶縁膜にスルーホール７４を形成し、周辺
回路の第２層配線６９の上部の層間絶縁膜にスルーホー
ル７５を形成した後、スルーホール７４、７５の内部に
プラグ７６を形成し、続いて、層間絶縁膜の上部に第３
層配線７７、７８、７９を形成する。スルーホール７
４、７５は、フォトレジスト膜をマスクにしたドライエ
ッチングで酸化シリコン膜７３、ＳＯＧ膜７２および酸
化シリコン膜７１を除去し、また、スルーホール７４に
ついては、さらに酸化シリコン膜６４を除去することに
より形成する。プラグ７６は、層間絶縁膜の上部にスパ
ッタリング法で膜厚１００nm程度のＴｉＮ膜を堆積し、
さらにその上部にＣＶＤ法で膜厚５００nm程度のＷ膜を
堆積した後、これらの膜をエッチバックしてスルーホー
ル７４、７５の内部に残すことにより形成する。第３層
配線７７〜７９は、層間絶縁膜の上部にスパッタリング
法で膜厚５０nm程度のＴｉＮ膜、膜厚５００nm程度のＡ
ｌ膜、膜厚５０nm程度のＴｉ膜を堆積した後、フォトレ
ジスト膜をマスクにしたドライエッチングでこれらの膜
をパターニングして形成する。

【００９３】その後、第３層配線７７〜７９の上部に酸
化シリコン膜と窒化シリコン膜とで構成されたパッシベ
ーション膜を堆積するが、その図示は省略する。以上の
工程により、本実施の形態のＤＲＡＭが略完成する。

【００９４】本実施の形態によれば、窒化チタン膜５６
からなる下部電極６０の表面（内面）に凹凸８０を形成
して表面積を拡大し、この下部電極６０上に誘電率の大
きい酸化タンタル膜６１からなる容量絶縁膜を介して窒
化チタン膜６２からなる上部電極を形成してキャパシタ
を構成したので、基板上の限られた平面面積の中で十分
な容量を確保するキャパシタを実現でき、容量の増大を
図ることができる。

【００９５】しかも、この凹凸８０は、窒化チタン膜５
６が多結晶構造を有することを利用し、その結晶粒界に
おける過酸化水素水によるエッチング速度の相違（バル
ク結晶部分とアモルファス状態の粒界部分とのエッチン
グ速度の相違）を利用して形成するため、安定かつ容易
に形成することができ、拡大されたプロセスマージンの
下に簡便に形成することができる。このため、特に製造
コストが著しく上昇することも避けることができる。

【００９６】また、下部電極６０を窒化チタン膜５６で
構成したので、酸化タンタル膜６１の酸化改質処理の際
に、酸化シリコンのような低誘電率の絶縁膜が形成され
ず、キャパシタＣの容量を大きく維持できる。さらに上
部電極に内部応力の小さな窒化チタン膜６２を用いたの
で、酸化タンタル膜６１に好ましくない応力を加えるこ
となく、キャパシタＣのリーク電流を低減することがで
きる。また、窒化シリコン膜５１を下部電極６０の倒壊
防止用部材として形成したため、下部電極６０の機械的
強度を増加し、半導体集積回路装置の信頼性を向上でき
る。

【００９７】（実施の形態２）本実施の形態では、キャ
パシタを構成する筒形の下部電極の内面だけでなく、そ
の側面にも凹凸を形成して下部電極の表面積のさらなる
拡大を図ったＤＲＡＭの例を示す。本実施のＤＲＡＭの
製造方法について図４７〜図５１を用いて説明する。

【００９８】図４７は実施の形態１の図３３に相当する
工程を示し、酸化シリコン膜４６のスルーホール４８に
プラグ４９を形成した後、酸化シリコン膜８１をＣＶＤ
法で堆積し、下部電極を形成すべき酸化シリコン膜８１
の領域に溝８２を形成する。次に、図４８に示すよう
に、窒化チタン膜８３を全面にＣＶＤ法で形成する。次
に、図４９に示すように、溝８２にＳＯＧ膜８４をスピ
ン塗布して埋め込んだ後、ＳＯＧ膜８４および酸化シリ
コン膜８１上の窒化チタン膜８３をＣＭＰ法で研磨して
除去する。

【００９９】次に、図５０に示すように、溝８２の内部
のＳＯＧ膜８４と酸化シリコン膜８１をドライエッチン
グして窒化チタン膜８３を露出する。なお、ＳＯＧ膜８
４および酸化シリコン膜８１の除去にはウエットエッチ
ング法を用いることもできる。ただし、この場合には、
酸化シリコン膜４６の表面にウエットエッチングのエッ
ングストッパとして、窒化シリコン膜を形成しておくこ
とが必要である。次に、基板を過酸化水素水に浸漬し
て、実施の形態１における窒化チタン膜５６と同様に、
窒化チタン膜８３の内面および側面に凹凸８０を形成し
て、下部電極８５を形成する。

【０１００】次に、図５１に示すように、下部電極８５
の上部に酸化タンタル( Ｔａ₂Ｏ₅膜８６をＣＶＤ法で
堆積し、次いで基板を酸化雰囲気中で６００℃以上の熱
処理を施して酸化タンタル膜８６を酸化改質処理する。
次に、酸化タンタル膜８６を覆うように窒化チタン膜８
７をＣＶＤ法で堆積することにより、窒化チタン膜８７
からなる上部電極と、酸化タンタル膜８６からなる容量
絶縁膜と、窒化チタン膜８３からなる筒形の下部電極８
５とで構成されるキャパシタを形成する。なお、酸化タ
ンタル膜８６および窒化チタン膜８７の形成は実施の形
態１と同様である。本実施の形態によれば、実施の形態
１の効果に加えて、筒形の下部電極８５の内面だけでな
く、側面にも凹凸８０を形成するようにしたので、下部
電極８５の表面積を拡大することができる。したがっ
て、キャパシタのさらなる容量の増大を図ることができ
る。

【０１０１】（実施の形態３）本実施の形態では、実施
の形態２のようにキャパシタを構成する筒形の下部電極
の内面および側面に凹凸を形成して下部電極の表面積の
さらなる拡大を図るＤＲＡＭにおいて、特に下部電極の
高さを高くする場合に積極的に下部電極の倒壊防止を図
る例を示す。本実施の形態の製造方法について図５２〜
図５６を用いて説明する。

【０１０２】図５２は実施の形態１の図３３に相当する
工程を示す。酸化シリコン膜４６のスルーホール４８に
プラグ４９を形成した後、窒化シリコン膜８８および酸
化シリコン膜８９を例えばＣＶＤ法で形成し、最終的に
下部電極を形成すべき領域に溝９０を形成する。酸化シ
リコン膜８９に窒化シリコン膜８８を加えた膜厚は実施
の形態１と同様とし、窒化シリコン膜８８の膜厚は３０
０〜５００nm程度とすることができる。この窒化シリコ
ン膜８８の具体的な膜厚は下部電極の高さとの関連で決
定される。窒化シリコン膜８８の形成手段は、前記実施
の形態１の一連の工程で説明した窒化シリコン膜の形成
方法を利用して形成することができる。そして、本実施
の形態においては窒化シリコン膜８８の膜厚を、実施の
形態１における窒化シリコン膜５１の膜厚よりも大きめ
に形成するようにする。

【０１０３】次に、図５３に示すように、窒化チタン膜
９１を全面にＣＶＤ法で形成し、続いて、図５４に示す
ように、溝９０にＳＯＧ膜９２をスピン塗布して埋め込
んだ後、ＳＯＧ膜９２および酸化シリコン膜８９上の窒
化チタン膜９１をＣＭＰ法で研磨して除去する。このと
きその表面は平坦化される。

【０１０４】次に、図５５に示すように、溝９０の内部
のＳＯＧ膜９２と酸化シリコン膜８９をドライエッチン
グして窒化チタン膜９１を露出する。なお、ドライエッ
チングはウエットエッチングに代えることができる。こ
のウエットエッチングの際には、窒化シリコン膜８８が
エッチングストッパとして機能する。その後、基板を過
酸化水素水に浸漬して、窒化チタン膜９１の内面および
側面に凹凸８０を形成して、下部電極９３を形成する。
次に、下部電極９３の上部に酸化タンタル( Ｔａ₂Ｏ₅
膜９４をＣＶＤ法で堆積し、次いで基板を酸化雰囲気中
で６００℃以上の熱処理を施して酸化タンタル膜９４を
酸化改質処理する。

【０１０５】これにより、キャパシタのリーク電流を低
減できる。また、酸化改質処理により下部電極９３と酸
化タンタル膜９４との界面に低誘電率の絶縁膜が形成さ
れないことは、実施の形態１と同様である。

【０１０６】次に、図５６に示すように、酸化タンタル
膜９４を覆うように窒化チタン膜９５をＣＶＤ法で堆積
することにより、窒化チタン膜９５からなる上部電極
と、酸化タンタル膜９４からなる容量絶縁膜と、窒化チ
タン膜９１からなる筒形の下部電極９３とで構成される
キャパシタを形成する。

【０１０７】本実施の形態によれば、筒形の下部電極９
３の内面および側面に凹凸８０を形成し下部電極９３の
高さを高くして下部電極９３の表面積のさらなる拡大を
図る場合、窒化チタン膜９１からなる下部電極９３の周
囲の位置に、予め下部電極９３に接するように大きめの
膜厚の窒化シリコン膜８８を形成するようにしたので、
この窒化シリコン膜８８が下部電極９３の倒壊防止用絶
縁膜として働くため、下部電極９３の倒壊を防止するこ
とができる。これによって、安定性よくキャパシタ容量
の増大が図れる。なお、凹凸８０は筒型の下部電極９３
の内面のみに形成するようにしてもよい。その効果につ
いても実施の形態１または２と同様に得られる。

【０１０８】（実施の形態４）本実施の形態では、下部
電極を構成する窒化チタン膜と、この窒化チタン膜と接
するプラグを構成する多結晶シリコンとの反応防止を図
ったＤＲＡＭの例を示す。本実施の形態の製造方法につ
いて図５８〜図６２を用いて説明する。

【０１０９】図５７に示すように、下部電極１０１とな
る窒化チタン膜９９上に容量絶縁膜となる酸化タンタル
膜１０２をＣＶＤ法で形成した後、酸化改質のための熱
処理を施した場合、窒化チタン膜９９とプラグ４９であ
る多結晶シリコンとの接触部分において、両者が反応し
てチタンシリサイド９６が形成されて図５７に示すよう
に形状が変化する場合がある。このように容量絶縁膜で
ある酸化タンタル膜１０２の形成後に形状が変化する
と、酸化タンタル膜１０２が機械的なストレスを受け
て、この部分がパスとなってリーク電流が増大する原因
となる。これを防止するために、予め、多結晶シリコン
（プラグ４９）の表面にチタンシリサイドを形成してお
くと効果的となる。

【０１１０】すなわち、図５８に示すように、酸化シリ
コン膜４６のスルーホール４８に多結晶シリコンからな
るプラグ４９を形成した後、このプラグ４９上にチタン
シリサイド９６を形成する。これには、プラグ４９を形
成後全面にチタン膜をＣＶＤ法で堆積し、続いて基板を
６００℃程度以上で熱処理することにより、プラグ４９
とこの直上のチタンを反応させてチタンシリサイド９６
を形成する。次に、未反応のチタン膜をエッチングして
除去した後、図５２の工程と同様に、最終的に下部電極
を形成すべき領域に溝９７を形成した酸化シリコン膜９
８を窒化シリコン膜８８を介して形成する。

【０１１１】次に、図５９に示すように、窒化チタン膜
９９を全面にＣＶＤ法で形成した後、図６０に示すよう
に、溝９７にＳＯＧ膜１００をスピン塗布して埋め込ん
だ後、ＳＯＧ膜１００および酸化シリコン膜８９上の窒
化チタン膜９９をＣＭＰ法で研磨して除去し、その表面
を平坦化する。次に、図６１に示すように、溝９７の内
部のＳＯＧ膜１００と酸化シリコン膜９８をドライエッ
チングまたはウエットエッチングで除去して窒化チタン
膜９９を露出した後、基板を過酸化水素水に浸漬して、
窒化チタン膜９９の内面および側面に凹凸８０を形成し
て、下部電極１０１を形成する。

【０１１２】次に、下部電極１０１の上部に酸化タンタ
ル( Ｔａ₂Ｏ₅膜１０２をＣＶＤ法で堆積し、次いで基
板を酸化雰囲気中で６００℃以上で熱処理して酸化タン
タル膜１０２を酸化改質処理した後、図６２に示すよう
に、酸化タンタル膜１０２を覆うように窒化チタン膜１
０３を堆積することにより、窒化チタン膜１０３からな
る上部電極と、酸化タンタル膜１０２からなる容量絶縁
膜と、窒化チタン膜９９からなる筒形の下部電極１０１
とで構成されるキャパシタを形成する。

【０１１３】本実施の形態によれば、酸化タンタル膜１
０２の酸化改質処理の際に、６００℃以上の熱処理を施
すが、予め下部電極１０１となる窒化チタン膜９９の直
下のプラグ４９にチタンシリサイド９６を形成するよう
にしたので、窒化チタン膜９９とプラグ４９との反応を
防止して、新たなチタンシリサイドが形成されることが
なく、そのような酸化タンタル膜１０２の形成後のチタ
ンシリサイドの生成に起因する酸化タンタル膜１０２の
好ましくないストレスの発生を抑制し、キャパシタのリ
ーク電流の低減を図ることができる。

【０１１４】（実施の形態５）本実施の形態では、下部
電極の耐酸化性を向上するＤＲＡＭの例を示す。本実施
の形態のＤＲＡＭを図６３を用いて説明する。

【０１１５】下部電極が窒化チタン膜だけの場合、この
上に容量絶縁膜である酸化タンタル膜をＣＶＤ法で形成
した後酸化改質処理を６００℃程度以上で行うと、酸化
タンタル膜中を拡散した酸素によって窒化チタン膜が著
しく酸化されて、その表面に酸化チタンが形成されるよ
うになる。これによって、下部電極の体積が膨張するよ
うになるので、極端な場合下部電極を覆っている酸化タ
ンタル膜が剥がれる問題が生ずる。また、酸化タンタル
膜が剥離しなくとも、酸化タンタル膜へのストレスによ
りリーク電流が増大する可能性がある。従って、窒化チ
タン膜で下部電極を構成する場合には、酸化タンタル膜
の剥がれが生じない程度の低い温度で酸化タンタル膜の
酸化改質処理を行わざるを得ない。その結果、酸化タン
タル膜の改質効果が不十分となってキャパシタまたはＤ
ＲＡＭの特性が安定しない場合がある。このような不安
定性を改善するためには、酸化されにくい材料で下部電
極を構成して、より高い温度で酸化タンタル膜の酸化改
質処理を行うことが有効となる。

【０１１６】この点で、ルテニウムは金属としては一般
に酸化されにくい材料なので、ルテニウムを下部電極の
材料に利用することは前記問題を解決する手段となり得
る。しかしながら、ルテニウム自身に凹凸を形成するこ
とは一般に容易でないので、予め凹凸を形成し易い窒化
チタン膜を用いて凹凸を形成して表面積を拡大した後、
この表面にルテニウムを形成することにより、拡大した
表面積を維持しつつ酸化タンタル膜の高温での改質処理
が可能となる。

【０１１７】すなわち、図６３に示すように、下部電極
を構成する窒化チタン膜１０４の内面および側面に凹凸
８０を形成した後、この凹凸８０の表面に膜厚５〜２０
nm程度のルテニウム膜１０５をＣＶＤ法で形成して、下
部電極１０６とする。次に、ルテニウム膜１０５上に酸
化タンタル膜１０７をＣＶＤで形成する。図６６は、こ
の時点における下部電極１０６の一部の拡大断面構造を
示している。続いて６００℃程度以上で酸化タンタル膜
１０７の酸化改質処理を行った後、酸化タンタル膜１０
７を覆うように窒化チタン膜１０８をＣＶＤで形成す
る。

【０１１８】これにより、窒化チタン膜１０８からなる
上部電極と、酸化タンタル膜１０７からなる容量絶縁膜
と、ルテニウム膜１０５で覆われた窒化チタン膜１０４
からなる筒形の下部電極１０６とで構成されるキャパシ
タを形成する。

【０１１９】本実施の形態によれば、極めて酸化されに
くいルテニウム膜１０５を用いて凹凸８０を形成した窒
化チタン膜１０４を覆って下部電極１０６としたので、
下部電極１０６の耐酸化性を向上することができる。こ
れによって、ルテニウム膜１０５がない場合に比べて、
酸化改質処理における窒化チタン膜１０４の表面での酸
化チタン膜の形成に起因する体積膨張を抑制し、リーク
電流を低減することができる。また、下部電極１０６の
表面積を拡大した利点を維持したまま容量絶縁膜である
酸化タンタル膜１０７の剥がれを防止して、安定性の高
い、容量の大きなキャパシタを実現することができる。
また、下部電極１０６の耐酸化性を向上したので、より
高い温度で容量絶縁膜である酸化タンタル膜１０７の酸
化改質処理が可能となり、酸化タンタル膜１０７の絶縁
性を向上できる。これによりキャパシタのリーク電流を
低減できる。

【０１２０】なお、ルテニウム膜１０５に代えて酸化ル
テニウム膜を用いるとより効果的となる。すなわち、ル
テニウム膜に比べて酸化ルテニウム膜は酸素を含んでい
る分、酸化改質処理時における酸素の拡散を抑制できる
という優れた働きをする。この酸化ルテニウム膜はＣＶ
Ｄ法によって形成することができ、あるいはルテニウム
膜をＣＶＤ法で形成した後、それを酸化処理することで
形成することができる。

【０１２１】（実施の形態６）本実施の形態では、実施
の形態５で示したように、下部電極の一部をルテニウム
膜または酸化ルテニウム膜で構成した場合に、下部電極
の耐酸化性をさらに向上するＤＲＡＭの例を示す。本実
施の形態のＤＲＡＭを図６４を用いて説明する。前記実
施の形態５で示したように、下部電極の一部をルテニウ
ム膜または酸化ルテニウム膜で構成する場合、これらル
テニウム膜または酸化ルテニウム膜の膜厚は極めて薄く
形成される（一般に、前記したような５〜２０nm程度）
ので、微細なピンホールができたりして膜質が劣化しが
ちである。このため、実施の形態５で述べたのと同様な
理由で、酸化タンタル膜の酸化改質処理の温度に制限を
受ける場合がある。このような問題を解決するには、ル
テニウム膜または酸化ルテニウム膜の膜質の劣化を補う
ために、ルテニウム膜または酸化ルテニウム膜を形成す
る前に窒化チタン膜上に予め酸化チタンを形成すること
が有効となる。

【０１２２】すなわち、図６４に示すように、下部電極
を構成する窒化チタン膜１０８の内面および側面に凹凸
８０を形成した後、窒化チタン膜１０８を酸化処理して
その凹凸８０の表面に予め酸化チタン膜１０９を形成す
る。次に酸化チタン膜１０９上にルテニウム膜１１０を
ＣＶＤで形成して、下部電極１１１とする。次に、ルテ
ニウム膜１１０上に酸化タンタル膜１１２をＣＶＤで形
成する。図６７は、この時点における下部電極１１１の
一部の拡大断面構造を示している。続いて酸化雰囲気下
において６００℃程度以上で酸化タンタル膜１１２の酸
化改質処理を行った後、酸化タンタル膜１１２を覆うよ
うに窒化チタン膜１１３をＣＶＤで形成する。

【０１２３】これにより、窒化チタン膜１１３からなる
上部電極と、酸化タンタル膜１１２からなる容量絶縁膜
と、酸化チタン膜１０９を介してルテニウム膜１１０で
覆われた窒化チタン膜１０８からなる筒形の下部電極１
１１とで構成されるキャパシタを形成する。

【０１２４】本実施の形態によれば、予め窒化チタン膜
１０８上に酸化チタン膜１０９を形成し、この酸化チタ
ン膜１０９をルテニウム膜１１０で覆って下部電極１１
１を構成したので、ルテニウム膜１１０の膜質が劣化し
ている場合でも酸化チタン膜１０９で補うことができる
ので、下部電極の耐酸化性をより向上することができ
る。これにより、より高い温度で容量絶縁膜である酸化
タンタル膜１０７の酸化改質処理が可能となる。すなわ
ち、予め形成した酸化チタン膜１０９上にルテニウム膜
１１０を形成して下部電極１１１を構成するので、酸化
タンタル膜１０７の酸化改質処理を６００℃程度以上で
行っても、酸化タンタル膜１０７及びルテニウム膜１１
０を拡散した酸素は酸化チタン膜１０９によって抑制さ
れるので、下部電極１１１の体積膨張は防止される。こ
れによって、酸化タンタル膜１０７が剥がれる問題はな
くなる。

【０１２５】なお、酸化チタン膜１０９の形成は酸化処
理法によることなく、ＣＶＤ法で形成するようにしても
よい。また、ルテニウム膜１１０に代えて酸化ルテニウ
ム膜を用いても効果的である。

【０１２６】（実施の形態７）本実施の形態では、下部
電極だけでなく上部電極の耐酸化性も向上するＤＲＡＭ
の例を示す。本実施の形態のＤＲＡＭを図６５を用いて
説明する。

【０１２７】すなわち、図６５に示すように、下部電極
を構成する窒化チタン膜１１４の内面および側面に凹凸
８０を形成した後、この凹凸８０の表面にルテニウム膜
１１５をＣＶＤ法で形成して、下部電極１１６とする。
次に、ルテニウム膜１１５上に酸化タンタル膜１１７を
形成する。図６８は、この時点における下部電極１１６
の一部の拡大構造を示している。続いて酸化雰囲気下に
おいて６００℃程度以上で酸化改質処理を行った後、酸
化タンタル膜１１７を覆うようにルテニウム膜１１８を
ＣＶＤ法で形成して上部電極を形成する。

【０１２８】本実施の形態によれば、下部電極１１６の
一部にルテニウム膜１１５を用いるだけでなく、上部電
極をもルテニウム膜１１８を用いて構成するようにした
ので、上部電極の耐酸化性も向上することができるよう
になる。これによって、窒化チタン膜を上部電極に用い
た場合に、その後の熱処理でリーク電流が増大してしま
う問題を解決することができる。また、ルテニウム膜１
１５、１１８に代えて酸化ルテニウム膜を用いても効果
的である。

【０１２９】（実施の形態８）本実施の形態では、キャ
パシタとして単純ＳＴＣ構造を採用して容量の増大を図
るＤＲＡＭの例を示すもので、その製造方法について図
６９〜図７２を用いて説明する。

【０１３０】図６９に示すように、酸化シリコン膜４６
のスルーホール４８にプラグ４９を形成した後、膜厚１
００nm程度の窒化チタン膜１２１を全面にＣＶＤ法で形
成する。次に、図７０に示すように、基板を過酸化水素
水に５分間程度浸漬して、窒化チタン膜１２１の表面
（上面）に凹凸８０を形成する。

【０１３１】次に、図７１に示すように、窒化チタン膜
１２１の最終的に下部電極を形成すべき領域をフォトレ
ジスト膜１２２でマスクした後、マスクされていない窒
化チタン膜１２１をドライエッチング法で除去して、残
した窒化チタン膜１２１で下部電極１２３を形成する。
次に、フォトレジスト膜１２２を除去した後、洗浄処理
を施す。

【０１３２】次に、図７２に示すように、下部電極１２
３の上部に酸化タンタル( Ｔａ₂Ｏ₅膜１２４をＣＶＤ
法で堆積し、次いで基板を酸化雰囲気中で６００℃以上
で熱処理して酸化タンタル膜１２４を酸化改質処理す
る。次に、酸化タンタル膜１２４を覆うように窒化チタ
ン膜１２５を堆積することにより、窒化チタン膜１２５
からなる上部電極と、酸化タンタル膜１２４からなる容
量絶縁膜と、窒化チタン膜１２１からなる下部電極１２
３とで構成されるキャパシタを形成する。

【０１３３】本実施の形態によれば、下部電極１２３の
表面に凹凸８０を形成して単純ＳＴＣ構造のキャパシタ
を構成するようにしたので、製造工程の簡易な単純ＳＴ
Ｃ構造のキャパシタにおいても下部電極１２３の電極面
積の拡大を図ることができるようになり、より容量の増
大を図ることができる。

【０１３４】（実施の形態９）本実施の形態では、単純
ＳＴＣ構造のキャパシタを構成する下部電極の上面およ
び側面に凹凸を形成して、より容量の増大を図る場合の
ＤＲＡＭの例を示すもので、その製造方法について図７
３〜図７５を用いて説明する。

【０１３５】図７３に示すように、酸化シリコン膜４６
のスルーホール４８に形成されたプラグ４９を覆うよう
に、膜厚１００nm程度の窒化チタン膜１２６を全面にＣ
ＶＤ法で形成した後、窒化チタン膜１２６の最終的に下
部電極を形成すべき領域をフォトレジスト膜１２７でマ
スクする。次に、マスクされていない窒化チタン膜１２
６をドライエッチング法で除去した後、図７４に示すよ
うに、基板を過酸化水素水に５分間程度浸漬して、窒化
チタン膜１２６の表面（上面）および側面に凹凸８０を
形成して下部電極１２８を形成する。

【０１３６】次に、フォトレジスト膜１２７を除去し、
洗浄処理を施した後、図７５に示すように、下部電極１
２８の上面および側面に酸化タンタル( Ｔａ₂Ｏ₅膜１
２９をＣＶＤ法で堆積し、次いで基板を酸化雰囲気中で
６００℃以上で熱処理して酸化タンタル膜１２９を酸化
改質処理する。次に、酸化タンタル膜１２９を覆うよう
に窒化チタン膜１３０を堆積することにより、窒化チタ
ン膜１３０からなる上部電極と、酸化タンタル膜１２９
からなる容量絶縁膜と、窒化チタン膜１２６からなる下
部電極１２８とで構成されるキャパシタを形成する。

【０１３７】本実施の形態によれば、実施の形態８の効
果に加えて下部電極１２８の上面および側面に凹凸８０
を形成して単純ＳＴＣ構造のキャパシタを構成するよう
にしたので、下部電極１２８のさらなる電極面積の拡大
を図ることができるようになり、さらなるキャパシタ容
量の増大を図ることができる。

【０１３８】（実施の形態１０）本実施の形態では、単
純ＳＴＣ構造のキャパシタを構成する下部電極の耐酸化
性を向上させるＤＲＡＭの例を示すもので、図７６を用
いて説明する。

【０１３９】単純ＳＴＣ構造のキャパシタの場合でも、
下部電極を窒化チタン膜から構成すると、前記実施の形
態５で説明したような問題が生ずる。このため、単純Ｓ
ＴＣ構造においても、酸化されにくい材料としてルテニ
ウム膜あるいは酸化ルテニウム膜を用いて下部電極を構
成することによって、より高い温度で酸化タンタル膜の
酸化改質処理を行うことが有効となる。

【０１４０】すなわち、図７６に示すように、酸化シリ
コン膜４６のスルーホール４８に形成されたプラグ４９
を覆うように、上面および側面に凹凸８０が形成された
窒化チタン膜１３１を最終的に下部電極を形成すべき領
域に形成した後、この凹凸８０の表面に膜厚５〜２０nm
程度のルテニウム膜１３２をＣＶＤ法で形成して、下部
電極１３３とする。図７８は、この時点における下部電
極１３３の一部の拡大断面構造を示している。

【０１４１】続いて、前記実施の形態５の場合と同様
に、ルテニウム膜１３２上に容量絶縁膜として酸化タン
タル膜をＣＶＤで形成した後、酸化改質処理を行い、酸
化タンタル膜を覆うように窒化チタン膜からなる上部電
極を形成することにより、キャパシタを形成する。

【０１４２】本実施の形態によれば、単純ＳＴＣ構造の
キャパシタの場合でも、酸化されにくいルテニウム膜１
３２を用いて下部電極１３３を構成するようにしたの
で、下部電極の耐酸化性を向上させることができ、前記
実施の形態５の場合と同様な効果が得られる。すなわ
ち、よりリーク電流を低減することができ、下部電極の
表面積を拡大した利点を維持したまま誘電体材料である
酸化タンタル膜の剥がれを防止して、安定性の高い、容
量の大きなキャパシタを実現することができる。なお、
ルテニウム膜１３２に代えて酸化ルテニウム膜を用いて
も効果的である。

【０１４３】（実施の形態１１）本実施の形態では、単
純ＳＴＣ構造のキャパシタを構成する下部電極の一部を
ルテニウム膜または酸化ルテニウム膜で構成した場合
に、下部電極の耐酸化性を向上するＤＲＡＭの例を示す
もので、図７７を用いて説明する。

【０１４４】単純ＳＴＣ構造のキャパシタの場合でも、
下部電極の一部をルテニウム膜または酸化ルテニウム膜
で構成すると、前記実施の形態６で説明したような問題
が生ずる。このため、単純ＳＴＣ構造においても、酸化
ルテニウムを形成する前に窒化チタン膜上に予め酸化チ
タンを形成することが有効となる。

【０１４５】すなわち、図７７に示すように、酸化シリ
コン膜４６のスルーホール４８に形成されたプラグ４９
を覆うように、上面および側面に凹凸８０が形成された
窒化チタン膜１３４を最終的に下部電極を形成すべき領
域に形成した後、この凹凸８０の表面に酸化チタン膜１
３５を酸化処理して形成し、またはＣＶＤ法で形成し、
次にこの酸化チタン膜１３５上にルテニウム膜１３６を
ＣＶＤ法で形成して、下部電極１３７とする。図７９
は、この時点における下部電極１３７の一部の拡大断面
構造を示している。

【０１４６】続いて、前記実施の形態６の場合と同様
に、ルテニウム膜１３６上に容量絶縁膜として酸化タン
タル膜を形成した後、酸化改質処理を行い、酸化タンタ
ル膜を覆うように窒化チタン膜からなる上部電極を形成
することにより、キャパシタを形成する。

【０１４７】本実施の形態によれば、単純ＳＴＣ構造の
キャパシタの場合でも、予め窒化チタン膜１３４上に酸
化チタン膜１３５を形成し、この酸化チタン膜１３５を
ルテニウム膜１３６で覆って下部電極１３７を構成した
ので、下部電極の耐酸化性をより向上することができ
る。なお、ルテニウム膜１３６に代えて酸化ルテニウム
膜を用いても効果的である。

【０１４８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１４９】例えば、前記実施の形態では、下部電極を
構成する材料として窒化チタン膜を用いた例で示した
が、この下部電極としては窒化チタン膜に限らず、少な
くとも多結晶構造を有する金属膜または金属化合物膜な
ら用いることができる。これら金属膜または金属化合物
膜には、遷移金属膜またはその化合物膜を含めることが
できる。そのような金属膜としては、チタン（Ｔｉ）
膜、タングステン（Ｗ）膜、ルテニウム（Ｒｕ）膜また
はイリジウム（Ｉｒ）膜等の金属材料、金属化合物膜と
してはチタンナイトライド（ＴｉＮ）膜、タングステン
ナイトライド（ＷＮ）膜、酸化ルテニウム（ＲｕＯｘ）
膜または酸化イリジウム（ＩｒＯｘ）膜等の化合物をあ
げることができる。

【０１５０】また、前記実施の形態では、酸化されにく
い下部電極としてルテニウム膜または酸化ルテニウム膜
を例示したが、これと同様にイリジウム膜または酸化イ
リジウム膜を用いることができる。

【０１５１】さらに、前記実施の形態では、容量絶縁膜
として酸化タンタル膜を用いた例で説明したが、これに
限らず誘電率の高いＢＳＴ（チタン酸バリウムストロン
チウム）を用いるようにしてもよい。これによって、一
層キャパシタの大容量化を図ることができる。

【０１５２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１５３】（１）限られた平面面積の中で十分な容量
を確保するキャパシタを有する半導体集積回路装置が得
られる。

【０１５４】（２）耐酸化性に優れた下部電極を有する
キャパシタが得られる。

【０１５５】（３）限られた平面面積の中で十分な容量
を確保でき、かつ耐酸化性に優れた下部電極を有するキ
ャパシタが得られる。

【０１５６】（４）限られた平面面積の中で十分な容量
を確保するキャパシタを実現することにより、蓄積電荷
量の増大を図ってリフレッシュマージンを拡大した半導
体集積回路装置が得られる。

【０１５７】（５）蓄積電荷量の増大を図って、低電
圧、低電力化を実現した半導体集積回路装置が得られ
る。

【０１５８】（６）キャパシタ製造工程途中でのキャパ
シタ電極の倒壊を防止することができる。

【０１５９】（７）下部電極の表面に凹凸を形成する工
程を簡単にして、限られた平面面積の中で十分な容量を
確保するキャパシタを製造できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。

【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４２】本発明の実施の形態１であるＤＲＡＭを示す
半導体基板の要部断面図である。

【図４３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４４】（ａ）は本発明においてＤＲＡＭのキャパシ
タを構成する下部電極へ凹凸を形成する原理を模式的に
示す断面構造図、（ｂ）は本発明においてＤＲＡＭのキ
ャパシタを構成する下部電極へ凹凸を形成する原理を模
式的に示す平面構造図である。

【図４５】図３４の一部の拡大構造を示す半導体基板の
一部断面図である。

【図４６】図３９の一部の拡大構造を示す半導体基板の
一部断面図である。

【図４７】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図４８】本発明の実施の形態２であるＤＲＡＭを示す
半導体基板の一部断面図である。

【図４９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５０】本発明の実施の形態２あるＤＲＡＭの製造方
法を示す半導体基板の一部断面図である。

【図５１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５２】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５３】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５４】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５５】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５６】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５７】本発明の実施の形態４であるＤＲＡＭの製造
方法が発明されるに至った背景を説明する半導体基板の
一部断面図である。

【図５８】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５９】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６０】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６１】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６２】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６３】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６４】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６５】本発明の実施の形態７であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６６】図６３の一部を示す拡大断面構造図である。

【図６７】図６４の一部を示す拡大断面構造図である。

【図６８】図６５の一部を示す拡大断面構造図である。

【図６９】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図７０】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図７１】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図７２】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図７３】本発明の実施の形態９であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図７４】本発明の実施の形態９であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図７５】本発明の実施の形態９であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図７６】本発明の実施の形態１０であるＤＲＡＭの製
造方法を示す半導体基板の一部断面図である。

【図７７】本発明の実施の形態１１であるＤＲＡＭの製
造方法を示す半導体基板の一部断面図である。

【図７８】図７６の一部を示す拡大断面構造図である。

【図７９】図７７の一部を示す拡大断面構造図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２酸化シリコン膜３窒化シリコン膜４フォトレジスト膜５素子分離溝５ａ溝６薄い酸化シリコン膜７酸化シリコン膜８窒化シリコン膜９フォトレジスト膜１０ｎ型半導体領域１１ｐ型ウエル１２ｎ型ウエル１３ゲート酸化膜１４、１４Ａ、１４Ｂ、１４Ｃゲート電極１５窒化シリコン膜１６フォトレジスト膜１７ｐ^-型半導体領域１８ｎ^-型半導体領域１９ｎ型半導体領域２０窒化シリコン膜２０ａサイドウォールスペーサ２１フォトレジスト膜２２ｐ⁺型半導体領域２３ｎ⁺型半導体領域２４ＳＯＧ膜２５酸化シリコン膜２６酸化シリコン膜２７フォトレジスト膜２８、２９コンタクトホール３０プラグ３１酸化シリコン膜３２フォトレジスト膜３３フォトレジスト膜３４、３５、３６、３７コンタクトホール３８、３９第１層配線４０窒化シリコン膜４１フォトレジスト膜４２チタンシリサイド層４３サイドウォールスペーサ４４ＳＯＧ膜４５酸化シリコン膜４６酸化シリコン膜４７フォトレジスト膜４８スルーホール４９プラグ５１窒化シリコン膜５２フォトレジスト膜５３酸化シリコン膜５４フォトレジスト膜５５溝５５ａ枠状の溝５６窒化チタン膜５６ａ比較的幅の広い非結晶状態の粒界５６ｂ比較的幅の狭い非結晶状態の粒界５７ＳＯＧ膜５８フォトレジスト膜６０下部電極（ＴｉＮ膜）６１容量絶縁膜（Ｔａ₂Ｏ₅膜）６２上部電極（ＴｉＮ膜）６３フォトレジスト膜６４酸化シリコン膜６５フォトレジスト膜６６、６６ａ、６６ｂスルーホール６７プラグ６８、６９第２層配線７０金属プラグ７１酸化シリコン膜７２ＳＯＧ膜７３酸化シリコン膜７４、７５スルーホール７６プラグ７７、７８、７９第３層配線８０凹凸８１酸化シリコン膜８２溝８３窒化チタン膜８４ＳＯＧ膜８５下部電極８６酸化タンタル膜８７窒化チタン膜８８窒化シリコン膜８９酸化シリコン膜９０溝９１窒化チタン膜９２ＳＯＧ膜９３下部電極９４酸化タンタル膜９５窒化チタン膜９６チタンシリサイド９７溝９８酸化シリコン膜９９窒化チタン膜１００ＳＯＧ膜１０１下部電極１０２酸化タンタル膜１０３窒化チタン膜１０４窒化チタン膜１０５ルテニウム膜１０６下部電極１０７酸化タンタル膜１０８窒化チタン膜１０９酸化チタン膜１１０ルテニウム膜１１１下部電極１１２酸化タンタル膜１１３窒化チタン膜１１４窒化チタン膜１１５ルテニウム膜１１６下部電極１１７酸化タンタル膜１１８ルテニウム膜１２１窒化チタン膜１２２フォトレジスト膜１２３下部電極１２４酸化タンタル膜１２５窒化チタン膜１２６窒化チタン膜１２７フォトレジスト膜１２８下部電極１２９酸化タンタル膜１３０窒化チタン膜１３１窒化チタン膜１３２ルテニウム膜１３３下部電極１３４窒化チタン膜１３５酸化チタン膜１３６ルテニウム膜１３７下部電極ＢＬビット線Ｃ情報蓄積用容量素子ＭＡＲＹメモリアレイＱｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者金井美鈴東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面に形成されたメモリセ
ル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳ
ＦＥＴに直列に接続され、前記メモリセル選択用ＭＩＳ
ＦＥＴのソースまたはドレインに接続された下部電極、
前記下部電極に接して形成された容量絶縁膜および前記
容量絶縁膜を介して前記下部電極を覆うように形成され
た上部電極を備えた情報蓄積用容量素子とを含む半導体
集積回路装置であって、前記下部電極は、多結晶構造を有する金属膜または金属
化合物膜を含み、前記金属膜または金属化合物膜の結晶
粒界におけるエッチング速度の相違を用いて、その表面
に凹凸が形成されたものであることを特徴とする半導体
集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記金属膜は遷移金属膜であり、前記金属化合物膜は前
記遷移金属膜の化合物膜であることを特徴とする半導体
集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記金属膜はチタン膜、タングステン膜、ルテニウム膜
またはイリジウム膜であり、前記金属化合物膜は窒化チ
タン膜、窒化タングステン膜、酸化ルテニウム膜または
酸化イリジウム膜であることを特徴とする半導体集積回
路装置。
【請求項４】請求項１〜３のいずれか一項に記載の半
導体集積回路装置であって、前記下部電極は、その表面に形成された前記金属膜の酸
化膜を含むことを特徴とする半導体集積回路装置。
【請求項５】請求項１〜４のいずれか一項に記載の半
導体集積回路装置であって、前記下部電極は、前記金属膜もしくは金属化合物膜また
は前記酸化膜の表面に形成されたルテニウム膜または酸
化ルテニウム膜を含むことを特徴とする半導体集積回路
装置。
【請求項６】請求項１〜５のいずれか一項に記載の半
導体集積回路装置であって、前記下部電極は、上方に開口部を有する筒形に形成され
ていることを特徴とする半導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置であ
って、前記筒形の下部電極の外壁に補強部材が形成されている
ことを特徴とする半導体集積回路装置。
【請求項８】請求項６または７記載の半導体集積回路
装置であって、前記半導体集積回路装置は前記メモリセル選択用ＭＩＳ
ＦＥＴのソースまたはドレインに接続されたプラグ導電
体を含み、前記プラグ導電体の前記下部電極と接する界
面にチタンシリサイド膜が形成されていることを特徴と
する半導体集積回路装置。
【請求項９】請求項１〜８のいずれか一項に記載の半
導体集積回路装置であって、前記容量絶縁膜は酸化タンタル膜またはＢＳＴ膜からな
り、前記上部電極は窒化チタン、ルテニウムまたは酸化
ルテニウムから選択された単層膜またはそれらの積層膜
からなることを特徴とする半導体集積回路装置。
【請求項１０】請求項１〜９のいずれか一項に記載の
半導体集積回路装置であって、前記下部電極の凹凸の高低差の平均値ｈは、前記容量絶
縁膜の膜厚をｄとしたとき、0.５ｄ≦ｈ≦５ｄを満足す
る範囲に選ばれていることを特徴とする半導体集積回路
装置。
【請求項１１】（ａ）半導体基板の主面にメモリセル
選択用ＭＩＳＦＥＴおよびそのメモリセル選択用ＭＩＳ
ＦＥＴを覆う絶縁膜を形成し、前記絶縁膜上に多結晶構
造を有する金属膜または金属化合物膜を堆積する工程、
（ｂ）前記金属膜または金属化合物膜をエッチングする
ことによりその表面に凹凸を形成した後、前記金属膜ま
たは金属化合物膜をパターニングして下部電極を形成す
る工程、（ｃ）前記下部電極の表面に容量絶縁膜を堆積
した後、前記容量絶縁膜を酸化改質処理する工程、
（ｄ）前記容量絶縁膜上に上部電極を形成し、前記下部
電極、容量絶縁膜および上部電極からなる情報蓄積用容
量素子を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１２】（ａ）半導体基板の主面にメモリセル
選択用ＭＩＳＦＥＴおよびそのメモリセル選択用ＭＩＳ
ＦＥＴを覆う絶縁膜を形成し、前記絶縁膜上に多結晶構
造を有する金属膜または金属化合物膜を堆積する工程、（ｂ）前記金属膜または金属化合物膜をパターニングし
た後、そのパターニングされた金属膜または金属化合物
膜をエッチングすることによりその表面に凹凸を形成し
て下部電極を形成する工程、（ｃ）前記下部電極の表面に容量絶縁膜を堆積した後、
前記容量絶縁膜を酸化改質処理する工程、（ｄ）前記容量絶縁膜上に上部電極を形成し、前記下部
電極、容量絶縁膜および上部電極からなる情報蓄積用容
量素子を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１３】（ａ）半導体基板の主面にメモリセル
選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用Ｍ
ＩＳＦＥＴ上に開口部を有する絶縁膜を形成した後、前
記絶縁膜の前記開口部内に前記開口部が埋まらない膜厚
で多結晶構造を有する金属膜または金属化合物膜を堆積
する工程、（ｂ）前記金属膜または金属化合物膜をエッ
チングすることによりその表面に凹凸を形成した後、前
記絶縁膜上面の前記金属膜または金属化合物膜を除去し
て、筒形の下部電極を形成する工程、（ｃ）前記下部電
極の表面に容量絶縁膜を堆積した後、前記容量絶縁膜を
酸化改質処理する工程、（ｄ）前記容量絶縁膜上に上部
電極を形成し、前記下部電極、容量絶縁膜および上部電
極からなる情報蓄積用容量素子を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１４】（ａ）半導体基板の主面にメモリセル
選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用Ｍ
ＩＳＦＥＴ上に開口部を有する第１絶縁膜を形成した
後、前記第１絶縁膜の前記開口部内に前記開口部が埋ま
らない膜厚で多結晶構造を有する金属膜または金属化合
物膜を堆積する工程、（ｂ）前記第１絶縁膜の前記開口
部内に第２絶縁膜を埋め込んだ後、前記第２絶縁膜およ
び前記第１絶縁膜上の前記金属膜または金属化合物膜を
除去し、前記第１絶縁膜および第２絶縁膜をエッチング
して前記金属膜または金属化合物膜からなる上方に開口
部を有する筒形構造を露出する工程、（ｃ）前記筒形構
造の表面をエッチングすることによりその表面に凹凸を
形成して筒形の下部電極を形成する工程、（ｄ）前記下
部電極の表面に容量絶縁膜を堆積した後、前記容量絶縁
膜を酸化改質処理する工程、（ｅ）前記容量絶縁膜上に
上部電極を形成し、前記下部電極、容量絶縁膜および上
部電極からなる情報蓄積用容量素子を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１５】請求項１１〜１４のいずれか一項に記
載の半導体集積回路装置の製造方法であって、前記下部電極の表面の凹凸は、前記金属膜または金属化
合物膜の結晶粒界におけるエッチング速度の相違を利用
して形成することを特徴とする半導体集積回路装置の製
造方法。
【請求項１６】請求項１１〜１５のいずれか一項に記
載の半導体集積回路装置の製造方法であって、前記下部電極の表面の凹凸は、過酸化水素水を含むウエ
ットエッチング液を用いて形成することを特徴とする半
導体集積回路装置の製造方法。
【請求項１７】請求項１１〜１６のいずれか一項に記
載の半導体集積回路装置の製造方法であって、前記金属膜または金属化合物膜を構成する金属は、遷移
金属であることを特徴とする半導体集積回路装置の製造
方法。
【請求項１８】請求項１１〜１７のいずれか一項に記
載の半導体集積回路装置の製造方法であって、前記金属膜としてチタン膜、タングステン膜、ルテニウ
ム膜またはイリジウム膜を、前記金属化合物膜として窒
化チタン膜、窒化タングステン膜、酸化ルテニウム膜ま
たは酸化イリジウム膜を堆積することを特徴とする半導
体集積回路装置の製造方法。
【請求項１９】請求項１８記載の半導体集積回路装置
の製造方法であって、前記金属膜または金属化合物膜
の表面に前記金属膜または金属化合物膜を構成する金属
の酸化膜を形成する工程を含むことを特徴とする半導体
集積回路装置の製造方法。
【請求項２０】請求項１８または１９記載の半導体集
積回路装置の製造方法であって、前記金属膜、金属化合物膜または前記酸化膜の表面にル
テニウム膜または酸化ルテニウム膜を形成する工程を含
むことを特徴とする半導体集積回路装置の製造方法。
【請求項２１】請求項１３〜２０のいずれか一項に記
載の半導体集積回路装置の製造方法であって、前記（ａ）工程において、前記金属膜または金属化合物
膜を堆積する前に、前記半導体基板上の前記下部電極の
形成される領域の周囲となる領域に予め補強部材を形成
する工程を含むことを特徴とする半導体集積回路装置の
製造方法。
【請求項２２】請求項１１〜２１のいずれか一項に記
載の半導体集積回路装置の製造方法であって、前記（ａ）工程において、前記金属膜または金属化合物
膜を堆積する前に、前記メモリセル選択用ＭＩＳＦＥＴ
のソースまたはドレインに接続されるプラグ導電体を形
成し、前記プラグ導電体の表面にチタンシリサイド膜を
形成する工程を含むことを特徴とする半導体集積回路装
置の製造方法。