JPH11274499A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11274499A JPH11274499A JP7022898A JP7022898A JPH11274499A JP H11274499 A JPH11274499 A JP H11274499A JP 7022898 A JP7022898 A JP 7022898A JP 7022898 A JP7022898 A JP 7022898A JP H11274499 A JPH11274499 A JP H11274499A
- Authority
- JP
- Japan
- Prior art keywords
- type
- conductivity type
- region
- conductivity
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】入力容量、出力容量及びオン抵抗を小さくする
ことのできる半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板の、ｎ型半導体層３表面に露出
するようにｎ型半導体層３内に形成されたｎ＋型ドレイ
ン領域４と、ｎ＋型ドレイン領域４と離間して囲むとと
もに、ｎ型半導体層３の表面に露出するようにｎ型半導
体層３内に形成されたｐ型ウェル領域５と、ｐ型ウェル
領域５に内包され、ｎ型半導体層３の表面に露出するよ
うにｎ型半導体層３内に形成されたｎ＋型ソース領域６
と、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間
に介在するｐ型ウェル領域５上にゲート酸化膜７を介し
て形成された絶縁ゲート８とを有する。ゲート酸化膜７
は、絶縁ゲート８とｎ＋型ソース領域６との対向する部
分間の膜厚と、絶縁ゲート８の、ｐ型ウェル領域５の外
周縁上からｎ＋型ドレイン領域４の方向に向かって延設
する部分の下部の膜厚とを、ｎ型半導体層３表面におけ
る、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間
に介在するｐ型ウェル領域５上の膜厚よりも厚くしてい
る。
ことのできる半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板の、ｎ型半導体層３表面に露出
するようにｎ型半導体層３内に形成されたｎ＋型ドレイ
ン領域４と、ｎ＋型ドレイン領域４と離間して囲むとと
もに、ｎ型半導体層３の表面に露出するようにｎ型半導
体層３内に形成されたｐ型ウェル領域５と、ｐ型ウェル
領域５に内包され、ｎ型半導体層３の表面に露出するよ
うにｎ型半導体層３内に形成されたｎ＋型ソース領域６
と、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間
に介在するｐ型ウェル領域５上にゲート酸化膜７を介し
て形成された絶縁ゲート８とを有する。ゲート酸化膜７
は、絶縁ゲート８とｎ＋型ソース領域６との対向する部
分間の膜厚と、絶縁ゲート８の、ｐ型ウェル領域５の外
周縁上からｎ＋型ドレイン領域４の方向に向かって延設
する部分の下部の膜厚とを、ｎ型半導体層３表面におけ
る、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間
に介在するｐ型ウェル領域５上の膜厚よりも厚くしてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、SOI構造型の半導
体装置及びその製造方法に関するものである。
体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、発光素子と受光素子とを光結合
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
高性能化のために出力用パワー素子としてSOI（Silicon
On Insulator）技術を用いたSOIパワー半導体素子が
注目されている。
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
高性能化のために出力用パワー素子としてSOI（Silicon
On Insulator）技術を用いたSOIパワー半導体素子が
注目されている。
【０００３】この種のパワー半導体素子の一つとして、
横型二重拡散MOS電界効果トランジスタ、いわゆるLDMOS
FET（Lateral Double Diffused MOSFET）がある。
横型二重拡散MOS電界効果トランジスタ、いわゆるLDMOS
FET（Lateral Double Diffused MOSFET）がある。
【０００４】光結合型半導体リレーの性能向上のために
は、出力用パワー半導体素子の高性能化が必要であり、
特に、出力用パワー半導体素子の入力容量、出力容量及
びオン抵抗はそれぞれ光結合型半導体リレーのスイッチ
ングスピード、アイソレーション（高周波に対する絶縁
性）及び導通時損失に関わる重要な特性である。
は、出力用パワー半導体素子の高性能化が必要であり、
特に、出力用パワー半導体素子の入力容量、出力容量及
びオン抵抗はそれぞれ光結合型半導体リレーのスイッチ
ングスピード、アイソレーション（高周波に対する絶縁
性）及び導通時損失に関わる重要な特性である。
【０００５】ここで、出力用パワー半導体素子の入力容
量が小さいほど光結合型半導体リレーのスイッチングス
ピードが速くなり、出力容量が小さいほど光結合型半導
体リレーのアイソレーションが向上し、オン抵抗が小さ
いほど光結合型半導体リレーの導通時損失が小さくな
る。
量が小さいほど光結合型半導体リレーのスイッチングス
ピードが速くなり、出力容量が小さいほど光結合型半導
体リレーのアイソレーションが向上し、オン抵抗が小さ
いほど光結合型半導体リレーの導通時損失が小さくな
る。
【０００６】図５は、従来例に係るSOI構造型のLDMOSFE
Tの容量成分を示す概略断面図である。このLDMOSFET
は、単結晶シリコン等の半導体基板１と、半導体基板１
上にシリコン酸化膜等の第一の絶縁層である絶縁層２を
介して形成されたｎ型半導体層３とから成るSOI基板を
構成している。
Tの容量成分を示す概略断面図である。このLDMOSFET
は、単結晶シリコン等の半導体基板１と、半導体基板１
上にシリコン酸化膜等の第一の絶縁層である絶縁層２を
介して形成されたｎ型半導体層３とから成るSOI基板を
構成している。
【０００７】なお、SOI基板の形成方法としては、絶縁
層上に気相、液相、固相の各相で単結晶シリコンを成長
させるSOI成長法や、基板を張り合わせる張り合わせSOI
法や、多結晶シリコン中に酸素をイオン注入して内部に
絶縁層を形成するSIMOX(Separation by Implanted O
xygen)法等がある。
層上に気相、液相、固相の各相で単結晶シリコンを成長
させるSOI成長法や、基板を張り合わせる張り合わせSOI
法や、多結晶シリコン中に酸素をイオン注入して内部に
絶縁層を形成するSIMOX(Separation by Implanted O
xygen)法等がある。
【０００８】ｎ型半導体層３の表面には、所定の耐圧を
保持できる最短の距離だけ離間して、高濃度第一導電型
ドレイン領域であるｎ＋型ドレイン領域４及び第二導電
型ウェル領域であるｐ型ウェル領域５が形成され、ウェ
ル領域５に内包されるようにｎ型半導体層３の表面に高
濃度第一導電型ソース領域であるｎ＋型ソース領域６が
形成されている。
保持できる最短の距離だけ離間して、高濃度第一導電型
ドレイン領域であるｎ＋型ドレイン領域４及び第二導電
型ウェル領域であるｐ型ウェル領域５が形成され、ウェ
ル領域５に内包されるようにｎ型半導体層３の表面に高
濃度第一導電型ソース領域であるｎ＋型ソース領域６が
形成されている。
【０００９】また、ｎ型半導体層３表面における、ｎ＋
型ドレイン領域４とｎ＋型ソース領域６との間のｐ型ウ
ェル領域５上には薄い膜厚の第二の絶縁層であるゲート
酸化膜１１を介してポリシリコンから成る絶縁ゲート８
が形成されている。
型ドレイン領域４とｎ＋型ソース領域６との間のｐ型ウ
ェル領域５上には薄い膜厚の第二の絶縁層であるゲート
酸化膜１１を介してポリシリコンから成る絶縁ゲート８
が形成されている。
【００１０】そして、ｎ＋型ドレイン領域４，ｎ＋型ソ
ース領域６及び絶縁ゲート８とそれぞれ電気的に接続さ
れるように、アルミニウム等から成るドレイン電極９，
ソース電極１０及びゲート電極（図示せず）が形成され
ている。
ース領域６及び絶縁ゲート８とそれぞれ電気的に接続さ
れるように、アルミニウム等から成るドレイン電極９，
ソース電極１０及びゲート電極（図示せず）が形成され
ている。
【００１１】ここで、図５に示すLDMOSFETでは、ゲート
・ソース間容量（Cgs）、ゲート・ドレイン間容量（Cg
d）、ドレイン・ソース間容量（Cds）、ドレイン・基板
間容量（Cdsub）の４成分が示されており、入力容量（C
iss）は、ゲート・ソース間容量（Cgs）とゲート・ドレ
イン間容量（Cgd）の並列合成容量であり、出力容量（C
oss）は、ドレイン・ソース間容量（Cds），ゲート・ド
レイン間容量（Cgd）及びドレイン・基板間容量（Cdsu
b）の並列合成容量で形成される。
・ソース間容量（Cgs）、ゲート・ドレイン間容量（Cg
d）、ドレイン・ソース間容量（Cds）、ドレイン・基板
間容量（Cdsub）の４成分が示されており、入力容量（C
iss）は、ゲート・ソース間容量（Cgs）とゲート・ドレ
イン間容量（Cgd）の並列合成容量であり、出力容量（C
oss）は、ドレイン・ソース間容量（Cds），ゲート・ド
レイン間容量（Cgd）及びドレイン・基板間容量（Cdsu
b）の並列合成容量で形成される。
【００１２】SOI構造型のLDMOSFETの入力容量（Ciss）
及び出力容量（Coss）を小さくするためには、ゲート酸
化膜７を厚くすることが有効である。入力容量（Ciss）
の容量成分であるゲート・ソース間容量（Cgs）及びゲ
ート・ドレイン間容量（Cgd）と、出力容量（Coss）の
容量成分であるゲート・ドレイン間容量（Cgd）は、そ
れぞれゲート酸化膜７の厚みと反比例の関係にあるた
め、ゲート酸化膜１１が厚くなるにつれてこれらの容量
成分が小さくなるためである。
及び出力容量（Coss）を小さくするためには、ゲート酸
化膜７を厚くすることが有効である。入力容量（Ciss）
の容量成分であるゲート・ソース間容量（Cgs）及びゲ
ート・ドレイン間容量（Cgd）と、出力容量（Coss）の
容量成分であるゲート・ドレイン間容量（Cgd）は、そ
れぞれゲート酸化膜７の厚みと反比例の関係にあるた
め、ゲート酸化膜１１が厚くなるにつれてこれらの容量
成分が小さくなるためである。
【００１３】
【発明が解決しようとする課題】ところが、上述の場
合、ゲート酸化膜１１を厚くすると、SOI構造型のLDMOS
FETのオン抵抗が増大してしまい、光結合型半導体リレ
ーの導通時損失が大きくなってしまうという問題があっ
た。
合、ゲート酸化膜１１を厚くすると、SOI構造型のLDMOS
FETのオン抵抗が増大してしまい、光結合型半導体リレ
ーの導通時損失が大きくなってしまうという問題があっ
た。
【００１４】これは、抵抗成分の一つであるチャネル抵
抗を増大させ、結果的にオン抵抗も増大するためであ
る。
抗を増大させ、結果的にオン抵抗も増大するためであ
る。
【００１５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、入力容量、出力容量
及びオン抵抗を小さくすることのできる半導体装置及び
その製造方法を提供することにある。
であり、その目的とするところは、入力容量、出力容量
及びオン抵抗を小さくすることのできる半導体装置及び
その製造方法を提供することにある。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートとを有して成る半導体装置において、前記
絶縁ゲートと前記高濃度第一導電型ソース領域との対向
する部分間の前記第二の絶縁層の膜厚と、前記絶縁ゲー
トの、前記第二導電型ウェル領域の外周縁上から前記高
濃度第一導電型ドレイン領域の方向に向かって延設する
部分の下部の前記第二の絶縁層の膜厚とを、前記第一導
電型半導体層表面における、前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上の前記第二の絶縁層
の膜厚よりも厚くしたことを特徴とするものである。
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートとを有して成る半導体装置において、前記
絶縁ゲートと前記高濃度第一導電型ソース領域との対向
する部分間の前記第二の絶縁層の膜厚と、前記絶縁ゲー
トの、前記第二導電型ウェル領域の外周縁上から前記高
濃度第一導電型ドレイン領域の方向に向かって延設する
部分の下部の前記第二の絶縁層の膜厚とを、前記第一導
電型半導体層表面における、前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上の前記第二の絶縁層
の膜厚よりも厚くしたことを特徴とするものである。
【００１７】請求項２記載の発明は、請求項１記載の半
導体装置において、前記第二導電型ウェル領域の外周縁
の、前記第一導電型半導体層表面近傍を、前記高濃度第
一導電型ソース領域側に近づけたことを特徴とするもの
である。
導体装置において、前記第二導電型ウェル領域の外周縁
の、前記第一導電型半導体層表面近傍を、前記高濃度第
一導電型ソース領域側に近づけたことを特徴とするもの
である。
【００１８】請求項３記載の発明は、請求項１記載の半
導体装置の製造方法であって、少なくとも前記絶縁ゲー
トをマスクして、斜め方向に第一導電型不純物をイオン
注入して、少なくとも前記第二導電型ウェル領域の外周
縁上から前記高濃度第一導電型ドレイン領域の方向に向
かって延設する部分の下部の前記第一導電型半導体層表
面に高濃度第一導電型不純物領域を形成し、熱酸化を行
うことにより、前記絶縁ゲートと前記高濃度第一導電型
ソース領域との対向する部分間の前記第二の絶縁層の膜
厚と、前記絶縁ゲートの、前記第二導電型ウェル領域の
外周縁上から前記高濃度第一導電型ドレイン領域の方向
に向かって延設する部分の下部の前記第二の絶縁層の膜
厚とを、前記第一導電型半導体層表面における、前記高
濃度第一導電型ドレイン領域と前記高濃度第一導電型ソ
ース領域との間に介在する前記第二導電型ウェル領域上
の前記第二の絶縁層の膜厚よりも厚くしたことを特徴と
するものである。
導体装置の製造方法であって、少なくとも前記絶縁ゲー
トをマスクして、斜め方向に第一導電型不純物をイオン
注入して、少なくとも前記第二導電型ウェル領域の外周
縁上から前記高濃度第一導電型ドレイン領域の方向に向
かって延設する部分の下部の前記第一導電型半導体層表
面に高濃度第一導電型不純物領域を形成し、熱酸化を行
うことにより、前記絶縁ゲートと前記高濃度第一導電型
ソース領域との対向する部分間の前記第二の絶縁層の膜
厚と、前記絶縁ゲートの、前記第二導電型ウェル領域の
外周縁上から前記高濃度第一導電型ドレイン領域の方向
に向かって延設する部分の下部の前記第二の絶縁層の膜
厚とを、前記第一導電型半導体層表面における、前記高
濃度第一導電型ドレイン領域と前記高濃度第一導電型ソ
ース領域との間に介在する前記第二導電型ウェル領域上
の前記第二の絶縁層の膜厚よりも厚くしたことを特徴と
するものである。
【００１９】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法において、前記第二導電型ウェル領
域の外周縁の、前記第一導電型半導体層の表面近傍に、
斜め方向に第一導電型不純物をイオン注入して、前記高
濃度第一導電型不純物領域を形成し、熱酸化を行うこと
により、前記第二導電型ウェル領域の外周縁の、前記第
一導電型半導体層表面近傍を、前記高濃度第一導電型ソ
ース領域側に近づけたことを特徴とするものである。
導体装置の製造方法において、前記第二導電型ウェル領
域の外周縁の、前記第一導電型半導体層の表面近傍に、
斜め方向に第一導電型不純物をイオン注入して、前記高
濃度第一導電型不純物領域を形成し、熱酸化を行うこと
により、前記第二導電型ウェル領域の外周縁の、前記第
一導電型半導体層表面近傍を、前記高濃度第一導電型ソ
ース領域側に近づけたことを特徴とするものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき説明する。なお、以下の全ての実施の形
態においては、第一導電型をｎ型、第二導電型をｐ型と
して説明するが、第一導電型がｐ型、第二導電型がｎ型
の場合にも適用できる。
て図面に基づき説明する。なお、以下の全ての実施の形
態においては、第一導電型をｎ型、第二導電型をｐ型と
して説明するが、第一導電型がｐ型、第二導電型がｎ型
の場合にも適用できる。
【００２１】＝実施の形態１＝ 図１は、本発明に係るSOI構造型のLDMOSFETの一実施の
形態を示す概略断面図である。本実施の形態に係るLDMO
SFETは、従来例として図５に示すLDMOSFETにおいて、ｎ
型半導体層３表面における、ｎ＋型ドレイン領域４とｎ
＋型ソース領域６との間のｐ型ウェル領域５上から、絶
縁ゲート８の端部に向かってゲート酸化膜１１の厚み
（膜厚）を厚くしたゲート酸化膜７を形成した構造であ
る。
形態を示す概略断面図である。本実施の形態に係るLDMO
SFETは、従来例として図５に示すLDMOSFETにおいて、ｎ
型半導体層３表面における、ｎ＋型ドレイン領域４とｎ
＋型ソース領域６との間のｐ型ウェル領域５上から、絶
縁ゲート８の端部に向かってゲート酸化膜１１の厚み
（膜厚）を厚くしたゲート酸化膜７を形成した構造であ
る。
【００２２】ここで、本実施の形態においては、ｎ＋型
ドレイン領域４とｎ＋型ソース領域６との間のｐ型ウェ
ル領域５（チャネル領域）の部分Ｂのゲート酸化膜７の
厚みは、５０nm程度であり、絶縁ゲート８がｎ＋型ソー
ス領域６と対向している部分Ａと、絶縁ゲート８がｐ型
ウェル領域５の外周縁上からｎ＋型ドレイン領域４方向
に延設している部分Ｃのゲート酸化膜７の厚みは、絶縁
ゲート８の端部で３００nm程度になっている。
ドレイン領域４とｎ＋型ソース領域６との間のｐ型ウェ
ル領域５（チャネル領域）の部分Ｂのゲート酸化膜７の
厚みは、５０nm程度であり、絶縁ゲート８がｎ＋型ソー
ス領域６と対向している部分Ａと、絶縁ゲート８がｐ型
ウェル領域５の外周縁上からｎ＋型ドレイン領域４方向
に延設している部分Ｃのゲート酸化膜７の厚みは、絶縁
ゲート８の端部で３００nm程度になっている。
【００２３】以下において、本実施の形態に係るSOI構
造型のLDMOSFETの製造工程について図面に基づき説明す
る。図２は、本実施の形態に係るSOI構造型のLDMOSFET
の製造工程を示す概略断面図である。先ず、SOI基板の
ｎ型半導体層３上に薄い膜厚のゲート酸化膜１１を形成
する（図２（ａ））。ここで、本実施の形態において
は、酸化炉（図示せず）において、1000℃の酸素雰囲気
中で約50分間、熱酸化を行うことにより約５０nmのゲー
ト酸化膜１１を形成している。
造型のLDMOSFETの製造工程について図面に基づき説明す
る。図２は、本実施の形態に係るSOI構造型のLDMOSFET
の製造工程を示す概略断面図である。先ず、SOI基板の
ｎ型半導体層３上に薄い膜厚のゲート酸化膜１１を形成
する（図２（ａ））。ここで、本実施の形態において
は、酸化炉（図示せず）において、1000℃の酸素雰囲気
中で約50分間、熱酸化を行うことにより約５０nmのゲー
ト酸化膜１１を形成している。
【００２４】続いて、ＣＶＤ法等によりゲート酸化膜１
１上に約６００nmのポリシリコン層を堆積し、フォトリ
ソグラフィ技術及びエッチング技術を用いて所望の箇所
にポリシリコン層を残し、ポリシリコン層から成る絶縁
ゲート８を形成する（図２（ｂ））。
１上に約６００nmのポリシリコン層を堆積し、フォトリ
ソグラフィ技術及びエッチング技術を用いて所望の箇所
にポリシリコン層を残し、ポリシリコン層から成る絶縁
ゲート８を形成する（図２（ｂ））。
【００２５】次に、フォトレジスト（図示せず）及び絶
縁ゲート８をマスクとして、ボロン（Ｂ）等のｐ型不純
物をイオン注入及びアニール処理を行うことにより、ｎ
型半導体層３の表面から絶縁層２に達するようにｐ型ウ
ェル領域５を形成し、プラズマアッシング等によりフォ
トレジストを除去する（図２（ｃ））。
縁ゲート８をマスクとして、ボロン（Ｂ）等のｐ型不純
物をイオン注入及びアニール処理を行うことにより、ｎ
型半導体層３の表面から絶縁層２に達するようにｐ型ウ
ェル領域５を形成し、プラズマアッシング等によりフォ
トレジストを除去する（図２（ｃ））。
【００２６】次に、フォトレジスト（図示せず）及び絶
縁ゲート８をマスクとして、リン（Ｐ）等のｎ型不純物
をイオン注入及びアニール処理を行うことによりｎ＋型
ドレイン領域４及びｎ＋型ソース領域６を形成し、フォ
トレジストを除去する（図２（ｄ））。この時、ｎ＋型
ドレイン領域４及びｎ＋型ソース領域６のｎ型半導体層
３表面の不純物濃度が1×1020〜1×1021（cm-3）程度に
なるように形成されている。
縁ゲート８をマスクとして、リン（Ｐ）等のｎ型不純物
をイオン注入及びアニール処理を行うことによりｎ＋型
ドレイン領域４及びｎ＋型ソース領域６を形成し、フォ
トレジストを除去する（図２（ｄ））。この時、ｎ＋型
ドレイン領域４及びｎ＋型ソース領域６のｎ型半導体層
３表面の不純物濃度が1×1020〜1×1021（cm-3）程度に
なるように形成されている。
【００２７】次に、絶縁ゲート８をフォトレジスト１２
で被い、斜め方向からリン（Ｐ）等のｎ型不純物のイオ
ン注入を行うことにより、絶縁ゲート８がｐ型ウェル領
域５の端部から延設している部分の直下のｎ型半導体層
３表面に高濃度第一導電型不純物領域であるｎ＋型不純
物領域１３を形成する（図２（ｅ））。この時、ｎ＋型
不純物領域１３の不純物濃度のピーク値が略最表面にな
り、かつ、その不純物濃度が1×1020〜1×1021（cm-3）
程度になるように形成されている。
で被い、斜め方向からリン（Ｐ）等のｎ型不純物のイオ
ン注入を行うことにより、絶縁ゲート８がｐ型ウェル領
域５の端部から延設している部分の直下のｎ型半導体層
３表面に高濃度第一導電型不純物領域であるｎ＋型不純
物領域１３を形成する（図２（ｅ））。この時、ｎ＋型
不純物領域１３の不純物濃度のピーク値が略最表面にな
り、かつ、その不純物濃度が1×1020〜1×1021（cm-3）
程度になるように形成されている。
【００２８】次に、フォトレジスト１２を除去した後、
酸化炉において、900℃の水蒸気雰囲気中で約20分間、
熱酸化を行うことにより、局所的に厚みの異なるゲート
酸化膜７を形成する（図２（ｆ））。
酸化炉において、900℃の水蒸気雰囲気中で約20分間、
熱酸化を行うことにより、局所的に厚みの異なるゲート
酸化膜７を形成する（図２（ｆ））。
【００２９】一般に、不純物濃度の低いシリコンの場
合、この酸化条件下では60nm程度の酸化膜が形成される
が、例えばリン（Ｐ）の不純物濃度が8×1020（cm-3）
程度の時、その酸化係数は５倍程度になるため、酸化膜
厚は300nm程度になる。また、ポリシリコンの酸化係数
は、通常のシリコンに比べて1.4倍程度になる。
合、この酸化条件下では60nm程度の酸化膜が形成される
が、例えばリン（Ｐ）の不純物濃度が8×1020（cm-3）
程度の時、その酸化係数は５倍程度になるため、酸化膜
厚は300nm程度になる。また、ポリシリコンの酸化係数
は、通常のシリコンに比べて1.4倍程度になる。
【００３０】従って、本実施の形態においては、部分Ｂ
のゲート酸化膜１１の厚みを50nm程度に保ったまま、部
分Ａ，Ｃの絶縁ゲート８端部のゲート酸化膜１１の厚み
を300nm程度にして、局所的に酸化膜の厚みの異なるゲ
ート酸化膜７を形成することができる。
のゲート酸化膜１１の厚みを50nm程度に保ったまま、部
分Ａ，Ｃの絶縁ゲート８端部のゲート酸化膜１１の厚み
を300nm程度にして、局所的に酸化膜の厚みの異なるゲ
ート酸化膜７を形成することができる。
【００３１】最後に、ゲート酸化膜７の所望の箇所をエ
ッチング除去することによりコンタクトホール（図示せ
ず）を形成し、ｎ＋型ドレイン領域４及びｎ＋型ソース
領域６と電気的にコンタクトをとるアルミニウム（Ａ
ｌ）等を材料とするドレイン電極９及びソース電極１０
を形成する（図２（ｇ））。
ッチング除去することによりコンタクトホール（図示せ
ず）を形成し、ｎ＋型ドレイン領域４及びｎ＋型ソース
領域６と電気的にコンタクトをとるアルミニウム（Ａ
ｌ）等を材料とするドレイン電極９及びソース電極１０
を形成する（図２（ｇ））。
【００３２】従って、本実施の形態においては、ｎ型半
導体層３表面における、ｎ＋型ドレイン領域４とｎ＋型
ソース領域６との間に介在するｐ型ウェル領域５上のゲ
ート酸化膜７の厚みを薄く保ったまま、絶縁ゲート８と
ｎ＋型ソース領域６とが対向している部分に介在するゲ
ート酸化膜７と、絶縁ゲート８の、ｐ型ウェル領域５の
外周縁上からｎ＋型ドレイン領域４の方向に延設してい
る部分のゲート酸化膜７の厚みを厚くしたので、オン抵
抗を増加させることなく、ゲート・ソース間容量（Cg
s）及びゲート・ドレイン間容量（Cgd）を減少させ、結
果的に入力容量（Ciss）及び出力容量（Coss）を小さく
することができる。
導体層３表面における、ｎ＋型ドレイン領域４とｎ＋型
ソース領域６との間に介在するｐ型ウェル領域５上のゲ
ート酸化膜７の厚みを薄く保ったまま、絶縁ゲート８と
ｎ＋型ソース領域６とが対向している部分に介在するゲ
ート酸化膜７と、絶縁ゲート８の、ｐ型ウェル領域５の
外周縁上からｎ＋型ドレイン領域４の方向に延設してい
る部分のゲート酸化膜７の厚みを厚くしたので、オン抵
抗を増加させることなく、ゲート・ソース間容量（Cg
s）及びゲート・ドレイン間容量（Cgd）を減少させ、結
果的に入力容量（Ciss）及び出力容量（Coss）を小さく
することができる。
【００３３】＝実施の形態２＝ 図３は、本発明に係るSOI構造型のLDMOSFETの他の実施
の形態を示す概略断面図である。本実施の形態に係るLD
MOSFETは、実施の形態１として図１に示すLDMOSFETにお
いて、ｐ型ウェル領域５のジャンクション（外周縁）
を、ｎ型半導体層３表面近傍でｎ＋型ソース領域６側に
曲げて、チャネル長を短くしたｐ型ウェル領域１４を形
成した構造である。
の形態を示す概略断面図である。本実施の形態に係るLD
MOSFETは、実施の形態１として図１に示すLDMOSFETにお
いて、ｐ型ウェル領域５のジャンクション（外周縁）
を、ｎ型半導体層３表面近傍でｎ＋型ソース領域６側に
曲げて、チャネル長を短くしたｐ型ウェル領域１４を形
成した構造である。
【００３４】以下において、本実施の形態に係るSOI構
造型のLDMOSFETの製造工程について図面に基づき説明す
る。図４は、本実施の形態に係るSOI構造型のLDMOSFET
の製造工程を示す概略断面図である。本実施の形態に係
るLDMOSFETの製造工程は、実施の形態１として図２に示
すLDMOSFETの製造工程の（ｅ）において、ｐ型ウェル領
域７の外周縁のｎ型半導体層３表面近傍にもｎ型不純物
を斜めにイオン注入することにより、ｐ型ウェル領域７
の外周縁のｎ型半導体層３表面近傍をｎ＋型に反転させ
ており（図４（ｅ））、その他の製造工程は同様であ
る。
造型のLDMOSFETの製造工程について図面に基づき説明す
る。図４は、本実施の形態に係るSOI構造型のLDMOSFET
の製造工程を示す概略断面図である。本実施の形態に係
るLDMOSFETの製造工程は、実施の形態１として図２に示
すLDMOSFETの製造工程の（ｅ）において、ｐ型ウェル領
域７の外周縁のｎ型半導体層３表面近傍にもｎ型不純物
を斜めにイオン注入することにより、ｐ型ウェル領域７
の外周縁のｎ型半導体層３表面近傍をｎ＋型に反転させ
ており（図４（ｅ））、その他の製造工程は同様であ
る。
【００３５】本実施の形態においては、ｐ型ウェル領域
７の外周縁のｎ型半導体層３表面近傍をｎ＋型に反転さ
せているので、酸化はｐ型ウェル領域７の外周縁のｎ型
半導体層３表面近傍にも進行し、結果的にｎ型不純物の
イオン注入と、酸化によるｐ型不純物の酸化膜中への偏
析の両方の効果でｐ型ウェル領域７の外周縁のｎ型半導
体層３表面近傍がｎ＋型ソース領域６側へ曲がったよう
なｐ型ウェル領域１４が形成され、実質的にチャネル長
が短くなる。
７の外周縁のｎ型半導体層３表面近傍をｎ＋型に反転さ
せているので、酸化はｐ型ウェル領域７の外周縁のｎ型
半導体層３表面近傍にも進行し、結果的にｎ型不純物の
イオン注入と、酸化によるｐ型不純物の酸化膜中への偏
析の両方の効果でｐ型ウェル領域７の外周縁のｎ型半導
体層３表面近傍がｎ＋型ソース領域６側へ曲がったよう
なｐ型ウェル領域１４が形成され、実質的にチャネル長
が短くなる。
【００３６】このような構造にすることにより、ゲート
・ソース間容量（Cgs）及びゲート・ドレイン間容量（C
gd）を減少させ、結果的に入力容量（Ciss）及び出力容
量（Coss）を小さくすることができ、また、チャネル長
を短くすることで、オン抵抗を小さくすることができ
る。
・ソース間容量（Cgs）及びゲート・ドレイン間容量（C
gd）を減少させ、結果的に入力容量（Ciss）及び出力容
量（Coss）を小さくすることができ、また、チャネル長
を短くすることで、オン抵抗を小さくすることができ
る。
【００３７】
【発明の効果】請求項１または請求項３記載の発明は、
前記絶縁ゲートと前記高濃度第一導電型ソース領域との
対向する部分間の前記第二の絶縁層の膜厚と、前記絶縁
ゲートの、前記第二導電型ウェル領域の外周縁上から前
記高濃度第一導電型ドレイン領域の方向に向かって延設
する部分の下部の前記第二の絶縁層の膜厚とを、前記第
一導電型半導体層表面における、前記高濃度第一導電型
ドレイン領域と前記高濃度第一導電型ソース領域との間
に介在する前記第二導電型ウェル領域上の前記第二の絶
縁層の膜厚よりも厚くしたので、オン抵抗を増加させる
ことなく、ゲート・ソース間容量（Cgs）及びゲート・
ドレイン間容量（Cgd）を減少させ、結果的に入力容量
（Ciss）及び出力容量（Coss）を小さくすることがで
き、入力容量、出力容量及びオン抵抗を小さくすること
のできる半導体装置及びその製造方法を提供することが
できた。
前記絶縁ゲートと前記高濃度第一導電型ソース領域との
対向する部分間の前記第二の絶縁層の膜厚と、前記絶縁
ゲートの、前記第二導電型ウェル領域の外周縁上から前
記高濃度第一導電型ドレイン領域の方向に向かって延設
する部分の下部の前記第二の絶縁層の膜厚とを、前記第
一導電型半導体層表面における、前記高濃度第一導電型
ドレイン領域と前記高濃度第一導電型ソース領域との間
に介在する前記第二導電型ウェル領域上の前記第二の絶
縁層の膜厚よりも厚くしたので、オン抵抗を増加させる
ことなく、ゲート・ソース間容量（Cgs）及びゲート・
ドレイン間容量（Cgd）を減少させ、結果的に入力容量
（Ciss）及び出力容量（Coss）を小さくすることがで
き、入力容量、出力容量及びオン抵抗を小さくすること
のできる半導体装置及びその製造方法を提供することが
できた。
【００３８】請求項２または請求項４記載の発明は、請
求項１または請求項３記載の発明において、前記第二導
電型ウェル領域の外周縁の、前記第一導電型半導体層表
面近傍を、前記高濃度第一導電型ソース領域側に近づけ
たので、請求項１または請求項３記載の効果に加えて、
さらにオン抵抗を小さくすることができる。
求項１または請求項３記載の発明において、前記第二導
電型ウェル領域の外周縁の、前記第一導電型半導体層表
面近傍を、前記高濃度第一導電型ソース領域側に近づけ
たので、請求項１または請求項３記載の効果に加えて、
さらにオン抵抗を小さくすることができる。
【図１】本発明に係るSOI構造型のLDMOSFETの一実施の
形態を示す概略断面図である。
形態を示す概略断面図である。
【図２】本実施の形態に係るSOI構造型のLDMOSFETの製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３】本発明に係るSOI構造型のLDMOSFETの他の実施
の形態を示す概略断面図である。
の形態を示す概略断面図である。
【図４】本実施の形態に係るSOI構造型のLDMOSFETの製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図５】従来例に係るSOI構造型のLDMOSFETの容量成分
を示す概略断面図である。
を示す概略断面図である。
１ 半導体基板 ２ 絶縁層 ３ ｎ型半導体層 ４ ｎ＋型ドレイン領域 ５ ｐ型ウェル領域 ６ ｎ＋型ソース領域 ７ ゲート酸化膜 ８ 絶縁ゲート ９ ドレイン電極 １０ ソース電極 １１ ゲート酸化膜 １２ フォトレジスト １３ ｎ＋型不純物領域 １４ ｐ型ウェル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (4)
- 【請求項１】 半導体基板と該半導体基板上に第一の絶
縁層を介して形成された第一導電型半導体層とから成る
SOI基板と、該第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された高濃度第一
導電型ドレイン領域と、前記高濃度第一導電型ドレイン
領域と離間して囲むとともに、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に形
成された第二導電型ウェル領域と、該第二導電型ウェル
領域に内包され、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された高濃
度第一導電型ソース領域と、前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上に第二の絶縁層を介
して形成された絶縁ゲートとを有して成る半導体装置に
おいて、前記絶縁ゲートと前記高濃度第一導電型ソース
領域との対向する部分間の前記第二の絶縁層の膜厚と、
前記絶縁ゲートの、前記第二導電型ウェル領域の外周縁
上から前記高濃度第一導電型ドレイン領域の方向に向か
って延設する部分の下部の前記第二の絶縁層の膜厚と
を、前記第一導電型半導体層表面における、前記高濃度
第一導電型ドレイン領域と前記高濃度第一導電型ソース
領域との間に介在する前記第二導電型ウェル領域上の前
記第二の絶縁層の膜厚よりも厚くしたことを特徴とする
半導体装置。 - 【請求項２】 前記第二導電型ウェル領域の外周縁の、
前記第一導電型半導体層表面近傍を、前記高濃度第一導
電型ソース領域側に近づけたことを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 請求項１記載の半導体装置の製造方法で
あって、少なくとも前記絶縁ゲートをマスクして、斜め
方向に第一導電型不純物をイオン注入して、少なくとも
前記第二導電型ウェル領域の外周縁上から前記高濃度第
一導電型ドレイン領域の方向に向かって延設する部分の
下部の前記第一導電型半導体層表面に高濃度第一導電型
不純物領域を形成し、熱酸化を行うことにより、前記絶
縁ゲートと前記高濃度第一導電型ソース領域との対向す
る部分間の前記第二の絶縁層の膜厚と、前記絶縁ゲート
の、前記第二導電型ウェル領域の外周縁上から前記高濃
度第一導電型ドレイン領域の方向に向かって延設する部
分の下部の前記第二の絶縁層の膜厚とを、前記第一導電
型半導体層表面における、前記高濃度第一導電型ドレイ
ン領域と前記高濃度第一導電型ソース領域との間に介在
する前記第二導電型ウェル領域上の前記第二の絶縁層の
膜厚よりも厚くしたことを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記第二導電型ウェル領域の外周縁の、
前記第一導電型半導体層の表面近傍に、斜め方向に第一
導電型不純物をイオン注入して、前記高濃度第一導電型
不純物領域を形成し、熱酸化を行うことにより、前記第
二導電型ウェル領域の外周縁の、前記第一導電型半導体
層表面近傍を、前記高濃度第一導電型ソース領域側に近
づけたことを特徴とする請求項３記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022898A JPH11274499A (ja) | 1998-03-19 | 1998-03-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022898A JPH11274499A (ja) | 1998-03-19 | 1998-03-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274499A true JPH11274499A (ja) | 1999-10-08 |
Family
ID=13425503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7022898A Pending JPH11274499A (ja) | 1998-03-19 | 1998-03-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274499A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303142A (ja) * | 2005-04-20 | 2006-11-02 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| US7135742B1 (en) * | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
| JP2011181709A (ja) * | 2010-03-02 | 2011-09-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1998
- 1998-03-19 JP JP7022898A patent/JPH11274499A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135742B1 (en) * | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
| JP2006303142A (ja) * | 2005-04-20 | 2006-11-02 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| JP2011181709A (ja) * | 2010-03-02 | 2011-09-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8035112B1 (en) | SIC power DMOSFET with self-aligned source contact | |
| JPH08222735A (ja) | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| JP3742845B2 (ja) | ダブルゲート構造を持つｓｏｉ素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つｓｏｉ素子 | |
| JPH02210871A (ja) | 半導体装置 | |
| JP2000150892A (ja) | 半導体装置およびその製造方法 | |
| JP2908715B2 (ja) | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 | |
| JP3489362B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1050721A (ja) | バイポーラ・トランジスタおよび製造方法 | |
| JP2623902B2 (ja) | 半導体装置とその製造方法 | |
| JPH0666326B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10163496A (ja) | 半導体装置及びその製造方法 | |
| JP4265890B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| KR0175382B1 (ko) | 다결정 실리콘 측벽을 이용한 게이트-드레인 중첩 저농도 도핑 드레인 구조의 반도체 장치의 제조 방법 | |
| JPS58166759A (ja) | 半導体装置の製造方法 | |
| JP2000012867A (ja) | 半導体装置及びその製造方法 | |
| JPH07221301A (ja) | 絶縁ゲート型電界効果トランジスタとその製法 | |
| JPH03153081A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JPH1126766A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JPH10209429A (ja) | Ｔｆｔ型半導体装置及びその製造方法 | |
| KR0157872B1 (ko) | 모스형 전계효과 트랜지스터 및 그 제조방법 | |
| JPH10275912A (ja) | 半導体装置及びその製造方法 | |
| JP3397048B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6252470B2 (ja) | ||
| JPS59151469A (ja) | 保護回路素子 | |
| JPH11243205A (ja) | 半導体装置及びその製造方法 |