JPH11274508A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH11274508A JPH11274508A JP7816498A JP7816498A JPH11274508A JP H11274508 A JPH11274508 A JP H11274508A JP 7816498 A JP7816498 A JP 7816498A JP 7816498 A JP7816498 A JP 7816498A JP H11274508 A JPH11274508 A JP H11274508A
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Abstract
(57)【要約】
【課題】 多結晶シリコンを用い耐電圧を向上した薄膜
トランジスタの製造方法を提供する。 【解決手段】 透明絶縁基板21上に多結晶シリコン膜を
形成し、酸素プラズマにさらして絶縁膜を形成し、その
後絶縁膜を剥離する。多結晶シリコン膜上に、ゲート絶
縁膜36を堆積し、導電体膜を形成してパターニングし、
ゲート層27を形成する。ゲート層27を自己整合させてド
ーピングし、ゲート絶縁膜36およびチャネル領域23およ
びソース領域24およびドレイン領域25を同時にエッチン
グして形成する。層間絶縁膜28を堆積し、層間絶縁膜28
にコンタクトホール29を形成し、ゲート電極31、ソース
電極32およびドレイン電極33を形成し、薄膜トランジス
タ22を完成する。
トランジスタの製造方法を提供する。 【解決手段】 透明絶縁基板21上に多結晶シリコン膜を
形成し、酸素プラズマにさらして絶縁膜を形成し、その
後絶縁膜を剥離する。多結晶シリコン膜上に、ゲート絶
縁膜36を堆積し、導電体膜を形成してパターニングし、
ゲート層27を形成する。ゲート層27を自己整合させてド
ーピングし、ゲート絶縁膜36およびチャネル領域23およ
びソース領域24およびドレイン領域25を同時にエッチン
グして形成する。層間絶縁膜28を堆積し、層間絶縁膜28
にコンタクトホール29を形成し、ゲート電極31、ソース
電極32およびドレイン電極33を形成し、薄膜トランジス
タ22を完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁耐圧を向上し
た薄膜トランジスタの製造方法に関する。
た薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、液晶表示素子の画素スイッチング
素子または駆動回路形成素子として、多結晶半導体を活
性層にした薄膜トランジスタが用いられている。
素子または駆動回路形成素子として、多結晶半導体を活
性層にした薄膜トランジスタが用いられている。
【０００３】このように多結晶半導体として多結晶シリ
コンを用いた薄膜トランジスタの製造工程について、図
２６ないし図３０を参照して説明する。
コンを用いた薄膜トランジスタの製造工程について、図
２６ないし図３０を参照して説明する。
【０００４】まず、図２６に示すように、透明絶縁基板
１上に、半導体層を堆積してパターニングし活性層２を
形成し、この活性層２を含む透明絶縁基板上にゲート絶
縁膜３で覆う。
１上に、半導体層を堆積してパターニングし活性層２を
形成し、この活性層２を含む透明絶縁基板上にゲート絶
縁膜３で覆う。
【０００５】次に、図２７に示すように、ゲート絶縁膜
３を介した活性層２上に導体層膜を形成してパターニン
グしゲート電極４を形成する。
３を介した活性層２上に導体層膜を形成してパターニン
グしゲート電極４を形成する。
【０００６】そして、ゲート電極４をマスクとして自己
整合させ、活性層２に不純物を打ち込んで活性化しゲー
ト電極４と整合したチャネル領域５およびこのチャネル
領域５に隣接した低抵抗のソース領域およびドレイン領
域を形成する。
整合させ、活性層２に不純物を打ち込んで活性化しゲー
ト電極４と整合したチャネル領域５およびこのチャネル
領域５に隣接した低抵抗のソース領域およびドレイン領
域を形成する。
【０００７】また、ゲート電極４を含むゲート絶縁膜３
上に層間絶縁層８を形成し、この層間絶縁層８およびゲ
ート絶縁膜３にコンタクトホール９を開口形成し、この
コンタクトホール９に金属層を形成してソース領域６に
接続されたソース電極10およびドレイン領域７に接続さ
れたドレイン電極11を形成し、トップゲート型の薄膜ト
ランジスタ12を構成する。
上に層間絶縁層８を形成し、この層間絶縁層８およびゲ
ート絶縁膜３にコンタクトホール９を開口形成し、この
コンタクトホール９に金属層を形成してソース領域６に
接続されたソース電極10およびドレイン領域７に接続さ
れたドレイン電極11を形成し、トップゲート型の薄膜ト
ランジスタ12を構成する。
【０００８】このように、多結晶シリコンなどの多結晶
半導体を用いた薄膜トランジスタとしては、最高プロセ
ス温度が１０００℃程度の高温プロセスを用いたものが
実用化されている。
半導体を用いた薄膜トランジスタとしては、最高プロセ
ス温度が１０００℃程度の高温プロセスを用いたものが
実用化されている。
【０００９】これに対し、近年は、透明絶縁基板に耐熱
温度が６００℃以下の無アルカリガラスを用いて低コス
ト化を図っている。このように耐熱温度が低い場合に
は、低温プロセスを用いており、低温プロセスでは、活
性層は減圧ＣＶＤ（Chemical Vapor Deposition ）法
や、プラズマＣＶＤ法で堆積した非晶質シリコンにエキ
シマレーザを照射して溶融結晶化させ、ゲート絶縁膜と
してはプラズマＣＶＤ法でシリコン酸化膜を堆積した
り、常圧ＣＶＤ法でシリコン酸化膜を堆積した後、６０
０℃程度でアニールして形成している。
温度が６００℃以下の無アルカリガラスを用いて低コス
ト化を図っている。このように耐熱温度が低い場合に
は、低温プロセスを用いており、低温プロセスでは、活
性層は減圧ＣＶＤ（Chemical Vapor Deposition ）法
や、プラズマＣＶＤ法で堆積した非晶質シリコンにエキ
シマレーザを照射して溶融結晶化させ、ゲート絶縁膜と
してはプラズマＣＶＤ法でシリコン酸化膜を堆積した
り、常圧ＣＶＤ法でシリコン酸化膜を堆積した後、６０
０℃程度でアニールして形成している。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな低温プロセスで形成した薄膜トランジスタ12におい
ては、耐電圧に問題を有している。
うな低温プロセスで形成した薄膜トランジスタ12におい
ては、耐電圧に問題を有している。
【００１１】たとえば、上述のような同じ形状のトップ
ゲート型の薄膜トランジスタで活性層を非晶質シリコン
で形成した場合と、多結晶シリコンで形成した場合とで
比較すると、多結晶シリコンで形成した場合には、非晶
質シリコンで形成した場合に比べて耐電圧が低い。
ゲート型の薄膜トランジスタで活性層を非晶質シリコン
で形成した場合と、多結晶シリコンで形成した場合とで
比較すると、多結晶シリコンで形成した場合には、非晶
質シリコンで形成した場合に比べて耐電圧が低い。
【００１２】本発明は、上記問題点に鑑みなされたもの
で、多結晶シリコンを用い耐電圧を向上した薄膜トラン
ジスタの製造方法を提供することを目的とする。
で、多結晶シリコンを用い耐電圧を向上した薄膜トラン
ジスタの製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、絶縁基板上に
多結晶の半導体薄膜を形成する工程と、前記半導体薄膜
を気体プラズマにさらす工程と、この気体プラズマにさ
らす工程で半導体薄膜に形成された絶縁膜を剥離する工
程と、前記絶縁膜が剥離された半導体薄膜上にゲート絶
縁膜を被覆する工程とを具備したもので、気体プラズマ
工程で半導体薄膜に絶縁膜を形成することにより、多結
晶化された半導体薄膜の表面の凹凸が軽減されて電界集
中が軽減し、絶縁破壊を防止することにより耐電圧を向
上する。
多結晶の半導体薄膜を形成する工程と、前記半導体薄膜
を気体プラズマにさらす工程と、この気体プラズマにさ
らす工程で半導体薄膜に形成された絶縁膜を剥離する工
程と、前記絶縁膜が剥離された半導体薄膜上にゲート絶
縁膜を被覆する工程とを具備したもので、気体プラズマ
工程で半導体薄膜に絶縁膜を形成することにより、多結
晶化された半導体薄膜の表面の凹凸が軽減されて電界集
中が軽減し、絶縁破壊を防止することにより耐電圧を向
上する。
【００１４】また、気体プラズマは、酸素原子および窒
素原子の少なくともいずれかの構成元素を含むもので、
酸化あるいは窒化により半導体薄膜の表面に絶縁膜を形
成する。
素原子の少なくともいずれかの構成元素を含むもので、
酸化あるいは窒化により半導体薄膜の表面に絶縁膜を形
成する。
【００１５】さらに、気体プラズマにさらす工程は、６
５０℃以下の温度であるもので、低温プロセスにも対応
する。
５０℃以下の温度であるもので、低温プロセスにも対応
する。
【００１６】また、本発明は、絶縁基板上に半導体薄膜
を形成する工程と、この半導体薄膜上にゲート絶縁膜を
形成する工程と、このゲート絶縁膜上に導電体膜を形成
する工程と、前記ゲート絶縁膜および導電体膜を同時に
エッチングする工程とを具備したもので、ゲート絶縁膜
と導電体膜とを同時にエッチングすることにより、導電
体膜が半導体薄膜の側面にオーバラップすることがなく
なり、絶縁破壊を防止することにより耐電圧を向上す
る。
を形成する工程と、この半導体薄膜上にゲート絶縁膜を
形成する工程と、このゲート絶縁膜上に導電体膜を形成
する工程と、前記ゲート絶縁膜および導電体膜を同時に
エッチングする工程とを具備したもので、ゲート絶縁膜
と導電体膜とを同時にエッチングすることにより、導電
体膜が半導体薄膜の側面にオーバラップすることがなく
なり、絶縁破壊を防止することにより耐電圧を向上す
る。
【００１７】さらに、絶縁基板上に半導体薄膜を形成す
る工程と、この半導体薄膜上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上に導電体膜を形成する工程
とは、真空内で一貫して形成するもので、不必要な酸化
あるいは窒化などが生じず、界面準位を低下する。
る工程と、この半導体薄膜上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上に導電体膜を形成する工程
とは、真空内で一貫して形成するもので、不必要な酸化
あるいは窒化などが生じず、界面準位を低下する。
【００１８】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
の製造方法の一実施の形態を図面を参照して説明する。
の製造方法の一実施の形態を図面を参照して説明する。
【００１９】図１および図２に示すように、透明絶縁基
板21上に、ｎ型またはｐ型の薄膜トランジスタ（Thin F
ilm Transistor）22が形成されている。
板21上に、ｎ型またはｐ型の薄膜トランジスタ（Thin F
ilm Transistor）22が形成されている。
【００２０】まず、多結晶シリコンの活性層となりｎ型
の場合は燐（Ｐ）、ｐ型の場合はボロン（Ｂ）がドーピ
ングされた膜厚が５０ｎｍのチャネル領域23が形成さ
れ、このチャネル領域23に隣接してソース領域24および
ドレイン領域25がそれぞれ形成されている。
の場合は燐（Ｐ）、ｐ型の場合はボロン（Ｂ）がドーピ
ングされた膜厚が５０ｎｍのチャネル領域23が形成さ
れ、このチャネル領域23に隣接してソース領域24および
ドレイン領域25がそれぞれ形成されている。
【００２１】さらに、このチャネル領域23などの上面に
は、膜厚が１００ｎｍの酸化シリコン（ＳｉＯ2 ）のゲ
ート絶縁膜26が形成され、このゲート絶縁膜26を介した
チャネル領域23上方には合金製のゲート層27が形成され
ている。また、このゲート層27を含む全面には、膜厚が
５００ｎｍの酸化シリコン（ＳｉＯ2 ）の層間絶縁膜28
が形成され、この層間絶縁膜28にはコンタクトホール29
が形成され、コンタクトホール29には、ゲート層27に接
続された膜厚６００ｎｍのアルミニウム（Ａｌ）製のゲ
ート電極31、ソース領域24に接続された膜厚６００ｎｍ
のアルミニウム製のソース電極32、ドレイン領域25に接
続された膜厚６００ｎｍのアルミニウム製のドレイン電
極33が堆積されて形成されている。
は、膜厚が１００ｎｍの酸化シリコン（ＳｉＯ2 ）のゲ
ート絶縁膜26が形成され、このゲート絶縁膜26を介した
チャネル領域23上方には合金製のゲート層27が形成され
ている。また、このゲート層27を含む全面には、膜厚が
５００ｎｍの酸化シリコン（ＳｉＯ2 ）の層間絶縁膜28
が形成され、この層間絶縁膜28にはコンタクトホール29
が形成され、コンタクトホール29には、ゲート層27に接
続された膜厚６００ｎｍのアルミニウム（Ａｌ）製のゲ
ート電極31、ソース領域24に接続された膜厚６００ｎｍ
のアルミニウム製のソース電極32、ドレイン領域25に接
続された膜厚６００ｎｍのアルミニウム製のドレイン電
極33が堆積されて形成されている。
【００２２】次に、上記実施の形態の製造方法について
説明する。
説明する。
【００２３】まず、図３に示すように、透明絶縁基板21
上にプラズマ・エンハンストＣＶＤ（Plasma Enhanced
Chemical Vapor Deposition ）法で膜厚５０ｎｍの非晶
質シリコン層を成膜する。そして、４５０℃でアニール
することにより、非晶質シリコン層の中の水素濃度を低
減させ、エキシマレーザ光を照射して非晶質シリコンを
多結晶化させ、半導体薄膜である多結晶シリコン膜35を
形成する。また、圧力１６０Ｐａ、ＲＦパワー０．５Ｗ
／ｃｍ2 、基板温度４２０℃で、酸素元素を含む酸素プ
ラズマにさらし、多結晶シリコン膜35の表面に酸化シリ
コン（ＳｉＯ2）の絶縁膜を形成し、緩衝フッ素溶液で
３０秒間エッチングして表面の絶縁膜を剥離する。
上にプラズマ・エンハンストＣＶＤ（Plasma Enhanced
Chemical Vapor Deposition ）法で膜厚５０ｎｍの非晶
質シリコン層を成膜する。そして、４５０℃でアニール
することにより、非晶質シリコン層の中の水素濃度を低
減させ、エキシマレーザ光を照射して非晶質シリコンを
多結晶化させ、半導体薄膜である多結晶シリコン膜35を
形成する。また、圧力１６０Ｐａ、ＲＦパワー０．５Ｗ
／ｃｍ2 、基板温度４２０℃で、酸素元素を含む酸素プ
ラズマにさらし、多結晶シリコン膜35の表面に酸化シリ
コン（ＳｉＯ2）の絶縁膜を形成し、緩衝フッ素溶液で
３０秒間エッチングして表面の絶縁膜を剥離する。
【００２４】次に、図４に示すように、多結晶シリコン
膜35上に、基板温度３５０℃でＴＥＯＳおよび酸素を原
料ガスとしたプラズマ・エンハンストＣＶＤ法により、
膜厚１００ｎｍのシリコン酸化膜のゲート酸化膜となる
ゲート絶縁膜36を堆積する。
膜35上に、基板温度３５０℃でＴＥＯＳおよび酸素を原
料ガスとしたプラズマ・エンハンストＣＶＤ法により、
膜厚１００ｎｍのシリコン酸化膜のゲート酸化膜となる
ゲート絶縁膜36を堆積する。
【００２５】そして、スパッタリング法により、ゲート
絶縁膜36上に、モリブデンおよびタングステンの合金の
導電体膜を形成し、パターニングして、図５および図６
に示すように、ゲート層27を形成する。また、ゲート層
27を自己整合させ、イオンドーピング法により、不純
物、ｎ型の場合には燐、ｐ型の場合にはボロンをドーピ
ング量を１ｅ16ａｔｍｓ／ｃｍ2 としてドーピングし、
ゲート層27に自己整合したチャネル領域23およびこのチ
ャネル領域23に隣接した低抵抗領域38，38を形成し、エ
キシマレーザ光を照射して活性化する。
絶縁膜36上に、モリブデンおよびタングステンの合金の
導電体膜を形成し、パターニングして、図５および図６
に示すように、ゲート層27を形成する。また、ゲート層
27を自己整合させ、イオンドーピング法により、不純
物、ｎ型の場合には燐、ｐ型の場合にはボロンをドーピ
ング量を１ｅ16ａｔｍｓ／ｃｍ2 としてドーピングし、
ゲート層27に自己整合したチャネル領域23およびこのチ
ャネル領域23に隣接した低抵抗領域38，38を形成し、エ
キシマレーザ光を照射して活性化する。
【００２６】また、図７および図８に示すように、ゲー
ト絶縁膜36および低抵抗領域38を同時にエッチングして
島切りし、ゲート絶縁膜26、ソース領域24およびドレイ
ン領域25を形成する。
ト絶縁膜36および低抵抗領域38を同時にエッチングして
島切りし、ゲート絶縁膜26、ソース領域24およびドレイ
ン領域25を形成する。
【００２７】さらに、図１および図２に示すように、全
面に、基板温度４００℃で常温ＣＶＤ法により、膜厚５
００ｎｍのシリコン酸化膜の層間絶縁膜28を堆積する。
そして、層間絶縁膜28にコンタクトホール29を形成し、
アルミニウムをスパッタリングして、それぞれ膜厚が６
００ｎｍのゲート層27に接続されたゲート電極31、ソー
ス領域24に接続されたソース電極32およびドレイン領域
25に接続されたドレイン電極33を形成し、薄膜トランジ
スタ22を完成する。
面に、基板温度４００℃で常温ＣＶＤ法により、膜厚５
００ｎｍのシリコン酸化膜の層間絶縁膜28を堆積する。
そして、層間絶縁膜28にコンタクトホール29を形成し、
アルミニウムをスパッタリングして、それぞれ膜厚が６
００ｎｍのゲート層27に接続されたゲート電極31、ソー
ス領域24に接続されたソース電極32およびドレイン領域
25に接続されたドレイン電極33を形成し、薄膜トランジ
スタ22を完成する。
【００２８】ここで、上述の実施の形態の薄膜トランジ
スタ22と、従来のとおりの多結晶シリコンを用いた薄膜
トランジスタと、非晶質シリコンを用いた薄膜トランジ
スタとの絶縁耐圧を比較すると、図９に示す上述の実施
の形態の薄膜トランジスタ22の場合、図１０に示す従来
のとおりの多結晶シリコンを用いた薄膜トランジスタに
比べて絶縁耐圧を大きくすることができ、図１１に示す
非晶質シリコンを用いた薄膜トランジスタの絶縁耐圧に
近付けることができる。
スタ22と、従来のとおりの多結晶シリコンを用いた薄膜
トランジスタと、非晶質シリコンを用いた薄膜トランジ
スタとの絶縁耐圧を比較すると、図９に示す上述の実施
の形態の薄膜トランジスタ22の場合、図１０に示す従来
のとおりの多結晶シリコンを用いた薄膜トランジスタに
比べて絶縁耐圧を大きくすることができ、図１１に示す
非晶質シリコンを用いた薄膜トランジスタの絶縁耐圧に
近付けることができる。
【００２９】ここで、多結晶シリコンを活性層に用いた
場合に、薄膜トランジスタの絶縁耐圧が低下する理由に
ついて考えると、形成時に多結晶シリコンの表面に凹凸
が生ずるとともにエッチングの際に側面に凹凸が生じ、
これら凹凸により電界が集中して絶縁絶縁耐圧が低下す
るためである。
場合に、薄膜トランジスタの絶縁耐圧が低下する理由に
ついて考えると、形成時に多結晶シリコンの表面に凹凸
が生ずるとともにエッチングの際に側面に凹凸が生じ、
これら凹凸により電界が集中して絶縁絶縁耐圧が低下す
るためである。
【００３０】また、多結晶シリコン薄膜上に、ＴＥＯＳ
と酸素を用いたプラズマＣＶＤ法で形成した膜厚１００
ｎｍのシリコン薄膜の絶縁耐圧について図１２ないし図
１６を参照して説明する。
と酸素を用いたプラズマＣＶＤ法で形成した膜厚１００
ｎｍのシリコン薄膜の絶縁耐圧について図１２ないし図
１６を参照して説明する。
【００３１】図１２に示すそのままの状態の多結晶シリ
コン薄膜上にシリコン薄膜を形成したものは、図１３に
示す結晶シリコン薄膜上にシリコン薄膜を形成したもの
に比べ、絶縁耐圧が大きく低下する。一方、図１４に示
す研磨により表面の凹凸をなくした多結晶シリコン薄膜
上にシリコン薄膜を形成したものは絶縁耐圧が上昇し
て、図１３に示す結晶シリコン薄膜上にシリコン薄膜を
形成したものに絶縁耐圧がほぼ同等になる。
コン薄膜上にシリコン薄膜を形成したものは、図１３に
示す結晶シリコン薄膜上にシリコン薄膜を形成したもの
に比べ、絶縁耐圧が大きく低下する。一方、図１４に示
す研磨により表面の凹凸をなくした多結晶シリコン薄膜
上にシリコン薄膜を形成したものは絶縁耐圧が上昇し
て、図１３に示す結晶シリコン薄膜上にシリコン薄膜を
形成したものに絶縁耐圧がほぼ同等になる。
【００３２】このように、多結晶シリコンの表面の凹凸
を研磨して平坦化することにより、絶縁耐圧は大幅に上
昇するが、たとえば液晶表示素子に用いられるような大
型の透明絶縁基板の多結晶シリコンの膜表面を研磨する
ことは非常に困難である。
を研磨して平坦化することにより、絶縁耐圧は大幅に上
昇するが、たとえば液晶表示素子に用いられるような大
型の透明絶縁基板の多結晶シリコンの膜表面を研磨する
ことは非常に困難である。
【００３３】また、図１５に示す表面を酸素プラズマで
さらして絶縁膜を形成し、この絶縁膜を剥離した多結晶
シリコン薄膜上にシリコン薄膜を形成したものは、図１
４に示す研磨したもの程ではないが、絶縁耐圧が向上す
る。
さらして絶縁膜を形成し、この絶縁膜を剥離した多結晶
シリコン薄膜上にシリコン薄膜を形成したものは、図１
４に示す研磨したもの程ではないが、絶縁耐圧が向上す
る。
【００３４】これは、酸化して形成された絶縁膜を剥離
することによって、表面の凹凸の突起が丸められ、集中
する電界を緩和する効果によると考えられる。
することによって、表面の凹凸の突起が丸められ、集中
する電界を緩和する効果によると考えられる。
【００３５】一方、表面を酸化させて形成した絶縁膜を
剥離するのは、プラズマによって形成された酸化膜はシ
リコンリッチで膜中に電荷を多数含むためであり、絶縁
膜を剥離せずにそのまま残したものでは薄膜トランジス
タの閾値電圧のシフトが起こり、絶縁膜を剥離しない場
合には、剥離した場合に比べて閾値電圧が２Ｖ程度低下
してしまう。
剥離するのは、プラズマによって形成された酸化膜はシ
リコンリッチで膜中に電荷を多数含むためであり、絶縁
膜を剥離せずにそのまま残したものでは薄膜トランジス
タの閾値電圧のシフトが起こり、絶縁膜を剥離しない場
合には、剥離した場合に比べて閾値電圧が２Ｖ程度低下
してしまう。
【００３６】また、図１０に示す多結晶シリコンの薄膜
トランジスタでの絶縁耐圧の低下は、図１２に示す多結
晶シリコン薄膜上での絶縁耐圧の低下より大きい。これ
は、多結晶シリコン薄膜の表面の凹凸のみならず、島き
りした後に多結晶シリコン薄膜の側面にも凹凸が形成さ
れるためであり、特に、側面は膜厚が平面部に比べて薄
いため、凹凸の効果が顕著に現れる。
トランジスタでの絶縁耐圧の低下は、図１２に示す多結
晶シリコン薄膜上での絶縁耐圧の低下より大きい。これ
は、多結晶シリコン薄膜の表面の凹凸のみならず、島き
りした後に多結晶シリコン薄膜の側面にも凹凸が形成さ
れるためであり、特に、側面は膜厚が平面部に比べて薄
いため、凹凸の効果が顕著に現れる。
【００３７】さらに、非晶質シリコンの薄膜トランジス
タは、図１６に示す金属による段部を形成した多結晶シ
リコンのものに近い絶縁耐圧を有している。
タは、図１６に示す金属による段部を形成した多結晶シ
リコンのものに近い絶縁耐圧を有している。
【００３８】また、上記実施の形態によれば、ソース領
域24およびドレイン領域25の側壁には、ゲート層27がオ
ーバラップせず、段差は膜厚の厚い層間絶縁膜28で被覆
されているため、薄膜トランジスタ22の絶縁耐圧は平面
の絶縁耐圧により決定される。
域24およびドレイン領域25の側壁には、ゲート層27がオ
ーバラップせず、段差は膜厚の厚い層間絶縁膜28で被覆
されているため、薄膜トランジスタ22の絶縁耐圧は平面
の絶縁耐圧により決定される。
【００３９】次に、他の実施の形態を図１７ないし図２
５に示す駆動回路一体型の液晶表示素子を形成するため
の素子を参照して説明する。
５に示す駆動回路一体型の液晶表示素子を形成するため
の素子を参照して説明する。
【００４０】図２４および図２５に示すように、透明絶
縁基板41上に、ｎ型薄膜トランジスタ（Thin Film Tran
sistor）42、ｐ型薄膜トランジスタ43および補助容量44
が形成されている。
縁基板41上に、ｎ型薄膜トランジスタ（Thin Film Tran
sistor）42、ｐ型薄膜トランジスタ43および補助容量44
が形成されている。
【００４１】まず、透明絶縁基板41上に、ｎ型薄膜トラ
ンジスタ42のチャネル領域45が形成され、このチャネル
領域45に隣接してＬＤＤ（Light Doped Drain ）領域4
6，46が形成され、これらＬＤＤ領域46のチャネル領域4
5の反対側には、ｎ+ 領域のソース領域47およびドレイ
ン領域48がそれぞれ形成されている。また、同様に、透
明絶縁基板41上にｐ型薄膜トランジスタ43のチャネル領
域51が形成され、このチャネル領域51に隣接してｎ+ 領
域のソース領域52およびドレイン領域53が形成されてい
る。さらに、透明絶縁基板41上に補助容量44のシリコン
膜54が形成されている。
ンジスタ42のチャネル領域45が形成され、このチャネル
領域45に隣接してＬＤＤ（Light Doped Drain ）領域4
6，46が形成され、これらＬＤＤ領域46のチャネル領域4
5の反対側には、ｎ+ 領域のソース領域47およびドレイ
ン領域48がそれぞれ形成されている。また、同様に、透
明絶縁基板41上にｐ型薄膜トランジスタ43のチャネル領
域51が形成され、このチャネル領域51に隣接してｎ+ 領
域のソース領域52およびドレイン領域53が形成されてい
る。さらに、透明絶縁基板41上に補助容量44のシリコン
膜54が形成されている。
【００４２】さらに、これらチャネル領域45，51などの
上面には、酸化シリコン（ＳｉＯ2）のゲート絶縁膜5
5，56が形成され、これらゲート絶縁膜55，56を介した
チャネル領域45，51の上方にはゲート層57，58が形成さ
れ、シリコン膜54上には酸化シリコン膜61および金属膜
62が積層形成されている。
上面には、酸化シリコン（ＳｉＯ2）のゲート絶縁膜5
5，56が形成され、これらゲート絶縁膜55，56を介した
チャネル領域45，51の上方にはゲート層57，58が形成さ
れ、シリコン膜54上には酸化シリコン膜61および金属膜
62が積層形成されている。
【００４３】そして、これらゲート層57，58および金属
膜62上には、層間絶縁膜63が形成されている。
膜62上には、層間絶縁膜63が形成されている。
【００４４】また、この層間絶縁膜63にはｎ型薄膜トラ
ンジスタ42のコンタクトホール64が形成され、コンタク
トホール64にはゲート層57に接続されたゲート電極65、
ソース領域47に接続されたソース電極66、ドレイン領域
25に接続されたドレイン電極67が堆積されて形成されて
いる。さらに、同様に、層間絶縁膜63にはｐ型薄膜トラ
ンジスタ43のコンタクトホール71が形成され、コンタク
トホール71にはゲート層58に接続されたゲート電極72、
ソース領域52に接続されたソース電極73、ドレイン領域
53に接続されたドレイン電極74が堆積されて形成されて
いる。そして、補助容量44には、金属膜62に対向して補
助容量電極75が形成されている。
ンジスタ42のコンタクトホール64が形成され、コンタク
トホール64にはゲート層57に接続されたゲート電極65、
ソース領域47に接続されたソース電極66、ドレイン領域
25に接続されたドレイン電極67が堆積されて形成されて
いる。さらに、同様に、層間絶縁膜63にはｐ型薄膜トラ
ンジスタ43のコンタクトホール71が形成され、コンタク
トホール71にはゲート層58に接続されたゲート電極72、
ソース領域52に接続されたソース電極73、ドレイン領域
53に接続されたドレイン電極74が堆積されて形成されて
いる。そして、補助容量44には、金属膜62に対向して補
助容量電極75が形成されている。
【００４５】次に、上記実施の形態の製造方法について
説明する。
説明する。
【００４６】まず、図１７に示すように、透明絶縁基板
41上に半導体薄膜としての多結晶シリコン膜81を成膜
し、４５０℃程度の温度で、酸素元素を含む酸素プラズ
マにさらし、半導体薄膜である多結晶シリコン膜81の表
面に酸化シリコン（ＳｉＯ2 ）の絶縁膜を形成し、緩衝
フッ酸溶液でエッチングして表面の絶縁膜を剥離する。
41上に半導体薄膜としての多結晶シリコン膜81を成膜
し、４５０℃程度の温度で、酸素元素を含む酸素プラズ
マにさらし、半導体薄膜である多結晶シリコン膜81の表
面に酸化シリコン（ＳｉＯ2 ）の絶縁膜を形成し、緩衝
フッ酸溶液でエッチングして表面の絶縁膜を剥離する。
【００４７】次に、図１８および図１９に示すように、
多結晶シリコン膜81上に、ゲート酸化膜となるシリコン
酸化膜82および金属膜83を堆積し、金属膜83をパターニ
ングする。そして、不純物を注入して低抵抗領域84を形
成する。
多結晶シリコン膜81上に、ゲート酸化膜となるシリコン
酸化膜82および金属膜83を堆積し、金属膜83をパターニ
ングする。そして、不純物を注入して低抵抗領域84を形
成する。
【００４８】さらに、図２０に示すように、金属膜83を
再度パターニングしてゲート層57を形成し、このゲート
層57を自己整合させ、再び不純物を注入し、チャネル領
域45に隣接してｎ- 領域のＬＤＤ領域46，46を形成する
とともに、ｎ+ 領域85を形成する。
再度パターニングしてゲート層57を形成し、このゲート
層57を自己整合させ、再び不純物を注入し、チャネル領
域45に隣接してｎ- 領域のＬＤＤ領域46，46を形成する
とともに、ｎ+ 領域85を形成する。
【００４９】また、図２１に示すように、レジスト86を
堆積してパターニングし、ｎ型薄膜トランジスタ42の全
域およびｐ型薄膜トランジスタ43のゲート層58上をマス
クし、チャネル領域51および隣接するｐ+ 領域87を形成
する。
堆積してパターニングし、ｎ型薄膜トランジスタ42の全
域およびｐ型薄膜トランジスタ43のゲート層58上をマス
クし、チャネル領域51および隣接するｐ+ 領域87を形成
する。
【００５０】そして、図２２および図２３に示すよう
に、酸化シリコン膜61とｎ+ 領域85、ｐ+ 領域87、酸化
シリコン膜61および金属膜62とを同時にエッチングして
島切りし、ｎ型薄膜トランジスタ42のゲート絶縁膜55、
ソース領域47およびドレイン領域48を形成し、ｐ型薄膜
トランジスタ43のゲート絶縁膜56、ソース領域52および
ドレイン領域53を形成し、補助容量44の酸化シリコン膜
61および金属膜62を形成する。
に、酸化シリコン膜61とｎ+ 領域85、ｐ+ 領域87、酸化
シリコン膜61および金属膜62とを同時にエッチングして
島切りし、ｎ型薄膜トランジスタ42のゲート絶縁膜55、
ソース領域47およびドレイン領域48を形成し、ｐ型薄膜
トランジスタ43のゲート絶縁膜56、ソース領域52および
ドレイン領域53を形成し、補助容量44の酸化シリコン膜
61および金属膜62を形成する。
【００５１】さらに、図２４および図２５に示すよう
に、全面に、シリコン酸化膜の層間絶縁膜63を堆積す
る。そして、層間絶縁膜63にコンタクトホール64，71を
形成し、ｎ型薄膜トランジスタ42のゲート層57に接続さ
れたゲート電極65、ソース領域47に接続されたソース電
極66およびドレイン領域48に接続されたドレイン電極67
を形成し、ｐ型薄膜トランジスタ43のゲート層58に接続
されたゲート電極72、ソース領域52に接続されたソース
電極73およびドレイン領域53に接続されたドレイン電極
74を形成し、補助容量44の補助容量電極75を形成して完
成する。
に、全面に、シリコン酸化膜の層間絶縁膜63を堆積す
る。そして、層間絶縁膜63にコンタクトホール64，71を
形成し、ｎ型薄膜トランジスタ42のゲート層57に接続さ
れたゲート電極65、ソース領域47に接続されたソース電
極66およびドレイン領域48に接続されたドレイン電極67
を形成し、ｐ型薄膜トランジスタ43のゲート層58に接続
されたゲート電極72、ソース領域52に接続されたソース
電極73およびドレイン領域53に接続されたドレイン電極
74を形成し、補助容量44の補助容量電極75を形成して完
成する。
【００５２】上記実施の形態も、多結晶半導体である多
結晶シリコンの表面の凹凸を緩和することと、多結晶シ
リコンの側部にゲート層57，58がオーバーラップしない
という２つの効果により、ｎ型薄膜トランジスタ42およ
びｐ型薄膜トランジスタ43の絶縁耐圧を高くすることが
できる。
結晶シリコンの表面の凹凸を緩和することと、多結晶シ
リコンの側部にゲート層57，58がオーバーラップしない
という２つの効果により、ｎ型薄膜トランジスタ42およ
びｐ型薄膜トランジスタ43の絶縁耐圧を高くすることが
できる。
【００５３】なお、いずれの実施の形態でも、多結晶シ
リコンの表面の凹凸を緩和するために酸素プラズマを用
いたが、窒化処理をして窒化シリコンを形成しても同様
の効果を得ることができる。また、窒化処理する際に
は、ＮＨ3 またはＮ2 プラズマを用いればよく、Ｎ2 Ｏ
ガスを用いたり、Ｎ2 とＯ2 などの混合プラズマによっ
て酸化および窒化を同時に行ない酸窒化シリコンを形成
してもよい。
リコンの表面の凹凸を緩和するために酸素プラズマを用
いたが、窒化処理をして窒化シリコンを形成しても同様
の効果を得ることができる。また、窒化処理する際に
は、ＮＨ3 またはＮ2 プラズマを用いればよく、Ｎ2 Ｏ
ガスを用いたり、Ｎ2 とＯ2 などの混合プラズマによっ
て酸化および窒化を同時に行ない酸窒化シリコンを形成
してもよい。
【００５４】さらに、いずれの実施の形態でも、多結晶
半導体である多結晶シリコンの表面の凹凸を緩和するこ
とと、側部にゲート層がオーバーラップしない２つの効
果を同時に用いているが、それぞれ単独で用いてもそれ
ぞれ一定の効果を奏する。特に、透明絶縁基板上に半導
体薄膜を形成する工程と、ゲート絶縁膜を形成する工程
と、導電体層を形成する工程と真空一貫で行ない、多結
晶シリコンの側部にゲート層がオーバーラップしない効
果を用いると、ゲート絶縁膜と半導体薄膜との間の界面
準位を低減でき、薄膜トランジスタの特性が向上する。
半導体である多結晶シリコンの表面の凹凸を緩和するこ
とと、側部にゲート層がオーバーラップしない２つの効
果を同時に用いているが、それぞれ単独で用いてもそれ
ぞれ一定の効果を奏する。特に、透明絶縁基板上に半導
体薄膜を形成する工程と、ゲート絶縁膜を形成する工程
と、導電体層を形成する工程と真空一貫で行ない、多結
晶シリコンの側部にゲート層がオーバーラップしない効
果を用いると、ゲート絶縁膜と半導体薄膜との間の界面
準位を低減でき、薄膜トランジスタの特性が向上する。
【００５５】
【発明の効果】本発明によれば、気体プラズマ工程で半
導体薄膜に絶縁膜を形成することにより、多結晶化され
た半導体薄膜の表面の凹凸が軽減されて電界集中が軽減
し、絶縁破壊を防止することにより耐電圧を向上でき
る。
導体薄膜に絶縁膜を形成することにより、多結晶化され
た半導体薄膜の表面の凹凸が軽減されて電界集中が軽減
し、絶縁破壊を防止することにより耐電圧を向上でき
る。
【００５６】また、ゲート絶縁膜と導電体膜とを同時に
エッチングすることにより、導電体膜が半導体薄膜の側
面にオーバラップすることがなくなり、絶縁破壊を防止
することにより耐電圧を向上できる。
エッチングすることにより、導電体膜が半導体薄膜の側
面にオーバラップすることがなくなり、絶縁破壊を防止
することにより耐電圧を向上できる。
【００５７】さらに、絶縁基板上に半導体薄膜を形成す
る工程と、この半導体薄膜上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上に導電体膜を形成する工程
とを、真空内で一貫して形成するので、不必要な酸化あ
るいは窒化などが生じず、界面準位が低下して特性を向
上できる。
る工程と、この半導体薄膜上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上に導電体膜を形成する工程
とを、真空内で一貫して形成するので、不必要な酸化あ
るいは窒化などが生じず、界面準位が低下して特性を向
上できる。
【図１】本発明の一実施の形態の薄膜トランジスタを示
す断面図である。
す断面図である。
【図２】同上他の面で切断した断面図である。
【図３】同上薄膜トランジスタの一製造工程を示す断面
図である。
図である。
【図４】同上薄膜トランジスタの図３の次の製造工程を
示す断面図である。
示す断面図である。
【図５】同上薄膜トランジスタの図４の次の製造工程を
示す断面図である。
示す断面図である。
【図６】同上他の面で切断した断面図である。
【図７】同上薄膜トランジスタの図５の次の製造工程を
示す断面図である。
示す断面図である。
【図８】同上他の面で切断した断面図である。
【図９】同上薄膜トランジスタの絶縁耐圧を示すグラフ
である。
である。
【図１０】従来のとおりの多結晶シリコンを用いた薄膜
トランジスタの絶縁耐圧を示すグラフである。
トランジスタの絶縁耐圧を示すグラフである。
【図１１】非晶質シリコンを用いた薄膜トランジスタの
絶縁耐圧を示すグラフである。
絶縁耐圧を示すグラフである。
【図１２】そのままの状態の多結晶シリコン薄膜上にシ
リコン薄膜を形成したものの絶縁耐圧を示すグラフであ
る。
リコン薄膜を形成したものの絶縁耐圧を示すグラフであ
る。
【図１３】結晶シリコン薄膜上にシリコン薄膜を形成し
たものの絶縁耐圧を示すグラフである。
たものの絶縁耐圧を示すグラフである。
【図１４】研磨により表面の凹凸をなくした多結晶シリ
コン薄膜上にシリコン薄膜を形成したものの絶縁耐圧を
示すグラフである。
コン薄膜上にシリコン薄膜を形成したものの絶縁耐圧を
示すグラフである。
【図１５】表面を酸素プラズマでさらして絶縁膜を剥離
した多結晶シリコン上にシリコン薄膜を形成したものの
絶縁耐圧を示すグラフである。
した多結晶シリコン上にシリコン薄膜を形成したものの
絶縁耐圧を示すグラフである。
【図１６】金属による段部を形成した多結晶シリコンの
絶縁耐圧を示すグラフである。
絶縁耐圧を示すグラフである。
【図１７】本発明の他の実施の形態の薄膜トランジスタ
の一製造工程を示す断面図である。
の一製造工程を示す断面図である。
【図１８】同上薄膜トランジスタの図１７の次の製造工
程を示す断面図である。
程を示す断面図である。
【図１９】同上他の面で切断した断面図である。
【図２０】同上薄膜トランジスタの図１８の次の製造工
程を示す断面図である。
程を示す断面図である。
【図２１】同上薄膜トランジスタの図２０の次の製造工
程を示す断面図である。
程を示す断面図である。
【図２２】同上薄膜トランジスタの図２１の次の製造工
程を示す断面図である。
程を示す断面図である。
【図２３】同上他の面で切断した断面図である。
【図２４】同上薄膜トランジスタの図２２の次の製造工
程を示す断面図である。
程を示す断面図である。
【図２５】同上他の面で切断した断面図である。
【図２６】従来例の薄膜トランジスタの一製造工程を示
す断面図である。
す断面図である。
【図２７】同上薄膜トランジスタの図２６の次の製造工
程を示す断面図である。
程を示す断面図である。
【図２８】同上薄膜トランジスタの図２７の次の製造工
程を示す断面図である。
程を示す断面図である。
【図２９】同上薄膜トランジスタの図２８の次の製造工
程を示す断面図である。
程を示す断面図である。
【図３０】同上他の面で切断した断面図である。
21，41 透明絶縁基板 22，42，43 薄膜トランジスタ 35，81 半導体薄膜としての多結晶シリコン膜 55，56 ゲート絶縁膜
Claims (5)
- 【請求項１】 絶縁基板上に多結晶の半導体薄膜を形成
する工程と、 前記半導体薄膜を気体プラズマにさらす工程と、 この気体プラズマにさらす工程で半導体薄膜に形成され
た絶縁膜を剥離する工程と、 前記絶縁膜が剥離された半導体薄膜上にゲート絶縁膜を
被覆する工程とを具備したことを特徴とする薄膜トラン
ジスタの製造方法。 - 【請求項２】 気体プラズマは、酸素原子および窒素原
子の少なくともいずれかの構成元素を含むことを特徴と
する請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 気体プラズマにさらす工程は、６５０℃
以下の温度であることを特徴とする請求項２記載の薄膜
トランジスタの製造方法。 - 【請求項４】 絶縁基板上に半導体薄膜を形成する工程
と、 この半導体薄膜上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に導電体膜を形成する工程と、 前記ゲート絶縁膜および導電体膜を同時にエッチングす
る工程とを具備したことを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項５】 絶縁基板上に半導体薄膜を形成する工程
と、この半導体薄膜上にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に導電体膜を形成する工程と
は、真空内で一貫して形成することを特徴とする請求項
４記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7816498A JPH11274508A (ja) | 1998-03-25 | 1998-03-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7816498A JPH11274508A (ja) | 1998-03-25 | 1998-03-25 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274508A true JPH11274508A (ja) | 1999-10-08 |
Family
ID=13654300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7816498A Pending JPH11274508A (ja) | 1998-03-25 | 1998-03-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274508A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177099A (ja) * | 1999-12-14 | 2001-06-29 | Furontekku:Kk | 薄膜トランジスタの製造方法およびアクティブマトリクス基板ならびに薄膜成膜装置 |
| JP2010520645A (ja) * | 2007-03-08 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | 半導体材料内へのトレンチの形成 |
| JP2016054306A (ja) * | 2015-11-13 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
| US9917107B2 (en) | 2001-07-27 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
-
1998
- 1998-03-25 JP JP7816498A patent/JPH11274508A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177099A (ja) * | 1999-12-14 | 2001-06-29 | Furontekku:Kk | 薄膜トランジスタの製造方法およびアクティブマトリクス基板ならびに薄膜成膜装置 |
| US9917107B2 (en) | 2001-07-27 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US10854636B2 (en) | 2001-07-27 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| JP2010520645A (ja) * | 2007-03-08 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | 半導体材料内へのトレンチの形成 |
| JP2016054306A (ja) * | 2015-11-13 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
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