JPH0818059A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】チャネル領域がシリコンを主体とする多結晶半
導体で形成された絶縁ゲート型半導体装置に於て、薄膜
トランジスタのチャネル層の薄膜化によるソース・ドレ
イン領域の抵抗の増大を抑制し、特性の向上を可能とす
る。 【構成】チャネル層とゲート絶縁膜及び層間絶縁膜との
界面の近傍に窒素を導入した領域を設ける。具体的には
（１）ソース・ドレイン領域の一部或は全体の、絶縁膜
との界面近傍に１Ｅ１９（１×１０¹⁹）（個／ｃｍ３）
以上の窒素（Ｎ）を含有する。あるいは（２）ソース・
ドレイン領域の一部或は全体の上部或は下部に接する絶
縁膜の前記ソース・ドレイン領域との界面近傍に１Ｅ１
９（１×１０¹⁹）（個／ｃｍ３）以上の窒素（Ｎ）を含
有する。また製造方法としては、窒素或は窒素を含有す
るプラズマ雰囲気中での処理。窒素を含有する雰囲気中
で高温短時間の熱処理。窒素或は窒素を含有する化合物
を用いたＣＶＤ法。窒素（Ｎ）イオン打ち込み。等によ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に絶縁性非晶質材料上の半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】近年、大型で高解像度の液晶表示パネル
や三次元ＩＣ等へのニーズから、ガラスや石英等の絶縁
性非晶質基板やＳｉＯ２等の絶縁性非晶質材料上に高性
能な薄膜トランジスタを形成する技術が求められてい
る。

【０００３】この様な半導体素子として、非晶質シリコ
ンもしくは多結晶シリコンを素子材としたものは、各素
子の特性のばらつきや、歩留まりといった点では良好な
結果が得られている。特に多結晶シリコンを素子材とし
たものは、レーザー光による溶融再結晶化の技術や、非
晶質シリコンを固相成長させ大粒径の多結晶シリコン膜
を形成する技術等により比較的高い移動度を有する素子
が比較的容易に作製できる様になっている。このためＬ
ＣＤやイメージセンサのスイッチング素子や駆動素子と
しての応用が可能となってきている。

【０００４】

【発明が解決しようとする課題】しかし、液晶パネルの
高精細化や大容量化、ＳＲＡＭへの応用等で、より高い
オンオフ比を有する素子が求められるようになってい
る。薄膜トランジスタの場合、チャネルとなる多結晶シ
リコン層の膜厚を薄くすることでオフリークを低減し、
サブスレショールドスイングを改善できることが知られ
ている。しかし、単にチャネルとなる多結晶シリコン層
を薄くしていった場合、ソース・ドレイン領域の抵抗が
極端に上昇してオン電流が低下するため、結果的に高い
オンオフ比を得ることは難しい。特にＰｃｈの薄膜トラ
ンジスタを形成しようとする場合、不純物として用いら
れるＢ（ボロン）がゲート絶縁膜或は層間絶縁膜として
用いられるシリコン酸化膜中に拡散し易いため、チャネ
ルとなる多結晶シリコン層の膜厚を薄くする程ソース・
ドレイン領域の不純物の濃度が極端に低下し易くなり、
この様な現象が起こり易い。

【０００５】ＳＲＡＭへの薄膜トランジスタの応用を考
えた場合、メモリセルの消費電流及び安定性は使用する
薄膜トランジスタの特性に大きく依存している。メモリ
セル部での消費電流は、ほぼ薄膜トランジスタのリーク
電流により規定され、またメモリセルの低電圧側での安
定性は薄膜トランジスタのオン電流及びサブスレショー
ルド特性により規定される。このため、薄膜トランジス
タの特性に改善は、ＳＲＡＭの低電圧化及び低消費電力
化を図る上で非常に有効である。そして、薄膜トランジ
スタのそれらの特性の向上には、チャネル領域となる多
結晶シリコン層の薄膜化は非常に有効手段である。

【０００６】一方ＳＲＡＭのセルに薄膜トランジスタを
用いる場合、薄膜トランジスタのドレイン領域は各メモ
リセルで直接電源の配線に接続されることは少なく、ソ
ース領域を電源供給用の配線の一部として利用して数個
或は数十個のセルごとに電源配線に接続されることが多
い。このため、ソース領域の抵抗が増加すると、電源に
対して大きな直列抵抗が付加される結果となり、メモリ
セルの安定性が低下する。チャネル領域となる層の膜厚
を薄くすることにより薄膜トランジスタの特性の向上を
図ろうとする場合、それに伴って起こるソース・ドレイ
ンの寄生抵抗の増加はＳＲＡＭへの応用に対して特に大
きな問題となる。

【０００７】本発明の目的は上記課題を解決するため、
薄膜トランジスタのチャネルとなる層の薄膜化によるソ
ース・ドレイン領域の寄生抵抗の増大を抑制することで
ある。

【０００８】

【課題を解決するための手段】以上の様な課題を解決す
るために本発明の半導体装置は、 （１）少なくともソース・ドレイン領域の一部或は全体
の、絶縁膜との界面近傍に１Ｅ１９（１×１０¹⁹）（個
／ｃｍ３）以上の窒素（Ｎ）を含有することを特徴とす
る。

【０００９】（２）少なくともソース・ドレイン領域の
一部或は全体の上部或は下部に接する絶縁膜の前記ソー
ス・ドレイン領域との界面近傍に１Ｅ１９（１×１
０¹⁹）（個／ｃｍ３）以上の窒素（Ｎ）を含有すること
を特徴とする。

【００１０】また、本発明の半導体装置の製造方法は、 （３）ゲート絶縁膜或は下地となる絶縁膜を形成後、窒
素或は窒素を含有するプラズマ雰囲気中での処理を行な
った後、チャネル領域となる多結晶半導体層を形成する
ことを特徴とする。

【００１１】（４）ゲート絶縁膜或は下地となる絶縁膜
を形成後、少なくとも窒素を含有する雰囲気中で高温短
時間の熱処理を行なった後、チャネル領域となる多結晶
半導体層を形成することを特徴とする。

【００１２】（５）ゲート絶縁膜或は下地となる絶縁膜
或は上部を覆う絶縁膜を、原料ガスの一部に窒素或は窒
素を含有する化合物を用いたＣＶＤ法により形成したこ
とを特徴とする。

【００１３】（６）チャネル領域となる多結晶半導体層
を形成した後、窒素或は窒素を含有するプラズマ雰囲気
中での処理を行なうことを特徴とする。

【００１４】（７）チャネル領域となる多結晶半導体層
を形成した後、少なくとも窒素を含有する雰囲気中で高
温短時間の熱処理を行なうことを特徴とする。

【００１５】（８）少なくともソース・ドレイン領域近
傍に窒素（Ｎ）イオンを打ち込む工程を有することを特
徴とする。

【００１６】

【実施例】図１は、本発明の実施例における半導体装置
の製造方法の一例を示す工程断面図である。

【００１７】図１（ａ）は、絶縁性基板１０１上に薄膜
トランジスタのゲート電極１０２及びゲート絶縁膜１０
３を形成した状態を示したものである。

【００１８】絶縁性基板１０１としては、シリコン基板
を表面酸化した後、表面に常圧ＣＶＤ法による酸化シリ
コン層を形成しものを用いている。ＳＲＡＭ等に応用す
る場合には、ＭＯＳトランジスタを形成したシリコン基
板上に層間絶縁膜を形成した後、同様の工程を用いるも
のとする。

【００１９】ゲート電極１０２を形成する多結晶シリコ
ン層は、膜厚が約１０００Åで、シラン（ＳｉＨ４）を
原料ガスとした減圧ＣＶＤにより成膜したものである。
成膜時の基板温度は５４０℃で、成膜直後は非晶質状態
である。これにイオンを打ち込みによりＮ型の不純物で
あるＰ或はＡｓを導入した後、８００℃、２０分の熱処
理を行い多結晶化している。この様な工程を用いること
により、表面のモフォロジが平坦な多結晶シリコン膜を
得ることが可能で、その上に形成するゲート絶縁膜１０
３の耐圧の向上及び作製した薄膜トランジスタのオン電
流の向上に寄与している。

【００２０】フォトリソグラフィー及びエッチング工程
により前記多結晶シリコン層にパターンを形成した後、
ゲート絶縁膜１０３を成膜する。ゲート絶縁膜１０３
は、膜厚が約２００Åで、シラン及び酸素（Ｏ２）を原
料ガスとした減圧ＣＶＤ法により、基板温度５２０℃で
成膜したものである。

【００２１】ゲート絶縁膜１０３成膜後、表面に窒素
（Ｎ）を導入するための処理を行っている。この処理は
平行平板型のプラズマ処理装置を用い、窒素（Ｎ２）雰
囲気中で内圧０．１Ｔｏｒｒ．基板温度３００℃で５分
間のプラズマ処理を行うものである。この処理によりゲ
ート絶縁膜１０３の表面に窒素を含有した領域を形成す
ることができる。

【００２２】この処理は窒素雰囲気中に限らず、亜酸化
窒素雰囲気或は適当量の窒素（Ｎ）を含有する雰囲気、
例えば酸素或はＡｒ、Ｈｅ等の雰囲気中に窒素（Ｎ２)
或は亜酸化窒素（Ｎ２Ｏ）を数％〜２０％程度添加した
雰囲気中で行っても、適当なパワー、基板温度等の処理
条件を選ぶことで、同様の効果を得ることが出来る。

【００２３】また、この処理には適当量の窒素（Ｎ）を
含有する雰囲気中でのランプアニール処理を用いること
も可能である。例えばＡｒ、Ｈｅ等の雰囲気中に１０％
〜数十％の亜酸化窒素添加した雰囲気中で、９００℃、
１０秒のランプアニールを行うことでほぼ同様の効果が
得られている。

【００２４】図１（ｂ）は、ゲート絶縁膜上にチャネル
領域となる多結晶シリコン層１０５を形成した後、イオ
ン打ち込みによりソース・ドレイン領域を形成するため
の打ち込みを行う工程を示したものである。

【００２５】始めにゲート絶縁膜１０３上にチャネル領
域となる多結晶シリコン膜１０５を成膜する。多結晶シ
リコン層１０５は、膜厚が約２００Åで、ジシラン（Ｓ
ｉ２Ｈ６）を原料ガスとした減圧ＣＶＤ法で成膜したも
のである。成膜時の基板温度は４８０℃で、成膜直後は
非晶質状態である。その後、窒素雰囲気中で６００℃、
８時間＋６５０℃、２時間＋７００℃、１時間の熱処理
を行い多結晶化することで、〜１μｍ程度の大粒径の多
結晶シリコン膜としている。この工程の後に、作製した
薄膜トランジスタの閾値電圧Ｖｔｈを調整するためのイ
オン打ち込みを行なっても良い。

【００２６】次にチャネルとなる領域の上にフォトリソ
グラフィーによりレジストマスクを形成する。このレジ
ストマスクのパターンは、ゲート電極１０２に対してド
レイン側オフセットを有する様に設け、作製する薄膜ト
ランジスタのドレイン側にオフセットを形成する様にし
ている。その後、ＢＦ２イオンを２５ｋｅＶで８Ｅ１４
（個／ｃｍ２）打ち込み、ソース・ドレイン領域を形成
する。

【００２７】図１（ｃ）は薄膜トランジスタのソース・
ドレイン領域を形成した状態を示すものである。

【００２８】まず、イオン打ち込みを行うためのレジス
トを剥離した後、再び表面に窒素を導入するための処理
を行う。この処理には、ゲート絶縁膜１０３を形成した
後行った処理と同様な条件での窒素雰囲気中でのプラズ
マ処理、或は窒素を含む雰囲気中でのランプアニール処
理を用いている。

【００２９】次に層間絶縁膜１０８を形成する。層間絶
縁膜１０８は、膜厚が約１０００Åで、原料ガスとして
シラン及び酸素を用いた減圧ＣＶＤ法により成膜したも
のである。層間絶縁膜１０８を成膜後、イオン打ち込み
によりソース・ドレイン領域に導入した不純物を活性化
するために、８５０℃で２０分の熱処理を行っている。

【００３０】図１（ｄ）は薄膜トランジタの完成した状
態を示すもので、層間絶縁膜１０８にフォトリソグラフ
ィー及びエッチング工程によりコンタクトホール１１０
を形成した後、配線層１０９を形成している。

【００３１】配線層１０９には、スパッタ法により成膜
したタングステン（Ｗ）及びアルミニウム（Ａｌ）を用
いている。チャネル多結晶シリコン層１０５の膜厚が薄
いため、直接アルミニウムとのコンタクトを形成するこ
とは難しい。このため、多結晶シリコン層１０５と配線
層１０９との界面にバリアメタルとして膜厚２００Åの
タングステン（Ｗ）層を設けた構造としている。

【００３２】配線層１０９にフォトリソグラフィー及び
エッチング工程によりパターンを形成することで、薄膜
トランジスタを形成する工程を終了する。

【００３３】上述した様なゲート絶縁膜１０３の表面に
窒素を導入する工程、及び多結晶シリコン層１０５の表
面に窒素を導入する工程を行うこと無く多結晶シリコン
１０５の膜厚を３００Å以下とした場合には、イオン打
ち込みによりソース・ドレイン領域に導入した不純物が
活性化のための熱処理時にゲート絶縁膜及び層間絶縁膜
中に拡散するため、ソース・ドレイン領域の不純物濃度
を高く保つことが難しくなる。このため、ソース・ドレ
イン領域の抵抗が増大し、薄膜トランジスタの特性の向
上が難しくなる。

【００３４】しかし、上述した様な工程を用いて多結晶
シリコン層１０５とゲート絶縁膜１０３との境界近傍及
び層間絶縁膜１０８の近傍に窒素を含有する層を設けた
場合、不純物、特にボロンの拡散を抑制することが可能
となる。このため、ソース・ドレイン領域に導入した不
純物のゲート絶縁膜１０３及び層間絶縁膜１０８への拡
散が抑制され、上述した様に多結晶シリコン層１０５を
２００Åと薄膜化した場合でもソース・ドレイン領域の
極端な抵抗の上昇を抑制することができた。このため、
オン電流の低下を招くこと無くオフリークの小さな薄膜
トランジスタを作成することができた。この様な多結晶
シリコン層１０５の薄膜化による薄膜トランジスタの性
能の向上は、１００Å程度までは非常に有効であること
が確かめられている。

【００３５】上述した様な不純物拡散の抑制の効果は、
界面近傍でのＳＩＭＳ分析による窒素の含有量のピーク
値が１Ｅ１９（１×１０¹⁹）（個／ｃｍ３）以上の条件
の場合に認められている。特に、窒素の含有量のピーク
値が１Ｅ２０（１×１０²⁰）（個／ｃｍ３）以上で、窒
素の導入された領域の幅が２０〜４０Å以上存在する様
な条件とした場合に高い効果が得られている。

【００３６】図２は、本発明の実施例における半導体装
置の製造方法の他の一例を示す工程断面図である。

【００３７】図２（ａ）は、絶縁性基板２０１上に薄膜
トランジスタのチャネル領域となる多結晶シリコン層２
０５及びゲート絶縁膜２０３を形成した状態を示したも
のである。

【００３８】絶縁性基板２０１は図１に示した実施例と
同様のものを用いている。

【００３９】始めに絶縁性基板２０１上に多結晶シリコ
ン層２０５を成膜する。多結晶シリコン層２０５は膜厚
が約２００Åで、ジシランを原料ガスとした減圧ＣＶＤ
法により成膜している。成膜時の基板温度５００℃で、
成膜直後は非晶質状態である。成膜後、６５０℃で３時
間の熱処理を行うことにより、大粒径の多結晶シリコン
膜としている。

【００４０】多結晶シリコン層２０５にフォトリソグラ
フィー及びエッチング工程によりパターンを形成した
後、ゲート絶縁膜２０３を成膜する。ゲート絶縁膜２０
３は、膜厚が約２００Åで、シラン及び酸素を原料ガス
とした減圧ＣＶＤ法により、基板温度４８０℃で成膜し
たものである。

【００４１】図２（ｂ）は、薄膜トランジスタのゲート
電極２０２を形成した状態を示したものである。

【００４２】まず、ゲート電極２０２を形成するための
多結晶シリコン層を成膜する。この多結晶シリコン層
は、膜厚が約１５００Åでジシランを原料ガスとした減
圧ＣＶＤ法により形成している。成膜時の基板温度は５
００℃で、原料ガス中にフォスフィン（ＰＨ３）を添加
して、ｉｎ ｓｉｔｕ ドーピングを行っている。続い
てこの多結晶シリコン膜に、フォトリソグラフィー及び
エッチング工程により、パターン形成する。

【００４３】図２（ｃ）は、薄膜トランジスタのソース
・ドレイン領域を形成するためのイオン打ち込みを行う
工程を示したものである。

【００４４】始めにサイドウォール２０６を形成する。
サイドウォール２０６は、シラン及び酸素を原料ガスと
したＣＶＤ法によりシリコン酸化膜を約３０００Å程度
成膜した後、エッチバックを行い形成したものである。
この様なサイドウォールを設けることにより、作製する
薄膜トランジスタのソースとゲートの間にオフセットを
形成している。ドレイン側のオフセットの形成は、この
様なサイドウォールを用いた方法のみで無く、レジスト
マスクを用いても可能である。

【００４５】サイドウォール２０６を形成した後、窒素
（Ｎ）イオンを２５ｋｅＶで１Ｅ１４（個／ｃｍ２）、
ＢＦ２イオンを２５ｋｅＶで８Ｅ１４（個／ｃｍ２）打
ち込みソースドレイン領域を形成する。ソース・ドレイ
ン領域は、ゲート電極２０２に対してセルフアラインで
形成される。

【００４６】図２（ｄ）は薄膜トランジスタの完成した
状態を示すものである。

【００４７】ソース・ドレイン領域形成のためのイオン
打ち込みを行った後、窒素雰囲気中でのプラズマ処理を
行い、層間絶縁膜２０８を形成する。

【００４８】窒素雰囲気中でのプラズマ処理は、図１に
示に示した実施例中での処理を同様の条件での処理を行
っている。

【００４９】層間絶縁膜２０８は膜厚が約１５００Å
で、シラン及び酸素を原料ガスとして減圧ＣＶＤ法によ
り、基板温度４８０℃で形成している。層間絶縁膜形成
後、８５０℃で２０分の熱処理を行い、ソース・ドレイ
ン領域に導入した不純物の活性化を行っている。

【００５０】フォトリソグラフィー及びエッチング工程
により、層間絶縁膜２０８にコンタクトホール２１０を
形成した後、配線層２０９を形成する。配線層２０９に
は図１に示した実施例と同様に、スパッタ法により成膜
したタングステン及びアルミニウムを用いている。続い
てフォトリソグラフィー及びエッチング工程により配線
層２０９のパターンを形成することで、薄膜トランジス
タを形成する工程を終了する。

【００５１】上述した実施例では、ゲート電極２０２に
対してセルフアラインとなる工程でソース・ドレイン領
域並びにソース・ドレイン領域に導入した不純物が拡散
するのを防止するための窒素を導入した層を形成してい
る。このため、図１に示したのと同様なソース・ドレイ
ン領域の抵抗の増大を抑制する効果が得られるととも
に、チャネル領域周辺のシリコン酸化膜中には窒素が導
入されないため、作製した薄膜トランジスタのしきい値
電圧等の特性のばらつきを抑えることができる。

【００５２】また、図１に示した実施例の様なチャネル
多結晶シリコン層の基板側にゲート電極を設けた構造の
場合でも、ソース・ドレイン領域を形成するためのイオ
ン打ち込み時に窒素イオンの打ち込みを行うことで、ソ
ース・ドレイン領域の近傍のみに窒素を導入することが
可能であり、同様の効果が得られるものと考えられる。

【００５３】図３は、本発明の実施例における半導体装
置の製造方法の一例を示す工程断面図である。

【００５４】図３（ａ）は、絶縁性基板３０１上に薄膜
トランジスタのゲート電極３０２及びゲート絶縁膜３０
３を形成した状態を示したものでる。

【００５５】絶縁性基板３０１としては、シリコン基板
を表面酸化した後、表面に常圧ＣＶＤ法によるシリコン
酸化膜を形成したものを用いている。基板中の一部にＰ
型の不純物を拡散した領域を設けてある。

【００５６】ゲート電極１０２を形成する多結晶シリコ
ン層は、膜厚が約１０００Åで、シラン（ＳｉＨ４）を
原料ガスとした減圧ＣＶＤにより基板温度５８０℃で成
膜したものである。これにイオンを打ち込みによりＮ型
の不純物であるＰ或はＡｓを導入している。

【００５７】フォトリソグラフィー及びエッチング工程
により前記多結晶シリコン層にパターンを形成する。こ
こで、ゲート電極３０２のパターンの他、薄膜トランジ
スタのドレインとなる領域にもパターンを形成する。

【００５８】次にゲート絶縁膜３０３を成膜する。ゲー
ト絶縁膜３０３は、膜厚が約２００Åで、シラン及び亜
酸化窒素を原料ガスとした減圧ＣＶＤ法により、基板温
度７８０℃で成膜したものである。

【００５９】図１（ｂ）は、ゲート絶縁膜上にチャネル
領域となる多結晶シリコン層３０５を形成した後、イオ
ン打ち込みによりソース・ドレイン領域を形成するため
の打ち込みを行う工程を示したものである。

【００６０】始めにゲート絶縁膜３０３形成後フォトリ
ソグラフィー及びエッチング工程により、作製した薄膜
トランジスタのソース及びドレインとなる領域の一部に
スルーホール３０４を形成する。

【００６１】次にチャネル領域となる多結晶シリコン膜
３０５を成膜する。多結晶シリコン層３０５は、膜厚が
約２００Åで、シランを原料ガスとした減圧ＣＶＤ法に
より成膜したものである。成膜時の基板温度は５４０℃
で、成膜直後は非晶質状態である。続いてキャップ層３
０６を形成する。キャップ層３０６は、膜厚が２００Å
でシラン及び酸素を原料ガスとする減圧ＣＶＤ法によ
り、基板温度４８０℃で成膜している。

【００６２】更にチャネルとなる領域の上にフォトリソ
グラフィーによりレジストマスクを形成した後、ＢＦ２
イオンを４０ｋｅＶで８Ｅ１４（個／ｃｍ２）打ち込
み、ソース・ドレイン領域を形成する。

【００６３】図３（ｃ）は薄膜トランジスタのソース・
ドレイン領域を形成した状態を示すものである。

【００６４】まず、レジストマスクを剥離した後、弗酸
によりエッチングを行いキャップ層３０６を除去する。
その後、亜酸化窒素を２０％添加した酸素雰囲気中で表
面を酸化する処理を行っている。酸化時の基板温度は８
５０℃で、１５分の処理を行っている。

【００６５】次に層間絶縁膜を３０８を形成している。
層間絶縁膜３０８は、膜厚が約１０００Åで、シラン及
び亜酸化窒素を原料ガスとした減圧ＣＶＤ法により成膜
している。成膜時の基板温度は７８０℃である。

【００６６】図３（ｄ）は薄膜トランジタの完成した状
態を示すものである。

【００６７】層間絶縁膜３０８にフォトリソグラフィー
及びエッチング工程によりコンタクトホール３１０を形
成した後、配線層３０９を形成する。

【００６８】配線層３０９にはスパッタ法で成膜したチ
タン（Ｔｉ）、窒化チタン（ＴｉＮ）及びアルミニウム
を用いている。多結晶シリコン層３０５と配線層３０９
とのコンタクトは、薄膜トランジスタのソース領域では
基板中のＰ型不純物を拡散した領域を、ドレイン側では
ゲート電極３０２と同じ多結晶シリコン層で形成したパ
ターンを介して接続される構造としている。この様な構
造を用いることにより、多結晶シリコン層３０５をより
薄くした場合でも安定的に低いコンタクト抵抗を得るこ
とが可能である。

【００６９】上述した実施例では、ゲート絶縁膜３０３
の成膜時に亜酸化窒素を用いているため、ゲート酸化膜
中には数％の窒素が含まれている。また、多結晶シリコ
ン層３０５の酸化時に亜酸化窒素を添加しているため、
多結晶シリコン層３０５と層間絶縁膜３０８との境界に
も０．１〜数％の窒素を含有する領域が存在する。この
様に多結晶シリコン層３０５は、０．１〜数％程度の窒
素を含む層に挟まれているため、ソース・ドレイン領域
に導入した不純物のゲート絶縁膜３０３及び層間絶縁膜
３０８への拡散が抑制され、多結晶シリコン層３０５を
２００Åと薄膜化した場合でもソース・ドレイン領域の
極端な抵抗の上昇を抑制することができる。

【００７０】図４は、本発明の実施例における半導体装
置をＳＲＡＭのセルに負荷として用いた場合の一例を示
すセルのパターン図及び、その等価回路図である。

【００７１】図４（ａ）は基板中に形成するＭＯＳトラ
ンジスタのパターンを示すもので、右上がりの斜線部が
基板中のアクティブ領域を、左上がりの斜線部がＭＯＳ
トランジスタのゲートとなるポリサイドのパターンを示
す。４０１及び４０２はメモリセルのドライバトランジ
スタ、４０３及び４０４トランスファトランジスタであ
る。

【００７２】図４（ｂ）は図４（ａ）上に積層される負
荷用の薄膜トランジスタのパターンを示すもので、右上
がりの斜線部が薄膜トランジスタのゲート電極層のパタ
ーンを、左上がりの斜線部が薄膜トランジスタのチャネ
ルとなる多結晶シリコン層のパターンを示すものであ
る。

【００７３】図４（ｃ）は図４（ａ）及び図４（ｂ）に
示したメモリセルの等価回路を示すもので、同図中の４
１１〜４１４の素子は、図３（ａ）の４１１〜４１４
に、４１５及び４１６は、図４（ｂ）の４１５〜４１６
に相当するものである。また、４１７は電源ライン、４
１８は接地ラインを示すものである。

【００７４】４１５及び４１６は負荷用のＰ型の薄膜ト
ランジスタで、本発明における半導体装置を適用したも
のである。これらの薄膜トランジスタは図３で示した実
施例と同様の工程を用いて形成したもので、多結晶シリ
コン層４０５及び、ゲート電極４０２により構成されて
いる。この場合、ＭＯＳトランジスタを形成した基板上
に形成しているため、薄膜トランジスタを形成した後、
配線層を形成する前に平坦化を行う必要がある。このた
め図３で示した層間絶縁膜にＢＰＳＧ層を積層した構造
を用い、８５０℃で３０分の熱処理を行うことにより平
坦化を行っている。

【００７５】この様なメモリセルの構成を用いる場合、
メモリセル内での電源ライン４１７は薄膜トランジスタ
のソース・ドレイン領域と同様、多結晶シリコン層４０
５により形成される。これらのメモリセル中の電源ライ
ンは数個或は数十個のセル毎に金属或はポリサイド等の
より抵抗の低い配線に接続される。

【００７６】薄膜トランジスタの特性の向上を図るため
に、単に多結晶シリコン層４０５を薄膜化した場合、３
００Å以下の領域からこの電源ライン４１７のメモリセ
ル中の部分の抵抗の増加が問題となる。上述した様に必
ず層間膜の平坦化のための熱処理が必要なため、この様
な電源ラインの抵抗の増大する現象は避けられない。し
かし、図１〜図３で説明した様な薄膜トランジスタを用
いることで、この電源ラインの抵抗の増大を回避するこ
とが可能となり、多結晶シリコン層４０５の薄膜化によ
る薄膜トランジスタの性能の向上が可能となる。このた
め、より低消費電力でまた、より低電圧化での動作の可
能なＳＲＡＭを作製することができる様になった。

【００７７】

【発明の効果】以上説明した様に本発明によれば、薄膜
トランジスタのチャネルとなる層の薄膜化によるソース
・ドレイン領域の寄生抵抗の増大を抑制することが可能
となった。このため、チャネルとなる層の薄膜化による
薄膜トランジスタの高性能化が可能となった。また、こ
の様な薄膜トランジスタをＳＲＡＭのセルの負荷に適用
することで、より低消費電力でまたより低電圧で動作の
可能なＳＲＡＭを作製することができる様になった。

【図面の簡単な説明】

【図１】本発明の実施例における半導体装置の製造工程
の一例示す工程断面図である。

【図２】本発明の実施例における半導体装置の製造工程
の他の一例を示す工程断面図である。

【図３】本発明の実施例における半導体装置の製造工程
の他の一例を示す工程断面図である。

【図４】本発明の実施例における半導体装置をＳＲＡＭ
のセルに負荷として適用した場合の他の一例を示すパタ
ーン図である。

【符号の説明】

１０１、２０１、３０１ ・・・ 絶縁性基板 １０２、２０２、３０２、４０３ ・・・ ゲート電極 １０３、２０３、３０３ ・・・ ゲート絶縁膜 ３０４ ・・・ スルーホール １０５、２０５、３０５ ・・・ 多結晶シリコン層 ２０６ ・・・ サイドウォール ３０６ ・・・ キャップ層 １０７、３０７ ・・・ レジスト １０８、２０８、３０８ ・・・ 層間絶縁膜 １０９、２０９、３０９ ・・・ 配線層 １１０、２１０、３１０ ・・・ コンタクトホール ４１１、４１２ ・・・ トランスファトラン
ジスタ ４１３、４１４ ・・・ ドライバトランジス
タ ４１５、４１６ ・・・ 薄膜トランジスタ ４１７ ・・・ 電源ライン ４１８ ・・・ 接地ライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 21/336 Ｈ０１Ｌ 27/10 ３８１ 9056−4Ｍ 29/78 ３１１ Ｙ

Claims (8)

【特許請求の範囲】
1. 【請求項１】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置に於て、
   少なくともソース・ドレイン領域の一部或は全体の、絶
   縁膜との界面近傍に１Ｅ１９（１×１０¹⁹）（個／ｃｍ
   ３）以上の窒素（Ｎ）を含有することを特徴とする半導
   体装置。
2. 【請求項２】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置に於て、
   少なくともソース・ドレイン領域の一部或は全体の上部
   或は下部に接する絶縁膜の前記ソース・ドレイン領域と
   の界面近傍に１Ｅ１９（１×１０¹⁹）（個／ｃｍ３）以
   上の窒素（Ｎ）を含有することを特徴とする半導体装
   置。
3. 【請求項３】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置の製造方
   法に於て、前記半導体装置のゲート絶縁膜或は前記半導
   体装置の下地となる絶縁膜を形成後、窒素或は窒素を含
   有するプラズマ雰囲気中での処理を行なった後、チャネ
   ル領域となる多結晶半導体層を形成することを特徴とす
   る半導体装置の製造方法。
4. 【請求項４】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置の製造方
   法に於て、前記半導体装置のゲート絶縁膜或は下地とな
   る絶縁膜を形成後、少なくとも窒素を含有する雰囲気中
   で高温短時間の熱処理を行なった後、チャネル領域とな
   る多結晶半導体層を形成することを特徴とする半導体装
   置の製造方法。
5. 【請求項５】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置の製造方
   法に於て、ゲート絶縁膜或は下地となる絶縁膜或は上部
   を覆う絶縁膜を、原料ガスの一部に窒素或は窒素を含有
   する化合物を用いたＣＶＤ法により形成したことを特徴
   とする半導体装置の製造方法。
6. 【請求項６】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置の製造方
   法に於て、チャネル領域となる多結晶半導体層を形成し
   た後、窒素或は窒素を含有するプラズマ雰囲気中での処
   理を行なうことを特徴とする半導体装置の製造方法。
7. 【請求項７】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置の製造方
   法に於て、チャネル領域となる多結晶半導体層を形成し
   た後、少なくとも窒素を含有する雰囲気中で高温短時間
   の熱処理を行なうことを特徴とする半導体装置の製造方
   法。
8. 【請求項８】チャネル領域がシリコンを主体とする多結
   晶半導体で形成された絶縁ゲート型半導体装置の製造方
   法に於て、少なくともソース・ドレイン領域近傍に窒素
   （Ｎ）イオンを打ち込む工程を有することを特徴とする
   半導体装置の製造方法。