JPH11274929A - アナログ／ディジタル変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力ディジタル信号の精度を従来より高め
る。 【解決手段】 本発明は、入力アナログ信号を利得制御
信号が指示する利得で増幅する可変利得手段と、増幅さ
れたアナログ信号をディジタル信号に変換するＡ／Ｄ変
換手段とを備える。また、Ａ／Ｄ変換手段からのディジ
タル信号における直流オフセットを測定して除去するＤ
Ｃオフセット補償手段と、Ａ／Ｄ変換手段からのディジ
タル信号についての電力を測定する電力測定手段と、測
定された電力が基準レベルを保つような利得制御信号を
形成する利得制御手段とを備える。さらに、ＤＣオフセ
ット補償手段が測定した直流オフセットに基づいて、基
準レベルを制御する基準レベル制御手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されたアナロ
グ信号をディジタル信号へ変換して、所定のディジタル
処理を施すディジタル処理部に与えるアナログ／ディジ
タル変換装置に関し、例えば、変換されたディジタル信
号に対して復調・復号処理を行なう受信機に適用し得る
ものである。

【０００２】

【従来の技術】例えば、ディジタル信号であるデータを
伝送する通信システムにおいては、送信側は、ディジタ
ル信号であるデータに対して符号化や変調などの処理を
行なった後に、アナログ信号に変換して送信する。一
方、受信側では、アナログ信号である受信信号をディジ
タル信号に変換（Ａ／Ｄ変換）した後に、復調や復号な
どを行なって送信データを再生する。

【０００３】受信側でＡ／Ｄ変換する際に、Ａ／Ｄ変換
部へ入力されるアナログ信号（のレベル及び又はダイナ
ミックレンジ）が小さ過ぎる場合には、変換されたディ
ジタル信号は量子化雑音に埋もれ、再生データの誤り率
特性を劣化させる。一方、Ａ／Ｄ変換部へ入力されるア
ナログ信号（のレベル及び又はダイナミックレンジ）が
大き過ぎる場合には、Ａ／Ｄ変換の範囲が制限されてい
るため、変換後ディジタル信号は上限値又は下限値に張
り付くことも生じ、この張り付きによる非線形ひずみが
生じて、再生データの誤り率特性を劣化させる。

【０００４】従って、再生データの誤り率特性の劣化を
防止するためには、Ａ／Ｄ変換部への入力アナログ信号
を適正なレベル範囲に保持するよう利得制御を行なう必
要がある。

【０００５】従来において、一般な利得制御方法は、以
下の通りである。Ａ／Ｄ変換後のディジタル信号の電力
を測定し、その測定電力からある一定の値（基準となる
電力レベル；以下、単に基準レベルと呼ぶ）を減算し、
減算結果が０となるように、Ａ／Ｄ変換部の前段に設け
られている可変利得増幅部の利得を自動的に制御する。
この基準レベルは、Ａ／Ｄ変換後のディジタル信号につ
いての信号対雑音比（Ｓ／Ｎ比）が最大となるよう選ば
れる。

【０００６】また、Ａ／Ｄ変換時に加わるＤＣ（直流）
オフセットも、再生データの誤り率特性を劣化させる。

【０００７】ＤＣオフセットを補償するためには、従
来、一般的には、Ａ／Ｄ変換後のディジタル信号のＤＣ
オフセットを測定し、Ａ／Ｄ変換後のディジタル信号か
ら測定したＤＣオフセットを差し引く方法がとられてい
る。

【０００８】

【発明が解決しようとする課題】上述したように、従来
においては、Ａ／Ｄ変換部へ入力されるアナログ信号の
レベル範囲を最適化させる利得制御方法と、変換後のデ
ィジタル信号におけるＤＣオフセットの補償方法とはそ
れぞれ、無関係な処理として独立に実行されるものであ
った。例えば、従来では、ＤＣオフセットの大きさに関
わらず、利得制御方法での基準レベルを一定としてい
た。

【０００９】しかしながら、利得制御方法において、電
力の算出に供するディジタル信号はＤＣオフセットが補
償されたものであり、また、ディジタル信号が上限値又
は下限値に張り付く確率はＤＣオフセットの大きさに依
存するものであり、両方法は完全には無関係とは言えな
い。従来においては、利得制御方法、及び、ＤＣオフセ
ットの補償方法を無関係な処理として独立に実行させて
いたため、再生データの誤り率特性の劣化を防止する度
合は、両方法を適用しても必ずしも高いものではなかっ
た。

【００１０】図２は、アナログ信号のレベル範囲を最適
化させる利得制御方法と、ＤＣオフセットの補償方法と
が相互に関連していることの説明図である。上述したよ
うに、ディジタル信号が上限値又は下限値に張り付く確
率は、ＤＣオフセットの大きさにも依存しており、その
ため、利得制御方法での最適な基準レベルも、ＤＣオフ
セットの大きさに依存する。図２は、Ａ／Ｄ変換後のデ
ィジタル信号が５ビットの場合における、Ａ／Ｄ変換後
のディジタル信号のＳ／Ｎ比（ＳＮＲ）と基準レベル
（Ｒｅｆｅｒ Ｌｅｖｅｌ）の関係を、複数のＤＣオフ
セット（０、１、２、３、４及び５）について示したも
のである。

【００１１】例えば、ＤＣオフセットが０のときには、
基準レベルを２８にすれば、最大のＳ／Ｎ比が得られ、
この値２８が最適な基準レベルとなることが、図２から
分かる。また例えば、ＤＣオフセットが５のときには、
基準レベルを１７にすれば、最大のＳ／Ｎ比が得られ、
この値１７が最適な基準レベルとなることが、図２から
分かる。すなわち、各ＤＣオフセット毎に、最適な基準
レベルが異なっていることが分かる。

【００１２】そのため、Ａ／Ｄ変換時に混入されるＤＣ
オフセットも考慮して、Ａ／Ｄ変換に供するアナログ信
号のレベルをも制御できるアナログ／ディジタル変換装
置が望まれている。

【００１３】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明のアナログ／ディジタル変換装置は、
（１）入力アナログ信号を利得制御信号が指示する利得
で増幅する可変利得手段と、（２）この可変利得手段に
よって増幅されたアナログ信号をディジタル信号に変換
するＡ／Ｄ変換手段と、（３）このＡ／Ｄ変換手段から
のディジタル信号における直流オフセットを測定して除
去するＤＣオフセット補償手段と、（４）上記Ａ／Ｄ変
換手段からのディジタル信号についての電力を測定する
電力測定手段と、（５）この電力測定手段が測定した電
力が基準レベルを保つような上記利得制御信号を形成す
る利得制御手段と、（６）上記ＤＣオフセット補償手段
が測定した直流オフセットに基づいて、上記基準レベル
を制御する基準レベル制御手段とを備えることを特徴と
する。

【００１４】また、第２の本発明は、Ｍ（Ｍは２以上の
整数）系統の入力アナログ信号をそれぞれ、ディジタル
信号へ変換して出力するアナログ／ディジタル変換装置
において、（１）第ｍ（ｍは１〜Ｍ）の入力アナログ信
号を共通利得制御信号が指示する利得で増幅する第ｍの
可変利得手段と、（２）第ｍの可変利得手段によって増
幅されたアナログ信号をディジタル信号に変換する第ｍ
のＡ／Ｄ変換手段と、（３）第ｍのＡ／Ｄ変換手段から
のディジタル信号における直流オフセットを測定して除
去する第ｍのＤＣオフセット補償手段と、（４）上記第
ｍのＡ／Ｄ変換手段からのディジタル信号についての電
力を測定する第ｍの電力測定手段と、（５）第１〜第Ｍ
の電力測定手段が測定した電力の総和が基準レベルを保
つような上記共通利得制御信号を形成して第１〜第Ｍの
可変利得手段に与える利得制御手段と、（６）上記第１
〜第ＭのＤＣオフセット補償手段が測定した直流オフセ
ットに基づいて、上記基準レベルを制御する基準レベル
制御手段とを備えることを特徴とする。

【００１５】さらに、第３の本発明は、Ｍ（Ｍは２以上
の整数）系統の入力アナログ信号をそれぞれ、ディジタ
ル信号へ変換して出力するアナログ／ディジタル変換装
置において、（１）第ｍ（ｍは１〜Ｍ）の入力アナログ
信号を第ｍの利得制御信号が指示する利得で増幅する第
ｍの可変利得手段と、（２）第ｍの可変利得手段によっ
て増幅されたアナログ信号をディジタル信号に変換する
第ｍのＡ／Ｄ変換手段と、（３）第ｍのＡ／Ｄ変換手段
からのディジタル信号における直流オフセットを測定し
て除去する第ｍのＤＣオフセット補償手段と、（４）上
記第ｍのＡ／Ｄ変換手段からのディジタル信号について
の電力を測定する第ｍの電力測定手段と、（５）第ｍの
電力測定手段が測定した電力が基準レベルを保つような
上記第ｍの利得制御信号を形成して第ｍの可変利得手段
に与える第ｍの利得制御手段と、（６）上記第ｍのＤＣ
オフセット補償手段が測定した直流オフセットに基づい
て、上記第ｍの利得制御手段に与える基準レベルを制御
する第ｍの基準レベル制御手段と、（７）第ｍのＤＣオ
フセット補償手段から出力された直流オフセットが除去
されたディジタル信号の利得を、第ｍの基準レベル制御
手段から出力される基準レベルの変化に応じて補正し
て、第ｍの系統の出力ディジタル信号とする第ｍの利得
補正手段とを備え、（８）入力アナログ信号に対する出
力ディジタル信号の総合利得が全ての系統で同じになる
ように、上記第１〜第Ｍの利得補正手段が利得補正処理
を行なうことを特徴とする。

【００１６】

【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明によるアナログ／ディジタル変換装置の第
１の実施形態を図面を参照しながら詳述する。

【００１７】ここで、図１が、この第１の実施形態のア
ナログ／ディジタル変換装置の全体構成を示すブロック
図である。

【００１８】図１において、第１の実施形態のアナログ
／ディジタル変換装置は、入力端子１、可変利得増幅部
２、Ａ／Ｄ変換部３、減算部４及び９、出力端子５、Ｄ
Ｃオフセット測定部６、フィルタ７及び１１、電力測定
部８、基準レベル制御部１０、並びに、Ｄ／Ａ変換部１
２から構成されている。

【００１９】可変利得増幅部２は、入力端子１から入力
されたアナログ信号を、Ｄ／Ａ変換部１２から出力され
た利得制御信号が指示する利得で増幅してＡ／Ｄ変換部
３へ出力するものである。

【００２０】Ａ／Ｄ変換部３は、アナログ信号である入
力信号をディジタル信号に変換して減算部４へ出力する
ものである。例えば、アナログ入力信号が、ＰＳＫ変調
信号やＦＳＫ変調信号などの基本的に振幅が一定のディ
ジタル変調信号であれば、５ビットのディジタル信号に
変換する。

【００２１】減算部４は、Ａ／Ｄ変換部３からのディジ
タル出力信号から、後述するフィルタ７から与えられた
ＤＣオフセット値（ＤＣオフセットの補正値）を減算
し、その減算後の信号を、ＤＣオフセット測定部６、電
力測定部８及び出力端子５へ出力するものである。

【００２２】ＤＣオフセット測定部６は、Ａ／Ｄ変換部
３によるＡ／Ｄ変換時に混入されたＤＣオフセットを測
定するものである。ＤＣオフセット測定部６は、入力信
号の直流成分（ＤＣオフセット）のレベルをディジタル
的に検出できる構成であれば、その内部構成は既存のい
ずれのものを適用しても良い。なお、当該アナログ／デ
ィジタル変換装置への入力信号が、ＰＳＫ変調信号やＦ
ＳＫ変調信号やＦＭ信号などの変調信号の場合には、そ
の信号の直流成分は０であるので、ＤＣオフセット測定
部６によるＤＣオフセットの測定は容易である。

【００２３】フィルタ７は、ＤＣオフセット測定部６か
ら出力されたＤＣオフセットを平滑化して、ＤＣオフセ
ットの補正値を形成して、減算部４に減算入力として与
えると共に、基準レベル制御部１０にも与えるものであ
る。なお、フィルタ７は、減算部４、ＤＣオフセット測
定部６及びフィルタ７でなる処理ループの応答時定数を
規定するものにもなっている。

【００２４】基準レベル制御部１０は、入力されたＤＣ
オフセットの補正値に応じた最適な基準レベルを減算部
９へ被減算入力として出力するものである。

【００２５】電力測定部８は、減算部４からの出力信号
の電力を測定して、減算部９へ減算入力として出力する
ものである。例えば、所定期間のサンプリング値の２乗
和や、その平方根や、サンプリング値の絶対値の和など
を電力として測定する。

【００２６】減算部９は、基準レベル制御部１０から出
力された基準レベルから、電力測定部８が測定した信号
電力を減算してフィルタ１１に与えるものである。

【００２７】フィルタ１１は、減算部９からの出力信号
を平滑化してＤ／Ａ変換部１２へ出力するものである。
なお、フィルタ１１は、可変利得増幅部２、Ａ／Ｄ変換
部３、減算部４、電力測定部８、減算部９、フィルタ１
１及びＤ／Ａ変換部１２でなる処理ループの応答時定数
を規定するものにもなっている。

【００２８】Ｄ／Ａ変換部１２は、ディジタル信号であ
る入力信号をアナログ信号へ変換し、利得制御信号とし
て可変利得増幅部２に与えるものである。

【００２９】次に、この第１の実施形態のアナログ／デ
ィジタル変換装置の全体動作を説明する。

【００３０】図１において、入力端子１から入力された
アナログ信号は、可変利得増幅部２によって増幅されて
Ａ／Ｄ変換部３に入力され、ディジタル信号に変換され
る。この変換後のディジタル信号から、減算部４におい
て、ＤＣオフセットの補正値が減算されてＤＣオフセッ
ト補償が実行される。

【００３１】減算部４からのディジタル出力信号は、出
力端子５を介して、次段の処理回路（図示せず）に与え
られ、所定の処理（例えば、ディジタル変調信号に対す
る復調や復号）が施される。

【００３２】また、減算部４からのディジタル出力信号
は、ＤＣオフセット測定部６にも与えられ、このＤＣオ
フセット測定部６において、Ａ／Ｄ変換で生じたＤＣオ
フセットが測定され、この測定されたＤＣオフセット
が、フィルタ７によって平滑化されて、ＤＣオフセット
値として減算部４に減算入力として与えられる。すなわ
ち、減算部４、ＤＣオフセット測定部６及びフィルタ７
でなる処理ループの処理によって、Ａ／Ｄ変換後のディ
ジタル信号におけるＤＣオフセット成分が除去される。

【００３３】フィルタ７の出力信号（ＤＣオフセットの
補正値）は、基準レベル制御部１０にも与えられ、これ
により、基準レベル制御部１０からは、ＤＣオフセット
の補正値に応じた最適な基準レベルが減算部９へ被減算
入力として与えられる。

【００３４】上述したＤＣオフセット補償された減算部
４からのディジタル出力信号は、電力測定部８にも与え
られ、この電力測定部８によってその信号電力が測定さ
れて減算部９へ減算入力として与えられる。これによ
り、減算部９からは、基準レベルからの測定電力レベル
の差分信号が出力され、この差分信号がフィルタ１１に
よって平滑化された後、Ｄ／Ａ変換部１２によってアナ
ログ信号に変換されて、利得制御信号として可変利得増
幅部２に与えられる。

【００３５】すなわち、可変利得増幅部２、Ａ／Ｄ変換
部３、減算部４、電力測定部８、減算部９、フィルタ１
１及びＤ／Ａ変換部１２でなる処理ループの処理によ
り、その時点で基準レベル制御部１０から出力されてい
る基準レベルと、変換後のディジタル信号の測定電力と
の差が０になるように、可変利得増幅部２の利得が制御
される。その結果、Ａ／Ｄ変換部３へのアナログ入力信
号が過度に小さかったり過度に大きかったりすることを
防止できる。しかも、かかる動作の基準となる基準レベ
ルは、ＤＣオフセットに応じた最適なものとなってい
る。

【００３６】次に、基準レベル制御部１０の内部構成及
び動作について詳述する。上述したように、最適な基準
レベルは、ＤＣオフセットの大きさに依存する。また、
上述したように、基準レベル制御部１０は、ＤＣオフセ
ットの大きさに応じて、最適な基準レベルを形成して減
算部９へ出力する。

【００３７】例えば、ＤＣオフセットの大きさと最適な
基準レベルとに、図３に示すような関係がある場合に
は、基準レベル制御部１０は、図３に示すような最適な
基準レベルを記憶したＲＯＭで構成することができる。
この場合、図３のＤＣオフセットの値をＲＯＭの格納エ
リアを特定するアドレスとし、フィルタ８からの出力信
号をＲＯＭのアドレス入力とすれば、ＤＣオフセットの
大きさに応じた最適な基準レベルを減算部９へ供給する
ことができる。上述したように、図３は、基準レベル制
御部１０の詳細構成を表しているとみることもでき、ま
た、ＤＣオフセット値と最適な基準レベルとの関係例を
表しているとみることもできる。

【００３８】以上のように、第１の実施形態によれば、
ディジタル信号の目標電力を規定する基準レベルを、測
定したＤＣオフセットの大きさに応じて、最適なものに
調整できるため、Ａ／Ｄ変換部へのアナログ入力信号の
レベルを最適化でき、当該装置から精度良くＡ／Ｄ変換
されたディジタル信号を出力させることができる。

【００３９】その結果、このアナログ／ディジタル変換
装置からのディジタル信号を処理する処理回路での精度
も向上させることができる。例えば、ディジタル信号に
対してディジタル復調処理や復号処理を行うものであれ
ば、再生データの誤り率特性を従来より向上させること
ができる。

【００４０】（Ｂ）第２の実施形態 次に、本発明によるアナログ／ディジタル変換装置の第
２の実施形態を図面を参照しながら詳述する。

【００４１】この第２の実施形態のアナログ／ディジタ
ル変換装置も、全体構成は、第１の実施形態に係る図１
で表すことができ、基準レベル制御部１０の詳細構成が
第１の実施形態と異なっているものである。そこで、以
下では、基準レベル制御部１０の詳細構成及び動作につ
いて説明する。

【００４２】図４は、第２の実施形態の基準レベル制御
部１０の詳細構成を示すブロック図である。

【００４３】図４において、第２の実施形態の基準レベ
ル制御部１０は、入力端子２１、定数記憶部（線形係数
記憶部）２２、定数記憶部（定数項記憶部）２３、乗算
部２４、加算部２５及び出力端子２６から構成されてお
り、線形演算部となっている。なお、入力端子２１は、
フィルタ７（図１参照）の出力端子と接続されるもので
あり、出力端子２６は、減算部９（図１参照）の被減算
入力端子と接続されるものである。

【００４４】図４において、入力端子２１を介して入力
されたフィルタ７からのＤＣオフセット（の補正値）に
は、乗算部２４において、定数記憶部２２に記憶されて
いる定数（線形係数）が乗算され、得られた乗算出力
に、加算部２５において、定数記憶部２３に記憶されて
いる定数（定数項）が加算され、得られた加算出力が出
力端子２６を介して減算部９（図１参照）の被減算入力
（最適基準レベル）として与えられる。

【００４５】この第２の実施形態の基準レベル制御部１
０は、ＤＣオフセットの大きさと最適な基準レベルとの
間に線形関係（１次関数）がある場合の構成である。上
述した図３に示すＤＣオフセットの大きさと最適な基準
レベルとの関係は、この場合に該当する。すなわち、最
適な基準レベルをＲとおき、ＤＣオフセットの大きさを
Ｄとおくと、図３に示すＤＣオフセットの大きさと最適
な基準レベルとの関係は、次の（１）式で表すことがで
きる。

【００４６】 Ｒ＝ａ・Ｄ＋ｂ ＝−２・Ｄ＋２８ …（１） 従って、この例の場合には、定数記憶部（線形係数記憶
部）２２に「−２」を、定数記憶部（定数項記憶部）２
３に「２８」を記憶しておけば、ＤＣオフセットの大き
さＤに応じた最適な基準レベルＲを求めて出力すること
ができる。

【００４７】なお、図４では、定数記憶部２２と乗算部
２４とで、（１）式におけるａ・Ｄの演算を行うものを
示したが、この構成部分は、一定値を乗算できるもので
あれば他の構成でも良い。例えば、線形係数ａが２のべ
き乗であれば、乗算構成部分を、シフタで構成すること
もできる。また、加算部２５は、減算するものであって
も良い。

【００４８】上述した図２から明らかなように、ＤＣオ
フセットの大きさと最適な基準レベルとの関係を、実際
上、１次関数（線形関係）で近似できるので、上述した
第２の実施形態の基準レベル制御部１０の詳細構成を採
用できる。なお、２次関数で近似させても良く、その場
合には、それに応じた複数の演算素子や定数記憶部を配
置すれば良い。

【００４９】この第２の実施形態によっても、ディジタ
ル信号の目標電力を規定する基準レベルを、測定したＤ
Ｃオフセットの大きさに応じて、最適なものに調整でき
るため、Ａ／Ｄ変換部へのアナログ入力信号のレベルを
最適化でき、当該装置から精度良くＡ／Ｄ変換されたデ
ィジタル信号を出力させることができる。

【００５０】また、この第２の実施形態によれば、基準
レベル制御部１０部分の回路規模の縮小化を期待でき
る。アナログ／ディジタル変換装置は、１チップ上に他
の回路と共に搭載されることが多くなると考えられる
が、チップ上にＲＯＭを形成させた場合、一般的に、そ
の部分の回路規模が大きくなり、他の要素の占有面積な
どを圧迫する。第２の実施形態の場合、ＲＯＭを適用し
ていないので、このような不都合の発生を回避できると
思われる。

【００５１】（Ｃ）第３の実施形態 次に、本発明によるアナログ／ディジタル変換装置の第
３の実施形態を図面を参照しながら詳述する。

【００５２】この第３の実施形態のアナログ／ディジタ
ル変換装置は、関連する２系統のアナログ入力信号をそ
れぞれ、ディジタル信号に変換するものである。例え
ば、ＰＳＫ変調方式やＦＳＫ変調方式などのディジタル
変調方式においては、通常、受信機側で中間周波数帯
（ＩＦ帯）やベースバンド周波数帯にダウンコンバート
する際に、同相成分及び直交成分の信号を得て、これら
同相成分及び直交成分の信号を別々にＡ／Ｄ変換して復
調処理することが多く、第３の実施形態のアナログ／デ
ィジタル変換装置は、このようなディジタル信号受信機
に適用できるものである。

【００５３】図５は、第３の実施形態のアナログ／ディ
ジタル変換装置の全体構成を示すブロック図であり、上
述した第１の実施形態に係る図１との同一、対応部分に
は、同一、対応符号を付して示している。

【００５４】図５において、第３の実施形態のアナログ
／ディジタル変換装置は、第１の系統（ここでは同相成
分の処理系とする）に係る構成として、入力端子１Ｉ、
可変利得増幅部２Ｉ、Ａ／Ｄ変換部３Ｉ、減算部４Ｉ、
出力端子５Ｉ、ＤＣオフセット測定部６Ｉ、フィルタ７
Ｉ及び電力測定部８Ｉを備え、また、第２の系統（ここ
では直交成分の処理系とする）に係る構成として、入力
端子１Ｑ、可変利得増幅部２Ｑ、Ａ／Ｄ変換部３Ｑ、減
算部４Ｑ、出力端子５Ｑ、ＤＣオフセット測定部６Ｑ、
フィルタ７Ｑ及び電力測定部８Ｑを備え、第１及び第２
の系統に共通する構成として、減算部９、基準レベル制
御部１０、フィルタ１１及びＤ／Ａ変換部１２を備えて
いる。

【００５５】各系統に固有の構成要素である入力端子１
Ｉ、可変利得増幅部２Ｉ、Ａ／Ｄ変換部３Ｉ、減算部４
Ｉ、出力端子５Ｉ、ＤＣオフセット測定部６Ｉ、フィル
タ７Ｉ、電力測定部８Ｉ、入力端子１Ｑ、可変利得増幅
部２Ｑ、Ａ／Ｄ変換部３Ｑ、減算部４Ｑ、出力端子５
Ｑ、ＤＣオフセット測定部６Ｑ、フィルタ７Ｑ及び電力
測定部８Ｑの機能は、第１の実施形態の対応要素と同様
であるので、その説明は省略する。

【００５６】これに対して、両系統に共通する減算部
９、基準レベル制御部１０、フィルタ１１及びＤ／Ａ変
換部１２の機能は、第１の実施形態の対応要素と基本的
には同様であるが、細かく見た場合には若干異なってい
る。

【００５７】第３の実施形態の基準レベル制御部１０に
は、両系統のフィルタ７Ｉ及び７ＱからＤＣオフセット
の補正値が与えられ、基準レベル制御部１０は、これら
２系統のＤＣオフセットの補正値から基準レベルを形成
して減算部９に被減算入力として与えるものである。

【００５８】第３の実施形態の減算部９は、基準レベル
制御部１０からの基準レベルから、２系統の電力測定部
８Ｉ及び８Ｑから出力された測定電力をそれぞれ減算
し、減算結果をフィルタ１１に与えるものである。

【００５９】フィルタ１１は、減算部９からの出力信号
を平滑化してＤ／Ａ変換部１２に与えるものである。

【００６０】第３の実施形態のＤ／Ａ変換部１２は、減
算部９からの出力信号（ディジタル信号）をアナログ信
号に変換して、２系統の可変利得増幅部２Ｉ及び２Ｑに
対し、利得制御信号として与えるものである。

【００６１】次に、この第３の実施形態のアナログ／デ
ィジタル変換装置の全体動作を説明する。

【００６２】図５において、入力端子１Ｉから入力され
た同相成分に係るアナログ信号は、可変利得増幅部２Ｉ
によって増幅されてＡ／Ｄ変換部３Ｉに入力され、ディ
ジタル信号に変換される。この変換後のディジタル信号
から、減算部４Ｉにおいて、ＤＣオフセットの補正値が
減算されて、第１の系統についてのＤＣオフセット補償
が実行される。

【００６３】減算部４Ｉからのディジタル出力信号は、
出力端子５Ｉを介して、次段の処理回路（図示せず）に
与えられ、所定の処理（例えば、ディジタル変調信号に
対する復調や復号）が施される。

【００６４】また、減算部４Ｉからのディジタル出力信
号は、ＤＣオフセット測定部６Ｉにも与えられ、このＤ
Ｃオフセット測定部６Ｉにおいて、第１の系統のＡ／Ｄ
変換で生じたＤＣオフセットが測定され、この測定され
たＤＣオフセットが、フィルタ７Ｉによって平滑化され
て、ＤＣオフセット値として減算部４Ｉに減算入力とし
て与えられる。すなわち、減算部４Ｉ、ＤＣオフセット
測定部６Ｉ及びフィルタ７Ｉでなる処理ループの処理に
よって、第１の系統についてのＡ／Ｄ変換後のディジタ
ル信号におけるＤＣオフセット成分が除去される。

【００６５】一方、入力端子１Ｑから入力された直交成
分に係るアナログ信号は、可変利得増幅部２Ｑによって
増幅されてＡ／Ｄ変換部３Ｑに入力され、ディジタル信
号に変換される。この変換後のディジタル信号から、減
算部４Ｑにおいて、ＤＣオフセットの補正値が減算され
て、第２の系統についてのＤＣオフセット補償が実行さ
れる。

【００６６】減算部４Ｑからのディジタル出力信号は、
出力端子５Ｑを介して、次段の処理回路（図示せず）に
与えられ、所定の処理（例えば、ディジタル変調信号に
対する復調や復号）が施される。

【００６７】また、減算部４Ｑからのディジタル出力信
号は、ＤＣオフセット測定部６Ｑにも与えられ、このＤ
Ｃオフセット測定部６Ｑにおいて、第２の系統のＡ／Ｄ
変換で生じたＤＣオフセットが測定され、この測定され
たＤＣオフセットが、フィルタ７Ｑによって平滑化され
て、ＤＣオフセット値として減算部４Ｑに減算入力とし
て与えられる。すなわち、減算部４Ｑ、ＤＣオフセット
測定部６Ｑ及びフィルタ７Ｑでなる処理ループの処理に
よって、第２の系統についてのＡ／Ｄ変換後のディジタ
ル信号におけるＤＣオフセット成分が除去される。

【００６８】上述したフィルタ７Ｉの出力信号（ＤＣオ
フセットの補正値）は、基準レベル制御部１０にも与え
られる。また、フィルタ７Ｑの出力信号（ＤＣオフセッ
トの補正値）も、基準レベル制御部１０にも与えられ
る。これにより、基準レベル制御部１０からは、２系統
のＤＣオフセットの補正値に応じた最適な基準レベルが
減算部９へ被減算入力として与えられる。

【００６９】上述した第１の系統についてＤＣオフセッ
ト補償された減算部４Ｉからのディジタル出力信号は、
電力測定部８Ｉにも与えられ、この電力測定部８Ｉによ
ってその信号電力が測定されて減算部９へ減算入力とし
て与えられる。同様に、第２の系統についてＤＣオフセ
ット補償された減算部４Ｑからのディジタル出力信号
は、電力測定部８Ｑにも与えられ、この電力測定部８Ｑ
によってその信号電力が測定されて減算部９へ減算入力
として与えられる。

【００７０】これにより、減算部９からは、基準レベル
から、２系統の測定電力レベルの和を減じた差分信号が
出力され、この差分信号がフィルタ１１によって平滑化
された後、Ｄ／Ａ変換部１２によってアナログ信号に変
換されて、利得制御信号として可変利得増幅部２Ｉ及び
２Ｑに与えられる。

【００７１】すなわち、可変利得増幅部２Ｉ、Ａ／Ｄ変
換部３Ｉ、減算部４Ｉ、電力測定部８Ｉ、減算部９、フ
ィルタ１１及びＤ／Ａ変換部１２でなる処理ループの処
理と、可変利得増幅部２Ｑ、Ａ／Ｄ変換部３Ｑ、減算部
４Ｑ、電力測定部８Ｑ、減算部９、フィルタ１１及びＤ
／Ａ変換部１２でなる処理ループの処理とにより、その
時点で基準レベル制御部１０から出力されている基準レ
ベルと、変換後の２種類のディジタル信号の測定電力の
和との差が０になるように、可変利得増幅部２Ｉ及び２
Ｑの利得が制御される。その結果、Ａ／Ｄ変換部３Ｉ及
び３Ｑへのアナログ入力信号が過度に小さかったり過度
に大きかったりすることを防止できる。しかも、かかる
動作の基準となる基準レベルは、ＤＣオフセットに応じ
た最適なものとなっている。

【００７２】次に、この第３の実施形態の基準レベル制
御部１０の内部構成及び動作について詳述する。上述し
たように、最適な基準レベルは、ＤＣオフセットの大き
さに依存する。この場合、２種類のＤＣオフセットの双
方を考慮している。また、上述したように、基準レベル
制御部１０は、２種類のＤＣオフセットの大きさに応じ
て、最適な基準レベルを形成して減算部９へ出力する。

【００７３】例えば、２種類のＤＣオフセットの大きさ
（ＤＣオフセットの補正値）と最適な基準レベルとに、
図６に示すような関係がある場合には、基準レベル制御
部１０は、図６に示すような最適な基準レベルを記憶し
たＲＯＭで構成することができる。この図６に示すよう
に、同相成分のＤＣオフセット補正値と直交成分のＤＣ
オフセット補正値とは、互いに独立であるため、同相成
分及び直交成分のＤＣオフセット補正値の全ての組み合
わせを考慮しなければならない。

【００７４】ＲＯＭで構成する場合、ＲＯＭの格納エリ
アを特定するアドレスを、同相成分のＤＣオフセット補
正値を上位側、直交成分のＤＣオフセット補正値を下位
側とするような組み合わせとしておけば、２種類のＤＣ
オフセットの補正値に応じた最適な基準レベルを減算部
９へ供給することができる。

【００７５】以上のように、第３の実施形態によれば、
例えば同相及び直交成分のような２系統の信号をＡ／Ｄ
変換を行なうにつき、ディジタル信号の目標電力を規定
する基準レベルを、測定したＤＣオフセットの大きさに
応じて、最適なものに調整できるため、Ａ／Ｄ変換部へ
のアナログ入力信号のレベルを最適化でき、当該装置か
ら精度良くＡ／Ｄ変換された２系統のディジタル信号を
出力させることができる。その結果、このアナログ／デ
ィジタル変換装置からのディジタル信号を処理する処理
回路での精度も向上させることができる。例えば、２系
統のディジタル信号に対してディジタル復調処理や復号
処理を行うものであれば、再生データの誤り率特性を従
来より向上させることができる。

【００７６】また、この第３の実施形態によれば、Ｄ／
Ａ変換部１２の出力信号を、２系統の可変利得増幅部２
Ｉ及び２Ｑに対する共通の利得制御信号として、これら
可変利得増幅部２Ｉ及び２Ｑが同一の利得で増幅するよ
うにしているので、当該装置から、レベルのバランスが
とれた２系統のディジタル信号を出力させることができ
る。その結果、この面からも、当該アナログ／ディジタ
ル変換装置からの２系統のディジタル信号を処理する処
理回路での精度も向上させることができる。例えば、２
系統（同相成分及び直交成分）のディジタル信号に対し
てディジタル復調処理や復号処理を行うものであれば、
Ｉ−Ｑ平面で円周上に２系統のディジタル信号の合成点
が位置することが好ましく、２系統のディジタル信号の
レベルのバランスがとれていれば、このことを満足でき
る。

【００７７】（Ｄ）第４の実施形態 次に、本発明によるアナログ／ディジタル変換装置の第
４の実施形態を図面を参照しながら詳述する。

【００７８】この第４の実施形態のアナログ／ディジタ
ル変換装置も、全体構成は、第３の実施形態に係る図５
で表すことができ、基準レベル制御部１０の詳細構成が
第３の実施形態と異なっているものである。そこで、以
下では、基準レベル制御部１０の詳細構成及び動作につ
いて説明する。

【００７９】図７は、第４の実施形態の基準レベル制御
部１０の詳細構成を示すブロック図である。

【００８０】図７において、第４の実施形態の基準レベ
ル制御部１０は、２個の入力端子３１Ｉ及び３１Ｑ、２
個の加算部３２及び３６、定数記憶部（線形係数記憶
部）３３、定数記憶部（定数項記憶部）３４、乗算部３
５並びに出力端子３７から構成されている。なお、入力
端子３１Ｉは、フィルタ７Ｉ（図５参照）の出力端子と
接続されるものであり、入力端子３１Ｑは、フィルタ７
Ｑ（図５参照）の出力端子と接続されるものであり、出
力端子３７は、減算部９（図５参照）の被減算入力端子
と接続されるものである。

【００８１】図７において、入力端子３１Ｉを介して入
力されたフィルタ７ＩからのＤＣオフセット（の補正
値）と、入力端子３１Ｑを介して入力されたフィルタ７
ＱからのＤＣオフセット（の補正値）とは、加算部３２
において加算され、得られた加算値には、乗算部３５に
おいて、定数記憶部３３に記憶されている定数（線形係
数）が乗算され、得られた乗算出力には、加算部３６に
おいて、定数記憶部３４に記憶されている定数（定数
項）が加算され、得られた加算出力が出力端子３７を介
して減算部９（図５参照）の被減算入力（最適な基準レ
ベル）として与えられる。

【００８２】この第４の実施形態の基準レベル制御部１
０は、２種類のＤＣオフセットの補正値の和と、最適な
基準レベルとの間に線形関係（１次関数）があると近似
し得る場合の構成である。

【００８３】上述した図６に示す２種類のＤＣオフセッ
トの大きさと最適な基準レベルとの関係は、この近似が
成立する場合に該当する。すなわち、最適な基準レベル
をＲ、同相成分のＤＣオフセット補正値をＤｉ、直交成
分のＤＣオフセット補正値をＤｑとおくと、図６に示す
２種類のＤＣオフセットの大きさと最適な基準レベルと
の関係には、（２）式に示す近似式が成立する。

【００８４】 Ｒｃ・（Ｄｉ＋Ｄｑ）＋ｄ ＝−２・（Ｄｉ＋Ｄｑ）＋５６ …（２） 従って、この例の場合には、定数記憶部（線形係数記憶
部）３３に「−２」を、定数記憶部（定数項記憶部）３
４に「５６」を記憶しておけば、２種類のＤＣオフセッ
トの大きさＤｉ、Ｄｑに応じた最適な基準レベルＲを求
めて出力することができる。

【００８５】なお、図７では、定数記憶部３３と乗算部
３５とで、（２）式におけるｃ・（Ｄｉ＋Ｄｑ）の演算
を行うものを示したが、この構成部分は、一定値を乗算
できるものであれば他の構成でも良い。例えば、線形係
数ａが２のべき乗であれば、乗算構成部分を、シフタで
構成することもできる。また、加算部３６は、減算する
ものであっても良い。

【００８６】近似関数としては、２次関数や、ＤＣオフ
セットの大きさＤｉ、Ｄｑをそれぞれ変数とした線形関
数で近似させても良く、その場合には、それに応じた複
数の演算素子や定数記憶部を配置すれば良い。

【００８７】この第４の実施形態によっても、第３の実
施形態と同様な効果を奏することができる。

【００８８】また、この第４の実施形態によれば、基準
レベル制御部１０部分の回路規模の縮小化を期待でき
る。アナログ／ディジタル変換装置は、１チップ上に他
の回路と共に搭載されることが多くなると考えられる
が、チップ上にＲＯＭを形成させた場合、一般的に、そ
の部分の回路規模が大きくなり、他の要素の占有面積な
どを圧迫する。第４の実施形態の場合、ＲＯＭを適用し
ていないので、このような不都合の発生を回避できると
思われる。

【００８９】（Ｅ）第５の実施形態 次に、本発明によるアナログ／ディジタル変換装置の第
５の実施形態を図面を参照しながら詳述する。

【００９０】この第５の実施形態のアナログ／ディジタ
ル変換装置は、第３及び第４の実施形態と同様に、関連
する２系統のアナログ入力信号をそれぞれ、ディジタル
信号に変換するものである。

【００９１】図８は、第５の実施形態のアナログ／ディ
ジタル変換装置の全体構成を示すブロック図であり、上
述した第１の実施形態に係る図１との対応部分には、対
応符号を付して示している。

【００９２】関連する２系統のアナログ入力信号をそれ
ぞれディジタル信号に変換する、上述した第３及び第４
の実施形態は、２系統に共通する減算部９、基準レベル
制御部１０、フィルタ１１及びＤ／Ａ変換部１２が設け
られていた。

【００９３】しかし、この第５の実施形態の場合には、
これらの構成要素も各系統毎に設けられている。すなわ
ち、第１の系統には、減算部９Ｉ、基準レベル制御部１
０Ｉ、フィルタ１１Ｉ及びＤ／Ａ変換部１２Ｉが設けら
れており、また、第２の系統には、減算部９Ｑ、基準レ
ベル制御部１０Ｑ、フィルタ１１Ｑ及びＤ／Ａ変換部１
２Ｑが設けられている。

【００９４】従って、この第５の実施形態の場合、第１
の系統（同相成分の処理系）のＡ／Ｄ変換構成と、第２
の系統（同相成分の処理系）のＡ／Ｄ変換構成とは独立
の存在であって、信号を授受する構成とはなっておら
ず、各系統の構成はそれぞれ、第１の実施形態の構成と
ほぼ同様になっている。

【００９５】各系統の構成が、第１の実施形態の構成と
異なる点は、減算部４Ｉ、４Ｑから出力端子５Ｉ、５Ｑ
への経路上に利得補正部１３Ｉ、１３Ｑを備えている点
である。その他の構成要素は、第１の実施形態と同様で
あるので、その機能説明は省略する。

【００９６】各利得補正部１３Ｉ、１３Ｑには、対応す
るフィルタ７Ｉ、７Ｑから出力されたＤＣオフセットの
補正値が与えられる。各利得補正部１３Ｉ、１３Ｑはそ
れぞれ、対応する減算部４Ｉ、４Ｑ出力されたディジタ
ル信号に対し、対応するフィルタ７Ｉ、７Ｑから出力さ
れたＤＣオフセットの補正値によって定まる利得補正値
を乗算して対応する出力端子５Ｉ、５Ｑに与えるもので
ある。

【００９７】これら利得補正部１３Ｉ及び１３Ｑは、第
１の系統の（同相成分の）出力ディジタル信号と、第２
の系統の（直交成分の）出力ディジタル信号の重みを同
一にするように、言い換えると、両系統のディジタル信
号のレベルバランスを良好にするために設けられたもの
である。

【００９８】上述した第３及び第４の実施形態の場合、
同一の利得制御信号によって、２系統の可変利得増幅部
２Ｉ及び２Ｑの利得を制御しているので、両系統のディ
ジタル信号のレベルバランスが良好になっていることが
期待できる。しかしながら、その信号を形成するために
利用されるＤＣオフセットの補正値は、２系統の独立し
たループによって形成されているため、利得制御信号自
体の精度が悪い恐れもある。すなわち、２系統の構成が
同一の半導体チップ上に形成されるような２系統の対応
構成要素の対応性が高い場合には、第３及び第４の実施
形態は非常に有用なものであるが、２系統のＤＣオフセ
ットの補償構成の対応が悪いような場合には、共通化さ
れた利得制御信号の精度は低くなることもある。

【００９９】このような場合には、この第５の実施形態
のように、２系統の構成に、共通構成を設けないことが
好ましい。しかし、この場合には、当該アナログ／ディ
ジタル変換装置からの２系統のディジタル信号のレベル
バランスが良好でないことも生じる。そのため、各系統
に利得補正部１３Ｉ、１３Ｑを設けて、２系統のディジ
タル信号のレベルバランスを良好なものとするようにし
ている。

【０１００】ここで、各系統の利得補正部１３Ｉ、１３
Ｑは、両系統間での信号授受がないものであるので、基
準利得のディジタル信号を出力させるように補正させる
ものとなっている。

【０１０１】上述したように、各利得補正部１３Ｉ、１
３Ｑは、同相成分及び直交成分の重みを同一とするよう
な補正利得を乗算する。例えば、同相成分の基準レベル
をＲｉ、直交成分の基準レベルをＲｑ、同相成分の補正
利得をＧｉ、直交成分の補正利得をＧｑとおくと、
（３）式の関係を満足するような補正利得を得て、利得
補正を行う。なお、（３）式は、基準レベルＲｉ、Ｒｑ
を用いて表現しているが、第１の実施形態について説明
したように、一般的には、基準レベルＲｉ、Ｒｑと、Ｄ
Ｃオフセット（の補正値）とは線形関係があるので、Ｄ
Ｃオフセットから容易に補正利得をＧｉ、Ｇｑを定める
ことができる。

【０１０２】 Ｒｉ×Ｇｉ² ＝Ｒｑ×Ｇｑ² …（３） この（３）式は、以下のような定性的な意味合いを有し
ている。当該アナログ／ディジタル変換装置へのアナロ
グ入力信号から見た、当該装置からのディジタル出力信
号の利得は、可変利得増幅部２Ｉ、２Ｑでの利得と、利
得補正部１３Ｉ、１３Ｑでの利得の積と考えられる。可
変利得増幅部２Ｉ、２Ｑでの利得を間接的に定めるもの
として、基準レベル制御部１０Ｉ、１０Ｑからの基準レ
ベルがあるが、これは測定電力の目標値になっているの
で、次数的には、信号利得の２乗のパラメータである。
当該装置からのディジタル出力信号における同相成分及
び直交成分の重みを同一とするためには、可変利得増幅
部２Ｉ、２Ｑについて利得パラメータと、利得補正部１
３Ｉ、１３Ｑでの利得パラメータ（両パラメータの次数
が揃っていることを要する）との積が同じであれば良
い。すなわち、（３）式を満足させることができれば、
当該装置からのディジタル出力信号における同相成分及
び直交成分の重みを同一にできる。

【０１０３】図９は、ＤＣオフセット（の補正値）と基
準レベルとが上述した図３に示す関係がある場合であっ
て、補正利得の決定式が（３）式である場合における、
ＤＣオフセット（の補正値）と補正利得との関係を示す
ものである。なお、図９におけるｓｑｒｔ（Ｘ）は、Ｘ
の平方根を表している。例えば、図９に示す関係をＲＯ
Ｍテーブルで構成しておき、各利得補正部１３Ｉ、１３
Ｑはそれぞれ、、ＤＣオフセット（の補正値）が与えら
れると、テーブルから補正利得を取り出し、この補正利
得を減算部４Ｉ、４Ｑからの出力信号（ディジタル信
号）に乗算してその利得を補正する。

【０１０４】この第５の実施形態によっても、第３及び
第４の実施形態と同様な効果を奏することができる。

【０１０５】さらに、この第５の実施形態によれば、利
得補正部を設けたことにより、同相成分及び直交成分に
ついてそれぞれ独立に最適な基準レベルの設定、アナロ
グ段階での利得制御を行なうことができ、当該装置の精
度向上を期待できる。

【０１０６】（Ｆ）第６の実施形態 次に、本発明によるアナログ／ディジタル変換装置の第
６の実施形態を簡単に説明する。

【０１０７】図１０は、この第６の実施形態のアナログ
／ディジタル変換装置の全体構成を示すブロック図であ
り、上述した第５の実施形態に係る図８との同一、対応
部分には、同一、対応符号を付して示している。

【０１０８】この第６の実施形態のアナログ／ディジタ
ル変換装置は、第５の実施形態と同様な技術思想に則っ
てなされたものであり、相違点は、図１０及び図８の比
較から明らかなように、補正利得を決定させるために利
得補正部１３Ｉ、１３Ｑに入力させる信号が、ＤＣオフ
セット（の補正値）ではなく、対応する基準レベル制御
部１０Ｉ、１０Ｑから出力された基準レベルとなってい
る点である。

【０１０９】従って、この第６の実施形態の場合、上述
した（３）式の関係そのものから補正利得を定めること
ができる。

【０１１０】図１１は、この第６の実施形態での利得補
正部１３（１３Ｉ又は１３Ｑ；以下では、１３Ｉとして
図１１の構成を説明する）の詳細構成例を示すものであ
り、上述した（３）式における右辺及び左辺の具体的な
値（定数）が「１」の場合に対応しているものである。

【０１１１】図１１において、利得補正部１３は、２個
の入力端子４１及び４２、平方根演算部４３、逆数演算
部４４、乗算部４５並びに出力端子４６からなる。第１
の入力端子４１は、基準レベル制御部１０Ｉの出力端子
に接続されており、第２の入力端子４２は、減算部４Ｉ
の出力端子に接続されており、出力端子４６は、当該ア
ナログ／ディジタル変換装置全体の出力端子５Ｉに接続
されている。

【０１１２】入力端子４１から入力された基準レベルの
平方根が、平方根演算部４３において求められ、その逆
数が逆数演算部４４において求められ、補正利得として
乗算部４５に入力される。この乗算部４５には、第２の
入力端子４２を介して減算部４Ｉからの出力信号も入力
されており、乗算部４５において、この出力信号に補正
利得が乗算されてその利得が他の系統のレベルとバラン
スがとれるように補正され、出力端子４６から出力され
る。

【０１１３】この第６の実施形態においても、基本的技
術思想は第５の実施形態と同様であるので、第５の実施
形態と同様な効果を奏することができる。

【０１１４】これに加えて、第６の実施形態によれば、
ＲＯＭテーブルを用いることなく、利得補正部１３Ｉ及
び１３Ｑを構成でき、その結果、当該装置の小規模化が
期待できる。

【０１１５】（Ｇ）第７の実施形態 次に、本発明によるアナログ／ディジタル変換装置の第
７の実施形態を簡単に説明する。

【０１１６】図１２は、この第７の実施形態のアナログ
／ディジタル変換装置の全体構成を示すブロック図であ
り、上述した第６の実施形態に係る図１０との同一、対
応部分には、同一、対応符号を付して示している。

【０１１７】この第７の実施形態のアナログ／ディジタ
ル変換装置は、第６の実施形態と同様な技術思想に則っ
てなされたものであり、相違点は、図１２及び図１０の
比較から明らかなように、補正利得を決定させるために
利得補正部１３Ｉ、１３Ｑに入力させる信号が、自系統
の基準レベル制御部１０Ｉ、１０Ｑから出力された基準
レベルではなく、他系統の基準レベル制御部１０Ｑ、１
０Ｉから出力された基準レベルとなっている点である。

【０１１８】上述した（３）式を変形すると、次の
（４）式が得られる。この（４）式における右辺及び左
辺の値を定数Ａとおくと（両系統の重みを同じにするの
で定数として扱って良い）、さらに、（５）式を得られ
る。この（５）式から明らかなように、補正利得を、他
系統の基準レベル制御部１０から出力された基準レベル
から定められることが分かる。

【０１１９】 Ｇｉ² ／Ｒｑ＝Ｇｑ² ／Ｒｉ …（４） Ｇｉ² ＝Ａ・Ｒｑ Ｇｑ² ＝Ａ・Ｒｉ …（５） 図１３は、この第７の実施形態での利得補正部１３（１
３Ｉ又は１３Ｑ；以下では、１３Ｉとして図１３の構成
を説明する）の詳細構成例を示すものであり、上述した
（５）式における定数Ａが「１」の場合に対応している
ものである。

【０１２０】図１３において、利得補正部１３は、２個
の入力端子５１及び５２、平方根演算部５３、乗算部５
４並びに出力端子５５からなる。第１の入力端子５１
は、他系統の基準レベル制御部１０Ｑの出力端子に接続
されており、第２の入力端子５２は、減算部４Ｉの出力
端子に接続されており、出力端子５５は、当該アナログ
／ディジタル変換装置全体の出力端子５Ｉに接続されて
いる。

【０１２１】第１の入力端子５１から入力された他系統
の基準レベルの平方根が、平方根演算部５２において求
められ、補正利得として乗算部５４に入力される。この
乗算部５４には、第２の入力端子５２を介して減算部４
Ｉからの出力信号も入力されており、乗算部５４におい
て、この出力信号に補正利得が乗算されてその利得が他
系統のレベルとバランスがとれるように補正され、出力
端子５５から出力される。

【０１２２】この第７の実施形態においても、基本的技
術思想は第６の実施形態と同様であるので、第６の実施
形態と同様な効果を奏することができる。これに加え
て、第７の実施形態によれば、逆数演算部を不要とした
分、利得補正部１３Ｉ及び１３Ｑを簡単なものとするこ
とができる。

【０１２３】（Ｈ）他の実施形態 本発明のアナログ／ディジタル変換装置はディジタル信
号受信機に搭載されることが意図されてなされたもので
あるが、他の装置におけるアナログ／ディジタル変換装
置に本発明を適用しても良いことは勿論である。

【０１２４】また、上記第３〜第６の実施形態では、２
系統の信号をＡ／Ｄ変換する場合を示したが、３種類以
上の信号をＡ／Ｄ変換する装置に対しても、本発明を適
用することができる。なお、利得補正部を設ける技術思
想は、１種類の信号をＡ／Ｄ変換する装置に対しても適
用可能である。

【０１２５】さらに、上記の説明では、装置構成がハー
ドウェア構成で実現されているようにして説明したが、
ＤＳＰやＣＰＵなどを用いて、一部をソフトウェア構成
で実現するようにしても良い。

【０１２６】

【発明の効果】以上のように、本発明によれば、変換前
のアナログ信号の利得を可変する目標電力としての基準
レベルを、直流オフセットに応じて可変するようにした
ので、従来に比較して、高精度にＡ／Ｄ変換されたディ
ジタル信号を出力することができるようになる。

【図面の簡単な説明】

【図１】第１の実施形態の全体構成を示すブロック図で
ある。

【図２】従来の課題の説明に供する特性曲線図である。

【図３】第１の実施形態の基準レベル制御部の構成説明
図である。

【図４】第２の実施形態の基準レベル制御部の詳細構成
を示すブロック図である。

【図５】第３の実施形態の全体構成を示すブロック図で
ある。

【図６】第３の実施形態の基準レベル制御部の構成説明
図である。

【図７】第４の実施形態の基準レベル制御部の詳細構成
を示すブロック図である。

【図８】第５の実施形態の全体構成を示すブロック図で
ある。

【図９】第５の実施形態のＤＣオフセットと補正利得と
の関係を示す説明図である。

【図１０】第６の実施形態の全体構成を示すブロック図
である。

【図１１】第６の実施形態の利得補正部の詳細構成例を
示すブロック図である。

【図１２】第７の実施形態の全体構成を示すブロック図
である。

【図１３】第７の実施形態の利得補正部の詳細構成例を
示すブロック図である。

【符号の説明】

２、２Ｉ、２Ｑ…可変利得増幅部、 ３、３Ｉ、３Ｑ…Ａ／Ｄ変換部、 ４、４Ｉ、４Ｑ、９…減算部、 ６、６Ｉ、６Ｑ…ＤＣオフセット測定部、 ７、７Ｉ、７Ｑ、１１…フィルタ、 ８、８Ｉ、８Ｑ…電力測定部、 １０、１０Ｉ、１０Ｑ…基準レベル制御部、 １２、１２Ｉ、１２Ｑ…Ｄ／Ａ変換部、 １３Ｉ、１３Ｑ…利得補正部、 ２２、２３、３３、３４…定数記憶部、 ２４、３５、４５、５４…乗算部、 ２５、３２、３６…加算部。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力アナログ信号を利得制御信号が指示
   する利得で増幅する可変利得手段と、 この可変利得手段によって増幅されたアナログ信号をデ
   ィジタル信号に変換するＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段からのディジタル信号における直流
   オフセットを測定して除去するＤＣオフセット補償手段
   と、 上記Ａ／Ｄ変換手段からのディジタル信号についての電
   力を測定する電力測定手段と、 この電力測定手段が測定した電力が基準レベルを保つよ
   うな上記利得制御信号を形成する利得制御手段と、 上記ＤＣオフセット補償手段が測定した直流オフセット
   に基づいて、上記基準レベルを制御する基準レベル制御
   手段とを備えることを特徴とするアナログ／ディジタル
   変換装置。
2. 【請求項２】 上記基準レベル制御手段は、入力された
   直流オフセットをアドレスとするメモリエリアに格納さ
   れている基準レベルを出力するメモリテーブルでなるこ
   とを特徴とする請求項１に記載のアナログ／ディジタル
   変換装置。
3. 【請求項３】 上記基準レベル制御手段は、入力された
   直流オフセットに所定の定数を乗算する乗算部と、その
   乗算出力に所定の定数を加算する加算部とを備えること
   を特徴とする請求項１に記載のアナログ／ディジタル変
   換装置。
4. 【請求項４】 Ｍ（Ｍは２以上の整数）系統の入力アナ
   ログ信号をそれぞれ、ディジタル信号へ変換して出力す
   るアナログ／ディジタル変換装置において、 第ｍ（ｍは１〜Ｍ）の入力アナログ信号を共通利得制御
   信号が指示する利得で増幅する第ｍの可変利得手段と、 第ｍの可変利得手段によって増幅されたアナログ信号を
   ディジタル信号に変換する第ｍのＡ／Ｄ変換手段と、 第ｍのＡ／Ｄ変換手段からのディジタル信号における直
   流オフセットを測定して除去する第ｍのＤＣオフセット
   補償手段と、 上記第ｍのＡ／Ｄ変換手段からのディジタル信号につい
   ての電力を測定する第ｍの電力測定手段と、 第１〜第Ｍの電力測定手段が測定した電力の総和が基準
   レベルを保つような上記共通利得制御信号を形成して第
   １〜第Ｍの可変利得手段に与える利得制御手段と、 上記第１〜第ＭのＤＣオフセット補償手段が測定した直
   流オフセットに基づいて、上記基準レベルを制御する基
   準レベル制御手段とを備えることを特徴とするアナログ
   ／ディジタル変換装置。
5. 【請求項５】 上記基準レベル制御手段は、入力された
   Ｍ個の直流オフセットを所定位置に配置したデータをア
   ドレスとするメモリエリアに格納されている基準レベル
   を出力するメモリテーブルでなることを特徴とする請求
   項４に記載のアナログ／ディジタル変換装置。
6. 【請求項６】 上記基準レベル制御手段は、入力された
   Ｍ個の直流オフセットの総和を求める総和演算部と、そ
   の総和に所定の定数を乗算する乗算部と、その乗算出力
   に所定の定数を加算する加算部とを備えることを特徴と
   する請求項４に記載のアナログ／ディジタル変換装置。
7. 【請求項７】 Ｍ（Ｍは２以上の整数）系統の入力アナ
   ログ信号をそれぞれ、ディジタル信号へ変換して出力す
   るアナログ／ディジタル変換装置において、 第ｍ（ｍは１〜Ｍ）の入力アナログ信号を第ｍの利得制
   御信号が指示する利得で増幅する第ｍの可変利得手段
   と、 第ｍの可変利得手段によって増幅されたアナログ信号を
   ディジタル信号に変換する第ｍのＡ／Ｄ変換手段と、 第ｍのＡ／Ｄ変換手段からのディジタル信号における直
   流オフセットを測定して除去する第ｍのＤＣオフセット
   補償手段と、 上記第ｍのＡ／Ｄ変換手段からのディジタル信号につい
   ての電力を測定する第ｍの電力測定手段と、 第ｍの電力測定手段が測定した電力が基準レベルを保つ
   ような上記第ｍの利得制御信号を形成して第ｍの可変利
   得手段に与える第ｍの利得制御手段と、 上記第ｍのＤＣオフセット補償手段が測定した直流オフ
   セットに基づいて、上記第ｍの利得制御手段に与える基
   準レベルを制御する第ｍの基準レベル制御手段と、 第ｍのＤＣオフセット補償手段から出力された直流オフ
   セットが除去されたディジタル信号の利得を、第ｍの基
   準レベル制御手段から出力される基準レベルの変化に応
   じて補正して、第ｍの系統の出力ディジタル信号とする
   第ｍの利得補正手段とを備え、 入力アナログ信号に対する出力ディジタル信号の総合利
   得が全ての系統で同じになるように、上記第１〜第Ｍの
   利得補正手段が利得補正処理を行なうことを特徴とする
   アナログ／ディジタル変換装置。
8. 【請求項８】 上記第ｍの利得補正手段は、上記第ｍの
   ＤＣオフセット補償手段が測定した直流オフセットに基
   づき、基準レベルの変化に応じた利得補正処理を行なう
   ことを特徴とする請求項７に記載のアナログ／ディジタ
   ル変換装置。
9. 【請求項９】 上記第ｍの利得補正手段は、上記第ｍの
   基準レベル制御手段が求めた基準レベルに基づき、基準
   レベルの変化に応じた利得補正処理を行なうことを特徴
   とする請求項７に記載のアナログ／ディジタル変換装
   置。
10. 【請求項１０】 Ｍが２である請求項７に記載のアナロ
    グ／ディジタル変換装置において、 上記第１の利得補正手段は、上記第２の基準レベル制御
    手段が求めた基準レベルに基づき、基準レベルの変化に
    応じた利得補正処理を行なうと共に、 上記第２の利得補正手段は、上記第１の基準レベル制御
    手段が求めた基準レベルに基づき、基準レベルの変化に
    応じた利得補正処理を行なうことを特徴とするアナログ
    ／ディジタル変換装置。