JPH11274934A - ディファレンシャルスイッチング回路およびディジタルアナログ変換器 - Google Patents

ディファレンシャルスイッチング回路およびディジタルアナログ変換器

Info

Publication number
JPH11274934A
JPH11274934A JP11001172A JP117299A JPH11274934A JP H11274934 A JPH11274934 A JP H11274934A JP 11001172 A JP11001172 A JP 11001172A JP 117299 A JP117299 A JP 117299A JP H11274934 A JPH11274934 A JP H11274934A
Authority
JP
Japan
Prior art keywords
switching circuit
differential switching
differential
driver means
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11001172A
Other languages
English (en)
Other versions
JP4202504B2 (ja
JPH11274934A5 (ja
Inventor
Ian Juso Dedic
ジュソ デディック イアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPH11274934A publication Critical patent/JPH11274934A/ja
Publication of JPH11274934A5 publication Critical patent/JPH11274934A5/ja
Application granted granted Critical
Publication of JP4202504B2 publication Critical patent/JP4202504B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents

Landscapes

  • Electronic Switches (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【課題】 非対称な入力信号でも動作可能なディファレ
ンシャルスイッチング回路の実現。 【解決手段】 ディジタルアナログ変換器(1) のために
使われるディファレンシャルスイッチング回路(4) は、
第1 のスイッチ要素(S1)と第2 のスイッチ要素(S2)とを
有する。第1 及び第2 のドライバ回路(12,14) は、それ
ぞれ第1 及び第2のスイッチ要素(S1,S2) に対応し、各
ドライバ回路(12,14) は、印加された入力信号(IN1,IN
2) に依存して対応する要素をオン、オフに切換える。
ドライバ回路(12,14) は、一方のスイッチ要素がオンで
あるときもう一方のスイッチがオフであるように協働す
る。各スイッチ要素(S1,S2) は、他のスイッチ要素のド
ライバ回路(12,14) における整合要素(46,44) と組み合
わされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばディジタル
アナログ変換器で使用されるためのディファレンシャル
スイッチング回路（差動スイッチング回路）に関する。
【０００２】
【従来の技術】添付された図面の図１は、以前から考え
られている電流スイッチされるディジタルアナログ変換
器（ＤＡＣ）１の部分を示す。ＤＡＣ１は、ｎビットの
ディジタル入力ワードを対応するアナログ信号へ変換す
るように設計される。ＤＡＣ１は、個別に２値重み付け
された複数の電流源２1 〜２n を有し、そのそれぞれは
ＤＡＣに印加されたディジタル入力ワードのｎビットに
対応する。各電流源は実質的に一定の電流を通し、異な
る電流源によって通される電流値は次のように２値重み
付けされる。すなわち、ディジタル入力ワードの最下位
ビットに対応する電流源２1 は電流Ｉを通し、ディジタ
ル入力ワードの最下位の次のビットに対応する電流源２
2 は電流２Ｉを通す、というように、変換器の連続した
各電流源に対してそのようになる。
【０００３】ＤＡＣ１は、複数のディファレンシャルス
イッチング回路４1 〜４n をさらに有し、そのそれぞれ
はｎ個の電流源２1 〜２n に対応する。各ディファレン
シャルスイッチング回路４はその対応する電流源２に接
続され、電流源によって生成された電流を、変換器の第
１の接続線Ａに接続された第１の端子か又は変換器の第
２の接続線Ｂに接続された第２の端子かのどちらにも切
換える。ディファレンシャルスイッチング回路は、ディ
ジタル入力ワードの１ビットを受信し（例えばディファ
レンシャルスイッチング回路４1 は入力ワードの最下位
ビットを受信し）、当該ビット値に従って第１の端子又
は第２の端子のどちらかを選択する。ＤＡＣの第１の出
力電流ＩA は、ディファレンシャルスイッチング回路の
第１の端子へ運ばれた各電流の合計であり、ＤＡＣの第
２の出力電流ＩB は、ディファレンシャルスイッチング
回路の第２の端子へ運ばれた各電流の合計である。アナ
ログ出力信号は、電圧ＶA と電圧ＶB との電圧差ＶA −
ＶB であるが、その電圧Ｖ A はＤＡＣ１の第１の出力電
流ＩA が抵抗Ｒに流れることによって生成され、電圧Ｖ
B はＤＡＣ１の第２の出力電流ＩB が別の抵抗Ｒに流れ
ることによって生成される。
【０００４】図２は、図１の変換器のようなディジタル
アナログ変換器での使用に適したディファレンシャルス
イッチング回路の以前から考えられている形式を示す。
このディファレンシャルスイッチング回路４は、第１及
び第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ）S1及
びS2を備える。トランジスタS1及びS2のそれぞれのソー
スは共通ノードCNに接続されるが、その共通ノードCNに
は対応する電流源（図１における２1 〜２n ）が接続さ
れる。トランジスタS1及びS2の各ドレインは、回路のそ
れぞれ第１の出力ノードＩOUTA及び第２の出力ノードＩ
OUTBに接続されるが、それは、図１のディファレンシャ
ルスイッチング回路の各々の第１及び第２の端子にそれ
ぞれ対応する。
【０００５】各トランジスタS1及びS2は、そのゲートに
接続された対応するドライバ回路６ 1 又は６2 を有す
る。相補的な入力信号IN1 及びIN2 は、ドライバ回路６
1 及び６2 の入力にそれぞれ印加される。各ドライバ回
路は、スイッチング信号SW1 又はSW2 をそのそれぞれの
関係するトランジスタS1又はS2に対して生成するために
そのそれぞれが受信した入力信号IN1 又はIN2 を緩衝し
かつ反転させることにより、定常状態においてトランジ
スタS1及びS2のうちの一方がオンしもう一方がオフする
ようになる。例えば、図２そのもので示されるように、
入力信号IN1 がハイレベル（Ｈ）でありかつ入力信号IN
2 がローレベル（Ｌ）であるとき、トランジスタS1に対
するスイッチング信号SW1 （ゲート駆動電圧）はローレ
ベルＬにあるのでトランジスタがオンし、一方で、トラ
ンジスタS2に対するスイッチング信号SW2 （ゲート駆動
電圧）はハイレベルＨにあるのでトランジスタがオフす
る。それゆえこの状態では、共通ノードへ流れる入力電
流の全電流ＩINは、出力ノードＩOUTAを通り、出力ノー
ドＩOUTBには電流は通らない。
【０００６】
【発明が解決しようとする課題】トランジスタS1がオフ
でトランジスタS2がオンであるように図２の回路４の状
態を変えることを望むとき、相補的な変化が入力信号IN
1 及びIN2 において同時になされ、入力信号IN2 がＬか
らＨへ変化すると同時に、入力信号IN1 がＨからＬへ変
化する。これらの相補的な変化の結果、トランジスタS1
及びS2が同時に切換わる、すなわちトランジスタS2がタ
ーンオンするちょうどその瞬間にトランジスタS1がター
ンオフするであろうことが予期される。しかし実際は、
ターンオンのスピードとターンオフのスピードは必然的
にいくらか非対称である。これは、回路の一方又は両方
の出力ノードにおいて順に故障を引き起こすかもしれな
い、共通ノードＩINにおける瞬間的な故障になり得、ス
イッチの全てが完全に切換わるまでＤＡＣのアナログ出
力値における瞬間的なエラーを生じさせる。アナログ出
力信号におけるこれらの故障はコードに依存するかもし
れず、また出力スペクトラムにおいて高調波歪みを生じ
たりあるいは非高調波のスパー(non-harmonicspurs)を
生じたりするかもしれない。
【０００７】ディファレンシャルスイッチング回路のス
イッチングに関係する故障の大きさは入力信号IN1 及び
IN2 における相補的な変化の対称性に依存するので、互
いに同期してこのような入力信号を生成してディファレ
ンシャルスイッチング回路に運ぶということに最も注意
が向けられている。しかし実際には、入力信号が完全に
対称であっても、入力信号からスイッチング信号を得る
ドライバ回路６1 及び６2 は、実際にトランジスタS1及
びS2を制御するスイッチング信号SW1 及びSW2に対して
非対称性を必然的にもたらすことがわかっている。この
ような非対称性から、どの個々のディファレンシャルス
イッチング回路においても過渡的な出力電流歪みが生じ
る結果となる。さらに、複数のディファレンシャルスイ
ッチング回路を用いるＤＡＣにおいては、異なる回路間
のスイッチング時間の変動も生じる結果となる。これら
の変動は、ＤＡＣのスプリアスのないダイナミックレン
ジ(spurious-free dynamic range:SFDR)（特定の帯域幅
にわたって、出力信号の振幅実効値と、ピークのスプリ
アス信号との間の差をデシベルで測定）を低くする。こ
れらの変動はまた、変換器のアナログ出力信号のコード
依存性をもたらす。
【０００８】
【課題を解決するための手段】本発明の第１の態様によ
れば、ディファレンシャルスイッチング回路は、回路構
成部の共通ノードと回路構成部の第１の出力ノードとの
間に接続された第１のスイッチ要素と、前記共通ノード
と回路構成部の第２の出力ノードとの間に接続された第
２のスイッチ要素と、前記第１及び第２のスイッチ要素
にそれぞれ対応する第１及び第２のドライバ手段であっ
て、そのそれぞれは、入力信号を受信するための入力と
要素をオン又はオフに切換えるためにスイッチング信号
が印加される対応するスイッチ要素の制御端子に接続さ
れた出力とを有し、各ドライバスイッチは、ディセーブ
ル信号をそれに印加することによって、前記入力におけ
る入力信号の変化に応答して前記スイッチング信号を変
えるよう操作可能な応答状態から、この入力信号の変化
に応答しても前記スイッチング信号は変化しない非応答
状態へ切り替え可能であり、第１のドライバ手段の入力
及び第２のドライバ手段の入力においてそれぞれ受信さ
れる前記入力信号は相互に相補的であるような第１及び
第２のドライバ手段と、それぞれの入力信号が相補的な
変化をするとき、前記ドライバ手段の一方が初めに応答
状態にあり、前記ドライバ手段のもう一方が初めに非応
答状態にあるように第１及び第２のドライバ手段のそれ
ぞれに対して前記ディセーブル信号を他方のドライバ手
段の前記入力信号から得るために接続されるクロスカッ
プリング(cross-coupling)手段と、を有する。
【０００９】このようなディファレンシャルスイッチン
グ回路構成部においては、スイッチ要素の対称なスイッ
チングが、入力信号が対称な変化をしない場合でも保証
される。初めに非応答状態にあるドライバ手段は、好適
には、前述の各入力信号が相補的な変化をするときに、
対応するスイッチ要素がオンするようなドライバ手段で
ある。
【００１０】各ドライバ手段は必然的に内部で種々の信
号を生成し、その信号はスイッチング信号そのものを有
し、それは入力信号から得られる。回路構成部の部品数
を減らすためにこの信号を得ることができるということ
を利用できる。例えば、第１及び第２ドライバ手段のそ
れぞれに対する前記ディセーブル信号は、他方のドライ
バ手段によって生成される前記スイッチング信号と全く
同じ信号からでも得てもよい。
【００１１】スイッチ要素のタイプは重要ではない。例
えば、どの伝導タイプのバイポーラ又はＦＥＴトランジ
スタ（ｎｐｎあるいはｐｎｐバイポーラ、ｎ形あるいは
ｐ形ＦＥＴ）でも使うことができる。各スイッチ要素が
ｐ形伝導のトランジスタであるとき、好適には、各ドラ
イバ手段によってその対応するスイッチ要素に印加され
るスイッチング信号は、入力信号とディセーブル信号と
の論理ＮＯＲである。一方で、各スイッチ要素がｎ形伝
導のトランジスタであるとき、好適には、各ドライバ手
段によってその対応するスイッチ要素に印加されるスイ
ッチング信号は、入力信号とディセーブル信号との論理
ＮＡＮＤである。これらＮＯＲ及びＮＡＮＤ機能は、少
ない数のバイポーラトランジスタ又はＦＥＴトランジス
タのどちらを使っても実現できるので簡単で便利であ
る。
【００１２】好適には、各ドライバ手段は、前述のスイ
ッチ要素トランジスタと同じ伝導タイプのディセーブル
トランジスタを有するが、それは、ターンオンしたと
き、スイッチング信号の電位を、そのドライバ手段の対
応するスイッチ要素がターンオフされるようなオフ電位
にする役割をする。スイッチ要素がＦＥＴのとき、各ド
ライバ手段では、ディセーブルトランジスタのゲート電
位は、他方のドライバ手段の対応するスイッチ要素の電
界効果トランジスタのゲート電位と整合される（これと
同じであるか又はこれより少ない変動のオフセットだけ
を有する）。例えば、ディセーブルトランジスタのゲー
トとスイッチ要素ＦＥＴのゲートとは互いに接続されて
もよい。
【００１３】代わりに、あるいはさらに、好適には、各
ドライバ手段では、ディセーブルトランジスタのソース
電位は、他方のドライバ手段の対応するスイッチ要素の
電界効果トランジスタのソース電位と整合される（これ
と同じであるかまたはこれより少ない変動のオフセット
だけを有する）。例えば、各ドライバ手段では、ディセ
ーブルトランジスタのソースは共通ノードに接続されて
もよい。
【００１４】これらの手段により、ディセーブルトラン
ジスタ及び当該スイッチ要素が共に切換わることが保証
される。好適な実施態様では、各ドライバ手段は、第１
及び第２の供給線と、対応するスイッチ要素をターンオ
ンするために出力電位を第１の供給線の電位にすること
が選択的に可能な第１の回路と、対応するスイッチ要素
をターンオフするために出力電位を第２の供給線の電位
にすることが選択的に可能な第２の回路と、を有する。
【００１５】このようなドライバ手段は、望ましいよう
な簡単な構造を有する。好適には、この第２の回路の動
作は、前述のディセーブル信号によることが望ましく、
ドライバ手段の動作を、制御のために簡単に及び便利に
することになる。第１の回路は、好適には、第１の回路
が起動されたとき出力電位を第１の供給線の電位にする
ようなレートを制御するための電流制御手段を有する。
これは第１の回路が起動されたときの出力ノードの電位
における故障を防ぐ助けとなる。
【００１６】第１及び第２の回路が両方とも同時に起動
されないのは、スイッチング信号をノイズによって影響
され得る浮遊状態にするので望ましくない。従って、好
適には、各ドライバ手段は、当該ドライバ手段のうちの
第１の回路も第２の回路も起動されないとき、対応する
スイッチ要素をオン状態に維持するために、所定のオン
電位に出力電位を維持するための開回路回避手段をさら
に有する。
【００１７】第２の供給線の電位は例えばＶｄｄ（ある
いは設計に依存するＶｓｓ）のような固定電位であって
もよい。しかし、好適には、第２の供給線の電位は共通
ノードの電位に等しいか近い値である。これによって、
第２の回路の回路要素は、共通ノードの電位が通常浮遊
電位にある時でさえ、第２の回路が制御するスイッチ要
素と同じ電位を受信することができ、共通ノードの電位
の変動に関わりなく第２の回路とそのスイッチ要素との
間のスイッチングスピードの調整を確実にする。
【００１８】好適には、回路構成部は、相互相補的な第
１及び第２の入力信号をそれぞれ生成するため第１及び
第２のレート制御手段をさらに備え、各レート制御手段
は、回路構成部が生成する入力信号のスルーレートを制
御する役割をする。これは故障及び、過度に速い入力信
号における相補的な変化に関連する他の望ましくない影
響を防ぐ効果がある。
【００１９】好適には、第１及び第２のレート制御手段
は、第１及び第２の信号のそれぞれのスルーレートを等
しくする役割をする。これは故障及び、異なるレートの
入力信号における相補的な変化に関連する他の望ましく
ない影響を防ぐ効果がある。好適には、回路構成部は、
各スイッチ要素に接続された補償手段をさらに備え、こ
の補償手段はドライバ手段の入力信号が変化するときに
初めに非応答状態にあるドライバ手段から対応するスイ
ッチ要素へ結合された電荷を補償する。この望まれない
結合は、ドライバ手段におけるトランジスタ、特に第２
の回路のトランジスタの寄生容量に起因して生じるかも
しれない。
【００２０】この補償は、初めに応答状態にあるドライ
バ手段の入力信号が変化するとき、初めの非応答状態に
あるドライバ手段に対応するスイッチ要素に反対電荷(c
ountercharge) をクロスカップリング（交差結合）する
ことによって有利にもたらされる。初めに応答状態にあ
るドライバ手段では、望ましくない電荷カップリングに
起因して初めに非応答状態にあるドライバで生じるスイ
ッチング信号の電位の変化に対して相補的な変化をする
ような少なくとも１つの信号が必然的に存在する。
【００２１】例えば、前記補償手段は、各ドライバ手段
に対して、当該ドライバ手段の出力と他方のドライバ手
段の入力との間に動作的に結合されたコンデンサを備え
てもよい。これは補償処理を簡単かつ効果的にするが、
これは特に、コンデンサがＦＥＴから又は、スイッチ要
素のＦＥＴに大きさ及び／又は伝導タイプが整合されて
いるようなものから形成され得るからである。
【００２２】本発明の第２の態様によれば、本発明の前
述の第１の態様を具体化するディファレンシャルスイッ
チング回路構成部と、ディファレンシャルスイッチング
回路の共通ノードに動作的に接続され、実質的に一定の
電流をそこに運ぶための電流源又は電流シンクとを有す
るディジタルアナログ変換器が提供される。本発明の第
３の態様によれば、複数のディファレンシャルスイッチ
ング回路であって、そのそれぞれは本発明の前述の第１
の態様を具体化するディファレンシャルスイッチング回
路構成部であり、複数のディファレンシャルスイッチン
グ回路のそれぞれの第１の出力ノードが互いに接続され
ており、複数のディファレンシャルスイッチング回路の
それぞれの第２の出力ノードが互いに接続されているよ
うな複数のディファレンシャルスイッチング回路と、複
数の電流源又は電流シンクであって、それは複数のディ
ファレンシャルスイッチング回路にそれぞれ対応し、各
電流ソース又は電流シンクは対応するディファレンシャ
ルスイッチング回路に動作的に接続され、実質的に一定
の電流をそこに運ぶための複数の電流源又は電流シンク
とを有するディジタルアナログ変換器が提供される。
【００２３】本発明の第２及び第３の態様の実施例で
は、ＳＦＤＲが著しく改良されている「完全にセグメン
ト化された」又は「部分的にセグメント化された」ＤＡ
Ｃを提供することができる。この場合、異なる電流源／
異なる電流シンクによって湧き出される／浸透される電
流が同一であってもよい。代替例では、異なる電流源／
異なる電流シンクによって湧き出される／浸透される電
流が２値重み付けされてもよい。
【００２４】好適な実施態様では、カスコードトランジ
スタが、電流源又は電流シンクあるいは各電流源又は電
流シンクと、対応するディファレンシャルスイッチング
回路又は各対応するディファレンシャルスイッチング回
路と、の間に接続される。これは、電流源／電流シンク
のトランジスタをそれらの電位における変動から保護す
る助けをするが、この変動はＤＡＣの動作中に電流源／
電流シンクの振幅が共通ノード電位の変化として作用す
るものである。
【００２５】
【発明の実施の形態】例を用いて添付された図面を参照
して説明する。図３は、本発明を具体化するディファレ
ンシャルスイッチング回路10の部分のブロック図であ
る。回路10は、それぞれ第１及び第２のスイッチ要素S1
及びS2を有し、この例においては、それらはｐ形電界効
果トランジスタ（ＦＥＴ）である。２つのトランジスタ
のそれぞれのソースには共通ノードCNが接続され、トラ
ンジスタのそれぞれのドレインには回路の第１及び第２
の出力ノードOUT1及びOUT2がそれぞれ接続される。
【００２６】図３のディファレンシャルスイッチング回
路は第１及び第２のドライバ回路12及び14をさらに有
し、各ドライバ回路12又は14は、回路の２つの相補的な
入力信号IN1 及びIN2 の１つを受信するためのメイン入
力と、ディセーブル信号DIS1又はDIS2を受信するための
ディセーブル入力とを有する。各ドライバ回路12又は14
はまた、ゲートにスイッチング信号SW1 又はSW2 を印加
するための、それぞれに対応するトランジスタS1又はS2
のゲートに接続された出力を有する。
【００２７】図３の回路10は、第１のクロスカップリン
グ回路18及び第２のクロスカップリング回路20を有する
クロスカップリング回路構成部16をさらに有する。クロ
スカップリング回路18は第１の入力信号IN1 を受信する
ために接続され、そこから第２のドライバ回路14に対す
るディセーブル信号DIS2を得る。もう一方で、クロスカ
ップリング回路20は第２の入力信号IN2 を受信するため
に接続され、そこから第１のドライバ回路12に印加され
るディセーブル信号DIS1を得る。
【００２８】図３の回路は以下のように動作する。各ド
ライバ回路12又は14は、それに印加されるディセーブル
信号DIS1又はDIS2に依存する２つの異なる状態のうち
の、１つにおいて動作する。ディセーブル信号がドライ
バ回路に印加されないとき、ドライバ回路によって生成
されるスイッチング信号SW1 又はSW２がドライバ回路へ
印加される入力信号IN1 又はIN2 の変化に応答して変化
するような応答状態において、ドライバ回路は動作す
る。ドライバ回路が反転機能を有する場合、入力信号が
応答状態においてハイからローへ変化するとき、ドライ
バ回路によって生成されるスイッチング信号はローから
ハイへ変化し、またその逆も成り立つ。ドライバ回路が
非反転機能を有する場合、スイッチング信号における変
化は、入力信号における変化と同じである。
【００２９】一方で、ドライバ回路がディセーブル信号
を受信するとき、ドライバ回路によって生成されるスイ
ッチング信号SW1 又はSW2 が当該ドライバ回路へ印加さ
れる入力信号IN1 又はIN2 における変化に応答しても変
化しないような、非応答状態に置かれることになる。相
補的な入力信号IN1 及びIN2 が安定である（変化しな
い）ときにディセーブル信号DIS1及びDIS2のうちの 1つ
だけが生成されるようにクロスカップリング回路構成部
16は動作する。従って、ディセーブル信号を受信するド
ライバ回路は非応答状態に置かれ、ディセーブル信号を
受信しないドライバ回路は応答状態に保たれる。それゆ
え、相補的な変化が入力信号IN1 及びIN2 において生じ
るとき、非応答状態にあるドライバ回路は、ディセーブ
ル信号がまだ提供される限りは、そのメイン入力におい
て見られる入力信号の変化を効果的に無視する。
【００３０】それぞれのドライバ回路に印加される入力
信号IN1 又はIN2 はまた、非応答ドライバ回路にディセ
ーブル信号を印加するクロスカップリング回路18及び20
のうちの１つに印加される。それに応じて、当該クロス
カップリング回路は、応答ドライバ回路の入力信号の遷
移を検出し、かつその遷移の検出の後で非応答ドライバ
回路を解放する。従って、非応答ドライバ回路は、応答
ドライバ回路の入力における入力信号の変化の検出の後
で応答状態に変化する。その結果として、初め非応答状
態にあったドライバ回路は、初め応答状態にあったドラ
イバ回路のスイッチング信号における変化と対等の関係
で、そのスイッチング信号を変化させる。
【００３１】２つのドライバ回路12及び14のスイッチン
グ動作はクロスカップリング回路構成部16によって調節
されるので、図３の回路に印加される入力信号IN1 及び
IN2における相補的な変化は完全に対照的である必要は
もはやない。初め非応答状態にあったドライバ回路に印
加される入力信号は、初め応答状態にあったドライバ回
路における相補的な変化の前ならいつでも、また、その
相補的な変化のあとの一定時間に対してでさえ、変化す
ることができる。
【００３２】図３に示されるように、ディセーブル信号
DIS1及びDIS2はそれぞれ入力信号IN1 及びIN2 から得ら
れるにもかかわらず、クロスカップリング回路18及び20
が当該入力信号を直接受信することは必ずしも必要な
い。例えば、各ドライバ回路は必然的に種々の異なる信
号を内部で生成するが、その信号はドライバ回路のメイ
ン入力に印加される入力信号から（依存して）得られ
る。同様に、各ドライバ回路によって生成されるスイッ
チング信号はまた、当該ドライバ回路の入力信号から得
られる信号でもある。それゆえ本発明の実施例では、ド
ライバ回路の内部信号からあるいはスイッチング信号自
身から、ディセーブル信号を得ることができる。この理
由から、いくつかの実施例においては、クロスカップリ
ング回路16はドライバ回路入力ではなく、ドライバ回路
内部ノード又はドライバ回路出力へ結合され得る。さら
に、適切にドライバ回路を設計することによって、クロ
スカップリング回路構成部が単に２つのドライバ回路12
及び14間のクロスカップリング接続からなるという点で
さえ、クロスカップリング回路構成部を簡単にできる。
【００３３】上述のように、図３の回路において、クロ
スカップリング回路構成部は、入力信号における相補的
な変化のあらゆる対に対して、２つのドライバ回路のう
ちの一方だけが初めに応答状態にあり、２つの回路のう
ちのもう一方が初めに非応答状態にあるようになってい
る。ドライバ回路が初めに応答状態にあるということは
重要ではない。例えば、対応するトランジスタS1又はS2
が、応答状態において初めにオフ状態にあるようなドラ
イバ回路を有するように選んでもよい。この場合、その
応答ドライバ回路の入力信号が変化を開始するとすぐ
に、この入力信号を受信するクロスカップリング回路
は、そこにおける変化を検出し、かつ非応答ドライバ回
路からディセーブル信号を取り除くが、それによってオ
フのトランジスタがターンオンを開始するとすぐにオン
のトランジスタがターンオフを開始する。代替例とし
て、対応するトランジスタがオンであるドライバ回路
が、初めに応答状態にあるようなドライバ回路に選ばれ
てもよい。この場合は、クロスカップリング回路構成部
が応答ドライバ回路へ印加された入力信号における遷移
を検出するとすぐに、非応答ドライバ回路からディセー
ブル信号を取り除くことによって、初めに応答状態にあ
るドライバ回路の制御の下でオンのトランジスタがター
ンオフを開始すると同時に、初めに非応答状態にあるド
ライバ回路の制御の下でオフのトランジスタがターンオ
ンを開始するようにする。
【００３４】次に本発明の好適な実施例を説明する。図
４は、本発明の第１実施例によるディファレンシャルス
イッチング回路20を示す図である。本実施例では、スイ
ッチング要素S1及びS2はｐ形ＦＥＴであり、ドライバ回
路12及び14はそれぞれＮＯＲ機能を有する。それゆえ、
各ドライバ回路12又は14によって生成されるスイッチン
グ信号は、その回路に印加される入力信号IN1 又はIN2
と、もう一方のドライバ回路によって生成されるスイッ
チング信号との論理ＮＯＲである。それゆえ、この実施
例では、各ドライバ回路のディセーブル信号DIS1又はDI
S2はもう一方のドライバ回路のスイッチング信号SW2 又
はSW1 と全く同じである。
【００３５】次に、図４の実施例の動作を図５〜８を参
照して説明する。図５は、図４の回路の初期状態を示
す。この初期状態では、第１の入力信号IN1 はハイの論
理レベルＨにあり、第２の入力信号IN2 は（第１の入力
信号IN1 の相補として）ローの論理レベルＬにあると仮
定する。スイッチング要素S1及びS2に印加されるスイッ
チング信号SW1 及びSW2 は、それぞれＬ及びＨであるの
でS1はオンでS2はオフである。また、初期状態では、第
１のドライバ回路12は、ディセーブル信号を受信（DIS1
＝Ｈ）して非応答状態にあるが、第２のドライバ回路は
ディセーブル信号は受信しない（DIS1＝Ｌ）ので従って
応答状態にある。
【００３６】図６において、第１の入力信号IN1 はＨか
らＬへ変化するが、第２の入力信号IN2 における対応す
る変化（ＬからＨ）はまだ生じていない。それゆえ、第
2の入力信号IN2 から得られる第１のドライバ回路12に
対するディセーブル信号DIS1は、Ｈレベルのままであ
り、従って、第１のドライバ回路の出力は、第１の入力
信号IN1 における変化に応答して変化することを妨げる
ことになる。それゆえに、スイッチ要素S1はオンのまま
であり、スイッチ要素S2はオフのままである。
【００３７】図７では、IN2 がＬからＨへ変化する。こ
の場合は、第２のドライバ回路14が応答状態にある（デ
ィセーブル信号が提供されていない）ので、スイッチン
グ信号SW2 はＨからＬへの変化を開始する。それゆえ、
スイッチ要素S2はターンオンを開始する。同時に、第１
のドライバ回路12に印加されるディセーブル信号DIS1は
ＨからＬへ変化し、それによってスイッチング信号SW1
はＬからＨへの変化を開始し、それによってスイッチ要
素S1はターンオフを開始する。この方法で、スイッチ要
素S1のターンオフはスイッチ要素S2のターンオンと整合
される。
【００３８】図７において、第２のドライバ回路14は、
第１のスイッチング信号SW1 がＨへ変化するときにディ
セーブル信号を受信するので、結局非応答状態になるこ
とがわかるであろう。それに応じて、相補的な入力信号
IN1 及びIN2 における次の変化が生じるとき、第１のド
ライバ回路12だけが（第１の入力信号IN1 における）変
化に初めに応答し、第２のドライバ回路14は、第１の入
力信号における（ＬからＨへの）変化が生じるまで非応
答状態のままである。
【００３９】図８は、本発明の第２の実施例によるディ
ファレンシャルスイッチング回路30を示す図である。こ
の実施例では、スイッチ要素S1及びS2はそれぞれｎ形Ｆ
ＥＴであり、第１及び第２のドライバ回路12及び14はそ
れぞれＮＡＮＤ機能を有する。各ドライバ回路によって
生成されるスイッチング信号SW1 又はSW2 は、その回路
に印加される入力信号IN1 又はIN2 と、当該回路に印加
されるディセーブル信号DIS1又はDIS2との論理ＮＡＮＤ
である。図４の実施例のように各ドライバ回路に対する
ディセーブル信号DIS1又はDIS2は、もう一方のドライバ
回路のスイッチング信号SW2 又はSW1 によって直接提供
されるが、しかしこの実施例では、各ディセーブル信号
DIS1及びDIS2はアクティブ・ローである。
【００４０】図８のディファレンシャルスイッチング回
路30の動作は、第１の実施例の図５〜７にそれぞれ対応
する図９〜１１によって例示される。図９に示されるよ
うに、初期状態において、入力信号は、IN1=Ｌ及びIN2=
Ｈであると仮定する。それゆえ、スイッチング信号SW1=
Ｈであり、スイッチング信号SW2=Ｌであるので、スイッ
チ要素S1はオンであり、スイッチ要素S2はオフである。
この状態では、第１のドライバ回路12は、第２のスイッ
チング信号SW２がＬである結果としてディセーブル信号
DIS1を受信するので非応答状態にある。もう一方で、第
２のドライバ回路14は（ディセーブル信号DIS2のない）
応答状態にある。
【００４１】図１０において第１の入力信号IN1 はＬか
らＨへ変化する。しかし、第１のドライバ回路12は非応
答状態にあるので、第１のスイッチング信号SW1 はＨの
ままであり、そしてスイッチ要素S1はオンのままであ
り、スイッチ要素S2はオフのままである。図１１に示さ
れるように、この状態は第２の入力信号IN2 がＨからＬ
へ変化するまで維持される。第２のドライバ回路14は応
答状態にあるので、スイッチング信号SW2 はＬからＨへ
の変化を開始し、それによってスイッチ要素S2はターン
オンを開始する。同時に、ディセーブル信号DIS1は第１
のドライバ回路12から取り除かれるので、第１のスイッ
チング信号SW1 はＨからＬへの変化を開始する。それゆ
え、S2がターンオンを開始すると同時に、S1はターンオ
フを開始する。
【００４２】図１１において、第２のドライバ回路14は
結局には非応答状態になり、第１のドライバ回路12は最
後には応答状態になることがわかるであろう。それゆ
え、入力信号IN1 及びIN2 における次の相補的な変化が
生じるとき、第１のドライバ回路12だけが（第１の入力
信号IN1 における）変化に応答し、第２のドライバ回路
14は、第１の入力信号IN1 における（ＨからＬへの）変
化が生じる時間まで非応答状態のままである。
【００４３】図１２は第１の実施例 (図４) における可
能性のあるトランジスタレベルでの実現を示す図であ
る。図１２に示される回路40は、第１及び第２のｐ形Ｆ
ＥＴS1及びS2を有する。トランジスタS1及びS2のそれぞ
れのドレインは回路40の第１及び第２の出力ノードOUT1
及びOUT2にそれぞれ接続されており、トランジスタS1及
びS2のそれぞれのソースは共通ノードCNに接続されてい
る。
【００４４】プルアップ回路PU1 又はPU2 とプルダウン
回路PD1 又はPD2 とを備えるドライバ回路12又は14は、
各トランジスタS1又はS2にそれぞれ連携されている。各
プルダウン回路PD1 又はPD2 は、回路40の電源供給線Vs
s とトランジスタS1又はS2のゲートとの間に接続される
ｎ形ＦＥＴ41又は42を備える。入力信号IN1 又はIN2は
トランジスタ41又は42に印加される。
【００４５】各プルアップ回路PU1 又はPU2 は、スイッ
チトランジスタS1又はS2のゲートと共通ノードCNとの間
に直列に接続された（PU1 に対しては43及び44、並びに
PU2に対しては45及び46の）２つのｐ形ＦＥＴを備え
る。トランジスタ43及び45はそれらのゲートにおいて、
それぞれ入力信号IN1 及びIN2 を受信する。トランジス
タ44及び46は、それぞれディセーブル信号DIS1及びDIS2
を受信するディセーブルトランジスタである。これらの
ディセーブル信号DIS1及びDIS2は、スイッチングトラン
ジスタS2及びS1のゲートからそれぞれクロスカップリン
グされる。（換言すれば、第１のドライバ回路12によっ
て生成されるスイッチング信号SW1 はディセーブル信号
DIS2を直接提供し、一方で、第２のドライバ回路14によ
って生成されるスイッチング信号SW2 はディセーブル信
号DIS1を直接提供する。）所望ならば、各プルアップ回
路PU1 又はPU2 における２つのｐ形ＦＥＴの順番を置き
換えることができる。
【００４６】次に、図１２の回路の動作を図１３〜１５
と図１６のタイミング図とを参照して説明する。図１３
において、初め、第１の入力信号IN1 はIN1=Ｈであり、
第２の入力信号IN2 は（第１の入力信号IN1 に対して相
補的に）IN2=Ｈであると仮定する。それゆえに、トラン
ジスタ41，45，46及びS1はオンであり、トランジスタ4
2，43，44及びS2はオフである。第１のドライバ回路12
のディセーブルトランジスタ44は（ディセーブル信号DI
S1= Ｈを受信しているので）オフであるので第１のドラ
イバ回路12は非応答状態であるが、これに対し、第２の
ドライバ回路14はそのディセーブルトランジスタ46がオ
ンであるので応答状態にある。
【００４７】図１４では、IN2 がＬからＨへ変化する前
に、IN1 はＨからＬへ変化する。結果として、第１のド
ライバ回路12におけるトランジスタ41はターンオフし、
図１６の点線で示されるように、アクティブに駆動され
ない（すなわち共通ノードCNにも供給線Vss にも接続さ
れない）ような高インピーダンス（トライステートTS:t
ri-state）状態に第１のスイッチング信号SW1 を効果的
に置く。しかし、高インピーダンス状態に入る前は第１
のスイッチング信号SW1 はＬであったので、ローレベル
ＬのままであるのでS1はオンのままである。第１のドラ
イバ回路12のディセーブルトランジスタ44は、IN2 がＬ
のままである限りディセーブル信号DIS1を受信する。IN
1 における変化が第１のスイッチング信号SW1 を変化さ
せることを妨げるのはこのディセーブルトランジスタ44
である。
【００４８】図１５に示されるように、IN2 がＬからＨ
へ変化するとき、第２のドライバ回路14において、トラ
ンジスタ42はターンオンし、トランジスタ45はターンオ
フする。トランジスタ46は、SW1 がこの時間でまだＬ
（トライステート状態）であるので、初めはオンであ
る。結果として、SW2 はＨからＬへの変化を開始する。
共通ノードCNとトランジスタS2のゲートとの間の電位差
がトランジスタS2のしきい値電圧ＶTPを超えるとき、ト
ランジスタS2はターンオンを開始する。同時にディセー
ブルトランジスタ44もまた、そのゲートとソースとの間
の電位差がそのしきい値電圧ＶTPを超えるとき、ターン
オンを開始する。第１のドライバ回路12がそれによって
非応答状態から応答状態へ変化し、第１のスイッチング
信号SW1 はプルアップ回路PU1 によってプルアップされ
て、トランジスタS2がターンオンを開始するを開始する
と同時にトランジスタS1がターンオフを開始するように
なる。
【００４９】図１２の回路において、ディセーブルトラ
ンジスタ44は、２つのトランジスタ44及びS2のソースが
同じ電位ＶCNを有し、かつ２つのトランジスタのゲート
もまた同じ電位SW2 を受信するという意味で、第２のス
イッチングトランジスタS2に整合される。スイッチング
トランジスタS1及びディセーブルトランジスタ46もまた
そのような整合された対を形成する（この場合、ゲート
の電位は共にSW1 である）。この特徴のおかげで、ディ
セーブルトランジスタがターンオンするレートは、それ
と対になるスイッチングトランジスタがターンオンする
レートに整合する。それゆえ、他方のスイッチングトラ
ンジスタ（例えばS1）のゲート信号が立ち上がりを開始
する瞬間が、ディセーブルトランジスタ（44）と対にな
るスイッチングトランジスタ（S2）がターンオンを開始
する瞬間と整合する。
【００５０】図１２のプルアップ回路PU1 及びPU2 が共
通ノードCNに接続されることは本質的なことではない。
プルアップ回路PU1 及びPU2 はＶCNではない電位に接続
され得るが、これらの電位はＶCNと少なくとも一致すべ
きであり、例えばＶCNを追跡すべきである（つまりそこ
からの一定のあるいは小さな変動のオフセットを有す
る）。（ディセーブルトランジスタ及び対応するスイッ
チングトランジスタからなる）整合された対のトランジ
スタパラメータが異なるに違いないとき、例えばオンで
あるときのトランジスタを通過する必要のある異なる電
流のためにこのようなオフセットを有するのが望ましい
かもしれない。
【００５１】図１２の回路において、プルアップ回路PU
1 及びPU2 のトランジスタ43及び45が、同じドライバ回
路のディセーブルトランジスタ及びプルアップトランジ
スタの両方が瞬間的に同時にオンする可能性のある状況
を防止する役割をする。同じドライバ回路のディセーブ
ルトランジスタ及びプルダウントランジスタの両方が同
時に（非オーバーラップが保証された）オン状態が他の
いくつかの手段によって保証され得るのであるならば、
トランジスタ43及び45は取り除かれ得る。
【００５２】次に図１７を参照すると、トランジスタレ
ベルにおける第１の実施例の別の好適な実現が示されて
いる。このような回路は、ＤＡＣでの使用に適してお
り、完全のために、図１７は、ディファレンシャルスイ
ッチング回路50に加えて、ディファレンシャルスイッチ
ング回路50の共通ノードCNと供給線Ｖｄｄとの間に直列
接続される電流源52及びカスコードトランジスタ(casco
ding transistor)54を示している。電流源52は、例えば
図１において示される２進で重み付けされた電流源２1
〜２n のうちの１つに対応する。しかし、電流源は必ず
しも２値重み付けされる必要はない。いわゆる「セグメ
ント化された」あるいは「部分的にセグメント化され
た」ＤＡＣ構造において示されるように、例えば「デー
タ変換システム設計の原理(Principles of Data Conver
sion System Design) 」、Behzad Razavi 、pp.90 〜94
において説明されているように、電流源が一致される可
能性もまたある。電流源52は、Ｖｄｄに対して固定され
たバイアス電圧Ｖpcs を受信するためにゲート（又は複
数のゲート）が接続される大きなｐ形ＦＥＴ（又は考え
られ得るいくつかの並列接続されたより小さいｐ形ＦＥ
Ｔ）によって提供される。カスコードトランジスタ54も
またｐ形ＦＥＴであり、Ｖｄｄに対してまた固定される
さらに予め決定されたバイアス電圧Ｖpcasc をゲートで
受信する。カスコードトランジスタ54は電流源トランジ
スタ52のドレインを一定の電圧に維持し、そうして、そ
の回路の変化の出力ノードOUT1及びOUT2の電位として
の、出力における電圧動揺から電流源トランジスタを保
護するが、その電圧変動は異なるスイッチング回路50の
共通ノードCNの電圧Ｖtailにおける変動によって引き起
こされる。電流源トランジスタ52は大きなトランジスタ
（あるいは並列接続されたいくつかの小さなトランジス
タ）であるということを想起してレイアウトの融通性を
容易にするために、電流源トランジスタ52のドレインと
カスコードトランジスタ54のソースとの間の接続は比較
的長くてもよい。ある設計においては、カスコードトラ
ンジスタは省略されてもよい。
【００５３】図１７に示される電流源回路の代わりに電
流シンク回路を用いることもできるが、この場合、トラ
ンジスタの伝導タイプは逆であり、トランジスタS2及び
S4に対するバイアス電位はＶｓｓに対して固定であるべ
きである。図１７におけるディファレンシャルスイッチ
ング回路50は、要素PU1 ，PU2 ，PD1 ，PD2 ，S1及びS
2，並びに図１２のディファレンシャルスイッチング回
路40の要素41，42，43，44，45及び46、に対応する要素
を有し、同じ参照符号はそれに応じて両方の図面に使わ
れる。
【００５４】図１７のディファレンシャルスイッチング
回路50において、各ドライバ回路12又は14は、ｎ形ＦＥ
Ｔ55及び56を有するトライステートプルダウン回路TPD1
又はTPD2を有する。ｎ形トランジスタは、そのドライバ
回路12又は14のディセーブル信号DIS1又はDIS2を受信す
るために接続されるゲートを有し、そのドライバ回路12
又は14によって駆動されるスイッチングトランジスタS1
又はS2のゲートに接続されるドレインを有する。ドライ
ブ回路のディセーブルトランジスタ44又は46がターンオ
ンする前にトライステート（高インピーダンス）の状態
にドライバ回路のスイッチング信号SW1 又はSW2 がなる
のを妨ぐために、トライステートプルダウン回路PD1 及
びPD2 がドライバ回路12及び14において提供される。ト
ライステートプルダウン回路におけるｎ形トランジスタ
55又は56は、ドライバ回路に印加されるディセーブル信
号が存在する限りオン状態にホールドされる。それゆ
え、当該ドライバ回路のスイッチング信号はディセーブ
ル信号が取り除かれるまでホールドされ、ドライバ回路
のプルダウン回路PD1 又はPD2 が入力信号の変化のため
にアクティブでないとき、ドライバ回路によって駆動さ
れるスイッチングトランジスタのゲート電位における変
動に起因する考えられ得る問題を防止する。
【００５５】図１７のディファレンシャルスイッチング
回路はまた、各プルダウン回路PD1又はPD2 において、
図１２に示されるトランジスタ41及び42に加えて、さら
なるｎ形トランジスタ58又は59を有する。これらのトラ
ンジスタ58及び59はそれぞれトランジスタ41及び42に直
列接続され、それぞれのゲートにおいて、Ｖｓｓに対し
て固定されている所定のバイアス電圧Ｖnbias を受信す
る。プルダウン回路が起動されているとき、トランジス
タ58及び59はそれぞれ、スイッチング信号SW1及びSW2
の変化のレートを制御する一定の電流シンクとしての役
割を果たす。これは、スイッチングトランジスタS1及び
S2の迅速なスイッチングによって引き起こされる出力ノ
ード電位における故障を避ける助けとなる。
【００５６】図１７のディファレンシャルスイッチング
回路50はそれぞれレート制御反転回路RCI1及びRCI2をさ
らに有するが、そのレート制御反転回路RCI1及びRCI2は
その回路の相補的な入力信号IN2 及びIN1 をそれぞれ受
信する。各レート制御反転回路RCI1及びRCI2は、Ｖｄｄ
とＶｄｄに対して固定されている所定のバイアス電位Ｖ
pbias との間に接続された電流源トランジスタ61及び71
を有する。各レート制御反転回路RCI1及びRCI2は、電流
シンクトランジスタ62又は72をさらに有するが、所定の
バイアス電圧Ｖnbias （あるいは所望ならば、例えばド
ライバ間のカップリングを低減するために、Ｖｓｓに対
してまた固定されるＶnbias とは異なる、別の所定のバ
イアス電圧）をそのゲートで受信する。各レート制御反
転回路RCI1及びRCI2は、ｐ形トランジスタ63又は73とｎ
形トランジスタ64又は74とからなる反転器をさらに有
し、その反転器のトランジスタは電流源及び電流シンク
トランジスタ61と62との間、又は71と72との間に直列接
続される。反転器の２つのトランジスタは、そのゲート
において入力信号IN1 又はIN2 を受信する。
【００５７】レート制御反転器RCI1及びRCI2は、ドライ
バ回路12及び14のプルアップ及びプルダウン回路に印加
されるゲート駆動信号の上がり下がりのレートを制御す
る。それゆえに、２つの入力信号IN1 及びIN2 が相補的
な変化をするとき、２つのレート制御反転回路RCI1及び
RCI2うちの一方の出力信号が下がると同時に、レート制
御反転回路RCI1及びRCI2うちのもう一方の出力信号が上
がり、それによって回路の出力ノードの電圧における電
位故障を避けることができる。加えて、電流源トランジ
スタ及び電流シンクトランジスタ61，71，62及び72は、
入力信号の遷移において過度に大きい電流の流れを避け
るために、出力信号の上がり下がりのレートを安定的に
制限する役割を有する。
【００５８】図１７のディファレンシャルスイッチング
回路50は、第１及び第２のクロスカップリングコンデン
サC1及びC2をさらに有するが、そのコンデンサは、各レ
ート制御反転回路の出力を、他方のドライバ回路によっ
て駆動されるスイッチングトランジスタS1又はS2のゲー
トに結合する役割をする。これらのクロスカップリング
コンデンサは次の現象のゆえに提供される。
【００５９】図１３及び１４を再び参照すると、初めに
非応答状態にあるドライバ回路12はハイの論理レベルＨ
をその入力（図１３におけるIN1 ）に有する。このドラ
イバ回路におけるトランジスタ43は、そのゲート電極と
ソース電極との間に寄生容量（オーバーラップキャパシ
タンス:overlap capacitance）を有し、ゲートがＨでソ
ースがＬであるとき、この寄生容量に格納された電荷
は、寄生容量Ｃgsとゲート−ソース間の電位差Ｖgs（Ｖ
ｄｄ）との積に等しい。図１３の入力信号IN1 がＨから
Ｌへ変化するとき、図１４に示されるように、トランジ
スタ43の寄生容量に格納された電荷は、スイッチングト
ランジスタS1のゲートに結合され、それはこのときはＬ
に違いなく、まだ動いていない。トライステートプルダ
ウン回路TPD1におけるトランジスタ55（図１７）が少な
くともそれがターンオフするまでこのことが起きるのを
防ぐ役割を部分的に果たすにもかかわらず、このこと
は、S1のゲート電位を負の電源Ｖｓｓより下に引き出す
傾向がある。
【００６０】この問題を克服するために、クロスカップ
リングコンデンサC1及びC2が図１７の回路に含められる
が、このクロスカップリングコンデンサC1及びC2は、オ
ンであるスイッチングトランジスタのゲートに、ゲート
電位の上述の負の引き出しが生じるときに立ち上がる信
号を結合する役割をする。図１３及び１４に示される場
合では、例えば、このような立ち上り信号は、レート制
御反転回路RCI2の出力において入手可能であり、それゆ
えにこの立ち上り信号は、ゲート電位の負の引き出しを
補償するためにコンデンサC2を介してスイッチングトラ
ンジスタS1のゲートに結合される。
【００６１】レート制御反転回路RCI1及びRCI2がそれら
の出力の上がり下がりのレートを整合してあるので、回
路RCI2の出力の立ち上りのレートは、回路RCI1の出力の
立ち下がりのレートを整合し、電荷の補償の正確さを確
実にする。コンデンサC1及びC2はそれぞれのＦＥＴによ
って提供されることができ、各ＦＥＴは、コンデンサの
一方の電極として共通に接続されたソース電極及びドレ
イン電極と、コンデンサのもう一方の電極として接続さ
れたゲートを有する。
【００６２】C1及びC2を提供するＦＥＴは、トランジス
タ43及び45として好適には同じ伝導タイプ（すなわち図
１７の実施例ではｐ形）である。さらに、コンデンサＦ
ＥＴのキャパシタンスがトランジスタ43及び45の寄生容
量と整合されるのを確実にするために、コンデンサＦＥ
Ｔの大きさはトランジスタ43及び45の大きさと整合され
なければならない。
【図面の簡単な説明】
【図１】以前から考えられている電流スイッチＤＡＣの
部分を示す図である。
【図２】ＤＡＣでの使用のための以前から考えられてい
るディファレンシャルスイッチング回路の部分を示す図
である。
【図３】本発明を具体化するディファレンシャルスイッ
チング回路の部分を示す図である。
【図４】本発明の第１の実施例によるディファレンシャ
ルスイッチング回路の部分のブロック回路図である。
【図５】第１の実施例の動作の説明図（その１）であ
る。
【図６】第１の実施例の動作の説明図（その２）であ
る。
【図７】第１の実施例の動作の説明図（その３）であ
る。
【図８】本発明の第２の実施例によるディファレンシャ
ルスイッチング回路の部分のブロック回路図である。
【図９】第２の実施例の動作の説明図（その１）であ
る。
【図１０】第２の実施例の動作の説明図（その２）であ
る。
【図１１】第２の実施例の動作の説明図（その３）であ
る。
【図１２】第１の実施例の第１の実現を示す回路図であ
る。
【図１３】図１２を実現した場合の動作の説明図（その
１）である。
【図１４】図１２の実現した場合の動作の説明図（その
２）である。
【図１５】図１２の実現した場合の動作の説明図（その
３）である。
【図１６】図１２の実現した場合の動作の説明に使うタ
イミング図である。
【図１７】ＤＡＣにおける使用のための第１の実施例の
別の実現の回路図である。
【符号の説明】
１…ディジタルアナログ変換器 ２，５２…電流源 ４，１０，３０，５０…ディファレンシャルスイッチン
グ回路 １２…第１のドライバ回路 １４…第２のドライバ回路 １６…クロスカップリング回路構成部 １８…第１のクロスカップリング回路 ２０…第２のクロスカップリング回路 ４０…回路 ４１，４２，４３，４４，４５，４６，５５，５６，５
８，５９，６３，７３，S1，S2…トランジスタ ５４…カスコードトランジスタ ６１，７１…電流源トランジスタ ６２，７２…電流シンクトランジスタ CN…共通ノード IN1 ，IN2 …入力信号 DIS1，DIS2…ディセーブル信号 SW1 ，SW2 …スイッチング信号 OUT1，OUT2…出力ノード

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 ディファレンシャルスイッチング回路で
    あって、 該ディファレンシャルスイッチング回路の共通ノードと
    前記ディファレンシャルスイッチング回路の第１の出力
    ノードとの間に接続された第１のスイッチ要素と、 前記共通ノードと前記ディファレンシャルスイッチング
    回路の第２の出力ノードとの間に接続された第２のスイ
    ッチ要素と、 前記第１及び第２のスイッチ要素にそれぞれ対応する第
    １及び第２のドライバ手段であって、各該第１及び第２
    のドライバ手段は、印加される入力信号に依存してそれ
    ぞれ第１及び第２の状態の間でその要素を切換えるため
    の対応するスイッチ要素に接続され、前記第１及び第２
    の状態のうち一方はオン状態で、前記第１及び第２の状
    態のうちのもう一方はオフ状態であり、前記第１及び第
    ２のドライバ手段は、前記第１及び第２のスイッチ要素
    のうち一方が前記第２の状態を有するときは前記第１及
    び第２のスイッチ要素のうちのもう一方が前記第１の状
    態を有するように協働する第１及び第２のドライバ手段
    と、を有し、 各前記スイッチ要素は、他方の前記スイッチ要素に対応
    するドライバ手段における整合要素と対であり、前記整
    合要素は、その対となる前記スイッチ要素と対応する前
    記ドライバ手段と動作的に結合され、かつ、前記整合要
    素の所定のスイッチング動作がその対となる前記スイッ
    チ要素の前記第１の状態から前記第２の状態へのスイッ
    チングに整合されるようにその対となる前記スイッチ要
    素に整合され、前記所定のスイッチング動作は、前記他
    方のスイッチ要素の、前記第２の状態から前記第１の状
    態への切換えを引き起こす役割をすることを特徴とする
    ディファレンシャルスイッチング回路。
  2. 【請求項２】 各前記スイッチ要素は、該スイッチ要素
    に印加されるメインスイッチング信号によって前記第１
    の状態から前記第２の状態へ切換えられ、各前記整合要
    素は、該整合要素に印加される整合スイッチング信号に
    よってその前記所定のスイッチング動作がなされ、前記
    スイッチ要素の１つ及びそのスイッチ要素の前記整合要
    素からなる要素の各整合された対に対して、前記整合要
    素に印加される前記整合スイッチング信号は、前記スイ
    ッチ要素に印加される前記メインスイッチング信号の有
    効な値を有する請求項１に記載のディファレンシャルス
    イッチング回路。
  3. 【請求項３】 各前記整合要素は、前記ディファレンシ
    ャルスイッチング回路が使用されているとき、前記共通
    ノードの電位に等しいか又は前記共通ノードの電位を追
    跡するような電位に維持された電位である端子を有する
    請求項１又は２に記載のディファレンシャルスイッチン
    グ回路。
  4. 【請求項４】 各前記整合要素は前記共通ノードに直接
    接続された端子を有する請求項１又は２に記載のディフ
    ァレンシャルスイッチング回路。
  5. 【請求項５】 各前記整合要素は、前記ディファレンシ
    ャルスイッチング回路が使用されているとき、その対と
    なる前記スイッチ要素の制御端子の電位に等しいか又は
    前記制御端子の電位を追跡するような電位に維持された
    電位である制御端子を有する請求項１から４のいずれか
    一項に記載のディファレンシャルスイッチング回路。
  6. 【請求項６】 各前記整合要素は、その対となる前記ス
    イッチ要素の制御端子に直接接続される制御端子を有す
    る請求項１から４のいずれか一項に記載のディファレン
    シャルスイッチング回路。
  7. 【請求項７】 前記スイッチ要素の１つ及びそのスイッ
    チ要素の前記整合要素からなる要素の各前記整合された
    対に対して、前記対の各要素は、それぞれ同じ伝導タイ
    プのトランジスタを備える請求項１から６のいずれか一
    項に記載のディファレンシャルスイッチング回路。
  8. 【請求項８】 前記スイッチ要素の１つ及びそのスイッ
    チ要素の前記整合要素からなる要素の各前記整合された
    対に対して、前記対の各要素は、それぞれ電界効果トラ
    ンジスタを備える請求項１から７のいずれか一項に記載
    のディファレンシャルスイッチング回路。
  9. 【請求項９】 各前記整合要素のゲート−ソース間の電
    位は、前記ディファレンシャルスイッチング回路が使用
    されているとき、その対となる前記スイッチ要素のゲー
    ト−ソース間の電位に整合されている請求項８に記載の
    ディファレンシャルスイッチング回路。
  10. 【請求項１０】 各前記整合要素のトランジスタのゲー
    トは、前記ディファレンシャルスイッチング回路が使用
    されているとき、その対となる前記スイッチ要素の前記
    トランジスタのゲート電位に等しいか又は前記ゲート電
    位を追跡するような電位に維持される請求項８又は９に
    記載のディファレンシャルスイッチング回路。
  11. 【請求項１１】 各前記整合要素のトランジスタのソー
    スは、前記ディファレンシャルスイッチング回路が使用
    されているとき、その対となる前記スイッチ要素の前記
    トランジスタのソース電位に等しいか又は前記ソース電
    位を追跡するような電位に維持される請求項８，９又は
    １０のいずれか一項に記載のディファレンシャルスイッ
    チング回路。
  12. 【請求項１２】 前記所定のスイッチング動作におい
    て、前記整合要素は前記第１の状態から前記第２の状態
    へ切換える請求項１から１１のいずれか一項に記載のデ
    ィファレンシャルスイッチング回路。
  13. 【請求項１３】 各前記ドライバ手段は、入力信号を受
    信するための入力と、その対応する前記スイッチ要素に
    接続された出力であって、前記第１及び第２の状態の間
    でその要素を切換えるためにスイッチング信号を印加す
    るための出力と、を有し、前記第１のドライバ手段の入
    力及び前記第２のドライバ手段の入力のそれぞれにおい
    て受信された前記入力信号は相互に相補的であり、 各前記ドライバ手段は、該ドライバ手段に対するディセ
    ーブル信号の印加によって、その前記入力における入力
    信号の変化に応答してその前記スイッチング信号を変え
    るよう動作可能な応答状態から、前記入力信号に応答し
    ても前記スイッチング信号を変えない非応答状態へ切換
    え可能であり、 各前記入力信号が相補的に変化するとき前記ドライバ手
    段の一方が初めに前記応答状態にあり、前記ドライバ手
    段のもう一方が初めに前記非応答状態にあるような、他
    方の前記ドライバ手段の前記入力信号から前記第１及び
    第２のドライバ手段のそれぞれに対して前記ディセーブ
    ル信号を得るために接続されたクロスカップリング手段
    を前記ディファレンシャルスイッチング回路は更に備え
    る請求項１から１２のいずれか一項に記載のディファレ
    ンシャルスイッチング回路。
  14. 【請求項１４】 前記初めに非応答状態にあるドライバ
    手段は、前記各入力信号が相補的に変化するとき、その
    対応する前記スイッチ要素がオンであるドライバ手段で
    ある請求項１３に記載のディファレンシャルスイッチン
    グ回路。
  15. 【請求項１５】 前記第１及び第２のドライバ手段のそ
    れぞれに対する前記ディセーブル信号は、他方の前記ド
    ライバ手段によって生成される前記スイッチング信号か
    ら得られる請求項１３又は１４に記載のディファレンシ
    ャルスイッチング回路。
  16. 【請求項１６】 前記第１及び第２のドライバ手段のそ
    れぞれに対する前記ディセーブル信号は、他方の前記ド
    ライバ手段によって生成される前記スイッチング信号と
    全く同じ信号である請求項１３又は１４に記載のディフ
    ァレンシャルスイッチング回路。
  17. 【請求項１７】 各前記スイッチ要素はｐ形伝導のトラ
    ンジスタであり、各前記ドライバ手段によってその対応
    する前記スイッチ要素に印加される前記スイッチング信
    号は、各前記ドライバ手段の前記入力信号と各前記ドラ
    イバ手段の前記ディセーブル信号との論理ＮＯＲである
    請求項１３から１６のいずれか一項に記載のディファレ
    ンシャルスイッチング回路。
  18. 【請求項１８】 各前記スイッチ要素はｎ形伝導のトラ
    ンジスタであり、各前記ドライバ手段によってその対応
    する前記スイッチ要素に印加される前記スイッチング信
    号は、各前記ドライバ手段の前記入力信号と各前記ドラ
    イバ手段の前記ディセーブル信号との論理ＮＡＮＤであ
    る請求項１３から１６のいずれか一項に記載のディファ
    レンシャルスイッチング回路。
  19. 【請求項１９】 各前記ドライバ手段は前記スイッチ要
    素のトランジスタと同じ伝導タイプのディセーブルトラ
    ンジスタを有し、前記ディセーブルトランジスタは、タ
    ーンオンしたときに、前記スイッチング信号の電位を、
    そのドライバ手段の前記対応するスイッチ要素がターン
    オフするオフ電位にする役割をする請求項１７又は１８
    に記載のディファレンシャルスイッチング回路。
  20. 【請求項２０】 前記ディセーブルトランジスタは、各
    前記ドライバ手段における前記整合要素である請求項１
    ９に記載のディファレンシャルスイッチング回路。
  21. 【請求項２１】 各前記ドライバ手段は、 第１及び第２の供給線と、 前記対応するスイッチ要素がオンになるように、前記出
    力の電位を前記第１の供給線の電位にするよう選択的に
    起動可能である第１の回路と、 前記対応するスイッチ要素がオフになるように、前記出
    力の電位を前記第２の供給線の電位にするよう選択的に
    起動可能である第２の回路と、を有する請求項１３から
    ２０のいずれか一項に記載のディファレンシャルスイッ
    チング回路。
  22. 【請求項２２】 前記第２の回路の動作は、前記ディセ
    ーブル信号によってディセーブルされる請求項２１に記
    載のディファレンシャルスイッチング回路。
  23. 【請求項２３】 前記第１の回路は、前記第１の回路が
    起動されるとき、前記出力の電位が前記第１の供給線の
    電位になるようなレートを制御するための電流制御手段
    を有する請求項２１又は２２に記載のディファレンシャ
    ルスイッチング回路。
  24. 【請求項２４】 各前記ドライバ手段は、該当する前記
    ドライバ手段の前記第１の回路も前記第２の回路も起動
    しないとき、オン状態にある前記対応するスイッチ要素
    を維持するために、所定のオン電位に前記出力の電位を
    維持するための開回路回避手段をさらに有する請求項２
    １から２３のいずれか一項に記載のディファレンシャル
    スイッチング回路。
  25. 【請求項２５】 前記第２の供給線電位は、前記共通ノ
    ードの電位と等しいか又は近い電位である請求項２１か
    ら２４のいずれか一項に記載のディファレンシャルスイ
    ッチング回路。
  26. 【請求項２６】 前記第１及び第２の相互補完入力信号
    をそれぞれ生成するための第１及び第２のレート制御手
    段を更に備え、各前記レート制御手段は、それが生成す
    る前記入力信号のスルーレートを制御する役割をする請
    求項１３から２５のいずれか一項に記載のディファレン
    シャルスイッチング回路。
  27. 【請求項２７】 前記第１及び第２のレート制御手段
    は、前記第１及び第２の入力信号のそれぞれの前記スル
    ーレートを等しくする役割をする請求項２６に記載のデ
    ィファレンシャルスイッチング回路。
  28. 【請求項２８】 前記ドライバ手段の前記入力信号が変
    化するとき、前記初めに非応答状態にあるドライバ手段
    からその対応する前記スイッチ要素へ結合される電荷を
    補償するための、各前記スイッチ要素に接続される補償
    手段をさらに備える請求項１３から２７のいずれか一項
    に記載のディファレンシャルスイッチング回路。
  29. 【請求項２９】 前記補償手段は、前記初めに応答状態
    にあるドライバ手段の前記入力信号が変化するとき、前
    記初めの非応答状態にあるドライバ手段に対応する前記
    スイッチ要素に反対電荷をクロスカップリングすること
    によって補償されるようにもたらされるよう操作可能で
    ある請求項２８に記載のディファレンシャルスイッチン
    グ回路。
  30. 【請求項３０】 前記補償手段は、各前記ドライバ手段
    に対して、該当する前記ドライバ手段の前記出力と他方
    の前記ドライバ手段の前記入力との間に動作的に結合さ
    れるコンデンサを備える請求項２８又は２９に記載のデ
    ィファレンシャルスイッチング回路。
  31. 【請求項３１】 請求項１から３０のいずれか一項に記
    載のディファレンシャルスイッチング回路と、該ディフ
    ァレンシャルスイッチング回路の前記共通ノードに動作
    的に接続され、実質的に一定の電流を前記共通ノードに
    運ぶための電流源又は電流シンクと、を有する特徴とす
    るディジタルアナログ変換器。
  32. 【請求項３２】 複数のディファレンシャルスイッチン
    グ回路であって、そのそれぞれが請求項１から３０のい
    ずれか一項に記載のディファレンシャルスイッチング回
    路であり、前記複数のディファレンシャルスイッチング
    回路のそれぞれの前記第１の出力ノードは互いに接続さ
    れており、前記複数のディファレンシャルスイッチング
    回路のそれぞれの前記第２の出力ノードは互いに接続さ
    れているような、複数のディファレンシャルスイッチン
    グ回路と、 該複数のディファレンシャルスイッチング回路にそれぞ
    れ対応する複数の電流源又は電流シンクであって、その
    前記対応するディファレンシャルスイッチング回路の前
    記共通ノードに動作的に接続され、実質的に一定の電流
    を前記共通ノードに運ぶための電流源又は電流シンク
    と、を有することを特徴とするディジタルアナログ変換
    器。
  33. 【請求項３３】 カスコードトランジスタが前記電流源
    又は電流シンクあるいは各前記電流源又は電流シンク
    と、前記対応するディファレンシャルスイッチング回路
    又は各前記対応するディファレンシャルスイッチング回
    路の前記共通ノードと、の間に接続される請求項３１又
    は３２に記載のディジタルアナログ変換器。
JP00117299A 1998-01-08 1999-01-06 ディファレンシャルスイッチング回路およびディジタルアナログ変換器 Expired - Lifetime JP4202504B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9800387A GB2333191A (en) 1998-01-08 1998-01-08 DAC current switch with reduced crossover noise
GB9800387:4 1998-01-08

Publications (3)

Publication Number Publication Date
JPH11274934A true JPH11274934A (ja) 1999-10-08
JPH11274934A5 JPH11274934A5 (ja) 2006-03-02
JP4202504B2 JP4202504B2 (ja) 2008-12-24

Family

ID=10825012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00117299A Expired - Lifetime JP4202504B2 (ja) 1998-01-08 1999-01-06 ディファレンシャルスイッチング回路およびディジタルアナログ変換器

Country Status (5)

Country Link
US (1) US6100830A (ja)
EP (1) EP0935345B1 (ja)
JP (1) JP4202504B2 (ja)
DE (1) DE69942216D1 (ja)
GB (1) GB2333191A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011109562A (ja) * 2009-11-20 2011-06-02 Fujitsu Semiconductor Ltd Ｄ／ａコンバータ
KR101206424B1 (ko) 2011-04-06 2012-11-29 한국과학기술원 디지털 아날로그 컨버터 및 자동 보정 방법

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3209967B2 (ja) * 1998-11-04 2001-09-17 沖電気工業株式会社 電流セル及びこれを用いたディジタル／アナログ変換器
US6295012B1 (en) 1999-08-25 2001-09-25 Broadcom Corporation CMOS DAC with high impedance differential current drivers
GB2356301B (en) 1999-11-10 2003-09-10 Fujitsu Ltd Data multiplexing in mixed-signal circuitry
GB2356302B (en) 1999-11-10 2003-11-05 Fujitsu Ltd Current switching circuitry
GB2356304B (en) 1999-11-10 2003-11-19 Fujitsu Ltd Switch driver circuitry
GB2356750B (en) 1999-11-24 2002-12-04 Fujitsu Ltd Reducing jitter in mixed-signal circuitry
US6310569B1 (en) * 2000-02-25 2001-10-30 Texas Instruments Incorporated Skewless differential switching scheme for current-mode digital-to-analog converters
JP2001298351A (ja) * 2000-02-25 2001-10-26 Texas Instr Inc <Ti> カレントモード・デジタル−アナログ変換器のためのスキューレス差動スイッチング構成
US7194037B1 (en) 2000-05-23 2007-03-20 Marvell International Ltd. Active replica transformer hybrid
US7095348B1 (en) 2000-05-23 2006-08-22 Marvell International Ltd. Communication driver
USRE41831E1 (en) 2000-05-23 2010-10-19 Marvell International Ltd. Class B driver
US7312739B1 (en) 2000-05-23 2007-12-25 Marvell International Ltd. Communication driver
US7113121B1 (en) 2000-05-23 2006-09-26 Marvell International Ltd. Communication driver
US6462688B1 (en) 2000-12-18 2002-10-08 Marvell International, Ltd. Direct drive programmable high speed power digital-to-analog converter
US6775529B1 (en) 2000-07-31 2004-08-10 Marvell International Ltd. Active resistive summer for a transformer hybrid
US7433665B1 (en) 2000-07-31 2008-10-07 Marvell International Ltd. Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same
US7606547B1 (en) 2000-07-31 2009-10-20 Marvell International Ltd. Active resistance summer for a transformer hybrid
US7672827B1 (en) * 2000-08-28 2010-03-02 Cadence Design Systems, Inc. Method and system for simulation of analog/digital interfaces with analog tri-state ioputs
GB2390945B (en) 2001-08-24 2004-03-10 Fujitsu Ltd Switching circuitry
US20030119316A1 (en) * 2001-12-21 2003-06-26 Micron Technology, Inc. Methods for planarization of group VIII metal-containing surfaces using oxidizing agents
US6774683B2 (en) * 2002-08-13 2004-08-10 Analog Devices, Inc. Control loop for minimal tailnode excursion of differential switches
JP2004226115A (ja) * 2003-01-20 2004-08-12 Elpida Memory Inc 半導体装置及びその試験方法
US7324034B2 (en) * 2003-04-18 2008-01-29 Edgewater Computer Systems, Inc. Methods and apparatus to balance reference settling in switched-capacitor pipelined digital to analog converter
US6836234B1 (en) * 2003-09-22 2004-12-28 Broadcom Corporation System for matching rise and fall times of drive signals in a digital to analog converter
KR100549872B1 (ko) * 2003-12-10 2006-02-06 삼성전자주식회사 차동 스위칭 회로 및 디지털 아날로그 변환기
US6853323B1 (en) * 2004-05-04 2005-02-08 Integrated Programmable Communications, Inc. Differential voltage output digital-to-analog converter
US20060176198A1 (en) * 2005-02-08 2006-08-10 Noqsi Aerospace Ltd Digitization of video and other time bounded signals
US7312662B1 (en) 2005-08-09 2007-12-25 Marvell International Ltd. Cascode gain boosting system and method for a transmitter
US7577892B1 (en) 2005-08-25 2009-08-18 Marvell International Ltd High speed iterative decoder
US7595745B1 (en) 2006-08-09 2009-09-29 Marvell International Ltd. Circuit for converting a voltage range of a logic signal
US7609186B1 (en) 2006-08-09 2009-10-27 Marvell International Ltd. Circuit for converting a voltage range of a logic signal
US7629909B1 (en) 2006-08-09 2009-12-08 Marvell International Ltd. Circuit for converting a voltage range of a logic signal
US7705635B1 (en) 2006-08-09 2010-04-27 Marvell International Ltd. Circuit for converting a voltage range of a logic signal
US7605608B1 (en) 2006-08-09 2009-10-20 Marvell International Ltd. Circuit for converting a voltage range of a logic signal
US7511649B1 (en) * 2006-08-29 2009-03-31 Marvell International Ltd. Circuit for converting a voltage range of a logic signal
US7592934B1 (en) * 2007-06-06 2009-09-22 Marvell Israel (Misl), Ltd Method and apparatus for generating differential signal
CN102017411A (zh) * 2008-04-30 2011-04-13 松下电器产业株式会社 多信号开关电路、电流开关单元电路、锁存电路、电流相加型dac、和半导体集成电路、视频设备、通信设备
US8766830B2 (en) 2010-04-29 2014-07-01 Agilent Technologies, Inc. Digital waveform synthesizer for NMR phase control
US8704694B2 (en) * 2010-05-14 2014-04-22 National University Corporation Shizuoka University A/D converter
CN103427838B (zh) 2012-05-25 2017-04-12 联发科技（新加坡）私人有限公司 开关驱动电路及运用该电路的数模转换器
US9929741B1 (en) * 2016-11-17 2018-03-27 Novatek Microelectronics Corp. Control circuit for current switch of current DAC

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01227523A (ja) * 1988-03-07 1989-09-11 Oki Electric Ind Co Ltd 電流スイッチ回路
US5148164A (en) * 1990-04-23 1992-09-15 Mitsubishi Denki Kabushiki Kaisha Current generating device for complementarily generating two currents of different magnitudes in response to one-bit data
JPH0522136A (ja) * 1990-11-16 1993-01-29 Hitachi Ltd アナログ／デイジタル変換器
KR950008957B1 (ko) * 1992-12-31 1995-08-09 현대전자산업주식회사 디지탈/아날로그 변환회로
US5450084A (en) * 1993-08-12 1995-09-12 Analog Devices, Incorporated D/A converter with differential switching circuit providing symmetrical switching
US5452014A (en) * 1994-03-21 1995-09-19 Hewlett-Packard Company Video dac rise time control and supply noise suppression
JP2861843B2 (ja) * 1994-12-28 1999-02-24 日本電気株式会社 Ｄ／ａ変換装置
US5568081A (en) * 1995-06-07 1996-10-22 Cypress Semiconductor, Corporation Variable slew control for output buffers
US5689257A (en) * 1996-01-05 1997-11-18 Analog Devices, Inc. Skewless differential switch and DAC employing the same
JP2845192B2 (ja) * 1996-02-28 1999-01-13 日本電気株式会社 差動スイッチング回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011109562A (ja) * 2009-11-20 2011-06-02 Fujitsu Semiconductor Ltd Ｄ／ａコンバータ
KR101206424B1 (ko) 2011-04-06 2012-11-29 한국과학기술원 디지털 아날로그 컨버터 및 자동 보정 방법

Also Published As

Publication number Publication date
GB2333191A (en) 1999-07-14
US6100830A (en) 2000-08-08
DE69942216D1 (de) 2010-05-20
JP4202504B2 (ja) 2008-12-24
EP0935345A2 (en) 1999-08-11
EP0935345B1 (en) 2010-04-07
GB9800387D0 (en) 1998-03-04
EP0935345A3 (en) 2000-12-27

Similar Documents

Publication Publication Date Title
JP4202504B2 (ja) ディファレンシャルスイッチング回路およびディジタルアナログ変換器
US6593795B2 (en) Level adjustment circuit and data output circuit thereof
EP1011197B1 (en) Method for generating differential tri-states and differential tri-state circuit
US6803790B2 (en) Bidirectional port with clock channel used for synchronization
KR100290725B1 (ko) 에미터 결합 로직-바이폴라 상보형 금속 산화물 반도체/상보형 금속 산화물 반도체 트랜슬레이터
JPH08509332A (ja) 高速の差動ラインドライバ
WO1998026354A1 (en) Balanced differential current mode driver
US6366140B1 (en) High bandwidth clock buffer
JP4102003B2 (ja) 電気回路
EP0569127A2 (en) CMOS ECL translator with incorporated latch
US6366130B1 (en) High speed low power data transfer scheme
US7259592B2 (en) Output drivers having adjustable swing widths during test mode operation
US6211699B1 (en) High performance CML to CMOS converter
US5805005A (en) Voltage level converter with independently adjustable rise and fall delays
JPH06204845A (ja) Ｂｉｃｍｏｓレベル変換回路
US6323683B1 (en) Low distortion logic level translator
JP3466873B2 (ja) エミッタ結合論理出力回路
US6275082B1 (en) Receiver with switched current feedback for controlled hysteresis
JP3171927B2 (ja) 半導体集積回路
JP3320757B2 (ja) 電圧を変換するための装置及び方法
US5999017A (en) CMOS implemented output buffer circuit for providing ECL level signals
JP2987971B2 (ja) レベル変換回路
US6329842B1 (en) Output circuit for electronic devices
US20070035334A1 (en) Comparator
EP0347048A2 (en) A CMOS differential driver

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080501

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080508

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080805

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081009

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term