JPH11283024A - 圧縮表示方法及びその装置 - Google Patents
圧縮表示方法及びその装置Info
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- JPH11283024A JPH11283024A JP10105401A JP10540198A JPH11283024A JP H11283024 A JPH11283024 A JP H11283024A JP 10105401 A JP10105401 A JP 10105401A JP 10540198 A JP10540198 A JP 10540198A JP H11283024 A JPH11283024 A JP H11283024A
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Abstract
(57)【要約】
【目的】 画素の欠落が生ぜず、データ間の演算を行う
ことなく回路規模も極力簡単で、小さなものを得ること
を目的とする。 【構成】 表示可能な画素数よりも解像度の高い映像を
表示するための圧縮表示装置において、垂直処理部１５
と、水平処理部１６と、これらのの書込みと読み出しと
を制御する制御部１７とを具備し、垂直処理部１５は、
１Ｈ遅延回路１８と、平均値データを生成する加算器５
１と、遅延しない信号と平均値データとのセレクタ５２
と、出力メモリ２０とからなり、水平処理部１６も同様
な構成としたもので、３本のラインは、、、その
ままがセレクトされ、残りは平均値データに生成したラ
インデータ’がセレクトされ、これらのラインデータ
がメモリ２０に書き込まれる。ドット信号についても同
様である。このような構成により、複雑なデータ演算部
を持たずに、極めて簡単な遅延回路と、加算器と、メモ
リへのデータの書込みと読出しの制御だけで画素変換を
実現している。
ことなく回路規模も極力簡単で、小さなものを得ること
を目的とする。 【構成】 表示可能な画素数よりも解像度の高い映像を
表示するための圧縮表示装置において、垂直処理部１５
と、水平処理部１６と、これらのの書込みと読み出しと
を制御する制御部１７とを具備し、垂直処理部１５は、
１Ｈ遅延回路１８と、平均値データを生成する加算器５
１と、遅延しない信号と平均値データとのセレクタ５２
と、出力メモリ２０とからなり、水平処理部１６も同様
な構成としたもので、３本のラインは、、、その
ままがセレクトされ、残りは平均値データに生成したラ
インデータ’がセレクトされ、これらのラインデータ
がメモリ２０に書き込まれる。ドット信号についても同
様である。このような構成により、複雑なデータ演算部
を持たずに、極めて簡単な遅延回路と、加算器と、メモ
リへのデータの書込みと読出しの制御だけで画素変換を
実現している。
Description
【０００１】
【発明の属する技術分野】本発明は、ある定められた表
示画素数（例えば６４０×４８０ドット）を持つ映像表
示装置に、この装置の表示可能な画素数よりも解像度の
高い映像（例えば８００×６００ドット）を、ディジタ
ル信号処理技術を用いて画素数変換処理を行い表示する
ための圧縮表示方法及びその装置に関するものである。
示画素数（例えば６４０×４８０ドット）を持つ映像表
示装置に、この装置の表示可能な画素数よりも解像度の
高い映像（例えば８００×６００ドット）を、ディジタ
ル信号処理技術を用いて画素数変換処理を行い表示する
ための圧縮表示方法及びその装置に関するものである。
【０００２】
【従来の技術】一般に、プラズマディスプレイパネル
（ＰＤＰ）や液晶表示装置（ＬＣＤ）は、表示画素数が
例えば６４０×４８０ドット、８００×６００ドットな
どのように固定された表示デバイスである。例えば、図
３に示すように、表示画素数が６４０×４８０ドットの
解像度の低い映像表示装置１１に、この映像表示装置１
１の表示可能な画素数よりも解像度の高い８００×６０
０ドットの映像表示装置１０の映像１２を表示する場
合、このままでは、映像１２の一部に欠落が生じてしま
う。このような情報の欠落は、コンピュータ画像などの
モニターでは、致命的な欠陥である。
（ＰＤＰ）や液晶表示装置（ＬＣＤ）は、表示画素数が
例えば６４０×４８０ドット、８００×６００ドットな
どのように固定された表示デバイスである。例えば、図
３に示すように、表示画素数が６４０×４８０ドットの
解像度の低い映像表示装置１１に、この映像表示装置１
１の表示可能な画素数よりも解像度の高い８００×６０
０ドットの映像表示装置１０の映像１２を表示する場
合、このままでは、映像１２の一部に欠落が生じてしま
う。このような情報の欠落は、コンピュータ画像などの
モニターでは、致命的な欠陥である。
【０００３】従来より、表示画素数と表示映像信号の画
素数が異なる場合、入力映像信号の水平及び垂直方向の
画素数をディジタル信号処理を用いて画素間の演算を行
い、表示装置の画素数と同一にしてから表示する方法が
いくつか提案されている。
素数が異なる場合、入力映像信号の水平及び垂直方向の
画素数をディジタル信号処理を用いて画素間の演算を行
い、表示装置の画素数と同一にしてから表示する方法が
いくつか提案されている。
【０００４】８００×６００ドットを６４０×４８０ド
ットに、すなわち、４／５に圧縮する場合の従来装置の
一例を図４及び図５により説明する。この従来装置は、
垂直処理部１５、水平処理部１６及び制御部１７からな
り、前記垂直処理部１５は、映像入力端子１３から入力
したままの映像入力信号とラインメモリなどからなる１
Ｈ遅延回路１８で１Ｈ遅延した映像入力信号とを画素変
換回路１９に送り、また、前記水平処理部１６は、メモ
リ２０から入力した映像入力信号とＤＦＦ（Ｄタイプの
フリップフロップ）などからなる１Ｄ遅延回路２３で１
クロック遅延した映像入力信号とを画素変換回路２４に
送る。
ットに、すなわち、４／５に圧縮する場合の従来装置の
一例を図４及び図５により説明する。この従来装置は、
垂直処理部１５、水平処理部１６及び制御部１７からな
り、前記垂直処理部１５は、映像入力端子１３から入力
したままの映像入力信号とラインメモリなどからなる１
Ｈ遅延回路１８で１Ｈ遅延した映像入力信号とを画素変
換回路１９に送り、また、前記水平処理部１６は、メモ
リ２０から入力した映像入力信号とＤＦＦ（Ｄタイプの
フリップフロップ）などからなる１Ｄ遅延回路２３で１
クロック遅延した映像入力信号とを画素変換回路２４に
送る。
【０００５】前記画素変換回路１９と画素変換回路２４
は、ラインカウンタ２１とドットカウンタ２６のカウン
ト値をもとに、それぞれ選択された変換テーブル２２、
２７の図４（ｂ）に示すような選択テーブル値（演算係
数テーブル値）に基づき、図４（ａ）に示すような混合
比、例えば、入力が５ライン、５ドット毎に、、
、、とすると、出力が＝×１、’＝×３
／４＋×１／４、’＝×１／２＋×１／２、
’＝×１／４＋×３／４となるようなデータ間の
演算が行われ、それぞれメモリ２０、２５に記憶され
る。
は、ラインカウンタ２１とドットカウンタ２６のカウン
ト値をもとに、それぞれ選択された変換テーブル２２、
２７の図４（ｂ）に示すような選択テーブル値（演算係
数テーブル値）に基づき、図４（ａ）に示すような混合
比、例えば、入力が５ライン、５ドット毎に、、
、、とすると、出力が＝×１、’＝×３
／４＋×１／４、’＝×１／２＋×１／２、
’＝×１／４＋×３／４となるようなデータ間の
演算が行われ、それぞれメモリ２０、２５に記憶され
る。
【０００６】メモリ２０、２５は、先出し（Ｆｉｒｓｔ
−Ｉｎ）、先読み（Ｆｉｒｓｔ−Ｏｕｔ）メモリからな
り、画素変換回路１９、２４で演算したデータのうち、
変換テーブル２２、２７からの図４（ｂ）に示すような
ＷＥ信号で制御して間引き対象位置の画素データを書き
飛ばし、さらに出力制御回路２８からの図４（ｃ）に示
すようなＲＥ信号で制御して、’、’、’を連
続し、かつ繰り返して読み出すことにより、画素数の変
換処理を実現しようとするものである。
−Ｉｎ）、先読み（Ｆｉｒｓｔ−Ｏｕｔ）メモリからな
り、画素変換回路１９、２４で演算したデータのうち、
変換テーブル２２、２７からの図４（ｂ）に示すような
ＷＥ信号で制御して間引き対象位置の画素データを書き
飛ばし、さらに出力制御回路２８からの図４（ｃ）に示
すようなＲＥ信号で制御して、’、’、’を連
続し、かつ繰り返して読み出すことにより、画素数の変
換処理を実現しようとするものである。
【０００７】以上のような従来の垂直処理部１５におけ
る画素変換回路１９の詳細が図６に示され、かつ、その
作用が図７に示される。図示しないが、従来の水平処理
部１６における画素変換回路２４についても同様であ
る。図６に示すように、前記画素変換回路１９は、第１
加算器５７、第２加算器５８、第１セレクタ５９、第２
セレクタ６０、第１乗算器６１、第２乗算器６２、フリ
ップフロップ回路６３という多くの回路で構成される。
る画素変換回路１９の詳細が図６に示され、かつ、その
作用が図７に示される。図示しないが、従来の水平処理
部１６における画素変換回路２４についても同様であ
る。図６に示すように、前記画素変換回路１９は、第１
加算器５７、第２加算器５８、第１セレクタ５９、第２
セレクタ６０、第１乗算器６１、第２乗算器６２、フリ
ップフロップ回路６３という多くの回路で構成される。
【０００８】以上のような回路において、ラインカウン
タ２１から図７（ａ）に示すようなＳＴＡＴＥ０〜ＳＴ
ＡＴＥ４までの組み合わせデータを決定するパルス信号
ＶＣ２、ＶＣ１、ＶＣ０が出力する。なお、ＳＴＡＴＥ
０は、ライン数を５本から４本に間引くため、補間演算
は行うが、フィールドメモリへの書込みは行っていな
い。第２セレクタ６０には、図７（ｂ）に示すようなｂ
選択信号が入力する。第１セレクタ５９には、図７
（ｃ）に示すような（ａ＋ｂ）／２、ａ／２、ｂ／２の
各選択信号が入力する。フリップフロップ回路６３に
は、図７（ｄ）に示すような（ａ＋ｂ）／４の選択信号
が入力する。
タ２１から図７（ａ）に示すようなＳＴＡＴＥ０〜ＳＴ
ＡＴＥ４までの組み合わせデータを決定するパルス信号
ＶＣ２、ＶＣ１、ＶＣ０が出力する。なお、ＳＴＡＴＥ
０は、ライン数を５本から４本に間引くため、補間演算
は行うが、フィールドメモリへの書込みは行っていな
い。第２セレクタ６０には、図７（ｂ）に示すようなｂ
選択信号が入力する。第１セレクタ５９には、図７
（ｃ）に示すような（ａ＋ｂ）／２、ａ／２、ｂ／２の
各選択信号が入力する。フリップフロップ回路６３に
は、図７（ｄ）に示すような（ａ＋ｂ）／４の選択信号
が入力する。
【０００９】以上のような各選択信号によって、ＳＴＡ
ＴＥ１では、図４（ａ）における’が演算されてメモ
リ２０に記憶される。同様にして、ＳＴＡＴＥ２では、
図４（ａ）における’が演算されてメモリ２０に記憶
され、ＳＴＡＴＥ３では、図４（ａ）における’が演
算されてメモリ２０に記憶され、ＳＴＡＴＥ４では、図
４（ａ）におけるが演算されてメモリ２０に記憶され
る。なお、ＳＴＡＴＥ０では、メモリ２０への記憶は行
われない。このようにして、垂直処理部１５では、ライ
ン数を５本から４本に間引き、また、同様にして、水平
処理部１６では、ドット数を５個から４個に間引く。
ＴＥ１では、図４（ａ）における’が演算されてメモ
リ２０に記憶される。同様にして、ＳＴＡＴＥ２では、
図４（ａ）における’が演算されてメモリ２０に記憶
され、ＳＴＡＴＥ３では、図４（ａ）における’が演
算されてメモリ２０に記憶され、ＳＴＡＴＥ４では、図
４（ａ）におけるが演算されてメモリ２０に記憶され
る。なお、ＳＴＡＴＥ０では、メモリ２０への記憶は行
われない。このようにして、垂直処理部１５では、ライ
ン数を５本から４本に間引き、また、同様にして、水平
処理部１６では、ドット数を５個から４個に間引く。
【００１０】
【発明が解決しようとする課題】以上のような従来の圧
縮表示方法及びその装置による画像変換処理は、単純に
１ドット又は１ラインを間引いて画素数変換をするのに
比較して、画素の欠落が生じないという利点はあるが、
オリジナルの入力信号に演算処理を施してしまうので、
解像度が低下するという問題があった。また、特に、垂
直処理部１５と水平処理部１６における画素変換回路の
回路構成が、第１加算器、第２加算器、第１セレクタ、
第２セレクタ、第１乗算器、第２乗算器、フリップフロ
ップ回路からなり、極めて複雑であり、高価なものにな
るという問題があった。
縮表示方法及びその装置による画像変換処理は、単純に
１ドット又は１ラインを間引いて画素数変換をするのに
比較して、画素の欠落が生じないという利点はあるが、
オリジナルの入力信号に演算処理を施してしまうので、
解像度が低下するという問題があった。また、特に、垂
直処理部１５と水平処理部１６における画素変換回路の
回路構成が、第１加算器、第２加算器、第１セレクタ、
第２セレクタ、第１乗算器、第２乗算器、フリップフロ
ップ回路からなり、極めて複雑であり、高価なものにな
るという問題があった。
【００１１】本発明は、画素の欠落が生ぜず、データ間
の演算を行うことなく回路規模も極力簡単で、小さなも
のを得ることを目的とするものである。
の演算を行うことなく回路規模も極力簡単で、小さなも
のを得ることを目的とするものである。
【００１２】
【課題を解決するための手段】本発明は、表示可能な画
素数よりも解像度の高い映像を、ディジタル信号処理技
術を用いて画素数変換処理を行い表示するための圧縮表
示装置において、ライン信号の圧縮処理をする垂直処理
部１５と、ドット信号の圧縮処理をする水平処理部１６
と、これらの垂直処理部１５と水平処理部１６のディジ
タル画素信号の書込みと読み出しとを制御する制御部１
７とを具備し、前記垂直処理部１５は、映像信号を１Ｈ
遅延する１Ｈ遅延回路１８と、遅延信号と遅延しない信
号との平均値データを生成する加算器５１と、遅延しな
い信号と平均値データとの配列を選択するセレクタ５２
と、このセレクタ５２の出力を記憶するメモリ２０とか
らなり、前記水平処理部１６は、映像信号を１Ｄ遅延す
る１Ｄ遅延回路２３と、遅延信号と遅延しない信号との
平均値データを生成する加算器５４と、遅延しない信号
と平均値データとの配列を選択するセレクタ５５と、こ
のセレクタ５５の出力を記憶するメモリ２５とからなる
ことを特徴とする圧縮表示装置である。
素数よりも解像度の高い映像を、ディジタル信号処理技
術を用いて画素数変換処理を行い表示するための圧縮表
示装置において、ライン信号の圧縮処理をする垂直処理
部１５と、ドット信号の圧縮処理をする水平処理部１６
と、これらの垂直処理部１５と水平処理部１６のディジ
タル画素信号の書込みと読み出しとを制御する制御部１
７とを具備し、前記垂直処理部１５は、映像信号を１Ｈ
遅延する１Ｈ遅延回路１８と、遅延信号と遅延しない信
号との平均値データを生成する加算器５１と、遅延しな
い信号と平均値データとの配列を選択するセレクタ５２
と、このセレクタ５２の出力を記憶するメモリ２０とか
らなり、前記水平処理部１６は、映像信号を１Ｄ遅延す
る１Ｄ遅延回路２３と、遅延信号と遅延しない信号との
平均値データを生成する加算器５４と、遅延しない信号
と平均値データとの配列を選択するセレクタ５５と、こ
のセレクタ５５の出力を記憶するメモリ２５とからなる
ことを特徴とする圧縮表示装置である。
【００１３】入力したライン信号は、入力そのままのラ
イン信号と、平均値データに生成したライン信号とがセ
レクタ５２に入力する。これらのセレクタ５２の入力デ
ータの中から、デコード回路５３からの制御信号によ
り、３本のラインは、、、そのままがセレクトさ
れ、残りは平均値データに生成したラインデータ’が
セレクトされ、これらのラインデータがメモリ２５に書
き込まれる。ドット信号についても同様である。
イン信号と、平均値データに生成したライン信号とがセ
レクタ５２に入力する。これらのセレクタ５２の入力デ
ータの中から、デコード回路５３からの制御信号によ
り、３本のラインは、、、そのままがセレクトさ
れ、残りは平均値データに生成したラインデータ’が
セレクトされ、これらのラインデータがメモリ２５に書
き込まれる。ドット信号についても同様である。
【００１４】以上のように、本発明では、従来のような
複雑なデータ演算部を持たずに、極めて簡単な遅延回路
と、加算器と、メモリへのデータの書込みと読出しの制
御だけで画素変換を実現している。
複雑なデータ演算部を持たずに、極めて簡単な遅延回路
と、加算器と、メモリへのデータの書込みと読出しの制
御だけで画素変換を実現している。
【００１５】
【発明の実施の形態】本発明の実施例を図１及び図２に
より説明する。図１において、映像信号入力端子１３
は、垂直処理部１５及び水平処理部１６を介して映像信
号出力端子１４に接続されている。前記垂直処理部１５
は、１Ｈ遅延回路１８、加算器５１、セレクタ５２及び
先出し（Ｆｉｒｓｔ−Ｉｎ）、先読み（Ｆｉｒｓｔ−Ｏ
ｕｔ）などのメモリ２０からなり、また、前記水平処理
部１６は、１Ｄ遅延回路２３、加算器５４、セレクタ５
５及び先出し（Ｆｉｒｓｔ−Ｉｎ）、先読み（Ｆｉｒｓ
ｔ−Ｏｕｔ）などのメモリ２５からなる。
より説明する。図１において、映像信号入力端子１３
は、垂直処理部１５及び水平処理部１６を介して映像信
号出力端子１４に接続されている。前記垂直処理部１５
は、１Ｈ遅延回路１８、加算器５１、セレクタ５２及び
先出し（Ｆｉｒｓｔ−Ｉｎ）、先読み（Ｆｉｒｓｔ−Ｏ
ｕｔ）などのメモリ２０からなり、また、前記水平処理
部１６は、１Ｄ遅延回路２３、加算器５４、セレクタ５
５及び先出し（Ｆｉｒｓｔ−Ｉｎ）、先読み（Ｆｉｒｓ
ｔ−Ｏｕｔ）などのメモリ２５からなる。
【００１６】前記垂直処理部１５及び水平処理部１６を
制御する制御部１７は、水平ライン数を数えるラインカ
ウンタ２１、前記セレクタ５２の制御信号を出力すると
ともに、メモリ２０へのデータの書込みと間引きの制御
を行うＷＥ信号を生成するデコード回路５３、ドット数
を数えるドットカウンタ２６、前記セレクタ５５の制御
信号を出力するとともに、メモリ２５へのデータの書込
みと間引きの制御を行うＷＥ信号を生成するデコード回
路５６、及び前記メモリ２０、２５へ書き込んだデータ
を連続的に読み出すためにリードイネーブル（ＲＥ）信
号を生成する出力制御回路２８からなる。この出力制御
回路２８は、例えば、８００×６００ドットの画像を６
４０×４８０ドットの画像に変換した場合、すなわち、
垂直及び水平方向に４／５に圧縮した場合、垂直及び水
平同期信号の周期（周波数）を同じく４／５にする。
制御する制御部１７は、水平ライン数を数えるラインカ
ウンタ２１、前記セレクタ５２の制御信号を出力すると
ともに、メモリ２０へのデータの書込みと間引きの制御
を行うＷＥ信号を生成するデコード回路５３、ドット数
を数えるドットカウンタ２６、前記セレクタ５５の制御
信号を出力するとともに、メモリ２５へのデータの書込
みと間引きの制御を行うＷＥ信号を生成するデコード回
路５６、及び前記メモリ２０、２５へ書き込んだデータ
を連続的に読み出すためにリードイネーブル（ＲＥ）信
号を生成する出力制御回路２８からなる。この出力制御
回路２８は、例えば、８００×６００ドットの画像を６
４０×４８０ドットの画像に変換した場合、すなわち、
垂直及び水平方向に４／５に圧縮した場合、垂直及び水
平同期信号の周期（周波数）を同じく４／５にする。
【００１７】以上のような構成による作用を、垂直及び
水平方向に４／５に圧縮する場合を例として図２により
説明する。まず、ライン信号の処理について説明する。
映像信号入力端子１３に入力した図２（ａ）に示すライ
ン信号、、、、は、セレクタ５２の一方の入
力端子にそのまま順次送られる。また、１Ｈ遅延回路１
８と加算器５１では、’＝（＋）×１／２、’
＝（＋）×１／２、’＝（＋）×１／２、
’＝（＋）×１／２、’＝（＋）×１／２
となるようなデータ間の演算が行われ、セレクタ５２の
他方の入力端子に順次送られる。
水平方向に４／５に圧縮する場合を例として図２により
説明する。まず、ライン信号の処理について説明する。
映像信号入力端子１３に入力した図２（ａ）に示すライ
ン信号、、、、は、セレクタ５２の一方の入
力端子にそのまま順次送られる。また、１Ｈ遅延回路１
８と加算器５１では、’＝（＋）×１／２、’
＝（＋）×１／２、’＝（＋）×１／２、
’＝（＋）×１／２、’＝（＋）×１／２
となるようなデータ間の演算が行われ、セレクタ５２の
他方の入力端子に順次送られる。
【００１８】セレクタ５２のライン出力は、デコード回
路５３からの制御信号により、セレクタ５２の他方の入
力端子のデータ’〜’のうちから図２（ｃ）の信号
で’が選択され、図２（ｄ）に示すＷＥ信号のＬｏｗ
期間、ラインデータがメモリ２０に書き込まれ、図２
（ｅ）のようにデータ（、、、’）が出力され
る。この図２（ｅ）に示す場合に限られるものではな
く、（、、、’）（、、’、）（、
’、、）（’、、、）（、、、
’）のいずれかがセレクトされてメモリ２０に記憶さ
れるようにすることができる。
路５３からの制御信号により、セレクタ５２の他方の入
力端子のデータ’〜’のうちから図２（ｃ）の信号
で’が選択され、図２（ｄ）に示すＷＥ信号のＬｏｗ
期間、ラインデータがメモリ２０に書き込まれ、図２
（ｅ）のようにデータ（、、、’）が出力され
る。この図２（ｅ）に示す場合に限られるものではな
く、（、、、’）（、、’、）（、
’、、）（’、、、）（、、、
’）のいずれかがセレクトされてメモリ２０に記憶さ
れるようにすることができる。
【００１９】つぎに、ドット信号の処理について説明す
る。メモリ２０へ書き込んだデータは、出力制御回路２
８からのリードイネーブル（ＲＥ）信号により連続的に
読み出され、図２（ａ）に示すドット信号、、、
、は、セレクタ５５の一方の入力端子にそのまま順
次送られる。また、１Ｄ遅延回路２３と加算器５４で
は、’＝（＋）×１／２、’＝（＋）×１
／２、’＝（＋）×１／２、’＝（＋）×
１／２、’＝（＋）×１／２となるようなデータ
間の演算が行われ、セレクタ５５の他方の入力端子に順
次送られる。
る。メモリ２０へ書き込んだデータは、出力制御回路２
８からのリードイネーブル（ＲＥ）信号により連続的に
読み出され、図２（ａ）に示すドット信号、、、
、は、セレクタ５５の一方の入力端子にそのまま順
次送られる。また、１Ｄ遅延回路２３と加算器５４で
は、’＝（＋）×１／２、’＝（＋）×１
／２、’＝（＋）×１／２、’＝（＋）×
１／２、’＝（＋）×１／２となるようなデータ
間の演算が行われ、セレクタ５５の他方の入力端子に順
次送られる。
【００２０】セレクタ５５では、デコード回路５６から
の制御信号により、（、、、’）（、、
’、）（、’、、）（’、、、）
（、、、’）のいずれかがセレクトされてメモ
リ２５に記憶される。
の制御信号により、（、、、’）（、、
’、）（、’、、）（’、、、）
（、、、’）のいずれかがセレクトされてメモ
リ２５に記憶される。
【００２１】以上のように、本発明では、従来のような
複雑なデータ演算部を持たずに、極めて簡単な遅延回路
と、加算器と、メモリへのデータの書込みと読出しの制
御だけで画素変換を実現している。なお、４／５に圧縮
する場合、書込みに対して読み出しが追い越すことがな
いように、読出しは、書込みよりも水平方向で１ライン
×１／５（１２０ドット）以上遅らせることが必要であ
る。
複雑なデータ演算部を持たずに、極めて簡単な遅延回路
と、加算器と、メモリへのデータの書込みと読出しの制
御だけで画素変換を実現している。なお、４／５に圧縮
する場合、書込みに対して読み出しが追い越すことがな
いように、読出しは、書込みよりも水平方向で１ライン
×１／５（１２０ドット）以上遅らせることが必要であ
る。
【００２２】
【発明の効果】本発明の請求項１では、入力映像信号の
ｎ−１のライン数及びドット数は、入力信号のまま表示
し、残りのライン数及びドット数は、平均値データを生
成して表示するようにしたので、画素変換回路などの複
雑な演算回路が不要であり、回路が簡素化され、安価に
提供できる。
ｎ−１のライン数及びドット数は、入力信号のまま表示
し、残りのライン数及びドット数は、平均値データを生
成して表示するようにしたので、画素変換回路などの複
雑な演算回路が不要であり、回路が簡素化され、安価に
提供できる。
【００２３】請求項３では、垂直処理部１５と、水平処
理部１６と、これらのディジタル画素信号の書込みと読
み出しとを制御する制御部１７とを具備し、前記垂直処
理部１５は、１Ｈ遅延回路１８と、平均値データを生成
する加算器５１と、これらの信号のセレクタ５２と、メ
モリ２０とからなり、前記水平処理部１６は、１Ｄ遅延
回路２３と、平均値データを生成する加算器５４と、こ
れらの信号のセレクタ５５と、メモリ２５とからなるの
で、オリジナルの入力信号に簡単な演算処理を施すだけ
であり、解像度の劣化を防ぐことができる。
理部１６と、これらのディジタル画素信号の書込みと読
み出しとを制御する制御部１７とを具備し、前記垂直処
理部１５は、１Ｈ遅延回路１８と、平均値データを生成
する加算器５１と、これらの信号のセレクタ５２と、メ
モリ２０とからなり、前記水平処理部１６は、１Ｄ遅延
回路２３と、平均値データを生成する加算器５４と、こ
れらの信号のセレクタ５５と、メモリ２５とからなるの
で、オリジナルの入力信号に簡単な演算処理を施すだけ
であり、解像度の劣化を防ぐことができる。
【図１】本発明による圧縮表示方法及びその装置の１実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１における動作波形図と動作説明図である。
【図３】表示可能な画素数よりも解像度の高い映像を表
示する場合に生ずる欠陥の説明図である。
示する場合に生ずる欠陥の説明図である。
【図４】表示画素数と表示映像信号の画素数が異なる場
合の従来の圧縮表示方法及びその装置を説明するための
説明図である。
合の従来の圧縮表示方法及びその装置を説明するための
説明図である。
【図５】図４を実現するための従来の圧縮表示装置であ
る。
る。
【図６】図５の従来装置の要部の詳細なブロック図であ
る。
る。
【図７】図６における動作波形図と動作説明図である。
１０…解像度の高い映像表示装置、１１…解像度の低い
映像表示装置、１２…映像、１３…映像入力端子、１４
…映像出力端子、１５…垂直処理部、１６…水平処理
部、１７…制御部、１８…１Ｈ遅延回路、１９…画素変
換回路、２０…メモリ、２１…ラインカウンタ、２２…
変換テーブル、２３…１Ｄ遅延回路、２４…画素変換回
路、２５…メモリ、２６…ドットカウンタ、２７…変換
テーブル、２８…出力制御回路、５１…加算器、５２…
セレクタ、５３…デコード回路、５４…加算器、５５…
セレクタ、５６…デコード回路、５７…第１加算器、５
８…第２加算器、５９…第１セレクタ、６０…第２セレ
クタ、６１…第１乗算器、６２…第２乗算器、６３…フ
リップフロップ回路。
映像表示装置、１２…映像、１３…映像入力端子、１４
…映像出力端子、１５…垂直処理部、１６…水平処理
部、１７…制御部、１８…１Ｈ遅延回路、１９…画素変
換回路、２０…メモリ、２１…ラインカウンタ、２２…
変換テーブル、２３…１Ｄ遅延回路、２４…画素変換回
路、２５…メモリ、２６…ドットカウンタ、２７…変換
テーブル、２８…出力制御回路、５１…加算器、５２…
セレクタ、５３…デコード回路、５４…加算器、５５…
セレクタ、５６…デコード回路、５７…第１加算器、５
８…第２加算器、５９…第１セレクタ、６０…第２セレ
クタ、６１…第１乗算器、６２…第２乗算器、６３…フ
リップフロップ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｂ
Claims (3)
- 【請求項１】入力映像信号のライン数及びドット数と、
表示可能なライン数及びドット数とがｎ×ｍ：（ｎ＋
１）×ｍ（ｍは最大公約数）の関係にある映像信号を、
ディジタル信号処理技術を用いて画素数変換処理を行い
表示するための圧縮表示方法において、入力映像信号の
ｎ−１のライン数及びドット数は、入力信号のまま表示
し、残りのライン数及びドット数は、平均値データを生
成して表示するようにしたことを特徴とする圧縮表示方
法。 - 【請求項２】６００ライン×８００ドットの入力映像信
号をディジタル信号処理技術を用いて、５ライン×５ド
ット毎に、４ライン×４ドットに圧縮して４８０ライン
×６４０ドットに表示装置にて表示するための圧縮表示
方法において、３ライン×３ドットを入力映像信号その
まま表示し、残りは平均値データを生成して表示するよ
うにしたことを特徴とする圧縮表示方法。 - 【請求項３】表示可能な画素数よりも解像度の高い映像
を、ディジタル信号処理技術を用いて画素数変換処理を
行い表示するための圧縮表示装置において、ライン信号
の圧縮処理をする垂直処理部１５と、ドット信号の圧縮
処理をする水平処理部１６と、これらの垂直処理部１５
と水平処理部１６のディジタル画素信号の書込みと読み
出しとを制御する制御部１７とを具備し、前記垂直処理
部１５は、映像信号を１Ｈ遅延する１Ｈ遅延回路１８
と、遅延信号と遅延しない信号との平均値データを生成
する加算器５１と、遅延しない信号と平均値データとの
配列を選択するセレクタ５２と、このセレクタ５２の出
力を記憶するメモリ２０とからなり、前記水平処理部１
６は、映像信号を１Ｄ遅延する１Ｄ遅延回路２３と、遅
延信号と遅延しない信号との平均値データを生成する加
算器５４と、遅延しない信号と平均値データとの配列を
選択するセレクタ５５と、このセレクタ５５の出力を記
憶するメモリ２５とからなることを特徴とする圧縮表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105401A JPH11283024A (ja) | 1998-03-31 | 1998-03-31 | 圧縮表示方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105401A JPH11283024A (ja) | 1998-03-31 | 1998-03-31 | 圧縮表示方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283024A true JPH11283024A (ja) | 1999-10-15 |
Family
ID=14406617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10105401A Pending JPH11283024A (ja) | 1998-03-31 | 1998-03-31 | 圧縮表示方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283024A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215643A (ja) * | 2004-02-02 | 2005-08-11 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP2008054271A (ja) * | 2006-07-28 | 2008-03-06 | Fuji Xerox Co Ltd | 画像処理装置、及び、プログラム |
-
1998
- 1998-03-31 JP JP10105401A patent/JPH11283024A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215643A (ja) * | 2004-02-02 | 2005-08-11 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP2008054271A (ja) * | 2006-07-28 | 2008-03-06 | Fuji Xerox Co Ltd | 画像処理装置、及び、プログラム |
| US8098960B2 (en) | 2006-07-28 | 2012-01-17 | Fuji Xerox Co., Ltd. | Image processing apparatus, computer readable medium storing program, image processing method, and computer data signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040630 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070405 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |