JPH11283361A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH11283361A JPH11283361A JP10096975A JP9697598A JPH11283361A JP H11283361 A JPH11283361 A JP H11283361A JP 10096975 A JP10096975 A JP 10096975A JP 9697598 A JP9697598 A JP 9697598A JP H11283361 A JPH11283361 A JP H11283361A
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- rom
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Abstract
(57)【要約】
【課題】 ＲＯＭとＲＡＭの２つの機能を満足し、実装
面積の小さい記憶装置を提供する。 【解決手段】 ＲＯＭ11とＲＡＭ21とを備え、ＲＯＭ11
とＲＡＭ21に共通に使用可能な信号線を設ける。ＲＯＭ
11とＲＡＭ21に共通に使用可能な信号線は、少なくとも
ＲＥＡＤ信号34、ＷＲＩＴＥ信号35、データバス32、及
びアドレスバス33の信号線である。また、ＲＯＭ11とＲ
ＡＭ21の２つのメモリを縦に積み重ねる構成をとること
により、容易に部品の小型化を図ることができる。これ
により、ＲＯＭ11とＲＡＭ21の２つの機能を満足し、実
装面積の小さい記憶装置が得られる。
面積の小さい記憶装置を提供する。 【解決手段】 ＲＯＭ11とＲＡＭ21とを備え、ＲＯＭ11
とＲＡＭ21に共通に使用可能な信号線を設ける。ＲＯＭ
11とＲＡＭ21に共通に使用可能な信号線は、少なくとも
ＲＥＡＤ信号34、ＷＲＩＴＥ信号35、データバス32、及
びアドレスバス33の信号線である。また、ＲＯＭ11とＲ
ＡＭ21の２つのメモリを縦に積み重ねる構成をとること
により、容易に部品の小型化を図ることができる。これ
により、ＲＯＭ11とＲＡＭ21の２つの機能を満足し、実
装面積の小さい記憶装置が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリに関し、特
にリードオンリーメモリ(ＲＯＭ)とランダムアクセスメ
モリ(ＲＡＭ)を一つのパッケージに集積した、記憶装置
に関するものである。
にリードオンリーメモリ(ＲＯＭ)とランダムアクセスメ
モリ(ＲＡＭ)を一つのパッケージに集積した、記憶装置
に関するものである。
【０００２】
【従来の技術】従来、携帯機器の制御部で用いているメ
モリは、図６に示すようなＲＯＭ11および図７に示すＲ
ＡＭ21とで別々のパッケージで構成されている。
モリは、図６に示すようなＲＯＭ11および図７に示すＲ
ＡＭ21とで別々のパッケージで構成されている。
【０００３】そしてＲＯＭ11が持つ信号線は、データが
出し入れされるデータバス12、アドレスを指定するアド
レスバス13、ＲＥＡＤ信号14、ＷＲＩＴＥ信号15、ＲＯ
Ｍを選択するＲＯＭイネーブル(以下ＲＯＭＥという)1
6、電源17、ＧＮＤ18である。
出し入れされるデータバス12、アドレスを指定するアド
レスバス13、ＲＥＡＤ信号14、ＷＲＩＴＥ信号15、ＲＯ
Ｍを選択するＲＯＭイネーブル(以下ＲＯＭＥという)1
6、電源17、ＧＮＤ18である。
【０００４】ＲＡＭ21が持つ信号線は、データが出し入
れされるデータバス22、アドレスを指定するアドレスバ
ス23、ＲＥＡＤ信号24、ＷＲＩＴＥ信号25、ＲＡＭを選
択するＲＡＭイネーブル(以下ＲＡＭＥという)26、電源
27、ＧＮＤ28である。
れされるデータバス22、アドレスを指定するアドレスバ
ス23、ＲＥＡＤ信号24、ＷＲＩＴＥ信号25、ＲＡＭを選
択するＲＡＭイネーブル(以下ＲＡＭＥという)26、電源
27、ＧＮＤ28である。
【０００５】ＲＯＭ及びＲＡＭのリードサイクル(read
cycle)を図８に示す。アドレスバスで読み込みたいデー
タのあるアドレスを指定し、ＲＯＭＥまたはＲＡＭＥで
どちらかのメモリを選択する。そして、ＲＥＡＤ信号が
ＯＮとなるとデータバスよりデータが読み出される。
cycle)を図８に示す。アドレスバスで読み込みたいデー
タのあるアドレスを指定し、ＲＯＭＥまたはＲＡＭＥで
どちらかのメモリを選択する。そして、ＲＥＡＤ信号が
ＯＮとなるとデータバスよりデータが読み出される。
【０００６】また、ＲＯＭ及びＲＡＭのライトサイクル
(write cycle)を図９に示す。アドレスバスでデータを
書き込みたいアドレスを指定し、ＲＯＭＥまたはＲＡＭ
Ｅでどちらかのメモリを選択する。そして、ＷＲＩＴＥ
信号がＯＮとなるとデータバスよりデータが書き込まれ
る。
(write cycle)を図９に示す。アドレスバスでデータを
書き込みたいアドレスを指定し、ＲＯＭＥまたはＲＡＭ
Ｅでどちらかのメモリを選択する。そして、ＷＲＩＴＥ
信号がＯＮとなるとデータバスよりデータが書き込まれ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、携帯機
器の設計において従来のメモリの構成ではＲＯＭとＲＡ
Ｍの２つのメモリが必要となり、小型化をしていく上で
実装面積がとられるという課題がある。
器の設計において従来のメモリの構成ではＲＯＭとＲＡ
Ｍの２つのメモリが必要となり、小型化をしていく上で
実装面積がとられるという課題がある。
【０００８】本発明は、上記従来の課題を解決するもの
で、ＲＯＭとＲＡＭの２つの機能を満足し、実装面積の
小さい記憶装置を提供することを目的とする。
で、ＲＯＭとＲＡＭの２つの機能を満足し、実装面積の
小さい記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、ＲＯＭとＲＡＭとを備え、ＲＯＭとＲＡＭ
に共通に使用可能な信号線を設けたものである。
に本発明は、ＲＯＭとＲＡＭとを備え、ＲＯＭとＲＡＭ
に共通に使用可能な信号線を設けたものである。
【００１０】以上により、ＲＯＭとＲＡＭの２つの機能
を満足し、実装面積の小さい記憶装置が得られる。
を満足し、実装面積の小さい記憶装置が得られる。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、固定プログラムを格納するＲＯＭと、バックアップ
メモリとしてのＲＡＭとを備え、前記ＲＯＭとＲＡＭに
共通に使用可能な信号線を設けたことを特徴とする記憶
装置としたものであり、メモリの実装面積を小さくし、
部品の小型化を図ることができるという作用を有する。
は、固定プログラムを格納するＲＯＭと、バックアップ
メモリとしてのＲＡＭとを備え、前記ＲＯＭとＲＡＭに
共通に使用可能な信号線を設けたことを特徴とする記憶
装置としたものであり、メモリの実装面積を小さくし、
部品の小型化を図ることができるという作用を有する。
【００１２】また本発明の請求項２に記載の発明は、前
記ＲＯＭと前記ＲＡＭに共通に使用可能な前記信号線
は、少なくともＲＥＡＤ信号、ＷＲＩＴＥ信号、データ
バス、及びアドレスバスの信号線であることを特徴とす
る請求項１記載の記憶装置としたものであり、メモリの
実装面積を小さくし、部品の小型化を図ることができる
という作用を有する。
記ＲＯＭと前記ＲＡＭに共通に使用可能な前記信号線
は、少なくともＲＥＡＤ信号、ＷＲＩＴＥ信号、データ
バス、及びアドレスバスの信号線であることを特徴とす
る請求項１記載の記憶装置としたものであり、メモリの
実装面積を小さくし、部品の小型化を図ることができる
という作用を有する。
【００１３】また、本発明の請求項３に記載の発明は、
固定プログラムを格納するＲＯＭと、バックアップメモ
リとしてのＲＡＭを同一のパッケージ内に収納したこと
を特徴とする記憶装置としたものであり、メモリの実装
面積を小さくし、部品の小型化を図ることができるとい
う作用を有する。
固定プログラムを格納するＲＯＭと、バックアップメモ
リとしてのＲＡＭを同一のパッケージ内に収納したこと
を特徴とする記憶装置としたものであり、メモリの実装
面積を小さくし、部品の小型化を図ることができるとい
う作用を有する。
【００１４】また本発明の請求項４に記載の発明は、Ｒ
ＯＭとＲＡＭに共通する信号線を互いに接続し、かつ２
つのメモリを縦に積み重ねることで一つのパッケージ内
に収納したことを特徴とする請求項３記載の記憶装置と
したものであり、メモリの実装面積を小さくし、部品の
小型化を図ることができるという作用を有する。
ＯＭとＲＡＭに共通する信号線を互いに接続し、かつ２
つのメモリを縦に積み重ねることで一つのパッケージ内
に収納したことを特徴とする請求項３記載の記憶装置と
したものであり、メモリの実装面積を小さくし、部品の
小型化を図ることができるという作用を有する。
【００１５】以下、本発明の実施の形態について、図面
を用いて説明する。
を用いて説明する。
【００１６】図１は、本発明の実施の形態に係るコンビ
ネーションメモリ31の端子配置を示すものである。コン
ビネーションメモリ31が持つ信号線は、データが出し入
れされるデータバス32、アドレスを指定するアドレスバ
ス33、ＲＥＡＤ信号34、ＷＲＩＴＥ信号35、ＲＯＭを選
択するＲＯＭイネーブル(ＲＯＭＥ)36、ＲＡＭを選択す
るＲＡＭイネーブル(ＲＡＭＥ)37、ＲＯＭの電源38、Ｒ
ＡＭの電源39、ＧＮＤ40である。
ネーションメモリ31の端子配置を示すものである。コン
ビネーションメモリ31が持つ信号線は、データが出し入
れされるデータバス32、アドレスを指定するアドレスバ
ス33、ＲＥＡＤ信号34、ＷＲＩＴＥ信号35、ＲＯＭを選
択するＲＯＭイネーブル(ＲＯＭＥ)36、ＲＡＭを選択す
るＲＡＭイネーブル(ＲＡＭＥ)37、ＲＯＭの電源38、Ｒ
ＡＭの電源39、ＧＮＤ40である。
【００１７】図２は、コンビネーションメモリ31のパッ
ケージ内部の信号線の接続の様子を示すものである。Ｒ
ＯＭ11及びＲＡＭ21から出ている信号線のなかで、共通
に使える信号線は互いに接続することができる。すなわ
ち、ＲＯＭ11のデータバス12とＲＡＭ21のデータバス22
は、共通に使える信号線として互いに接続してデータバ
ス32とする。また、ＲＯＭ11のアドレスバス13とＲＡＭ
21のアドレスバス23は、共通に使える信号線として互い
に接続してアドレスバス33とする。同様に、ＲＥＡＤ信
号14及び24は、互いに接続してＲＥＡＤ信号34に、ＷＲ
ＥＴＥ信号15及び25は、互いに接続してＷＲＥＴＥ信号
35に、ＧＮＤ18及び28は、互いに接続してＧＮＤ40とす
る。
ケージ内部の信号線の接続の様子を示すものである。Ｒ
ＯＭ11及びＲＡＭ21から出ている信号線のなかで、共通
に使える信号線は互いに接続することができる。すなわ
ち、ＲＯＭ11のデータバス12とＲＡＭ21のデータバス22
は、共通に使える信号線として互いに接続してデータバ
ス32とする。また、ＲＯＭ11のアドレスバス13とＲＡＭ
21のアドレスバス23は、共通に使える信号線として互い
に接続してアドレスバス33とする。同様に、ＲＥＡＤ信
号14及び24は、互いに接続してＲＥＡＤ信号34に、ＷＲ
ＥＴＥ信号15及び25は、互いに接続してＷＲＥＴＥ信号
35に、ＧＮＤ18及び28は、互いに接続してＧＮＤ40とす
る。
【００１８】一方、共通に使うことのできない信号線は
独立させる。すなわち、ＲＯＭＥ16はＲＯＭＥ36に、Ｒ
ＡＭＥ26はＲＡＭＥ37に、ＲＯＭの電源17は電源38に、
ＲＡＭの電源27は電源39とする。
独立させる。すなわち、ＲＯＭＥ16はＲＯＭＥ36に、Ｒ
ＡＭＥ26はＲＡＭＥ37に、ＲＯＭの電源17は電源38に、
ＲＡＭの電源27は電源39とする。
【００１９】ここで、ＲＯＭ11は一回書き込み後消去さ
れないので、電源38は常にＯＮしている必要はない。し
かし、ＲＡＭ21は読み書きが容易にできるものであるの
で常に電源39をＯＮしておかなければならない。これよ
り、消費電流が削減されるため、ＲＯＭの電源38とＲＡ
Ｍの電源39を分離するよう構成している。
れないので、電源38は常にＯＮしている必要はない。し
かし、ＲＡＭ21は読み書きが容易にできるものであるの
で常に電源39をＯＮしておかなければならない。これよ
り、消費電流が削減されるため、ＲＯＭの電源38とＲＡ
Ｍの電源39を分離するよう構成している。
【００２０】いま、ＲＯＭ11のデータバス12及びＲＡＭ
21のデータバス22の信号線をそれぞれ10本ずつ、ＲＯＭ
11のアドレスバス13及びＲＡＭ21のアドレスバス23の信
号線をそれぞれ20本ずつとすると、ＲＯＭ11とＲＡＭ21
のピン数はそれぞれ35ピンとなる。
21のデータバス22の信号線をそれぞれ10本ずつ、ＲＯＭ
11のアドレスバス13及びＲＡＭ21のアドレスバス23の信
号線をそれぞれ20本ずつとすると、ＲＯＭ11とＲＡＭ21
のピン数はそれぞれ35ピンとなる。
【００２１】しかしながら、これらのＲＯＭ11とＲＡＭ
21を図２のように接続すると、コンビネーションメモリ
31のデータバス32は10本となり、アドレスバス33は20本
となる。また、ＲＥＡＤ信号、ＷＲＩＴＥ信号、ＧＮＤ
は共通に使うことができるのでそれぞれ１本ずつとな
り、独立させる信号はＲＯＭＥ、ＲＡＭＥ、ＲＯＭの電
源、ＲＡＭの電源の４本となる。したがって、コンビネ
ーションメモリ31のピン数は、37ピンとなる。
21を図２のように接続すると、コンビネーションメモリ
31のデータバス32は10本となり、アドレスバス33は20本
となる。また、ＲＥＡＤ信号、ＷＲＩＴＥ信号、ＧＮＤ
は共通に使うことができるのでそれぞれ１本ずつとな
り、独立させる信号はＲＯＭＥ、ＲＡＭＥ、ＲＯＭの電
源、ＲＡＭの電源の４本となる。したがって、コンビネ
ーションメモリ31のピン数は、37ピンとなる。
【００２２】すなわち、ＲＯＭ11とＲＡＭ21を合わせた
ピン数70ピンがコンビネーションメモリ31にすることに
より37ピンとなり、従来要していたＲＯＭ11とＲＡＭ21
の合計のピン数が約半分のピン数で実現できることにな
る。
ピン数70ピンがコンビネーションメモリ31にすることに
より37ピンとなり、従来要していたＲＯＭ11とＲＡＭ21
の合計のピン数が約半分のピン数で実現できることにな
る。
【００２３】以上のように構成されたコンビネーション
メモリ31のＲＯＭのリードサイクル(read cycle)を図３
を用いて説明する。アドレスバス33で読み込みたいデー
タのあるアドレスを指定し、ＲＯＭＥ36でＲＯＭを選択
する。このとき、ＲＡＭＥ37は常時ＯＦＦであり。そし
て、ＲＥＡＤ信号34がＯＮとなるとデータバス32よりデ
ータが読み出される。
メモリ31のＲＯＭのリードサイクル(read cycle)を図３
を用いて説明する。アドレスバス33で読み込みたいデー
タのあるアドレスを指定し、ＲＯＭＥ36でＲＯＭを選択
する。このとき、ＲＡＭＥ37は常時ＯＦＦであり。そし
て、ＲＥＡＤ信号34がＯＮとなるとデータバス32よりデ
ータが読み出される。
【００２４】また、図４を用いて、コンビネーションメ
モリ31のＲＯＭのライトサイクル(write cycle)を説明
する。アドレスバス33でデータを書き込みたいアドレス
を指定し、ＲＯＭＥ36でＲＯＭを選択する。このとき、
ＲＡＭＥ37は常時ＯＦＦである。そして、ＷＲＩＴＥ信
号35がＯＮとなるとデータバス32よりデータが書き込ま
れる。
モリ31のＲＯＭのライトサイクル(write cycle)を説明
する。アドレスバス33でデータを書き込みたいアドレス
を指定し、ＲＯＭＥ36でＲＯＭを選択する。このとき、
ＲＡＭＥ37は常時ＯＦＦである。そして、ＷＲＩＴＥ信
号35がＯＮとなるとデータバス32よりデータが書き込ま
れる。
【００２５】コンビネーションメモリ31のＲＡＭのリー
ドサイクル(read cycle)及びライトサイクル(write cyc
le)は、ＲＯＭのリードサイクル(read cycle)及びライ
トサイクル(write cycle)とほぼ同様で、ＲＯＭＥでＲ
ＯＭを選択するのではなく、ＲＡＭＥ37でＲＡＭ21を選
択すればよい。
ドサイクル(read cycle)及びライトサイクル(write cyc
le)は、ＲＯＭのリードサイクル(read cycle)及びライ
トサイクル(write cycle)とほぼ同様で、ＲＯＭＥでＲ
ＯＭを選択するのではなく、ＲＡＭＥ37でＲＡＭ21を選
択すればよい。
【００２６】次に、パッケージ内部の構造を説明する
と、図５に示すように２つのメモリを縦に積み重ねる構
成をとる。ここで、ＲＯＭ11は読むことのみを行なうメ
モリで、ＲＡＭ21は読み書きを行なうことができるメモ
リである。また、前述のように、ＲＯＭ11は一回書き込
み後消去されないので、電源38を常にＯＮにしておく必
要はないが、ＲＡＭ21は読み書きが容易にできるもので
あるので、電源を常にＯＮにしておかなければならな
い。
と、図５に示すように２つのメモリを縦に積み重ねる構
成をとる。ここで、ＲＯＭ11は読むことのみを行なうメ
モリで、ＲＡＭ21は読み書きを行なうことができるメモ
リである。また、前述のように、ＲＯＭ11は一回書き込
み後消去されないので、電源38を常にＯＮにしておく必
要はないが、ＲＡＭ21は読み書きが容易にできるもので
あるので、電源を常にＯＮにしておかなければならな
い。
【００２７】このように動作の全く異なるメモリを、一
つのウェーハ上に構成することは難しい。そこで、２つ
の半導体を図５のように構成すれば、別々の半導体プロ
セスで形成でき、容易に部品の小型化を図ることができ
る。
つのウェーハ上に構成することは難しい。そこで、２つ
の半導体を図５のように構成すれば、別々の半導体プロ
セスで形成でき、容易に部品の小型化を図ることができ
る。
【００２８】
【発明の効果】以上のように本発明は、ＲＯＭとＲＡＭ
に共通する信号線を互いに接続し、且つ２つのメモリを
縦に積み重ねることで一つのパッケージに集積すること
ができ、これにより、ＲＯＭとＲＡＭの２つの機能を満
足しつつ、部品の小型化が実現できるという効果が得ら
れる。
に共通する信号線を互いに接続し、且つ２つのメモリを
縦に積み重ねることで一つのパッケージに集積すること
ができ、これにより、ＲＯＭとＲＡＭの２つの機能を満
足しつつ、部品の小型化が実現できるという効果が得ら
れる。
【００２９】また、２つのメモリの機能を１つのウェー
ハ上に構成するのではなく、２つのメモリそのものを用
いそれぞれの共通する信号線を互いに接続する構成をと
ることで別々の半導体プロセスで形成することができ、
容易に部品の小型化を図ることができるという効果が得
られる。
ハ上に構成するのではなく、２つのメモリそのものを用
いそれぞれの共通する信号線を互いに接続する構成をと
ることで別々の半導体プロセスで形成することができ、
容易に部品の小型化を図ることができるという効果が得
られる。
【００３０】さらに、ＲＯＭとＲＡＭの電源を別々にし
た場合、１つのウェーハ上に構成されているとラッチア
ップや破壊の危険性が有るが、２つのメモリそのものを
用いて構成すれば前述のような危険性はないという効果
が得られる。
た場合、１つのウェーハ上に構成されているとラッチア
ップや破壊の危険性が有るが、２つのメモリそのものを
用いて構成すれば前述のような危険性はないという効果
が得られる。
【図１】本発明の実施形態における記憶装置の端子配置
を示す図、
を示す図、
【図２】本発明の実施形態における記憶装置のパッケー
ジ内部の信号線の接続状態を説明するための図、
ジ内部の信号線の接続状態を説明するための図、
【図３】本発明の実施形態における記憶装置のＲＯＭの
リードサイクル(read cycle)を説明するための図、
リードサイクル(read cycle)を説明するための図、
【図４】本発明の実施形態における記憶装置のＲＯＭの
ライトサイクル(write cycle)を説明するための図、
ライトサイクル(write cycle)を説明するための図、
【図５】本発明の実施形態における記憶装置の内部構造
を示す図、
を示す図、
【図６】従来のＲＯＭの端子配置を示す図、
【図７】従来のＲＡＭの端子配置を示す図、
【図８】従来のＲＯＭとＲＡＭのリードサイクル(read
cycle)を説明するための図、
cycle)を説明するための図、
【図９】従来のＲＯＭとＲＡＭのライトサイクル(write
cycle)を説明するための図である。
cycle)を説明するための図である。
11 ＲＯＭ 12 ＲＯＭにおけるデータバス 13 ＲＯＭにおけるアドレスバス 14 ＲＯＭにおけるＲＥＡＤ信号 15 ＲＯＭにおけるＷＲＩＴＥ信号 16 ＲＯＭＥ 17 ＲＯＭにおける電源 18 ＲＯＭにおけるＧＮＤ 21 ＲＡＭ 22 ＲＡＭにおけるデータバス 23 ＲＡＭにおけるアドレスバス 24 ＲＡＭにおけるＲＥＡＤ信号 25 ＲＡＭにおけるＷＲＩＴＥ信号 26 ＲＡＭＥ 27 ＲＡＭにおける電源 28 ＲＡＭにおけるＧＮＤ 31 コンビネーションメモリ 32 コンビネーションメモリにおけるデータバス 33 コンビネーションメモリにおけるアドレスバス 34 コンビネーションメモリにおけるＲＥＡＤ信号 35 コンビネーションメモリにおけるＷＲＩＴＥ信号 36 コンビネーションメモリにおけるＲＯＭＥ 37 コンビネーションメモリにおけるＲＡＭＥ 38 コンビネーションメモリにおけるＲＯＭの電源 39 コンビネーションメモリにおけるＲＡＭの電源 40 コンビネーションメモリにおけるＧＮＤ
Claims (4)
- 【請求項１】 固定プログラムを格納するＲＯＭと、バ
ックアップメモリとしてのＲＡＭとを備え、前記ＲＯＭ
とＲＡＭに共通に使用可能な信号線を設けたことを特徴
とする記憶装置。 - 【請求項２】 前記ＲＯＭと前記ＲＡＭに共通に使用可
能な前記信号線は、少なくともＲＥＡＤ信号、ＷＲＩＴ
Ｅ信号、データバス、及びアドレスバスの信号線である
ことを特徴とする請求項１記載の記憶装置。 - 【請求項３】 固定プログラムを格納するＲＯＭと、バ
ックアップメモリとしてのＲＡＭを同一のパッケージ内
に収納したことを特徴とする記憶装置。 - 【請求項４】 ＲＯＭとＲＡＭに共通する信号線を互い
に接続し、かつ２つのメモリを縦に積み重ねることで一
つのパッケージ内に収納したことを特徴とする請求項３
記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096975A JPH11283361A (ja) | 1998-03-26 | 1998-03-26 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096975A JPH11283361A (ja) | 1998-03-26 | 1998-03-26 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283361A true JPH11283361A (ja) | 1999-10-15 |
Family
ID=14179228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10096975A Pending JPH11283361A (ja) | 1998-03-26 | 1998-03-26 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283361A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006041A (ja) * | 2001-06-20 | 2003-01-10 | Hitachi Ltd | 半導体装置 |
| JP2007018727A (ja) * | 2006-09-11 | 2007-01-25 | Renesas Technology Corp | 半導体装置 |
| US8223578B2 (en) | 2000-05-26 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device including multi-chip |
| JP2015503169A (ja) * | 2011-12-07 | 2015-01-29 | スパンション エルエルシー | 高速シリアルペリフェラルインタフェースメモリサブシステム |
-
1998
- 1998-03-26 JP JP10096975A patent/JPH11283361A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8223578B2 (en) | 2000-05-26 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device including multi-chip |
| US8711650B2 (en) | 2000-05-26 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device including multi-chip |
| JP2003006041A (ja) * | 2001-06-20 | 2003-01-10 | Hitachi Ltd | 半導体装置 |
| JP2007018727A (ja) * | 2006-09-11 | 2007-01-25 | Renesas Technology Corp | 半導体装置 |
| JP2015503169A (ja) * | 2011-12-07 | 2015-01-29 | スパンション エルエルシー | 高速シリアルペリフェラルインタフェースメモリサブシステム |
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