JPH11283382A - 不揮発性メモリのデータ記憶装置 - Google Patents
不揮発性メモリのデータ記憶装置Info
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- JPH11283382A JPH11283382A JP8362998A JP8362998A JPH11283382A JP H11283382 A JPH11283382 A JP H11283382A JP 8362998 A JP8362998 A JP 8362998A JP 8362998 A JP8362998 A JP 8362998A JP H11283382 A JPH11283382 A JP H11283382A
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Abstract
(57)【要約】
【課題】 データ書き換えに伴う不揮発性メモリの内部
セルの特性劣化を低減する。 【解決手段】 アドレスデータの最上位ビットＡ１５が
論理値「０」の場合、フラッシュメモリ６のデータ領域
をアドレス指定する。この時、Ｎチャンネル型ＭＯＳト
ランジスタ１４がオンし、高電圧ＶＰ２がフラッシュメ
モリ６のデータ領域の記憶セルに供給される。一方、ア
ドレスデータの最上位ビットＡ１５が論理値「１」の場
合、フラッシュメモリ６のプログラム領域をアドレス指
定する。この時、Ｎチャンネル型ＭＯＳトランジスタ１
３がオンし、高電圧ＶＰ１（＞ＶＰ２）がフラッシュメ
モリ６のプログラム領域の記憶セルに供給される。
セルの特性劣化を低減する。 【解決手段】 アドレスデータの最上位ビットＡ１５が
論理値「０」の場合、フラッシュメモリ６のデータ領域
をアドレス指定する。この時、Ｎチャンネル型ＭＯＳト
ランジスタ１４がオンし、高電圧ＶＰ２がフラッシュメ
モリ６のデータ領域の記憶セルに供給される。一方、ア
ドレスデータの最上位ビットＡ１５が論理値「１」の場
合、フラッシュメモリ６のプログラム領域をアドレス指
定する。この時、Ｎチャンネル型ＭＯＳトランジスタ１
３がオンし、高電圧ＶＰ１（＞ＶＰ２）がフラッシュメ
モリ６のプログラム領域の記憶セルに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
記憶領域に応じて記憶電圧を可変とする、不揮発性メモ
リのデータ記憶装置に関する。
記憶領域に応じて記憶電圧を可変とする、不揮発性メモ
リのデータ記憶装置に関する。
【０００２】
【従来の技術】最近のマイクロコンピュータはフラッシ
ュメモリを内蔵し、フラッシュメモリにプログラムデー
タ、テーブルデータ等を記憶させる傾向が高い。これ
は、フラッシュメモリがデータを全記憶領域又は部分的
記憶領域を単位として電気消去でき且つデータを繰り返
し書き込み及び読み出しできる不揮発性の特性を有し、
汎用性且つ開発期間短縮等の作用効果を奏する点に起因
する。
ュメモリを内蔵し、フラッシュメモリにプログラムデー
タ、テーブルデータ等を記憶させる傾向が高い。これ
は、フラッシュメモリがデータを全記憶領域又は部分的
記憶領域を単位として電気消去でき且つデータを繰り返
し書き込み及び読み出しできる不揮発性の特性を有し、
汎用性且つ開発期間短縮等の作用効果を奏する点に起因
する。
【０００３】さて、フラッシュメモリの各ビットに対応
する記憶セルはフローティングゲートを有するＭＯＳト
ランジスタで構成され、例えばスプリットゲート型のＭ
ＯＳトランジスタで構成される。図２はスプリットゲー
ト型の記億セルの書き込み状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示
す。図ａの記憶セルを書き込み状態とする場合、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々２ボルト、０ボルト、１２ボルトの電圧
を印加すれば良い。この場合、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けていないにも関わらず前記容量結合の作用として
高電圧印加（例えば１１ボルト）を受けたのと等価状態
となる。以上の電圧設定において、ドレイン（３）及び
ソース（４）間に電子の連なるチャネル（５）が形成さ
れ、チャネル（５）中のホットエレクトロンが絶縁膜
（図示せず）を介してフローティングゲート（２）に注
入され、フローティングゲート（２）は負に帯電する。
これが記憶セルのプログラムされた状態である。
する記憶セルはフローティングゲートを有するＭＯＳト
ランジスタで構成され、例えばスプリットゲート型のＭ
ＯＳトランジスタで構成される。図２はスプリットゲー
ト型の記億セルの書き込み状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示
す。図ａの記憶セルを書き込み状態とする場合、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々２ボルト、０ボルト、１２ボルトの電圧
を印加すれば良い。この場合、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けていないにも関わらず前記容量結合の作用として
高電圧印加（例えば１１ボルト）を受けたのと等価状態
となる。以上の電圧設定において、ドレイン（３）及び
ソース（４）間に電子の連なるチャネル（５）が形成さ
れ、チャネル（５）中のホットエレクトロンが絶縁膜
（図示せず）を介してフローティングゲート（２）に注
入され、フローティングゲート（２）は負に帯電する。
これが記憶セルのプログラムされた状態である。
【０００４】図３はプログラムされたスプリットゲート
型の記憶セルの読み出し状態を示すセル構造図、図４は
プログラムされていないスプリットゲート型の記憶セル
の読み出し状態を示すセル構造図である。図３及び図４
の何れの記憶セルも読み出し状態とする場合、例えば、
コントロールゲート（１）、ドレイン（３）、ソース
（４）に各々４ボルト、０ボルト、２ボルトの電圧を印
加すれば良い。図３の場合、フローティングゲート
（２）が電子注入により負に帯電している為、ドレイン
（３）及びソース（４）間にチャネルが形成されず、記
憶セルはオフする。一方、図４の場合、フローティング
ゲート（２）が電子注入を受けず負に帯電していない
為、ドレイン（３）及びソース（４）間にチャネルが形
成され、記憶セルはオンする。記憶セルの読み出し電流
はセンスアンプ（図示せず）に供給され、センスアンプ
は記憶セルの読み出し電流及び基準電流の比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力する。例えば、記憶セルがプ
ログラムされている場合、記憶セルの読み出し電流が基
準電流より小さくなり、センスアンプは論理値「０」を
出力する。一方、記憶セルがプログラムされていない場
合、記憶セルの読み出し電流が基準電流より大きくな
り、センスアンプは論理値「１」を出力する。
型の記憶セルの読み出し状態を示すセル構造図、図４は
プログラムされていないスプリットゲート型の記憶セル
の読み出し状態を示すセル構造図である。図３及び図４
の何れの記憶セルも読み出し状態とする場合、例えば、
コントロールゲート（１）、ドレイン（３）、ソース
（４）に各々４ボルト、０ボルト、２ボルトの電圧を印
加すれば良い。図３の場合、フローティングゲート
（２）が電子注入により負に帯電している為、ドレイン
（３）及びソース（４）間にチャネルが形成されず、記
憶セルはオフする。一方、図４の場合、フローティング
ゲート（２）が電子注入を受けず負に帯電していない
為、ドレイン（３）及びソース（４）間にチャネルが形
成され、記憶セルはオンする。記憶セルの読み出し電流
はセンスアンプ（図示せず）に供給され、センスアンプ
は記憶セルの読み出し電流及び基準電流の比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力する。例えば、記憶セルがプ
ログラムされている場合、記憶セルの読み出し電流が基
準電流より小さくなり、センスアンプは論理値「０」を
出力する。一方、記憶セルがプログラムされていない場
合、記憶セルの読み出し電流が基準電流より大きくな
り、センスアンプは論理値「１」を出力する。
【０００５】図５はプログラムされたスプリットゲート
型の記憶セルの消去状態を示すセル構造図であり、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々１４ボルト、０ボルト、０ボルトの電圧
を印加すれば良い。この場合、ドレイン（３）及びソー
ス（４）間は同電位の為にチャネルは形成されず、フロ
ーティングゲート（２）の注入電子は絶縁膜を介してコ
ントロールゲート（１）に移動するのみで、フローティ
ングゲート（２）の帯電電子は消滅する。これが記憶セ
ルの消去状態である。
型の記憶セルの消去状態を示すセル構造図であり、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々１４ボルト、０ボルト、０ボルトの電圧
を印加すれば良い。この場合、ドレイン（３）及びソー
ス（４）間は同電位の為にチャネルは形成されず、フロ
ーティングゲート（２）の注入電子は絶縁膜を介してコ
ントロールゲート（１）に移動するのみで、フローティ
ングゲート（２）の帯電電子は消滅する。これが記憶セ
ルの消去状態である。
【０００６】この様に、フラッシュメモリの記憶セルに
は、書き込み状態、読み出し状態、消去状態の各々に応
じて、コントロールゲート（１）、ドレイン（３）、ソ
ース（４）に対して一定電圧を一定時間だけ供給してい
た。
は、書き込み状態、読み出し状態、消去状態の各々に応
じて、コントロールゲート（１）、ドレイン（３）、ソ
ース（４）に対して一定電圧を一定時間だけ供給してい
た。
【０００７】
【発明が解決しようとする課題】フラッシュメモリは、
先に述べた様に、書き換え可能な不揮発性の特性を有す
る為、多種多様のデータ（プログラムデータ、テーブル
データ等）を記憶可能である。マイクロコンピュータと
同じチップ上にフラッシュメモリを集積する場合、フラ
ッシュメモリの全記憶領域を所定分割し、各分割記憶領
域にプログラムデータ、テーブルデータ等を記憶させる
仕様も提案されている。この場合、テーブルデータ記憶
領域（以下「データ領域」と称する）の書き換え頻度の
方がプログラムデータ記憶領域（以下「プログラム領
域」と称する）の書き換え頻度に比べて圧倒的に高くな
る（例えば、プログラム領域の書き換え回数が数１０回
程度であるのに対し、データ領域の書き換え回数は数万
回程度）。これは両者の使用目的から明らかである。し
かし、実際は、フラッシュメモリの全記憶領域に対し同
じ条件で書き込みを行っているのが現状である。
先に述べた様に、書き換え可能な不揮発性の特性を有す
る為、多種多様のデータ（プログラムデータ、テーブル
データ等）を記憶可能である。マイクロコンピュータと
同じチップ上にフラッシュメモリを集積する場合、フラ
ッシュメモリの全記憶領域を所定分割し、各分割記憶領
域にプログラムデータ、テーブルデータ等を記憶させる
仕様も提案されている。この場合、テーブルデータ記憶
領域（以下「データ領域」と称する）の書き換え頻度の
方がプログラムデータ記憶領域（以下「プログラム領
域」と称する）の書き換え頻度に比べて圧倒的に高くな
る（例えば、プログラム領域の書き換え回数が数１０回
程度であるのに対し、データ領域の書き換え回数は数万
回程度）。これは両者の使用目的から明らかである。し
かし、実際は、フラッシュメモリの全記憶領域に対し同
じ条件で書き込みを行っているのが現状である。
【０００８】さて、記憶セルのプログラム消去を実行す
ると、フローティングゲート（２）の注入電子がコント
ロールゲート（１）に移動する過程で両ゲート（１）
（２）間の絶縁膜にトラップされる現象が生じる。従っ
て、記憶セルのプログラム消去動作を繰り返すに従い、
フローティングゲート（２）からコントロールゲート
（１）への注入電子の移動が困難となり、この結果、記
憶セルの書き込み特性、読み出し特性、消去特性が悪化
の一途を辿ることになる。従って、フラッシュメモリの
全記憶領域の内、データ領域の特性がプログラム領域の
特性より早く悪化してしまう問題があった。即ち、フラ
ッシュメモリはプログラム領域の特性が良好でもデータ
領域の特性が悪化してしまえば使い物にならなくなって
しまう問題があった。
ると、フローティングゲート（２）の注入電子がコント
ロールゲート（１）に移動する過程で両ゲート（１）
（２）間の絶縁膜にトラップされる現象が生じる。従っ
て、記憶セルのプログラム消去動作を繰り返すに従い、
フローティングゲート（２）からコントロールゲート
（１）への注入電子の移動が困難となり、この結果、記
憶セルの書き込み特性、読み出し特性、消去特性が悪化
の一途を辿ることになる。従って、フラッシュメモリの
全記憶領域の内、データ領域の特性がプログラム領域の
特性より早く悪化してしまう問題があった。即ち、フラ
ッシュメモリはプログラム領域の特性が良好でもデータ
領域の特性が悪化してしまえば使い物にならなくなって
しまう問題があった。
【０００９】そこで、本発明は、不揮発性メモリ（フラ
ッシュメモリ）の長寿命化を図ることを目的とする。
ッシュメモリ）の長寿命化を図ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データの一括又は部
分的な電気消去及びデータの書き込み読み出しが可能な
特性を有する不揮発性メモリのデータ記憶装置であっ
て、前記不揮発性メモリをアドレス指定するアドレスデ
ータの所定ビットに応じて、前記不揮発性メモリの第１
記憶領域及び第２記憶領域を構成する内部セルに対し、
異なる記憶電圧を印加する手段を備えたことを特徴とす
る。
解決する為に成されたものであり、データの一括又は部
分的な電気消去及びデータの書き込み読み出しが可能な
特性を有する不揮発性メモリのデータ記憶装置であっ
て、前記不揮発性メモリをアドレス指定するアドレスデ
ータの所定ビットに応じて、前記不揮発性メモリの第１
記憶領域及び第２記憶領域を構成する内部セルに対し、
異なる記憶電圧を印加する手段を備えたことを特徴とす
る。
【００１１】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。フラッシュメモリの記憶セルのプログラ
ム状態設定は、フローティングゲートの電子注入量に起
因し即ちソースの印加電圧に起因する。従って、記憶セ
ルは、ソース印加電圧が高い程、確実なプログラム状態
となる反面、書き換え回数の増加に伴い書き込み特性、
読み出し特性、消去特性が悪化するといった、相反する
２面性を有する。そこで、フラッシュメモリの全記憶領
域を分割し、分割記憶領域にプログラムデータ、テーブ
ルデータを記憶させる場合、フラッシュメモリの特性を
利用し、プログラムデータ記憶領域（以下「プログラム
領域」と称する）に対しては記憶セルのソースに高電圧
ＶＰ１（例えば１２ボルト）を印加し、テーブルデータ
記憶領域（以下「データ領域」と称する）に対しては記
憶セルのソースに高電圧ＶＰ１より低い高電圧ＶＰ２
（例えば１１ボルト）を印加する。但し、高電圧ＶＰ２
は記憶セルをプログラム状態とできる最低電圧以上の値
とする。これより、フラッシュメモリのデータ領域に関
しては、書き換え動作を繰り返しても、トラップ現象の
減少に伴い、書き込み特性、読み出し特性、消去特性の
悪化を低減でき、長寿命化を図ることができる。
的に説明する。フラッシュメモリの記憶セルのプログラ
ム状態設定は、フローティングゲートの電子注入量に起
因し即ちソースの印加電圧に起因する。従って、記憶セ
ルは、ソース印加電圧が高い程、確実なプログラム状態
となる反面、書き換え回数の増加に伴い書き込み特性、
読み出し特性、消去特性が悪化するといった、相反する
２面性を有する。そこで、フラッシュメモリの全記憶領
域を分割し、分割記憶領域にプログラムデータ、テーブ
ルデータを記憶させる場合、フラッシュメモリの特性を
利用し、プログラムデータ記憶領域（以下「プログラム
領域」と称する）に対しては記憶セルのソースに高電圧
ＶＰ１（例えば１２ボルト）を印加し、テーブルデータ
記憶領域（以下「データ領域」と称する）に対しては記
憶セルのソースに高電圧ＶＰ１より低い高電圧ＶＰ２
（例えば１１ボルト）を印加する。但し、高電圧ＶＰ２
は記憶セルをプログラム状態とできる最低電圧以上の値
とする。これより、フラッシュメモリのデータ領域に関
しては、書き換え動作を繰り返しても、トラップ現象の
減少に伴い、書き込み特性、読み出し特性、消去特性の
悪化を低減でき、長寿命化を図ることができる。
【００１２】以下、実施例を説明する。図１は本発明の
不揮発性メモリのデータ記憶装置を示すブロック図であ
る。図１において、（６）はフラッシュメモリ（不揮発
性メモリ）であり、データを全領域又は部分領域単位で
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる不揮発性の特性を有する。フラッシュメモリ
（６）は、例えばマイクロコンピュータと同じチップ上
に集積され、プログラムデータを記憶する「プログラム
領域」及びテーブルデータを記憶する「データ領域」に
分割される。詳しくは、フラッシュメモリ（６）は、例
えば００００Ｈ〜ＦＦＦＦＨ（Ｈ：ヘキサデシマル）の
アドレスを有し、００００Ｈ〜７ＦＦＦＨが「データ領
域」且つ８０００Ｈ〜ＦＦＦＦＨが「プログラム領域」
に均等分割されているものとする。（７）はアドレスデ
コーダであり、１６ビットのアドレスデータＡ０〜Ａ１
５の解読結果に基づいてフラッシュメモリ（６）をアド
レス指定するものである。（８）は高電圧発生回路であ
り、フラッシュメモリ（６）の各ビットに対応する記憶
セルの書き込み用の高電圧ＶＰを発生するものである。
尚、高電圧ＶＰは、高電圧ＶＰ１、ＶＰ２より高い値と
する。（９）は書き込み電圧発生回路であり、アドレス
データの最上位ビットＡ１５の値に応じて高電圧ＶＰか
ら高電圧ＶＰ１又は高電圧ＶＰ２を作成して出力するも
のである。即ち、フラッシュメモリ（６）の書き込み電
圧はアドレスデータの最上位ビットＡ１５に応じて切り
換えられ、Ａ１５が論理値「０」の時は高電圧ＶＰ２が
データ領域の記憶セルのソースに印加され、Ａ１５が論
理値「１」の時は高電圧ＶＰ１がプログラム領域の記憶
セルのソースに印加される。
不揮発性メモリのデータ記憶装置を示すブロック図であ
る。図１において、（６）はフラッシュメモリ（不揮発
性メモリ）であり、データを全領域又は部分領域単位で
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる不揮発性の特性を有する。フラッシュメモリ
（６）は、例えばマイクロコンピュータと同じチップ上
に集積され、プログラムデータを記憶する「プログラム
領域」及びテーブルデータを記憶する「データ領域」に
分割される。詳しくは、フラッシュメモリ（６）は、例
えば００００Ｈ〜ＦＦＦＦＨ（Ｈ：ヘキサデシマル）の
アドレスを有し、００００Ｈ〜７ＦＦＦＨが「データ領
域」且つ８０００Ｈ〜ＦＦＦＦＨが「プログラム領域」
に均等分割されているものとする。（７）はアドレスデ
コーダであり、１６ビットのアドレスデータＡ０〜Ａ１
５の解読結果に基づいてフラッシュメモリ（６）をアド
レス指定するものである。（８）は高電圧発生回路であ
り、フラッシュメモリ（６）の各ビットに対応する記憶
セルの書き込み用の高電圧ＶＰを発生するものである。
尚、高電圧ＶＰは、高電圧ＶＰ１、ＶＰ２より高い値と
する。（９）は書き込み電圧発生回路であり、アドレス
データの最上位ビットＡ１５の値に応じて高電圧ＶＰか
ら高電圧ＶＰ１又は高電圧ＶＰ２を作成して出力するも
のである。即ち、フラッシュメモリ（６）の書き込み電
圧はアドレスデータの最上位ビットＡ１５に応じて切り
換えられ、Ａ１５が論理値「０」の時は高電圧ＶＰ２が
データ領域の記憶セルのソースに印加され、Ａ１５が論
理値「１」の時は高電圧ＶＰ１がプログラム領域の記憶
セルのソースに印加される。
【００１３】書き込み電圧発生回路（９）の一実施回路
を破線内部に示す。（１０）はツエナーダイオードであ
り、カソードが高電圧発生回路（８）の出力線と接続さ
れ、電位差Ｖ１を生じる。（１１）はｍ個のダイオード
の直列体であり、一端のカソードは接地され、電位差Ｖ
２を生じる。（１２）はｎ（＜ｍ）個のダイオードの直
列体であり、一端のカソードは接地され、電位差Ｖ３を
生じる。Ｎチャンネル型ＭＯＳトランジスタ（１３）は
スイッチング機能を有し、ドレインソース路はツエナー
ダイオード（１０）のアノード及び直列体（１１）の他
端のアノードの間に介挿され、最上位ビットＡ１５がゲ
ートに供給されてオンオフ制御される。Ｎチャンネル型
ＭＯＳトランジスタ（１３）がオンすると、高電圧発生
回路（８）の出力及び接地間の電位差はツエナーダイオ
ード（１０）の電位差Ｖ１及び直列体（１１）の電位差
Ｖ２を加算値即ち高電圧ＶＰ１となってフラッシュメモ
リ（６）に供給される。一方、Ｎチャンネル型ＭＯＳト
ランジスタ（１４）はスイッチング機能を有し、ドレイ
ンソース路はツエナーダイオード（１０）のアノード及
び直列体（１２）の他端のアノードの間に介挿され、最
上位ビットＡ１５がインバータ（１５）を介してゲート
に供給されてオンオフ制御される。即ち、Ｎチャンネル
型ＭＯＳトランジスタ（１３）（１４）は相補的にオン
オフ動作する。Ｎチャンネル型ＭＯＳトランジスタ（１
４）がオンすると、高電圧発生回路（８）の出力及び接
地間の電位差はツエナーダイオード（１０）の電位差Ｖ
１及び直列体（１２）の電位差Ｖ３を加算値即ち高電圧
ＶＰ２となってフラッシュメモリ（６）に供給される。
を破線内部に示す。（１０）はツエナーダイオードであ
り、カソードが高電圧発生回路（８）の出力線と接続さ
れ、電位差Ｖ１を生じる。（１１）はｍ個のダイオード
の直列体であり、一端のカソードは接地され、電位差Ｖ
２を生じる。（１２）はｎ（＜ｍ）個のダイオードの直
列体であり、一端のカソードは接地され、電位差Ｖ３を
生じる。Ｎチャンネル型ＭＯＳトランジスタ（１３）は
スイッチング機能を有し、ドレインソース路はツエナー
ダイオード（１０）のアノード及び直列体（１１）の他
端のアノードの間に介挿され、最上位ビットＡ１５がゲ
ートに供給されてオンオフ制御される。Ｎチャンネル型
ＭＯＳトランジスタ（１３）がオンすると、高電圧発生
回路（８）の出力及び接地間の電位差はツエナーダイオ
ード（１０）の電位差Ｖ１及び直列体（１１）の電位差
Ｖ２を加算値即ち高電圧ＶＰ１となってフラッシュメモ
リ（６）に供給される。一方、Ｎチャンネル型ＭＯＳト
ランジスタ（１４）はスイッチング機能を有し、ドレイ
ンソース路はツエナーダイオード（１０）のアノード及
び直列体（１２）の他端のアノードの間に介挿され、最
上位ビットＡ１５がインバータ（１５）を介してゲート
に供給されてオンオフ制御される。即ち、Ｎチャンネル
型ＭＯＳトランジスタ（１３）（１４）は相補的にオン
オフ動作する。Ｎチャンネル型ＭＯＳトランジスタ（１
４）がオンすると、高電圧発生回路（８）の出力及び接
地間の電位差はツエナーダイオード（１０）の電位差Ｖ
１及び直列体（１２）の電位差Ｖ３を加算値即ち高電圧
ＶＰ２となってフラッシュメモリ（６）に供給される。
【００１４】以上より、本発明の実施の形態によれば、
アドレスデータの最上位ビットＡ１５の値に応じて、フ
ラッシュメモリ（６）のプログラム領域の記憶セルのソ
ースには高電圧ＶＰ１を印加し且つフラッシュメモリ
（６）のデータ領域の記憶セルのソースには高電圧ＶＰ
２（＜ＶＰ１）を印加し、即ち、フラッシュメモリ
（６）の各領域毎に書き込み電圧を変更する。従って、
フラッシュメモリ（６）のデータ領域において書き換え
回数の増加に伴う書き込み特性、読み出し特性、消去特
性の悪化を低減でき、フラッシュメモリ（６）の長寿命
化を実現できる。
アドレスデータの最上位ビットＡ１５の値に応じて、フ
ラッシュメモリ（６）のプログラム領域の記憶セルのソ
ースには高電圧ＶＰ１を印加し且つフラッシュメモリ
（６）のデータ領域の記憶セルのソースには高電圧ＶＰ
２（＜ＶＰ１）を印加し、即ち、フラッシュメモリ
（６）の各領域毎に書き込み電圧を変更する。従って、
フラッシュメモリ（６）のデータ領域において書き換え
回数の増加に伴う書き込み特性、読み出し特性、消去特
性の悪化を低減でき、フラッシュメモリ（６）の長寿命
化を実現できる。
【００１５】
【発明の効果】本発明によれば、アドレスデータの所定
ビットの値に応じて、不揮発性メモリの第１記憶領域
（プログラムデータ等を格納する比較的書き換え回数が
少ない領域）の記憶セルには通常の記憶電圧を印加し且
つ不揮発性メモリの第２記憶領域（テーブルデータ等を
格納する比較的書き換え回数が多い領域）の記憶セルに
は上記記憶電圧より低い記憶電圧を印加し、即ち、不揮
発性メモリの各領域毎に書き込み電圧を変更する様にし
た。従って、不揮発性メモリの第２記憶領域において書
き換え回数の増加に伴う書き込み特性、読み出し特性、
消去特性の悪化を低減でき、結果として、不揮発性メモ
リの長寿命化を実現できる利点が得られる。
ビットの値に応じて、不揮発性メモリの第１記憶領域
（プログラムデータ等を格納する比較的書き換え回数が
少ない領域）の記憶セルには通常の記憶電圧を印加し且
つ不揮発性メモリの第２記憶領域（テーブルデータ等を
格納する比較的書き換え回数が多い領域）の記憶セルに
は上記記憶電圧より低い記憶電圧を印加し、即ち、不揮
発性メモリの各領域毎に書き込み電圧を変更する様にし
た。従って、不揮発性メモリの第２記憶領域において書
き換え回数の増加に伴う書き込み特性、読み出し特性、
消去特性の悪化を低減でき、結果として、不揮発性メモ
リの長寿命化を実現できる利点が得られる。
【図１】本発明の不揮発性メモリのデータ記憶装置を示
す回路ブロック図である。
す回路ブロック図である。
【図２】不揮発性メモリの記憶セルの書き込み状態を示
す構造図である。
す構造図である。
【図３】不揮発性メモリのプログラムされた記憶セルの
読み出し状態を示す構造図である。
読み出し状態を示す構造図である。
【図４】不揮発性メモリのプログラムされていない記憶
セルの読み出し状態を示す構造図である。
セルの読み出し状態を示す構造図である。
【図５】不揮発性メモリの記憶セルの消去状態を示す構
造図である。
造図である。
（６） フラッシュメモリ （７） アドレスデコーダ （８） 高電圧発生回路 （９） 書き込み電圧発生回路
Claims (1)
- 【請求項１】 データの一括又は部分的な電気消去及び
データの書き込み読み出しが可能な特性を有する不揮発
性メモリのデータ記憶装置であって、 前記不揮発性メモリをアドレス指定するアドレスデータ
の所定ビットに応じて、前記不揮発性メモリの第１記憶
領域及び第２記憶領域を構成する内部セルに対し、異な
る記憶電圧を印加する手段を備えたことを特徴とする不
揮発性メモリのデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8362998A JPH11283382A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8362998A JPH11283382A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283382A true JPH11283382A (ja) | 1999-10-15 |
Family
ID=13807773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8362998A Pending JPH11283382A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301691A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
-
1998
- 1998-03-30 JP JP8362998A patent/JPH11283382A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301691A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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