JPH11284128A

JPH11284128A - 保護回路

Info

Publication number: JPH11284128A
Application number: JP8669098A
Authority: JP
Inventors: Koji Owa; 浩司尾和
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】保護回路を構成する保護素子の不純物拡散層の
ジャンクション耐圧を向上し、かつ素子面積の小さい保
護回路を実現する。【解決手段】保護回路の不純物拡散層を同導電型のウェ
ルで囲むことにより、保護素子のジャンクション耐圧を
上げる。また、不純物拡散層を正多角形で形成すること
により、導通時の電流経路を分散させてジャンクション
耐圧を上げる。したがって、保護素子のサイズを小さく
しても、ＥＳＤ耐量を確保することができる。さらに、
保護回路の抵抗素子を配線層とスルーホールで形成し、
抵抗素子の素子面積を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の保
護回路に関し、特にＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉ
ｃｄｉｓｃｈａｒｇｅｄａｍａｇｅ）保護回路に関
するものである。

【０００２】

【従来の技術】近年の半導体製造技術の微細化に伴っ
て、半導体集積回路を構成するＭＯＳトランジスタ等の
耐圧は減少する傾向にある。このような半導体集積回路
の入出力端子に静電気が印加されると回路内部のＭＯＳ
トランジスタ等が破壊される場合があるので、通常、半
導体集積回路の入出力端子には保護回路が設けられる。
以下、従来の保護回路を例示して説明する。

【０００３】図６は、保護回路をダイオードで構成した
例であり、以下第１の従来技術とよぶ。保護回路６０
は、入力端子３と内部回路７との間に設けられており、
電源ライン（Ｖ_DD）１と接地電源ライン（ＧＮＤ、以下
接地ライン）２との間に直列接続されたダイオード４’
および５’と、抵抗６とで構成されている。入力端子３
に、静電気によるプラスのサージ電圧（電源ライン１よ
りも高電圧）がかかった場合、ダイオード５’が導通し
て入力端子３に加わった電圧を下げる。また、入力端子
３に、静電気によるマイナスのサージ電圧（接地ライン
２よりも低電圧）がかかった場合、ダイオード４’が導
通して入力端子３に加わった電圧を上げる。このように
して規定外の入力電圧を規定内に収め、内部回路７の破
壊を防止する。なお、抵抗６は、入力端子３に静電気に
よるサージ電圧がかかった際に、内部回路に対して急激
に電圧がかかることを緩和させるために設けられてい
る。ダイオードを用いた保護回路は、特開平７−１７６
７３５号公報等に記載されている。

【０００４】図７（ａ）にダイオード４’または５’の
断面図を、図７（ｂ）に平面図を示す。図７（ｂ）にお
ける、Ａ−Ａ’の断面が図７（ａ）であり、Ｂ−Ｂ’で
示した範囲が一つのダイオードである。本従来技術の場
合、Ｐ型半導体基板７１にＰウェル７４が形成され、そ
の中にＮ＋拡散層７２およびＰ＋拡散層７３が形成され
ている。Ｎ＋拡散層７２には配線層７５がスルーホール
７７を介して接続され、Ｐ＋拡散層７３には配線層７６
がスルーホール７８を介して接続されている。配線層７
５は、ダイオード４’の場合は入力端子３に接続され、
ダイオード５’の場合は電源ライン１に接続される。配
線層７６は、ダイオード４’の場合は接地ライン２に接
続され、ダイオード５’の場合は入力端子３に接続され
る。すなわち、配線層７５がアノード側の電極となり、
配線層７６がカソード側の電極となる。

【０００５】また、保護回路であるダイオードは、内部
回路よりインピーダンスを低くして静電気による電流が
内部回路に流れ込まないようにする必要があるので、ダ
イオードを構成するＰ型拡散層およびＮ型拡散層は、高
濃度（Ｐ＋，Ｎ＋）としている。

【０００６】図８は、保護回路をトランジスタで構成し
た例であり、以下第２の従来技術と呼ぶ。保護回路８０
は、第１の従来技術のダイオード４’および５’が、Ｖ
Ｔ２型ＮＭＯＳトランジスタ４’’および５’’に変わ
っただけで、他の部分は同一である。ここで、ＶＴ２型
ＮＭＯＳトランジスタとは通常のＮＭＯＳトランジスタ
よりもしきい値ＶＴの高いトランジスタであり（ＶＴ≒
１２Ｖ）、通常の入力電圧では動作しないため、保護回
路に適している。本従来技術の場合、入力端子３に静電
気によるプラスまたはマイナスのサージ電圧がかかった
場合に、トランジスタ４’’および５’’のどちらかが
導通して、内部回路を保護する。ＶＴ２型ＮＭＯＳトラ
ンジスタを用いた保護回路は、特開平５−３２６８６５
号公報等に記載されている。

【０００７】図９に、ＶＴ２型ＮＭＯＳトランジスタ
４’’および５’’の断面図を示す。本従来技術の場
合、Ｐ型半導体基板９１にＰウェル９７が形成され、そ
の中にＮ＋拡散層９２ａ〜ｃが形成されている。そし
て、Ｎ＋拡散層９２ａに配線層９３がスルーホール９６
ａを介して接続され、Ｎ＋拡散層９２ｂに配線層９４が
スルーホール９６ｂを介して接続され、Ｎ＋拡散層９２
ｃに配線層９５がスルーホール９６ｃを介して接続され
ている。配線層９３は入力端子に、配線層９４は接地ラ
インに、配線層９５は電源ラインに接続される。すなわ
ち、Ｎ＋拡散層９２ａをドレイン，Ｎ＋拡散層９２ｂを
ソースとしてトランジスタ４’’が形成され、Ｎ＋拡散
層９２ａをドレイン，Ｎ＋拡散層９２ｃをソースとして
トランジスタ５’’が形成される。ＶＴ２型ＮＭＯＳト
ランジスタでは、アルミニウムで形成される配線層９３
がゲート電極の代わりになり、配線層９３とＮ＋拡散層
９２ａとの間に形成される素子分離膜と同等の厚さをも
つ絶縁膜（図示省略）が、ゲート絶縁膜となる。

【０００８】また、近年、活線挿抜型の集積回路が増え
てきている。活線挿抜型集積回路としては、例えば、装
置に電源が入っている状態で挿抜できるＩＣカード等が
ある。活線挿抜型集積回路に用いられる保護回路の図示
は省略するが、図６に示した保護回路６０から、ダイオ
ード５’を取り除いた形となる。すなわち、活線挿抜型
集積回路の保護回路は、電源ライン１への電流経路が形
成されないものとなる。

【０００９】活線挿抜型集積回路では、入力端子と電源
ラインとを直接接続する保護素子を設けることができな
い。この理由は、活線挿抜型集積回路の場合、特にある
装置に挿入するときに、装置から活線挿抜型集積回路の
電源ラインに電源が供給される前に入力端子に入力信号
が印加されることが起き得るからである。このような場
合、電源ラインより入力端子に加わった電圧の方が高く
なることがあり、仮に図６の保護回路６０が用いられて
いたとすると、ダイオード５’が導通して電源ライン１
の電位を上げてしまう。この電源ライン１が内部回路７
の電源ラインと共有されている場合、内部回路が誤動作
を起こして不正な出力をする可能性がある。そのため、
活線挿抜型集積回路の保護回路には、入力端子と電源ラ
インとの間にダイオード等の保護素子を設けることがで
きなかった。

【００１０】

【発明が解決しようとする課題】上述した第１および第
２の従来技術では、高濃度拡散層が、直接に逆導電型の
ウェルと接している。したがって保護回路そのもののジ
ャンクション耐圧があまり高くなく、静電気印加時に保
護回路が破壊され、その結果内部回路も破壊される可能
性が高い。

【００１１】また、図７（ｂ）に示したダイオードの保
護回路においては、ダイオードの電流経路がＮ＋拡散層
７２とＰ＋拡散層７３との間に形成される。したがっ
て、ダイオード導通時の電流がこの１箇所に集中するた
め、この部分でジャンクション破壊が生じる可能性が高
い。保護素子としてのダイオードは、静電気印加に対す
る保護回路の応答性を高めるために素子面積を小さくす
る必要がある。したがって、応答性を優先すると拡散層
が小さくなって（すなわち電流経路の幅が小さくなる）
さらにジャンクション耐圧が低くなり、耐圧を優先する
と素子面積が大きくなってしまうという問題がある。

【００１２】さらに、第１および第２の従来技術で用い
られている抵抗６は、通常はポリシリコンで形成され
る。したがって、保護回路の素子面積が増大するだけで
なく、高抵抗のポリシリコンを形成するためのマスクや
プロセスが必要となり、製造工数が増大する問題があ
る。

【００１３】またさらに、活線挿抜型集積回路に用いら
れる保護回路は、上述したように電源ラインへの電流経
路がない。実際に静電気が印加されるときは、電源ライ
ンおよび接地ラインの電位が定まっていない場合もあ
る。そのため、通常は電源ラインおよび接地ラインの両
方へ電流経路を形成する。したがって、接地ラインへの
電流経路しかない場合は、電源ラインへの電流経路もあ
るものに比較して、内部回路が破壊される可能性が高く
なる。また、保護回路と内部回路の電源ラインを別系統
で設けて、内部回路の誤動作を防ぐことも考えられる
が、この場合集積回路の素子面積が増大する。

【００１４】したがって、本発明は、上記問題を解決し
た保護回路を提供するものである。

【００１５】

【課題を解決するための手段】本発明によれば、保護回
路を形成する高濃度不純物拡散層において、入出力端子
と接続される高濃度不純物拡散層が同導電型の低濃度不
純物拡散層の中に形成され、電源ラインと接続される高
濃度不純物拡散層が同導電型の不純物拡散層の中に形成
されていることにより、ＥＳＤ耐量が高くなる。

【００１６】また、保護素子を形成するダイオードが、
第１導電型の第１の不純物拡散層と、第１導電型の不純
物拡散層の周囲に連続的に形成された第２導電型の第２
の不純物拡散層とで構成されることにより、ダイオード
の電流経路が分散され、ジャンクション耐圧が高くな
る。

【００１７】さらに、抵抗素子が、第１の節点に接続さ
れた第１の配線層の第１の配線と、第１の配線に一端が
接続された第１のスルーホールと、第１のスルーホール
の他端に接続された第２の配線層の第２の配線と、第２
の配線に一端が接続された第２のスルーホールと、第２
のスルーホールの他端に接続されかつ第２の節点に接続
された前記第１の配線層の第３の配線とで構成されるこ
とにより、抵抗素子の素子面積が削減される。

【００１８】またさらに、保護回路をダイオードで形成
する場合、アノードが入出力端子に接続されカソードが
接地ラインに接続された第１のダイオードと、アノード
が電源ラインに接続されカソードが第１のダイオードの
カソードに接続された第２のダイオードとで構成するこ
とにより、入出力端子から電源ラインへ直接接続される
保護素子をなくしながらも、電源ラインへの電流経路を
形成する。

【００１９】

【発明の実施の形態】以下、図面を参照して本願発明の
実施の形態を説明する。なお、以下の説明においては、
第１および第２の従来技術と同様の箇所には同一の符号
を付し、説明を省略する。

【００２０】図１に、本発明の第１の実施の形態を示
す。本実施の形態の保護回路１０では、ダイオード４の
カソードを接地ライン２に接続し、アノードを入力端子
３に接続して、接地ライン２への電流経路を形成してい
る。また、ダイオード５のカソードをダイオード４のカ
ソードに接続し、アノードを電源ライン１に接続して、
電源ライン１への電流経路を形成している。かかる構成
では、入力端子３から直接電源ライン１に接続される保
護素子は存在しないが、電源ライン１への電流経路は形
成される。したがって、活線挿抜型集積回路の保護回路
として用いたときにも、高いＥＳＤ耐量をもつ。なお、
電源ライン１へ電流経路が形成されるときは、ダイオー
ド４がパンチスルー状態になる。

【００２１】図２に本発明の第２の実施の形態として、
第１の実施の形態のダイオード４または５の断面図およ
び平面図を示す。図２（ａ）の断面図を参照すると、Ｐ
型半導体基板２１にＮ＋拡散層２２およびＰ＋拡散層２
３が形成され、Ｎ＋拡散層２２はＮウェル２４に囲ま
れ、Ｐ＋拡散層２３はＰウェル２５に囲まれている。そ
して、Ｎ＋拡散層２２と配線層２６とがスルーホール２
８を介して接続され、Ｐ＋拡散層２３と配線層２７とが
スルーホール２９を介して接続されている。配線層２６
は、ダイオード４の場合は入力端子３に接続され、ダイ
オード５の場合は第１の電源ライン１に接続される。ま
た左右の配線層２７は、ダイオード４の場合もダイオー
ド５の場合も、接地ライン２に接続される。すなわち、
配線層２６がアノード電極となり、配線層２７がカソー
ド電極となる。

【００２２】本実施の形態によれば、高濃度の拡散層
は、この高濃度拡散層より不純物濃度の低い同導電型の
ウェルで囲まれているため、ダイオードを形成するＰＮ
接合面（すなわち、ＰウェルとＮウェルとの接合面）の
ジャンクション耐圧が向上する。なお、配線層２７は第
１層配線、配線層２６は第２層配線であり、アルミニウ
ムで形成されている。

【００２３】図２（ｂ）にダイオード４または５の平面
図を示す。図において、Ａ−Ａ’の断面が図２（ａ）で
あり、Ｂ−Ｂ’で示した範囲が一つのダイオードであ
る。本実施の形態では、図示したように、Ｐ＋拡散層２
３が、Ｎ＋拡散層２２を囲むように、Ｎ＋拡散層２２の
周囲に連続的に形成される。図面上では、Ｎ＋拡散層２
２，Ｎウェル２４，Ｐウェル２５が正多角形に形成さ
れ、Ｐウェル２５の外側の領域がＰ＋拡散層２３とな
る。Ｎ＋拡散層２２に対するコンタクト領域２８’は、
Ｎ＋拡散層２２の外形の内側に沿って複数形成され、同
様に、Ｐ＋拡散層２３に対するコンタクト領域２９’
は、Ｐ＋拡散層２３の外形の内側に沿って複数形成され
る。換言すると、コンタクト領域２９’は、Ｐウェル２
５の外形の外側に沿って形成される。

【００２４】Ｎ＋拡散層２２，Ｎウェル２４，Ｐウェル
２５を形成する多角形の角数は、多い程よく、理想的に
は円になる。これは、アノードからカソードへの電流経
路を均一に分散するためである。したがって、コンタク
ト領域２９’を設計ルールにもとづく最小ピッチで配列
したとき、なるべく円に近い形状となるように、多角形
を定める。このようにすることで、上下左右４方向だけ
でなく斜め方向にも電流経路が分散されるため、ジャン
クション耐圧が一層高くなる。したがって、静電気印加
に対する応答性を高めるために素子面積を小さくして
も、ジャンクション耐圧が確保できる。

【００２５】図３に本発明の第３の実施の形態として、
図１の抵抗６の断面図および平面図を示す。図３（ａ）
の断面図を参照すると、抵抗６は図中３０として点線で
囲んだ部分で形成されている。すなわち、入力端子３に
つながる第２層配線３１からスルーホール３５を介して
第１層配線３３に接続し、さらにスルーホール３６を介
して第２層配線３２に接続して、抵抗を形成している。
このような構造の抵抗を、以下スルーホール抵抗と呼
ぶ。スルーホール３５および３６は、図３（ｂ）の平面
図に示すように、配線層３１および３２に列を成して設
けられている。なお、第１層配線３３，３４および第２
層配線３１，３２はアルミニウムで形成され、スルーホ
ール３５，３６の中にもアルミニウムが充填されてい
る。スルーホール一つあたりの抵抗値は、約０．５Ωと
なる。

【００２６】ここで、スルーホール抵抗３０が設けられ
ていない場合を考えると、通常、入力端子から配線され
てきた第２層配線３１は、途中で途切れることなく、ス
ルーホール３７を介して、内部回路を構成する第１層配
線３４と接続される。そして、内部回路を構成するＮ＋
拡散層３９とスルーホール３８を介して接続される。通
常、保護回路と内部回路の間にはガードリング等を形成
するための余裕があり、この上を第２層配線が延在す
る。したがって、本実施の形態によるスルーホール抵抗
３０は、上述した余裕を利用すれば、実質的に抵抗を設
けるための素子面積を必要としないか、もしくはわずか
の素子面積で形成できる。さらに、配線層をそのまま利
用して抵抗を形成するので、実質的に製造プロセスが増
加しない。

【００２７】図４に、本発明の第４の実施の形態を示
す。上述した本発明によれば、従来技術より保護回路１
０の素子面積が減少するので、保護回路を形成する面積
に余裕があれば、ＰＭＯＳオフトランジスタ８およびＮ
ＭＯＳオフトランジスタ９を設けて、さらにＥＳＤ耐量
をあげることもできる。なお、図４の保護回路４０を活
線挿抜型半導体集積回路の保護回路として用いる場合
は、ＰＭＯＳオフトランジスタ８を設けない構成とな
る。

【００２８】図５に、本発明の第５の実施の形態を示
す。本実施の形態では、保護回路の等価回路図は、図８
に示した第２の従来技術と同様になる。発明者が、第２
の従来技術に対して接地ライン（電源ライン）を０Ｖ基
準としてＥＳＤ試験を行なったところ、入力端子にプラ
スのサージ電圧をかけた場合のジャンクション耐圧は、
入力端子にマイナスのサージ電圧をかけたときよりも低
くなる結果を得た。すなわち、図９におけるＰウェル９
７とＮ＋拡散層９２ａに逆方向電流が流れるときのジャ
ンクション耐圧が低くなる。しかし、本実施の形態によ
れば、図５（ａ）に示したように、ＶＴ２型ＮＭＯＳト
ランジスタを構成するＮ＋拡散層５２ａがＮウェル５８
に囲まれている。したがって、Ｐウェル５７とＰＮ接合
されるのはＮウェル５８であるので、これらの間のジャ
ンクション耐圧が向上する。よって、ＶＴ２型ＮＭＯＳ
トランジスタを用いた保護回路においても高いＥＳＤ耐
量が得られる。

【００２９】また、保護回路の動作においては、Ｐウェ
ル５７とＮ＋拡散層５２ｂまたは５２ｃに逆方向電流が
流れる場合もある。したがって、図５（ｂ）のように、
Ｎ＋拡散層５２ｂおよび５２ｃに対しても、Ｐウェル５
８で囲むことによって、さらに高いＥＳＤ耐量が得られ
る。

【００３０】以上に説明した各実施の形態においては、
配線層をアルミニウムで形成する例を示したが、本発明
はこれに限定されるものではなく、銅やタングステン等
で形成してもよい。

【００３１】

【発明の効果】上述した本発明によれば、保護回路の保
護素子を形成するダイオードやトランジスタの高濃度拡
散層を、同導電型のウェルで囲むことによって、逆導電
型のウェルや基板とのジャンクション耐圧が向上する。
したがって、高いＥＳＤ耐量が得られる。

【００３２】また、ダイオードを用いる保護回路に関し
ては、ダイオードを形成するＰＮ接合面に沿ってコンタ
クト領域を形成するので、電流経路が分散されて保護素
子の耐圧が向上する。この場合、ＰＮ接合面を正多角形
で形成することにより、複数の電流経路の長さが均一に
なるので、より耐圧が向上する。したがって、応答性を
向上させるためにダイオードの素子面積を小さくしても
充分な耐圧が得られるため、保護回路の素子面積を小さ
くすることができる。また、本発明の技術思想によれ
ば、Ｎ＋拡散層に対するコンタクトは、拡散層の中心に
設けてもよい。

【００３３】さらに、保護回路の抵抗をスルーホール抵
抗で構成することにより、従来のポリシリによる抵抗を
形成する工程が省略でき、かつ保護回路の素子面積を小
さくすることができる。

【００３４】またさらに、電源ラインへの電流経路を入
力端子から直接形成しないため、ダイオードで形成した
保護回路を活線挿抜型集積回路に用いたときに、高いＥ
ＳＤ耐量が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である、保護回路の
回路図。

【図２】本発明の第２の実施の形態である、保護回路の
断面図および平面図。

【図３】本発明の第３の実施の形態である、スルーホー
ル抵抗の断面図および平面図。

【図４】本発明の第４の実施の形態である、保護回路の
回路図。

【図５】本発明の第５の実施の形態である、保護回路の
断面図。

【図６】第１の従来技術の保護回路の回路図。

【図７】第１の従来技術の保護回路の断面図および平面
図。

【図８】第２の従来技術の保護回路の回路図。

【図９】第２の従来技術の保護回路の断面図。

【符号の説明】

１電源ライン（Ｖ_DD）２接地ライン（ＧＮＤ）３入力端子４，５，４’，５’ ダイオード４’’，５’’ ＶＴ２型ＮＭＯＳトランジスタ６抵抗素子７内部回路８ＰＭＯＳオフトランジスタ９ＮＭＯＳオフトランジスタ１０，４０，６０，８０保護回路２１，５１，７１，９１Ｐ型半導体基板２２，３９，５２ａ〜ｃ，７２，９２ａ〜ｃＮ＋拡
散層２３，７３Ｐ＋拡散層２４，５８Ｎウェル２５，５７，７４，９７Ｐウェル２６，３１，３２，７５第２層配線層２７，３３，３４，５３〜５５，７６，９３〜９５
第１層配線層２８，２９，３５〜３８，５６ａ〜ｃ，７７，７８，９
６ａ〜ｃスルーホール２８’，２９’ コンタクト領域３０スルーホール抵抗

Claims

【特許請求の範囲】

【請求項１】半導体集積回路の入出力端子と内部回路
との間に接続される保護回路において、前記入出力端子
と接続される高濃度不純物拡散層が同導電型の低濃度不
純物拡散層の中に形成され、電源ラインと接続される高
濃度不純物拡散層が同導電型の不純物拡散層の中に形成
されていることを特徴とする保護回路。
【請求項２】半導体集積回路の入出力端子と内部回路
との間に接続されるトランジスタで形成された保護回路
において、前記入出力端子と接続される高濃度不純物拡
散層が同導電型の低濃度不純物拡散層の中に形成されて
いることを特徴とする保護回路。
【請求項３】半導体集積回路の入出力端子と内部回路
との間に接続される保護回路において、アノードが前記
入出力端子に接続されカソードが接地ラインに接続され
た第１のダイオードと、アノードが電源ラインに接続さ
れカソードが前記第１のダイオードのカソードに接続さ
れた第２のダイオードとを有することを特徴とする保護
回路。
【請求項４】前記入出力端子から第１のスルーホール
までを接続する第１の配線層の第１の配線と、前記第１
のスルーホールから第２のスルーホールまでを接続する
第２の配線層の第２の配線と、前記第２のスルーホール
から前記内部回路までを接続する前記第１の配線層の第
３の配線とで構成される抵抗素子をさらに有することを
特徴とする請求項３記載の保護回路。
【請求項５】前記第１乃至第３の配線層と、前記第１
および第２のスルーホールがアルミニウム，銅またはタ
ングステンで形成されることを特徴とする請求項４記載
の保護回路。
【請求項６】第１導電型の第１の不純物拡散層と、前
記第１導電型の不純物拡散層の周囲に連続的に形成され
た第２導電型の第２の不純物拡散層とで構成されること
を特徴とするダイオード。
【請求項７】前記第１の不純物拡散層および前記第２
の不純物拡散層は、同心円で形成されることを特徴とす
る請求項６記載のダイオード。
【請求項８】前記第１の不純物拡散層および前記第２
の不純物拡散層は、中心点が同じ正多角形で形成される
ことを特徴とする請求項６記載のダイオード。
【請求項９】前記第１の不純物拡散層の周囲に当該第
１の不純物拡散層より不純物濃度の低い前記第１導電型
の第３の不純物拡散層が形成され、前記第３の不純物拡
散層と前記第２の不純物拡散層との間に当該第２の不純
物拡散層より不純物濃度の低い前記第２導電型の第４の
不純物拡散層が形成されていることを特徴とする請求項
６，７または８記載のダイオード。
【請求項１０】前記第２の不純物拡散層には、当該第
２の不純物拡散層の外形の前記第１の不純物拡散層に近
い辺に沿って複数のコンタクト領域が形成されているこ
とを特徴とする請求項６，７，８または９記載のダイオ
ード。
【請求項１１】前記第１の不純物拡散層には、当該第
１の不純物拡散層の外形の内側に沿って複数のコンタク
ト領域が形成されていることを特徴とする６，７，８，
９または１０記載のダイオード。
【請求項１２】第１の節点と第２の節点との間に接続
される抵抗素子であって、前記第１の節点に接続された
第１の配線層の第１の配線と、前記第１の配線に一端が
接続された第１のスルーホールと、前記第１のスルーホ
ールの他端に接続された第２の配線層の第２の配線と、
前記第２の配線に一端が接続された第２のスルーホール
と、前記第２のスルーホールの他端に接続されかつ前記
第２の節点に接続された前記第１の配線層の第３の配線
とで構成されることを特徴とする抵抗素子。