JPH11284141A - 集積回路の形成方法 - Google Patents

集積回路の形成方法

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JPH11284141A
JPH11284141A JP10374526A JP37452698A JPH11284141A JP H11284141 A JPH11284141 A JP H11284141A JP 10374526 A JP10374526 A JP 10374526A JP 37452698 A JP37452698 A JP 37452698A JP H11284141 A JPH11284141 A JP H11284141A
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JP
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layer
hard mask
trench
polysilicon
pad
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JP10374526A
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Bertrand Flietner
フリートナー ベルトラント
Robert Ploessl
プレッスル ローベルト
Monika Gschoederer
グシェーデラー モニカ
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Siemens Corp
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Abstract

(57)【要約】 【課題】 半導体製造中のパッドの侵食を低減する改善
された方法を提供する。 【解決手段】 基板上にパッドスタックを形成し、その
上にハードマスクを形成する。このハードマスクは、第
１のハードマスク層と第２のハードマスク層との間にエ
ッチストップ層を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の形成方
法に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）またはチップを製造す
る場合、１つまたは複数のディバイス層を含むことので
きるシリコン基板に対し、エッチングによりフィーチャ
ないしはパターンが形成される。これらのフィーチャ
は、ディバイスまたはディバイスの一部分を形成するた
めに用いられる。ディープトレンチ（ＤＴ）のような１
つの形式のフィーチャはたとえば、メモリセルのトレン
チキャパシタを形成するために用いられる。典型的に
は、ランダムアクセスメモリ（ＲＡＭ）の集積された回
路（ＩＣ）またはチップを形成するためのプロセスにお
いて、ディープトレンチのアレイが基板のアレイ領域に
エッチングされる。この場合、トレンチキャパシタはト
レンチから形成される。このようなトレンチキャパシタ
はメモリセルのアレイを形成するために用いられ、それ
らのメモリセルはワードラインとビットラインにより相
互接続されて、メモリＩＣが形成される。
【０００３】図１のａ〜ｄには、トレンチキャパシタの
アレイを形成するプロセスの一部が描かれている。図１
のａに描かれているように、慣用のパッドスタック１１
０が基板１０１の表面上に形成される。パッドスタック
はたとえば、パッド酸化物１１２とパッド窒化物１１４
から成る連続した層を有している。パッドスタックの上
には、たとえばＴＥＯＳから成るハードマスク層１１６
が設けられている。ハードマスク層は、ディープトレン
チＤＴを形成するためのハードマスクとして用いられ
る。このハードマスクの上にホトレジスト層（図示せ
ず）が析出され、ディープトレンチＤＴを形成すべきア
レイ領域内に選択的に露出エリアが生じるようパターニ
ングされる。その後、反応性イオンエッチング（ＲＩ
Ｅ）により基板がエッチングされ、ディープトレンチＤ
Ｔが形成される。
【０００４】ＲＩＥはハードマスクを、アレイ領域１３
５においてノンアレイ（フィールド）領域１３０よりも
大きなレートで侵食し、その結果、フィールド領域とア
レイ領域との間に大きなステップつまり段差が生じる。
ついで少なくともノード誘電体形成後、トレンチはたと
えば高濃度でドープされたポリシリコン（ポリ）１５０
によって充填される。ポリシリコンはコンフォーマルで
あるため、ＲＩＥにより生成される形状は同様にポリシ
リコン層を反映したものとなる。
【０００５】図１のｂの場合、化学的機械的研磨（ＣＭ
Ｐ）が実施され、平坦な表面が形成される。ＣＭＰはハ
ードマスク層に対し選択性であり、実質的にハードマス
クを除去することなくポリシリコンが除去される。図示
されているように、ＣＭＰはアレイ領域においてポリシ
リコンを侵食し、そこに凹部が形成されることになる。
これをディッシング（dishing）と称する。この場合、
大きな段差が生じることから、ＣＭＰ後、アレイのエッ
ジ１６０にポリシリコン残留物が残る。
【０００６】図１のｃに描かれているようにハードマス
クを剥離した後、ディープトレンチにおけるパッド窒化
物の上部にポリシリコンの”耳”１６５がはみ出す。形
状のに起因して先行のＣＭＰを通してエッジに残るポリ
シリコン残留物のために、アレイエッジにおける耳は、
中央部ないしは平坦部１６２における耳よりも高い。た
とえば、エッジにおける耳の高さは２５００Ａよりも大
きく、平坦部における耳の高さは０〜１５００Ａの範囲
内となる可能性がある。
【０００７】ポリシリコンの耳を除去するためには、タ
ッチアップＣＭＰ（touch up CMP）が必要とされる。し
かし図１のｄに示されているように、タッチアップＣＭ
Ｐによりアレイ領域におけるパッド窒化物層の侵食が引
き起こされる。また、パッド窒化物の侵食は、アレイ領
域の平坦部よりもエッジにおける方がはっきりと目立
つ。このような侵食によりゲート閾値電圧の変動が引き
起こされ、ある種の設計においては埋め込みストラップ
の抵抗が増大し、歩留まりに対し悪影響がもたらされ
る。
【０００８】
【発明が解決しようとする課題】したがって本発明の課
題は、ディープトレンチのエッチングにおいて使用する
ための改善されたパッドスタックが形成されるように構
成することである。
【０００９】
【課題を解決するための手段】本発明によればこの課題
は、基板を準備し、該基板上にパッドスタックを形成
し、該パッドスタック上にハードマスクを形成し、該ハ
ードマスクは、第１のハードマスク層と第２のハードマ
スク層との間にエッチストップ層を有することを特徴と
する集積回路の形成方法により解決される。
【００１０】
【発明の実施の形態】本発明は、集積回路の製造に係わ
るものである。詳細には、本発明によりディープトレン
チを形成するための改善された技術が提供される。
【００１１】典型的には、シリコンウェハなどの１つの
半導体基板上で複数のＩＣが並行して処理される。他の
形式の半導体ウェハも有用である。ＩＣ形成後、ウェハ
はダイシングされて分割され、個々のチップが形成され
る。その後、チップがパッケージングされ、たとえば消
費者製品に組み込まれる。そのような消費者製品として
はたとえばパーソナルコンピュータ、セルラテレフォン
および他の電子製品が挙げられる。
【００１２】説明の都合上、以下では１つのチップの一
部分を形成するというコンテキストで本発明について説
明する。殊に、ＤＲＡＭセルなどのメモリセルにおいて
採用されるトレンチキャパシタの形成というコンテキス
トで本発明を説明する。しかし本発明は概して、ランダ
ムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（Ｄ
ＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）および
スタティックＲＡＭを含むＩＣの製造に適用可能であ
る。他のＩＣとしてプログラマブルロジックアレイ、特
定用途向けＩＣ（ＡＳＩＣ）ならびにマージロジックＤ
ＲＡＭ（組み込み型ＤＲＡＭ）が含まれる。
【００１３】次に、図面を参照しながら本発明について
詳細に説明する。
【００１４】
【実施例】図２には、トレンチキャパシタＤＲＡＭセル
が示されている。この種のＤＲＡＭセルについてはたと
えば、Nesbit 等による "A 0.6 μm2 256MB Trench DRA
MCell With Self-Aligned Buried Strap (BEST)", IEDM
93-627 に記述されており、この文献を本出願の参考文
献とする。図示されているようにこのＤＲＡＭセルは、
基板１０１内に形成されたトレンチキャパシタ２６０を
有している。トレンチは典型的には、ｎドーパントで高
濃度にドープされたポリシリコン（ポリ）２６１によっ
て充填されている。キャパシタの一方の電極として用い
られるポリシリコンは、”ストレージノード”と呼ばれ
る。択一的に、ｎ形ドーパントでドープされた埋め込み
プレート２６５により、トレンチの下部が取り囲まれ
る。この埋め込みプレートにより、キャパシタの第２の
電極が形成される。トレンチ上部には、寄生的なリーケ
ージを低減するためのカラー１６８が設けられている。
その際、ノード誘電体２６３によりキャパシタの２つの
電極が分離されている。アレイ内の各ＤＲＡＭセルの埋
め込み電極を接続するために、ｎ形ドーパントを有する
埋め込みウェル２７０が設けられている。この埋め込み
ウェルの上にｐ形ウェル２７３が設けられている。ｐ形
ウェルは、垂直方向のリーケージを低減する役割を果た
す。
【００１５】さらにＤＲＡＭセルはトランジスタ１１０
も有している。このトランジスタは、ゲート２１２と、
ｎ形ドーパントを有する拡散領域２１３，２１４とを有
している。これらの拡散領域はソースおよびドレインと
呼ばれる。ソースおよびドレインの呼称はトランジスタ
の動作に依存する。トランジスタとキャパシタとの接続
は拡散領域２２５を介して行われ、これを”ノード拡
散”と称する。”ワードライン”とも称するゲートは、
典型的にはポリシリコン層３６６および窒化物層３６８
を有する。択一的に層３５７はポリサイド層であって、
これはワードライン抵抗を低減するためポリシリコン層
の上に、モリブデン（ＭｏＳｉx）、タンタル（ＴｉＳ
ｉx）、タングステン（ＷＳｉx）、チタン（ＴｉＳ
ｉx）、あるいはコバルト（ＣｏＳｉx）のようなシリサ
イドを有している。
【００１６】１つの実施形態において、ポリサイド層は
ポリシリコンの上にＷｓｉx を有している。窒化物ライ
ナ３６９により、ゲートスタックと基板が覆われてい
る。窒化物層３６８と窒化物ライナは、後続のプロセス
のためのエッチストップまたは研磨ストップとして用い
られる。
【００１７】ＤＲＡＭセルを他のセルまたはディバイス
と分離するため、シャロウトレンチアイソレーション
（ＳＴＩ）が設けられている。図示されているように、
ワードライン２２０がトレンチ上に形成されており、Ｓ
ＴＩによってトレンチから分離されている。ワードライ
ン２２０は”パッシング・ワードライン”と称する。こ
のような構成は、折り返し形ビットラインアーキテクチ
ャと呼ばれる。開放形または開放・折り返し形ビットラ
インアーキテクチャまたはセルデザインなど、その他の
構成も有用である。
【００１８】ワードラインの上に中間誘電層２８９が形
成される。この中間誘電層の上には、ビットラインを成
す導電層が形成される。ソース２１３をビットライン２
９０と接続するため、ビットラインコンタクト開口部２
８６が設けられている。
【００１９】そして複数のこの種のセルが１つのアレイ
として構成される。セルアレイは、ワードラインとビッ
トラインによって相互接続される。ある１つのセルへの
アクセスは、セルの対応するワードラインとビットライ
ンを活性化することによって達成される。
【００２０】図３〜図１０には、トレンチキャパシタの
アレイを成すプロセスが示されている。この場合、トレ
ンチキャパシタの形成される基板が準備される。基板は
たとえばシリコンウェハである。ガリウムヒ素、ゲルマ
ニウム、ＳＯＩ（silicon oninsulator）あるいはその
他の半導体材料など、他の半導体基板も有用である。た
とえば基板は、所望の電気特性を達成するため、所定の
導電率を有し低濃度または高濃度でドープすることがで
きる。
【００２１】基板表面上にパッドスタック層３１０が形
成される。パッドスタック３１０はたとえば、図１のａ
に示したもののような慣用のパッドスタックである。図
３に示されているように、パッドスタックにはパッド酸
化物層３１２とパッドストップ層３１４が含まれてい
る。パッド酸化物は、熱酸化のような周知の技術を用い
て基板表面上に形成される。パッド酸化物は、ストレス
を抑えかつパッドストップ層と基板との付着を促進する
のに十分な厚さである。パッド酸化物層の典型的な厚さ
は約１０ｎｍである。
【００２２】パッド酸化物の上にパッドストップ層が設
けられる。パッドストップ層は、トレンチを充填するの
に使用される材料に対し十分な選択性をもつ材料から成
る。１つの実施形態によればパッドエッチストップ層
は、トレンチ充填に使用されるポリシリコンに対しかな
り小さいエッチレートゆえに、シリコン窒化物（Ｓｉ3
Ｎ4）から成る。典型的には、ポリシリコンとエッチス
トップ層との間におけるエッチ選択性は約６０：１であ
る。研磨について、その選択性は約３００：１である。
窒化物層はたとえば、低圧化学蒸着（ＬＰＣＶＤ）によ
って形成される。窒化物層を堆積させるための他の技術
も有用である。典型的には、パッド窒化物層は約２００
−２００ｎｍである。
【００２３】パッド窒化物の上にハードマスク層３１５
が形成される。本発明によればハードマスク層は、第１
のハードマスク層３１６と第２のハードマスク層３２０
との間にエッチストップ３１８を有している。第１のハ
ードマスク層と第２のハードマスク層は、ディープトレ
ンチ形成中のＲＩＥによるイオンの衝突に十分耐えられ
る緻密さまたは堅牢さを有する材料から成る。また、エ
ッチマスクは、パッドエッチストップ層よりも高いウェ
ットエッチレートをもつようにする。典型的には、選択
性は約８０より大きい。
【００２４】１つの実施形態によれば、ハードマスク層
はＴＥＯＳなどドープされていないケイ酸塩ガラスから
成る。ボロンでドープされたケイ酸塩ガラス（ＢＳＧ）
や流動性酸化物など、その他の適切なハードマスク材料
も有用である。なお、第１のハードマスク層と第２のハ
ードマスク層を、必ずしも同じ材料で形成しなくてもよ
いのは自明である。第１のハードマスク層と第２のハー
ドマスク層との間にエッチストップ層を設けることによ
り、ＤＴエッチング中に生成される形状が後続のプロセ
スに反映されず、このことで歩留まりが改善される。
【００２５】図４によれば、慣用のリソグラフィ技術を
利用してゲートスタックがパターニングされる。この種
の技術として、パッドスタック上にホトレジスト層を堆
積させることが挙げられ、その際、露光源およびマスク
を用いることでその層が選択的に露出される。ポジティ
ブなレジストであるかネガティブなレジストであるかに
依存して、レジスト層の露出部分または非露出部分が現
像中に除去され、パッドスタックの領域はプロテクトさ
れない状態のままにされる。このようなプロテクトされ
ていない領域は、トレンチを形成すべきエリアに対応す
る。
【００２６】レジストによるプロテクトされていない領
域においてパッドスタック中に開口部を形成するため
に、反応性イオンエッチング（ＲＩＥ）のようなエッチ
ングが行われる。この開口部により下の基板が露光され
る。そしてディープトレンチＤＴ３０５を形成するた
め、ＲＩＥにより基板に対しエッチングが続けられる。
ＲＩＥによって、アレイ領域１３５における第３のマス
ク層３２０はフィールド領域３３０よりも大きいレート
で侵食され、これによってそれらの間において平坦でな
い形状が生成される。第２のマスク層は十分に厚いの
で、エッチストップ層３１８は露出されない。第２のマ
スク層の典型的な厚さは、約２００〜２２０ｎｍであ
る。実際の厚さはたとえば、ＲＩＥプロセスおよび／ま
たは形成されるディープトレンチＤＴの深さに依存して
変化する可能性がある。
【００２７】選択的に、トレンチ下部を取り囲む拡散領
域が形成され、これは埋め込みプレートとして用いられ
る。埋め込みプレートの形成は、ドーパントを基板へ拡
散させるソースを準備するなど種々の周知の技術によっ
て達成される。その後、キャパシタのノード誘電体がト
レンチ内に形成される。
【００２８】図５によれば、ディープトレンチ充填のた
めポリシリコン３５０が析出される。完全な充填を保証
するため、ポリシリコンによってトレンチがいっぱいに
充填される。ポリシリコンによってトレンチがいっぱい
に充填された結果、余分なポリシリコンが生じ、これに
よって基板表面が覆われる。ポリシリコンはコンフォー
マルであるため、下層の形状が堆積された層において反
映される。したがってポリシリコン表面は、アレイ領域
３３５の上に凹部を有することになる。
【００２９】図６によれば、過剰なポリシリコンがたと
えばＣＭＰにより研磨される。ＣＭＰは第２のマスク層
に対し選択性である。アレイとフィールドとの間に大き
な段差が生じていることから、ポリシリコン残留物はＣ
ＭＰ後、アレイのエッジ３６０のところに残ったままで
ある。
【００３０】図７によれば、第２のマスクがポリシリコ
ンと第２のエッチストップ層に対し選択的に除去され
る。これは典型的にはウェットエッチにより達成され
る。図示されているように第２のパッドマスクの除去に
より、ディープトレンチＤＴにおいてパッド窒化物層の
上にポリシリコンの”耳”３６５が突き出たままにな
る。形状に起因して先行のＣＭＰステップを通してエッ
ジにポリシリコン残留物が残されたままになることか
ら、アレイのエッジ３６０における耳の高さは、中央部
または平坦部３６２の高さよりも高い。
【００３１】図８によれば、基板表面がたとえばＣＭＰ
により研磨される。このＣＭＰの目的は、ポリシリコン
の耳を除去することである。このＣＭＰはエッチストッ
プ層３１８に対し選択性であり、その結果、かなり平坦
な最上部表面３７０が生じる。この場合、エッチストッ
プ層は、ＣＭＰエッチストップ層として用いるのに十分
な厚さである。このエッチストップ層の典型的な厚さ
は、約２０ｎｍである。
【００３２】このＣＭＰによって、図示されているよう
にアレイ領域においてエッチストップ層の一部分が侵食
されてしまう可能性がある。しかしながら第１のマスク
層３１６は、パッドストップ層３１４が露出するのを防
ぐのに十分な厚さである。第１のマスク層の厚さはおお
よそ、実例として２００〜２２０ｎｍである。とはいえ
この第１のマスク層の厚さは、ＣＭＰのパフォーマンス
に依存して変えることができる。
【００３３】次に図９を参照すると、エッチストップと
第１のマスク層が除去される。エッチストップ層の除去
は、たとえばウェットエッチにより達成される。ストッ
プ層３１４とポリシリコンに対し選択的に第１のハード
マスクを除去するためにも、ウェットエッチが用いられ
る。その際、ポリシリコンの耳はストップ層３１４の上
に残される。図示されているように、それらのポリシリ
コンの耳の高さは相対的に等しい。
【００３４】ポリシリコンの耳は、研磨ストップとして
パッドストップ層を用いたＣＭＰにより除去される。図
１０に示されているように、このＣＭＰによって実質的
に平坦な表面３８０が生じる。ポリシリコンの耳の高さ
が相対的に等しいことから、ＣＭＰがアレイ領域におけ
るエッチストップ層を過剰に侵食することはない。した
がって本発明により得られたマスク層によって、ディー
プトレンチエッチングにおいて生成される形状の不利な
作用が抑えられる。
【００３５】この点において、トレンチ内のポリシリコ
ンに凹部を形成するためＲＩＥなどのエッチングが実行
される。次に、たとえば誘電層の堆積ならびにパターニ
ングにより、カラーが形成される。カラーの形成後、Ｄ
ＲＡＭにおける残りの部分が慣用の技術を利用して製造
される。この種の技術はたとえば Nesbit 等による”A
0.6 μm2 256MB Trench DRAM Cell With Self-Aligned
Buried Strap (BEST)", IEDM 93-627 に記載されてい
る。これにはたとえば、トレンチの充填、埋め込みスト
ラップの形成、ＳＴＩ（シャロウトレンチアイソレーシ
ョン）を形成するためのアイソレーション領域の規定、
ゲートスタックを有する種々の層の堆積ならびワードラ
インを成すゲート導体を形成するためのそれらの層のパ
ターニング、中間誘電層の堆積、さらにはビットライン
の形成などが含まれる。
【００３６】様々な実施形態を参照しながら本発明につ
いて説明してきたが、当業者であれば本発明の範囲を逸
脱することなく種々の修正や変形を行うことができるで
あろう。したがって本発明の範囲は記述の説明に限定さ
れるものではなく、特許請求の範囲の記載によってのみ
定まる。
【図面の簡単な説明】
【図１】ディープトレンチを形成する慣用のプロセスを
示す図である。
【図２】トレンチキャパシタＤＲＡＭセルを示す図であ
る。
【図３】本発明の実施形態によるディープトレンチを形
成するプロセスを示す図である。
【図４】本発明の実施形態によるディープトレンチを形
成するプロセスを示す図である。
【図５】本発明の実施形態によるディープトレンチを形
成するプロセスを示す図である。
【図６】本発明の実施形態によるディープトレンチを形
成するプロセスを示す図である。
【図７】本発明の実施形態によるディープトレンチを形
成するプロセスを示す図である。
【図８】本発明の実施形態によるディープトレンチを形
成するプロセスを示す図である。
【図９】本発明の実施形態によるディープトレンチを形
成するプロセスを示す図である。
【図１０】本発明の実施形態によるディープトレンチを
形成するプロセスを示す図である。
【符号の説明】
３１０ パッドスタック ３１２ パッド酸化物層 ３１４ パッドストップ層 ３１５ ハードマスク層 ３１６ 第１のハードマスク層 ３１８ エッチストップ ３２０ 第２のハードマスク層
フロントページの続き (72)発明者 ローベルト プレッスル アメリカ合衆国 ニューヨーク イサカ ウェストヴュー レーン 135 (72)発明者 モニカ グシェーデラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 154

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 集積回路の形成方法において、 基板を準備し、 該基板上にパッドスタックを形成し、 該パッドスタック上にハードマスクを形成し、 該ハードマスクは、第１のハードマスク層と第２のハー
    ドマスク層との間にエッチストップ層を有することを特
    徴とする、 集積回路の形成方法。
JP10374526A 1997-12-29 1998-12-28 集積回路の形成方法 Withdrawn JPH11284141A (ja)

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US08/998856 1997-12-29
US08/998,856 US6124206A (en) 1997-12-29 1997-12-29 Reduced pad erosion

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