JPH11284149A - 半導体素子の製造装備及びこれを利用した半導体素子のキャパシタ製造方法 - Google Patents
半導体素子の製造装備及びこれを利用した半導体素子のキャパシタ製造方法Info
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- JPH11284149A JPH11284149A JP10330378A JP33037898A JPH11284149A JP H11284149 A JPH11284149 A JP H11284149A JP 10330378 A JP10330378 A JP 10330378A JP 33037898 A JP33037898 A JP 33037898A JP H11284149 A JPH11284149 A JP H11284149A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
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Abstract
(57)【要約】
【課題】 半導体キャパシタの下部電極上に形成される
ＨＳＧ膜が、後続される洗浄工程時に消耗されることを
減らすことができる半導体素子製造装備及びこれを利用
した半導体素子のキャパシタ製造方法に関するものであ
る。 【解決手段】 本発明は、特定の下部構造が形成されて
いる半導体基板上に半導体キャパシタの下部電極を形成
する段階と、前記下部電極の露出された表面上にＨＳＧ
膜を形成する段階と、前記ＨＳＧ膜が後続の洗浄段階時
に消耗されてその表面積が減少されないように前記ＨＳ
Ｇ膜を安定化させる段階と、前記安定化されたＨＳＧ膜
を洗浄する段階とを有し、前記安定化段階はＨＳＧ膜に
対してエレクトロンチャージアップさせるか、熱処理を
遂行して行われることができる。従って、洗浄時、ＨＳ
Ｇ膜が一緒に消耗されることを防止してキャパシタの好
ましい静電容量を十分に確報することができる効果があ
る。
ＨＳＧ膜が、後続される洗浄工程時に消耗されることを
減らすことができる半導体素子製造装備及びこれを利用
した半導体素子のキャパシタ製造方法に関するものであ
る。 【解決手段】 本発明は、特定の下部構造が形成されて
いる半導体基板上に半導体キャパシタの下部電極を形成
する段階と、前記下部電極の露出された表面上にＨＳＧ
膜を形成する段階と、前記ＨＳＧ膜が後続の洗浄段階時
に消耗されてその表面積が減少されないように前記ＨＳ
Ｇ膜を安定化させる段階と、前記安定化されたＨＳＧ膜
を洗浄する段階とを有し、前記安定化段階はＨＳＧ膜に
対してエレクトロンチャージアップさせるか、熱処理を
遂行して行われることができる。従って、洗浄時、ＨＳ
Ｇ膜が一緒に消耗されることを防止してキャパシタの好
ましい静電容量を十分に確報することができる効果があ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子製造装
備及びこれを利用した半導体素子のキャパシタ製造方法
に関するもので、より詳しくはキャパシタの下部電極の
表面積を増加させるために形成したＨＳＧ膜（Ｈｅｍｉ
−Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ ｆｉｌｍ）の膜
質特性を安定化させた後、後続する洗浄工程を遂行する
ことで、洗浄時において、ＨＳＧ膜の消耗を減少させて
キャパシタの下部電極の表面積減少によるキャパシタの
静電容量の低下を防止することができる半導体素子製造
装備及びこれを利用した半導体素子のキャパシタ製造方
法に関するものである。
備及びこれを利用した半導体素子のキャパシタ製造方法
に関するもので、より詳しくはキャパシタの下部電極の
表面積を増加させるために形成したＨＳＧ膜（Ｈｅｍｉ
−Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ ｆｉｌｍ）の膜
質特性を安定化させた後、後続する洗浄工程を遂行する
ことで、洗浄時において、ＨＳＧ膜の消耗を減少させて
キャパシタの下部電極の表面積減少によるキャパシタの
静電容量の低下を防止することができる半導体素子製造
装備及びこれを利用した半導体素子のキャパシタ製造方
法に関するものである。
【０００２】
【従来の技術】最近、半導体素子の極微細化及び高集積
化が進行していることによって、キャパシタの静電容量
増加に対する要求が必然的に起こり、これらの要求に応
じてキャパシタの形状も非常に複雑になっている。
化が進行していることによって、キャパシタの静電容量
増加に対する要求が必然的に起こり、これらの要求に応
じてキャパシタの形状も非常に複雑になっている。
【０００３】半導体記憶装置の中でＤＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）の場
合は、メモリ容量の増加に比例して、単位チップ内で１
つのトランジスターと１つのキャパシタとで構成される
単位メモリセルの面積が減少している。しかし、単位メ
モリセルの単位キャパシタの占有面積が減少しても、電
荷を蓄積するに必要なキャパシタの静電容量が十分に確
保されなければならない。従って、これらの占有面積が
減少した場合においても十分な静電容量を確保するため
に、いくつかの方法が試みられている。
ｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）の場
合は、メモリ容量の増加に比例して、単位チップ内で１
つのトランジスターと１つのキャパシタとで構成される
単位メモリセルの面積が減少している。しかし、単位メ
モリセルの単位キャパシタの占有面積が減少しても、電
荷を蓄積するに必要なキャパシタの静電容量が十分に確
保されなければならない。従って、これらの占有面積が
減少した場合においても十分な静電容量を確保するため
に、いくつかの方法が試みられている。
【０００４】トレンチキャパシタ（Ｔｒｅｎｃｈ Ｃａ
ｐａｃｉｔｏｒ）の場合は、半導体基板内部に深く掘っ
ていくことにより、好ましい静電容量を確保し、スタッ
クキャパシタ（Ｓｔａｃｋ Ｃａｐａｃｉｔｏｒ）の場
合においても単純積層構造は素子構造の高段差を招来す
るため、フィン（ｆｉｎ）形態やシリンダー（Ｃｙｌｉ
ｎｄｅｒ）形態等の複雑な構造に代わってキャパシタの
表面積を広げることにより静電容量を確保している。
ｐａｃｉｔｏｒ）の場合は、半導体基板内部に深く掘っ
ていくことにより、好ましい静電容量を確保し、スタッ
クキャパシタ（Ｓｔａｃｋ Ｃａｐａｃｉｔｏｒ）の場
合においても単純積層構造は素子構造の高段差を招来す
るため、フィン（ｆｉｎ）形態やシリンダー（Ｃｙｌｉ
ｎｄｅｒ）形態等の複雑な構造に代わってキャパシタの
表面積を広げることにより静電容量を確保している。
【０００５】ＤＲＡＭ素子で、メモリ容量に該当するも
のはキャパシタの下部電極（またはストリッジ：Ｓｔｏ
ｒａｇｅ）であり、半導体素子の高集積化と共にメモリ
容量を増加させるために、下部電極の形成工程及びその
後続工程を組合せていくつかの方式が提案されている。
例えば、第１に下部電極をなすポリシリコン膜をエッチ
ングした後、窒化チタン（ＴｉＮ）及び酸化タンタル
（Ｔａ2Ｏ3）等のような高誘電膜質(高誘電体材料)を蒸
着する方法、第２に下部電極をなすポリシリコン膜のエ
ッチング形態を変更することでキャパシタの表面積を増
加させる方法等のような方法がある。
のはキャパシタの下部電極（またはストリッジ：Ｓｔｏ
ｒａｇｅ）であり、半導体素子の高集積化と共にメモリ
容量を増加させるために、下部電極の形成工程及びその
後続工程を組合せていくつかの方式が提案されている。
例えば、第１に下部電極をなすポリシリコン膜をエッチ
ングした後、窒化チタン（ＴｉＮ）及び酸化タンタル
（Ｔａ2Ｏ3）等のような高誘電膜質(高誘電体材料)を蒸
着する方法、第２に下部電極をなすポリシリコン膜のエ
ッチング形態を変更することでキャパシタの表面積を増
加させる方法等のような方法がある。
【０００６】しかし、前記第１または第２の方法のよう
に、誘電膜の改善、下部電極の構造改善等によらない
で、下部電極を構成する物質自体の特性を利用してキャ
パシタの表面積を増加させる方法が提案された。即ち、
凸凹な表面を有する多結晶シリコンであるヘミスペリカ
ルグレーン（Ｈｅｍｉ Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ
ｅｄ：以下、ＨＳＧ膜とする）膜を前記下部電極の露出
された表面上に形成して表面積を増加させる方法であ
る。前記ＨＳＧ膜は、１つのグレーンにつき５００〜１
０００Å程度で、通常前記キャパシタの静電容量を２倍
位増加させることができる。
に、誘電膜の改善、下部電極の構造改善等によらない
で、下部電極を構成する物質自体の特性を利用してキャ
パシタの表面積を増加させる方法が提案された。即ち、
凸凹な表面を有する多結晶シリコンであるヘミスペリカ
ルグレーン（Ｈｅｍｉ Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ
ｅｄ：以下、ＨＳＧ膜とする）膜を前記下部電極の露出
された表面上に形成して表面積を増加させる方法であ
る。前記ＨＳＧ膜は、１つのグレーンにつき５００〜１
０００Å程度で、通常前記キャパシタの静電容量を２倍
位増加させることができる。
【０００７】図１は従来の方法による半導体素子のキャ
パシタ製造方法の順序を示す工程順序図である。
パシタ製造方法の順序を示す工程順序図である。
【０００８】図１に示すように、まず半導体基板上に窒
化膜や酸化膜などの絶縁膜からなる特定の下部構造に対
してコンタクトホールを形成した後、非晶質シリコン膜
を蒸着し、写真エッチング工程によって好ましいパター
ンの半導体キャパシタ下部電極を形成する(Ｓ２)。
化膜や酸化膜などの絶縁膜からなる特定の下部構造に対
してコンタクトホールを形成した後、非晶質シリコン膜
を蒸着し、写真エッチング工程によって好ましいパター
ンの半導体キャパシタ下部電極を形成する(Ｓ２)。
【０００９】前記下部電極は、コンタクトホールを通じ
てトランジスタのソース領域と接触して前記ソース領域
から伝達された電荷によって情報を蓄積する部分であ
り、前記半導体基板上に形成された酸化膜などは層間絶
縁膜とする。
てトランジスタのソース領域と接触して前記ソース領域
から伝達された電荷によって情報を蓄積する部分であ
り、前記半導体基板上に形成された酸化膜などは層間絶
縁膜とする。
【００１０】次に、前記下部電極上にＨＳＧ膜を形成す
る段階Ｓ４は、非晶質シリコン（ａ−Ｓｉ）から多結晶
シリコンに状態遷移する過程で、前記状態遷移温度領域
でシリコンのマイグレーション（ Ｍｉｇｒａｔｉｏ
ｎ）によって表面エネルギーが極めて安定した形態であ
る半球（Ｈｅｍｉｓｐｈｅｒｉｃａｌ）形態に形成され
る現象を利用した工程である。従って、前記ＨＳＧ膜形
成工程は、通常の化学気相蒸着法（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）、例えば低圧化
学気相蒸着法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ
ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）で形成する。
る段階Ｓ４は、非晶質シリコン（ａ−Ｓｉ）から多結晶
シリコンに状態遷移する過程で、前記状態遷移温度領域
でシリコンのマイグレーション（ Ｍｉｇｒａｔｉｏ
ｎ）によって表面エネルギーが極めて安定した形態であ
る半球（Ｈｅｍｉｓｐｈｅｒｉｃａｌ）形態に形成され
る現象を利用した工程である。従って、前記ＨＳＧ膜形
成工程は、通常の化学気相蒸着法（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）、例えば低圧化
学気相蒸着法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ
ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）で形成する。
【００１１】即ち、工程チャンバーを５５０℃程度に維
持した後、表面反応性が強いシリコン系ガスであるＳｉ
2Ｈ6、またはＳｉＨ4ガスを注入して、前記下部電極表
面上に核生成を誘発させた後、熱処理し前記核の熱的移
動によって表面が凸凹で半球形態であるＨＳＧ膜が形成
される。また、前記ＨＳＧ膜形成後、燐（Ｐｈｏｓｐｈ
ｏｒｕｓ）を拡散させてポリシリコンに変換させる。従
って、前記ＨＳＧ膜は平らな表面と比較して約２倍〜３
倍広い表面積を有するようになる。
持した後、表面反応性が強いシリコン系ガスであるＳｉ
2Ｈ6、またはＳｉＨ4ガスを注入して、前記下部電極表
面上に核生成を誘発させた後、熱処理し前記核の熱的移
動によって表面が凸凹で半球形態であるＨＳＧ膜が形成
される。また、前記ＨＳＧ膜形成後、燐（Ｐｈｏｓｐｈ
ｏｒｕｓ）を拡散させてポリシリコンに変換させる。従
って、前記ＨＳＧ膜は平らな表面と比較して約２倍〜３
倍広い表面積を有するようになる。
【００１２】図２は下部電極表面上に形成されたＨＳＧ
膜の表面状態を示すＳＥＭ写真である。図２から、前記
ＨＳＧ膜表面において半球形のグレーンが良好に形成さ
れている状態が読み取れる。
膜の表面状態を示すＳＥＭ写真である。図２から、前記
ＨＳＧ膜表面において半球形のグレーンが良好に形成さ
れている状態が読み取れる。
【００１３】次に、前記ＨＳＧ膜が形成された半導体基
板を洗浄する段階Ｓ６で、工程中に形成される自然酸化
膜（Ｎａｔｉｖｅ Ｏｘｉｄｅ）を除去する段階であ
る。前記自然酸化膜は誘電率が低くキャパシタ容量を大
きく減少させてしまい、後続工程である誘電体膜形成時
には、不良を起こす原因になることもある。前記自然酸
化膜の除去は通常ＳＣ−１（Ｓｔａｎｄａｒｄ Ｃｈｅ
ｍｉｃａｌ−１）洗浄液を使用して、湿式エッチングを
遂行して除去する。
板を洗浄する段階Ｓ６で、工程中に形成される自然酸化
膜（Ｎａｔｉｖｅ Ｏｘｉｄｅ）を除去する段階であ
る。前記自然酸化膜は誘電率が低くキャパシタ容量を大
きく減少させてしまい、後続工程である誘電体膜形成時
には、不良を起こす原因になることもある。前記自然酸
化膜の除去は通常ＳＣ−１（Ｓｔａｎｄａｒｄ Ｃｈｅ
ｍｉｃａｌ−１）洗浄液を使用して、湿式エッチングを
遂行して除去する。
【００１４】図３は、図２におけるＨＳＧ膜をＳＣ−１
で１０分間洗浄した後の表面状態を示すＳＥＭ写真であ
る。
で１０分間洗浄した後の表面状態を示すＳＥＭ写真であ
る。
【００１５】図３に示すように、前記洗浄後の前記ＨＳ
Ｇ膜表面状態は、図２に示したものと比較してＨＳＧ膜
の半球形突起が相当消耗して、その表面積が相当減少し
たことが読み取れる。この際、減少される表面積は５０
％程度である。
Ｇ膜表面状態は、図２に示したものと比較してＨＳＧ膜
の半球形突起が相当消耗して、その表面積が相当減少し
たことが読み取れる。この際、減少される表面積は５０
％程度である。
【００１６】前記ＨＳＧ膜の表面積減少は、前記洗浄時
間に比例すると判明した。しかし、前記洗浄時間を短縮
する場合、前記ＨＳＧ膜表面における不純物の発生を抑
制することはできないと分析された。即ち、前記洗浄時
間を短縮する場合、前記ＨＳＧ膜表面上に残っている不
均一な自然酸化膜、又はその他の汚染物質が残留して、
次に蒸着する誘電体膜における均一度、又は膜質間の抵
抗とストレスの増加をもたらすし、漏洩電流発生の原因
となる。
間に比例すると判明した。しかし、前記洗浄時間を短縮
する場合、前記ＨＳＧ膜表面における不純物の発生を抑
制することはできないと分析された。即ち、前記洗浄時
間を短縮する場合、前記ＨＳＧ膜表面上に残っている不
均一な自然酸化膜、又はその他の汚染物質が残留して、
次に蒸着する誘電体膜における均一度、又は膜質間の抵
抗とストレスの増加をもたらすし、漏洩電流発生の原因
となる。
【００１７】次に、誘電体膜を形成する段階Ｓ８で、前
記洗浄を終えた前記ＨＳＧ膜上に、例えばＮＯ（Ｎｉｔ
ｒｉｄｅ Ｏｘｉｄｅ）膜を蒸着する。
記洗浄を終えた前記ＨＳＧ膜上に、例えばＮＯ（Ｎｉｔ
ｒｉｄｅ Ｏｘｉｄｅ）膜を蒸着する。
【００１８】次に、上部電極を形成する段階Ｓ１０とし
て、前記誘電体膜上に多結晶シリコンを蒸着して上部電
極を形成する。
て、前記誘電体膜上に多結晶シリコンを蒸着して上部電
極を形成する。
【００１９】前述した従来のキャパシタの製造方法にお
いて、前記ＨＳＧ膜形成後、自然酸化膜除去工程である
洗浄工程を経て、前記ＨＳＧ膜表面をＳＥＭ装備により
分析した結果、図３に示すように前記ＨＳＧ膜の表面に
おいても前記洗浄によって消耗されて、表面積が非常に
減少してしまうという問題点がある。これはＨＳＧ膜形
成過程でシリコンが移動して半球形が形成され、非結晶
シリコンが結晶化されてシリコンに変態するようにな
り、この際に、結晶構造が広範囲規則性を有することな
く、狭範囲規則性を有すると見なすことができるため、
湿式洗浄時、すなわち結晶の状態が不安定で洗浄用ケミ
カルによる前記自然酸化膜除去工程時に、前記ＨＳＧ膜
の表面が一緒にＳＣ−１によって消耗されることが読み
取れる。
いて、前記ＨＳＧ膜形成後、自然酸化膜除去工程である
洗浄工程を経て、前記ＨＳＧ膜表面をＳＥＭ装備により
分析した結果、図３に示すように前記ＨＳＧ膜の表面に
おいても前記洗浄によって消耗されて、表面積が非常に
減少してしまうという問題点がある。これはＨＳＧ膜形
成過程でシリコンが移動して半球形が形成され、非結晶
シリコンが結晶化されてシリコンに変態するようにな
り、この際に、結晶構造が広範囲規則性を有することな
く、狭範囲規則性を有すると見なすことができるため、
湿式洗浄時、すなわち結晶の状態が不安定で洗浄用ケミ
カルによる前記自然酸化膜除去工程時に、前記ＨＳＧ膜
の表面が一緒にＳＣ−１によって消耗されることが読み
取れる。
【００２０】このようなＨＳＧ膜の消耗による表面積の
減少は、キャパシタの占有面積が減少されるにも関わら
ず、十分な静電容量を確保しなければならないという要
求に逆行することである。
減少は、キャパシタの占有面積が減少されるにも関わら
ず、十分な静電容量を確保しなければならないという要
求に逆行することである。
【００２１】
【発明が解決しようとする課題】本発明の目的は、前記
従来の技術の問題点を解決するためのもので、ＨＳＧ膜
の膜質特性を安定化させた後、前記ＨＳＧ膜洗浄工程を
進行して前記洗浄後においても、前記ＨＳＧ表面積が減
少しない半導体素子のキャパシタ製造方法を提供するこ
とにある。
従来の技術の問題点を解決するためのもので、ＨＳＧ膜
の膜質特性を安定化させた後、前記ＨＳＧ膜洗浄工程を
進行して前記洗浄後においても、前記ＨＳＧ表面積が減
少しない半導体素子のキャパシタ製造方法を提供するこ
とにある。
【００２２】また、本発明の他の目的は、ＨＳＧ膜形成
工程を進行した後、洗浄後においても前記ＨＳＧ膜表面
積が減少しないようにＨＳＧ膜の膜質特性を安定化させ
ることができる半導体素子の製造装備(装置)を提供する
ことにある。
工程を進行した後、洗浄後においても前記ＨＳＧ膜表面
積が減少しないようにＨＳＧ膜の膜質特性を安定化させ
ることができる半導体素子の製造装備(装置)を提供する
ことにある。
【００２３】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体素子のキャパシタ製造方法は、
（１）特定の下部構造が形成されている半導体基板上に
半導体キャパシタの下部電極を形成する段階と、（２）
前記下部電極の露出された表面上にＨＳＧ（Ｈｅｍｉ−
Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ）膜を形成する段
階と、（３）前記ＨＳＧ膜が後続する洗浄段階時に、消
耗してその表面積が減少しないように前記ＨＳＧ膜を安
定化させる段階と、（４）前記安定化されたＨＳＧ膜を
洗浄する段階とを備えて成る。
の本発明による半導体素子のキャパシタ製造方法は、
（１）特定の下部構造が形成されている半導体基板上に
半導体キャパシタの下部電極を形成する段階と、（２）
前記下部電極の露出された表面上にＨＳＧ（Ｈｅｍｉ−
Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ）膜を形成する段
階と、（３）前記ＨＳＧ膜が後続する洗浄段階時に、消
耗してその表面積が減少しないように前記ＨＳＧ膜を安
定化させる段階と、（４）前記安定化されたＨＳＧ膜を
洗浄する段階とを備えて成る。
【００２４】前記のＨＳＧ膜を安定化させる段階は、前
記ＨＳＧ膜表面をエレクトロンチャージアップ（Ｅｌｅ
ｃｔｒｏｎ Ｃｈａｒｇｅ−ｕｐ）させて遂行すること
ができ、特にＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｙ）装備を加速電圧１０００
〜１５００Ｖ、フィラメント電流８〜１２Ａの工程条件
下で、５分〜２０分程度遂行することができる。
記ＨＳＧ膜表面をエレクトロンチャージアップ（Ｅｌｅ
ｃｔｒｏｎ Ｃｈａｒｇｅ−ｕｐ）させて遂行すること
ができ、特にＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｙ）装備を加速電圧１０００
〜１５００Ｖ、フィラメント電流８〜１２Ａの工程条件
下で、５分〜２０分程度遂行することができる。
【００２５】また、前記のＨＳＧ膜を安定化させる段階
は、前記ＨＳＧ膜を前記ＨＳＧ膜形成のための工程温度
より高い温度で熱処理して遂行するか、前記ＨＳＧ膜に
レーザー（Ｌａｓｅｒ）を照射して遂行するか、前記Ｈ
ＳＧ膜にメーザー（Ｍａｓｅｒ）を照射させて遂行する
か、あるいは前記ＨＳＧ膜に特定の不純物をインプラン
ティング（Ｉｍｐｌａｎｔｉｎｇ）させて遂行すること
もできる。
は、前記ＨＳＧ膜を前記ＨＳＧ膜形成のための工程温度
より高い温度で熱処理して遂行するか、前記ＨＳＧ膜に
レーザー（Ｌａｓｅｒ）を照射して遂行するか、前記Ｈ
ＳＧ膜にメーザー（Ｍａｓｅｒ）を照射させて遂行する
か、あるいは前記ＨＳＧ膜に特定の不純物をインプラン
ティング（Ｉｍｐｌａｎｔｉｎｇ）させて遂行すること
もできる。
【００２６】一方、前記本発明の他の目的を達成するた
めの半導体素子製造装置の一つの形態は、半導体キャパ
シタの下部電極上にＨＳＧ膜形成工程を遂行することが
できる工程チャンバー内部に、前記ＨＳＧ膜形成が完了
した後、前記ＨＳＧ膜を安定化させるため前記ＨＳＧ膜
にエレクトロンを走査してチャージアップさせることが
できるエレクトロンチャージアップ手段が設置されてい
ることを特徴とする。
めの半導体素子製造装置の一つの形態は、半導体キャパ
シタの下部電極上にＨＳＧ膜形成工程を遂行することが
できる工程チャンバー内部に、前記ＨＳＧ膜形成が完了
した後、前記ＨＳＧ膜を安定化させるため前記ＨＳＧ膜
にエレクトロンを走査してチャージアップさせることが
できるエレクトロンチャージアップ手段が設置されてい
ることを特徴とする。
【００２７】前記エレクトロンチャージアップ手段は、
電子を発生させる電子銃と、前記電子銃から発生された
電子を集束する電子光学手段と、前記電子光学手段の下
部に設置され前記電子光学手段によって集束された電子
の方向を調節する偏向コイルとを備えてなる。
電子を発生させる電子銃と、前記電子銃から発生された
電子を集束する電子光学手段と、前記電子光学手段の下
部に設置され前記電子光学手段によって集束された電子
の方向を調節する偏向コイルとを備えてなる。
【００２８】一方、本発明の他の目的を達成するための
半導体素子の製造装備の他の形態は、前記半導体キャパ
シタの下部電極上にＨＳＧ膜形成工程を遂行することが
できる第１工程チャンバーと、前記第１工程チャンバー
に真空状態で連結されたロードロックチャンバーと、前
記ロードロックチャンバーに連結され、前記ＨＳＧ膜形
成が完了された後、前記ＨＳＧ膜を安定化させるため前
記ＨＳＧ膜にエレクトロンを走査してチャージアップさ
せることができるエレクトロンチャージアップ手段が設
置された第２工程チャンバーとを含めて成る。
半導体素子の製造装備の他の形態は、前記半導体キャパ
シタの下部電極上にＨＳＧ膜形成工程を遂行することが
できる第１工程チャンバーと、前記第１工程チャンバー
に真空状態で連結されたロードロックチャンバーと、前
記ロードロックチャンバーに連結され、前記ＨＳＧ膜形
成が完了された後、前記ＨＳＧ膜を安定化させるため前
記ＨＳＧ膜にエレクトロンを走査してチャージアップさ
せることができるエレクトロンチャージアップ手段が設
置された第２工程チャンバーとを含めて成る。
【００２９】また、前記本発明の他の目的を達成するた
めの半導体素子製造装備の他の形態は、半導体キャパシ
タの下部電極上にＨＳＧ膜形成工程を遂行することがで
きる第１工程チャンバーと、前記第１工程チャンバーに
真空状態で連結されたロードロックチャンバーと、前記
ロードロックチャンバーに連結され、前記ＨＳＧ膜形成
が完了された後、前記ＨＳＧ膜を安定化させるため前記
ＨＳＧ膜を前記ＨＳＧ膜形成工程温度より高い温度で熱
処理を遂行することができる熱処理チャンバーとを含め
て成る。
めの半導体素子製造装備の他の形態は、半導体キャパシ
タの下部電極上にＨＳＧ膜形成工程を遂行することがで
きる第１工程チャンバーと、前記第１工程チャンバーに
真空状態で連結されたロードロックチャンバーと、前記
ロードロックチャンバーに連結され、前記ＨＳＧ膜形成
が完了された後、前記ＨＳＧ膜を安定化させるため前記
ＨＳＧ膜を前記ＨＳＧ膜形成工程温度より高い温度で熱
処理を遂行することができる熱処理チャンバーとを含め
て成る。
【００３０】
【発明の実施の形態】本発明は、半導体素子におけるキ
ャパシタの下部電極の表面積を増加させるために蒸着し
たＨＳＧ膜を安定化させ、後続する洗浄段階後に、前記
ＨＳＧ膜が洗浄液によって消耗してその表面積が減少す
ることを防止することにより、前記キャパシタの静電容
量を向上させる半導体素子製造装備及びこれを利用した
半導体素子のキャパシタ製造方法に関するものである。
ャパシタの下部電極の表面積を増加させるために蒸着し
たＨＳＧ膜を安定化させ、後続する洗浄段階後に、前記
ＨＳＧ膜が洗浄液によって消耗してその表面積が減少す
ることを防止することにより、前記キャパシタの静電容
量を向上させる半導体素子製造装備及びこれを利用した
半導体素子のキャパシタ製造方法に関するものである。
【００３１】従来の一般的なＨＳＧ膜形成過程は、日本
人であるワタナベ氏等が提案したもので、“Ｈｅｍｉｓ
ｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ Ｓｉｌｉｃｏｎ Ｆ
ｏｒｍａｔｉｏｎ ｏｎ Ｉｎ−ｓｉｔｕ Ｐｏｒｏｕｓ
Ｄｏｐｅｄ Ａｍｏｒｐｈｏｕｓ−Ｓｉ Ｕｓｉｎｇ ｔ
ｈｅ Ｓｅｅｄｉｎｇ Ｍｅｔｈｏｄ”（ＳＳＤＭ‘９
２，ＰＰ．４２２−４２４． Ｈ． Ｗａｔａｎａｂｅ．
ｅｔ ａｌ．）に詳しく示されているように、シリコン
の結晶と非結晶状態の遷移範囲温度領域におけるシリコ
ンの移動（ｍｉｇｒａｔｉｏｎ）によって、表面エネル
ギーが極めて安定した形態である半球型の区域(領域)を
形成する現象を利用した工程である。従って、ＨＳＧ膜
形成工程では、工程チャンバー内部に供給される表面反
応性の強いシリコン系ガス（Ｓｉ2Ｈ6，ＳｉＨ4）や下
部電極物質に存在するシリコンが、ウェーハ表面の構造
上の異常部位、または一部蒸着粒子を核（Ｓｅｅｄ）に
して突出された形の半球型を形成し、その際に非結晶構
造から結晶構造に遷移しながら結晶構造が広範囲の規則
性を無くし、狭範囲の規則性を有するようになり、後続
する湿式エッチング時に、半球型結晶の状態が不安定で
あるため、洗浄用ケミカルによって前記ＨＳＧ膜の突出
された表面が一緒にＳＣ−１によって消耗されることが
分かる。
人であるワタナベ氏等が提案したもので、“Ｈｅｍｉｓ
ｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ Ｓｉｌｉｃｏｎ Ｆ
ｏｒｍａｔｉｏｎ ｏｎ Ｉｎ−ｓｉｔｕ Ｐｏｒｏｕｓ
Ｄｏｐｅｄ Ａｍｏｒｐｈｏｕｓ−Ｓｉ Ｕｓｉｎｇ ｔ
ｈｅ Ｓｅｅｄｉｎｇ Ｍｅｔｈｏｄ”（ＳＳＤＭ‘９
２，ＰＰ．４２２−４２４． Ｈ． Ｗａｔａｎａｂｅ．
ｅｔ ａｌ．）に詳しく示されているように、シリコン
の結晶と非結晶状態の遷移範囲温度領域におけるシリコ
ンの移動（ｍｉｇｒａｔｉｏｎ）によって、表面エネル
ギーが極めて安定した形態である半球型の区域(領域)を
形成する現象を利用した工程である。従って、ＨＳＧ膜
形成工程では、工程チャンバー内部に供給される表面反
応性の強いシリコン系ガス（Ｓｉ2Ｈ6，ＳｉＨ4）や下
部電極物質に存在するシリコンが、ウェーハ表面の構造
上の異常部位、または一部蒸着粒子を核（Ｓｅｅｄ）に
して突出された形の半球型を形成し、その際に非結晶構
造から結晶構造に遷移しながら結晶構造が広範囲の規則
性を無くし、狭範囲の規則性を有するようになり、後続
する湿式エッチング時に、半球型結晶の状態が不安定で
あるため、洗浄用ケミカルによって前記ＨＳＧ膜の突出
された表面が一緒にＳＣ−１によって消耗されることが
分かる。
【００３２】前記ＨＳＧ膜を安定させるために本発明で
は、前記結晶状態の不安定なＨＳＧの表面上に、エレク
トロンチャージアップや熱処理等を通じて一定なエネル
ギーを供給した。
は、前記結晶状態の不安定なＨＳＧの表面上に、エレク
トロンチャージアップや熱処理等を通じて一定なエネル
ギーを供給した。
【００３３】図４は、本発明の実施の形態で一実施例に
よる半導体素子製造装備であり、ＨＳＧ膜の表面上にエ
レクトロンチャージアップを遂行するための電子放出手
段が内在された工程チャンバーを示す概略的な構成図で
ある。前記電子放出手段は、一般的なＳＥＭ（Ｓｅｃｏ
ｎｄａｒｙ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）
装備と基本的な構成とを一緒にし、これをそのまま使用
することもできる。
よる半導体素子製造装備であり、ＨＳＧ膜の表面上にエ
レクトロンチャージアップを遂行するための電子放出手
段が内在された工程チャンバーを示す概略的な構成図で
ある。前記電子放出手段は、一般的なＳＥＭ（Ｓｅｃｏ
ｎｄａｒｙ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）
装備と基本的な構成とを一緒にし、これをそのまま使用
することもできる。
【００３４】図４に示すように、工程チャンバー１の内
部上部に電子を放出する電子銃２、前記放出された電子
を加速させるアノード４、前記アノード４によって加速
された電子で半導体基板に到達する電子のスポット（Ｓ
ｐｏｔ）面積を決定するための電子光学手段６、前記電
子の前記半導体基板上にスポットする方向を決定する偏
向コイル８、及び前記半導体基板が装着されるチャック
１０により構成される。
部上部に電子を放出する電子銃２、前記放出された電子
を加速させるアノード４、前記アノード４によって加速
された電子で半導体基板に到達する電子のスポット（Ｓ
ｐｏｔ）面積を決定するための電子光学手段６、前記電
子の前記半導体基板上にスポットする方向を決定する偏
向コイル８、及び前記半導体基板が装着されるチャック
１０により構成される。
【００３５】前記の電子放出手段が備えられる工程チャ
ンバー１には、一般的なＨＳＧ膜形成工程が遂行可能な
化学気相蒸着工程を遂行することができる工程チャンバ
ーをそのまま使用した。
ンバー１には、一般的なＨＳＧ膜形成工程が遂行可能な
化学気相蒸着工程を遂行することができる工程チャンバ
ーをそのまま使用した。
【００３６】しかし、前記電子放出手段が設置される工
程チャンバー１は、ＨＳＧ膜形成工程を遂行することが
できる工程チャンバーとは別途に独立的な半導体素子製
造装備に形成することができ、また前記の電子放出手段
が設置される工程チャンバー１は、ＨＳＧ膜形成工程を
遂行することができる化学気相蒸着装備の工程チャンバ
ーと真空状態のロードロックチャンバーとの間に介在し
て形成することもできる。
程チャンバー１は、ＨＳＧ膜形成工程を遂行することが
できる工程チャンバーとは別途に独立的な半導体素子製
造装備に形成することができ、また前記の電子放出手段
が設置される工程チャンバー１は、ＨＳＧ膜形成工程を
遂行することができる化学気相蒸着装備の工程チャンバ
ーと真空状態のロードロックチャンバーとの間に介在し
て形成することもできる。
【００３７】一方、前記ＨＳＧ膜を安定化させる他の方
法としては、ＨＳＧ膜の表面を熱処理するか、レーザー
処理、メーザー処理、または不純物をイオン注入するイ
ンプランティングを遂行する場合においても、ＨＳＧ膜
形成のための工程チャンバーと同一な、または別途の工
程チャンバーを設置して遂行することもできる。
法としては、ＨＳＧ膜の表面を熱処理するか、レーザー
処理、メーザー処理、または不純物をイオン注入するイ
ンプランティングを遂行する場合においても、ＨＳＧ膜
形成のための工程チャンバーと同一な、または別途の工
程チャンバーを設置して遂行することもできる。
【００３８】図５は、本発明の一実施例による半導体素
子のキャパシタ製造方法の順序を示す工程順序図であ
る。
子のキャパシタ製造方法の順序を示す工程順序図であ
る。
【００３９】図５で示すように、まず始めに、酸化膜ま
たは窒化膜等でなる下部構造を有する半導体基板上に半
導体キャパシタの下部電極膜を形成する段階Ｓ１２で、
前記半導体基板上の下部構造上にコンタクトホールを形
成した後、コンタクトホールを含む半導体基板全面上に
非晶質シリコン膜を蒸着し、通常の写真工程及びエッチ
ング工程を遂行して、下部電極パターンを形成する。
たは窒化膜等でなる下部構造を有する半導体基板上に半
導体キャパシタの下部電極膜を形成する段階Ｓ１２で、
前記半導体基板上の下部構造上にコンタクトホールを形
成した後、コンタクトホールを含む半導体基板全面上に
非晶質シリコン膜を蒸着し、通常の写真工程及びエッチ
ング工程を遂行して、下部電極パターンを形成する。
【００４０】次に、前記下部電極における露出された表
面上に対してＨＳＧ膜を形成する段階Ｓ１４として、低
圧化学気相蒸着設備であるモデル名ＡＮＥＬＶＡ ＳＲ
Ｅ−２１００を使用した。前記ＨＳＧ膜形成過程は、前
述したように非晶質状態のシリコンが結晶状態に遷移す
る温度領域で、シリコンの移動（ｍｉｇｒａｔｉｏｎ）
によって表面エネルギーが最も安定された形態である半
球型の形の区域(領域)を形成するものであり、工程チャ
ンバーの内部に表面反応性が強いシリコン系ガス（Ｓｉ
2Ｈ6，ＳｉＨ4）を供給しながら遂行し、一般的には５
５０℃〜６４０℃の温度の範囲で成膜が行われる。
面上に対してＨＳＧ膜を形成する段階Ｓ１４として、低
圧化学気相蒸着設備であるモデル名ＡＮＥＬＶＡ ＳＲ
Ｅ−２１００を使用した。前記ＨＳＧ膜形成過程は、前
述したように非晶質状態のシリコンが結晶状態に遷移す
る温度領域で、シリコンの移動（ｍｉｇｒａｔｉｏｎ）
によって表面エネルギーが最も安定された形態である半
球型の形の区域(領域)を形成するものであり、工程チャ
ンバーの内部に表面反応性が強いシリコン系ガス（Ｓｉ
2Ｈ6，ＳｉＨ4）を供給しながら遂行し、一般的には５
５０℃〜６４０℃の温度の範囲で成膜が行われる。
【００４１】次に、前記ＨＳＧ膜を安定化させる段階Ｓ
１６として、後続する洗浄段階時に、ＨＳＧ膜の消耗を
防止するためのものである。このようなＨＳＧ膜を安定
化させる方法として、前述したようにＨＳＧ膜の表面を
エレクトロンチャージアップさせるか、熱処理して遂行
することができる。また、ＨＳＧ膜の表面にレーザーや
メーザーを照射して遂行することができ、所定の不純物
を注入して遂行することもできる。
１６として、後続する洗浄段階時に、ＨＳＧ膜の消耗を
防止するためのものである。このようなＨＳＧ膜を安定
化させる方法として、前述したようにＨＳＧ膜の表面を
エレクトロンチャージアップさせるか、熱処理して遂行
することができる。また、ＨＳＧ膜の表面にレーザーや
メーザーを照射して遂行することができ、所定の不純物
を注入して遂行することもできる。
【００４２】次に、前記ＨＳＧ膜を洗浄する段階Ｓ１８
は、ＨＳＧ膜形成工程後、誘電体膜形成工程前に前記Ｈ
ＳＧ膜上に形成される自然酸化膜を除去するか汚染物質
を除去するために遂行する。前記自然酸化膜は誘電率が
低く、キャパシタ容量を大きく減少させる原因になるか
らであり、前記自然酸化膜の除去はＳＣ−１（Ｓｔａｎ
ｄａｒｄ Ｃｈｅｍｉｃａｌ−１）洗浄液を使用して湿
式エッチングを遂行して除去する。工程時間は１０分程
度で行う。
は、ＨＳＧ膜形成工程後、誘電体膜形成工程前に前記Ｈ
ＳＧ膜上に形成される自然酸化膜を除去するか汚染物質
を除去するために遂行する。前記自然酸化膜は誘電率が
低く、キャパシタ容量を大きく減少させる原因になるか
らであり、前記自然酸化膜の除去はＳＣ−１（Ｓｔａｎ
ｄａｒｄ Ｃｈｅｍｉｃａｌ−１）洗浄液を使用して湿
式エッチングを遂行して除去する。工程時間は１０分程
度で行う。
【００４３】次に、誘電体膜を形成させる段階Ｓ２０
で、前記洗浄工程を終えた前記ＨＳＧ膜上に、例えば、
ＮＯ膜等の誘電体膜を蒸着する。
で、前記洗浄工程を終えた前記ＨＳＧ膜上に、例えば、
ＮＯ膜等の誘電体膜を蒸着する。
【００４４】次に、上部電極膜を形成する段階Ｓ２２
で、前記誘電体膜上に多結晶シリコンを蒸着した後、通
常の写真エッチング工程により好ましいパターンを有す
る上部電極を形成してキャパシタを完成する。
で、前記誘電体膜上に多結晶シリコンを蒸着した後、通
常の写真エッチング工程により好ましいパターンを有す
る上部電極を形成してキャパシタを完成する。
【００４５】図６〜図９は、図５の工程順序図による半
導体キャパシタの形成工程を示す工程断面図である。
導体キャパシタの形成工程を示す工程断面図である。
【００４６】図６は、特定の伝導膜パターン（図示省
略）を絶縁させる窒化膜等を含んだ特定の下部構造２２
及び酸化膜２４を有する半導体基板２０上に下部電極２
６が形成されることを示す断面図である。前記下部電極
２６はコンタクトホール２３を通じて、トランジスタを
構成する半導体基板２０のソース領域と接触し、前記ソ
ース領域から伝達された電荷によって情報を蓄積する部
分であり、前記半導体基板上に形成された下部構造２２
と酸化膜２４を層間絶縁膜とする。従って、まず、下部
構造２２を有する半導体基板２０上に層間絶縁膜として
使用される酸化膜２４を形成した後、写真エッチング工
程を通じて、キャパシタの下部電極２６と前記半導体基
板２０とが接触する部分にコンタクトホール２３を形成
する。次に、前記コンタクトホール２３を含む前記半導
体基板２０全面に、前記下部電極２６を構成することが
できる非晶質シリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉ
ｃｏｎ）を化学気相蒸着法で蒸着し、写真エッチング工
程を通じて前記下部電極２６を形成する。前記下部電極
２６の形態と構造は多種多様に作ることができる。
略）を絶縁させる窒化膜等を含んだ特定の下部構造２２
及び酸化膜２４を有する半導体基板２０上に下部電極２
６が形成されることを示す断面図である。前記下部電極
２６はコンタクトホール２３を通じて、トランジスタを
構成する半導体基板２０のソース領域と接触し、前記ソ
ース領域から伝達された電荷によって情報を蓄積する部
分であり、前記半導体基板上に形成された下部構造２２
と酸化膜２４を層間絶縁膜とする。従って、まず、下部
構造２２を有する半導体基板２０上に層間絶縁膜として
使用される酸化膜２４を形成した後、写真エッチング工
程を通じて、キャパシタの下部電極２６と前記半導体基
板２０とが接触する部分にコンタクトホール２３を形成
する。次に、前記コンタクトホール２３を含む前記半導
体基板２０全面に、前記下部電極２６を構成することが
できる非晶質シリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉ
ｃｏｎ）を化学気相蒸着法で蒸着し、写真エッチング工
程を通じて前記下部電極２６を形成する。前記下部電極
２６の形態と構造は多種多様に作ることができる。
【００４７】図７は、下部電極２６上にＨＳＧ膜２８が
形成されることを示す断面図である。
形成されることを示す断面図である。
【００４８】前記ＨＳＧ膜２８は、非晶質シリコン（ａ
−Ｓｉ）から多結晶シリコン（Ｐｏｌｙ Ｓｉｌｉｃｏ
ｎ）に状態遷移する過程で、前記状態遷移温度領域でシ
リコンのマイグレーション（Ｍｉｇｒａｔｉｏｎ）によ
り表面エネルギーが最も安定した形態である半球形態に
形成される現象を利用する工程である。前記ＨＳＧ膜２
８は、平らな表面と比較して２倍〜３倍の表面積を有す
る。
−Ｓｉ）から多結晶シリコン（Ｐｏｌｙ Ｓｉｌｉｃｏ
ｎ）に状態遷移する過程で、前記状態遷移温度領域でシ
リコンのマイグレーション（Ｍｉｇｒａｔｉｏｎ）によ
り表面エネルギーが最も安定した形態である半球形態に
形成される現象を利用する工程である。前記ＨＳＧ膜２
８は、平らな表面と比較して２倍〜３倍の表面積を有す
る。
【００４９】前記ＨＳＧ膜２８は、低圧化学気相蒸着法
で形成する。即ち、工程チャンバーを５５０℃〜６４０
℃の範囲内で、例えば５５０℃，１Ｔｏｒｒに維持し、
表面反応性が強いシリコン系ガスであるＳｉ2Ｈ6、また
はＳｉＨ4ガスを注入して前記下部電極２６の表面上に
核生成を誘発させた後、熱処理をして前記核を中心にシ
リコンの熱的移動によって表面が凸凹な半球形態である
ＨＳＧ膜２８を形成する。また、前記ＨＳＧ膜２８形成
時、燐（Ｐｈｏｓｐｈｏｒｕｓ）等の不純物を拡散させ
ることもある。次に、前記ＨＳＧ膜２８が形成された前
記半導体基板２０において後続する洗浄段階を遂行する
際に、前記ＨＳＧ膜２８が消耗されないように前記ＨＳ
Ｇ膜２８を安定化させる。
で形成する。即ち、工程チャンバーを５５０℃〜６４０
℃の範囲内で、例えば５５０℃，１Ｔｏｒｒに維持し、
表面反応性が強いシリコン系ガスであるＳｉ2Ｈ6、また
はＳｉＨ4ガスを注入して前記下部電極２６の表面上に
核生成を誘発させた後、熱処理をして前記核を中心にシ
リコンの熱的移動によって表面が凸凹な半球形態である
ＨＳＧ膜２８を形成する。また、前記ＨＳＧ膜２８形成
時、燐（Ｐｈｏｓｐｈｏｒｕｓ）等の不純物を拡散させ
ることもある。次に、前記ＨＳＧ膜２８が形成された前
記半導体基板２０において後続する洗浄段階を遂行する
際に、前記ＨＳＧ膜２８が消耗されないように前記ＨＳ
Ｇ膜２８を安定化させる。
【００５０】この際、前記ＨＳＧ膜２８を安定化させる
ためにＳＥＭ装備に半導体基板を移動させた後、ＨＳＧ
膜２８をエレクトロンチャージアップさせる。前述した
ＨＳＧ膜形成チャンバーに電子放出手段が形成された場
合には、ＨＳＧ膜２８形成後、直ぐにその表面に電子を
走査してエレクトロンチャージアップをさせることがで
きる。
ためにＳＥＭ装備に半導体基板を移動させた後、ＨＳＧ
膜２８をエレクトロンチャージアップさせる。前述した
ＨＳＧ膜形成チャンバーに電子放出手段が形成された場
合には、ＨＳＧ膜２８形成後、直ぐにその表面に電子を
走査してエレクトロンチャージアップをさせることがで
きる。
【００５１】前記図４に開示された、ＳＥＭ装備が備え
られた工程チャンバー内でのエレクトロンチャージアッ
プの工程条件は、前記ＳＥＭ装備から発生された電子の
加速電圧１０００〜１５００Ｖ，フィラメント電流８〜
１２Ａで５分〜２０分程度であり、好ましくは加速電圧
１３００Ｖ以下，電流１０Ａ以下で遂行する。
られた工程チャンバー内でのエレクトロンチャージアッ
プの工程条件は、前記ＳＥＭ装備から発生された電子の
加速電圧１０００〜１５００Ｖ，フィラメント電流８〜
１２Ａで５分〜２０分程度であり、好ましくは加速電圧
１３００Ｖ以下，電流１０Ａ以下で遂行する。
【００５２】次の工程中(段階Ｓ１８)、前記ＨＳＧ膜２
８表面に形成された自然酸化膜（図示省略）は、ＳＣ−
１洗浄液を使用して湿式エッチングにより除去する。前
記自然酸化膜は、前記キャパシタの静電容量増加に致命
的な影響を与える。即ち、誘電率が小さく前記キャパシ
タの静電容量を減少させて、後続工程である図８の誘電
体膜３０蒸着時に、工程不良を起こしてしまう。
８表面に形成された自然酸化膜（図示省略）は、ＳＣ−
１洗浄液を使用して湿式エッチングにより除去する。前
記自然酸化膜は、前記キャパシタの静電容量増加に致命
的な影響を与える。即ち、誘電率が小さく前記キャパシ
タの静電容量を減少させて、後続工程である図８の誘電
体膜３０蒸着時に、工程不良を起こしてしまう。
【００５３】図１０は、前記ＨＳＧ膜２８をエレクトロ
ンチャージアップさせた後、ＳＣ−１により洗浄した後
の表面状態を示すＳＥＭ写真である。図１０のＳＥＭ写
真で見るように、前記洗浄を行った後、前記ＨＳＧ膜２
８の表面は洗浄前と同一な水準の表面状態であることを
示している。従って、従来のような洗浄後に表れる表面
積減少現象が表れないため、前記キャパシタの静電容量
増加に寄与する。前記エレクトロンチャージアップされ
た前記ＨＳＧ膜の表面状態は、洗浄時間に関係なく一定
な状態を示す。
ンチャージアップさせた後、ＳＣ−１により洗浄した後
の表面状態を示すＳＥＭ写真である。図１０のＳＥＭ写
真で見るように、前記洗浄を行った後、前記ＨＳＧ膜２
８の表面は洗浄前と同一な水準の表面状態であることを
示している。従って、従来のような洗浄後に表れる表面
積減少現象が表れないため、前記キャパシタの静電容量
増加に寄与する。前記エレクトロンチャージアップされ
た前記ＨＳＧ膜の表面状態は、洗浄時間に関係なく一定
な状態を示す。
【００５４】図８は、前記ＨＳＧ膜２８上に誘電体膜３
０を蒸着させた状態を示す断面図である。前記ＨＳＧ膜
２８表面に窒化膜を通常の方法で形成した後、前記窒化
膜表面を乾式または湿式酸化させて、ＮＯ誘電体膜３０
を形成する。
０を蒸着させた状態を示す断面図である。前記ＨＳＧ膜
２８表面に窒化膜を通常の方法で形成した後、前記窒化
膜表面を乾式または湿式酸化させて、ＮＯ誘電体膜３０
を形成する。
【００５５】図９は、誘電体膜上に上部電極３２を蒸着
させたことを示す断面図である。
させたことを示す断面図である。
【００５６】前記ＮＯ誘電体膜３０上に、ドーピングさ
れた多結晶シリコン膜を蒸着して上部電極３２を形成
し、前記キャパシタを完成する。
れた多結晶シリコン膜を蒸着して上部電極３２を形成
し、前記キャパシタを完成する。
【００５７】
【発明の効果】従って、本発明によると、前述したよう
にＨＳＧ膜を形成した後、洗浄工程を遂行する前に前記
ＨＳＧ膜表面を安定化させて、後続される洗浄工程時に
前記ＨＳＧ膜も一緒に消耗されることを防止して、好ま
しい静電容量を十分に維持する効果が得られる。
にＨＳＧ膜を形成した後、洗浄工程を遂行する前に前記
ＨＳＧ膜表面を安定化させて、後続される洗浄工程時に
前記ＨＳＧ膜も一緒に消耗されることを防止して、好ま
しい静電容量を十分に維持する効果が得られる。
【００５８】以上で本発明は、記載された具体例に対し
てのみ詳しく説明されたが、本発明の技術思想範囲内で
多様な変形及び修正が可能であることは当業者にとって
明白なことであり、このような変形及び修正が添付され
た特許請求の範囲に属することは当然なことである。
てのみ詳しく説明されたが、本発明の技術思想範囲内で
多様な変形及び修正が可能であることは当業者にとって
明白なことであり、このような変形及び修正が添付され
た特許請求の範囲に属することは当然なことである。
【図１】従来の方法による半導体素子のキャパシタ製造
方法の順序を示す工程順序図である。
方法の順序を示す工程順序図である。
【図２】従来の一般的な技術によって下部電極膜上に蒸
着されたＨＳＧ膜の表面状態における結晶構造を示すＳ
ＥＭ写真である。
着されたＨＳＧ膜の表面状態における結晶構造を示すＳ
ＥＭ写真である。
【図３】従来の一般的な技術によって下部電極膜上に蒸
着されたＨＳＧ膜をＳＣ−１により洗浄した後の表面状
態における結晶構造を示すＳＥＭ写真である。
着されたＨＳＧ膜をＳＣ−１により洗浄した後の表面状
態における結晶構造を示すＳＥＭ写真である。
【図４】本発明の一実施例による電子放出手段が内在さ
れた工程チャンバーを示す概略的な構成図である。
れた工程チャンバーを示す概略的な構成図である。
【図５】本発明の一実施例による半導体素子のキャパシ
タ製造方法の順序を示す工程順序図である。
タ製造方法の順序を示す工程順序図である。
【図６】図５の工程順序図による工程を示す工程断面図
である(段階Ｓ１２)。
である(段階Ｓ１２)。
【図７】図５の工程順序図による工程を示す工程断面図
である(段階Ｓ１４，Ｓ１６，Ｓ１８)。
である(段階Ｓ１４，Ｓ１６，Ｓ１８)。
【図８】図５の工程順序図による工程を示す工程断面図
である(段階Ｓ２０)。
である(段階Ｓ２０)。
【図９】図５の工程順序図による工程を示す工程断面図
である(段階Ｓ２２)。
である(段階Ｓ２２)。
【図１０】本発明の一実施例によってＨＳＧ膜をチャー
ジアップさせた後、ＳＣ−１により洗浄した後の表面状
態における結晶構造を示すＳＥＭ写真である。
ジアップさせた後、ＳＣ−１により洗浄した後の表面状
態における結晶構造を示すＳＥＭ写真である。
１…工程チャンバー ２…電子銃 ４…アノード ６…電子光学手段 ８…偏向コイル １０…チャック ２０…半導体基板 ２２…下部構造 ２３…コンタクトホール ２４…酸化膜 ２６…下部電極 ２８…ＨＳＧ膜 ３０…誘電体膜 ３２…上部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュン−シグ パク 大韓民国，キュンギ−ド，ヨンジン−シテ ィー，キヒュング−エウ，ヨンデュック− リ，ドージン アパートメント 101−301
Claims (15)
- 【請求項１】 （１）特定の下部構造が形成されている
半導体基板上に、半導体キャパシタの下部電極を形成す
る段階と、 （２）前記下部電極の露出された表面上にＨＳＧ膜を形
成する段階と、 （３）前記のＨＳＧ膜が後続の洗浄段階時に、消耗され
てその表面積が減少しないように前記ＨＳＧ膜を安定化
させる段階と、 （４）前記安定化されたＨＳＧ膜を洗浄する段階とを備
えてなることを特徴とする半導体素子のキャパシタ製造
方法。 - 【請求項２】 前記ＨＳＧ膜を安定化させる段階は、前
記ＨＳＧ膜表面をエレクトロンチャージアップして遂行
することを特徴とする請求項１に記載の半導体素子のキ
ャパシタ製造方法。 - 【請求項３】 前記ＨＳＧ膜表面をＳＥＭ装備によりエ
レクトロンチャージアップすることを特徴とする請求項
２に記載の半導体素子のキャパシタ製造方法。 - 【請求項４】 前記のエレクトロンチャージアップを遂
行する前記ＳＥＭ装備における工程条件は、加速電圧１
０００〜１５００Ｖ，フィラメント電流８〜１２Ａであ
ることを特徴とする請求項３に記載の半導体素子のキャ
パシタ製造方法。 - 【請求項５】 前記のエレクトロンチャージアップを遂
行する工程時間は、５分〜２０分であることを特徴とす
る請求項４に記載の半導体素子のキャパシタ製造方法。 - 【請求項６】 前記のＨＳＧ膜を安定化させる段階は、
前記ＨＳＧ膜を前記ＨＳＧ膜形成のための工程温度より
高い温度で熱処理して遂行することを特徴とする請求項
１に記載の半導体素子のキャパシタ製造方法。 - 【請求項７】 前記のＨＳＧ膜を安定化させる段階は、
前記ＨＳＧ膜にレーザーを照射して遂行することを特徴
とする請求項１に記載の半導体素子のキャパシタ製造方
法。 - 【請求項８】 前記のＨＳＧ膜を安定化させる段階は、
前記ＨＳＧ膜にメーザーを照射して遂行することを特徴
とする請求項１に記載の半導体素子のキャパシタ製造方
法。 - 【請求項９】 前記のＨＳＧ膜を安定化させる段階は、
前記ＨＳＧ膜に特定の不純物をインプランティングして
遂行することを特徴とする請求項１に記載の半導体素子
のキャパシタ製造方法。 - 【請求項１０】 前記ＨＳＧ膜形成は、ＬＰＣＶＤ方法
を使用して遂行することを特徴とする請求項１に記載の
半導体素子のキャパシタ製造方法。 - 【請求項１１】 前記ＨＳＧ膜チャージアップの後、洗
浄にはＳＣ-１洗浄液を使用することを特徴とする請求
項１に記載の半導体素子のキャパシタ製造方法。 - 【請求項１２】 半導体キャパシタの下部電極上にＨＳ
Ｇ膜形成工程を遂行することができる工程チャンバー内
部には、前記ＨＳＧ膜形成が完了された後、前記ＨＳＧ
膜を安定化させるために前記ＨＳＧ膜にエレクトロンを
走査してチャージアップすることができるエレクトロン
チャージアップ手段が設置されていることを特徴とする
半導体素子製造装備。 - 【請求項１３】 前記エレクトロンチャージアップ手段
は、 電子を発生させる電子銃と、 前記電子銃から発生された電子を集束する電子光学手段
と、 前記電子光学手段の下部に設置され、前記電子光学手段
によって集束された電子の方向を調節する偏向コイルと
を備えてなることを特徴とする請求項１２に記載の半導
体素子製造装備。 - 【請求項１４】 半導体キャパシタの下部電極上におい
てＨＳＧ膜形成工程を遂行することができる第１工程チ
ャンバーと、 前記第１工程チャンバーに真空状態で連結されたロード
ロックチャンバーと、 前記ロードロックチャンバーに連結され、前記ＨＳＧ膜
形成が完了された後、前記ＨＳＧ膜を安定化させるため
に前記ＨＳＧ膜にエレクトロンを走査してチャージアッ
プすることができるエレクトロンチャージアップ手段が
設置された第２工程チャンバーとを含めて成ることを特
徴とする半導体素子製造装備。 - 【請求項１５】 半導体キャパシタの下部電極上におい
てＨＳＧ膜形成工程を遂行することができる第１工程チ
ャンバーと、 前記第１工程チャンバーに真空状態で連結されたロード
ロックチャンバーと、 前記ロードロックチャンバーに連結され、前記ＨＳＧ膜
形成が完了された後、前記ＨＳＧ膜を安定化させるため
に前記ＨＳＧ膜を前記ＨＳＧ膜形成工程温度より高い温
度で熱処理することができる熱処理チャンバーとを含め
て成ることを特徴とする半導体素子製造装備。
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