JPH10303368A - 電極と誘電層特性が改善した集積回路キャパシタの製造方法及びその製造方法により製造されたキャパシタ - Google Patents

電極と誘電層特性が改善した集積回路キャパシタの製造方法及びその製造方法により製造されたキャパシタ

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JPH10303368A
JPH10303368A JP10088599A JP8859998A JPH10303368A JP H10303368 A JPH10303368 A JP H10303368A JP 10088599 A JP10088599 A JP 10088599A JP 8859998 A JP8859998 A JP 8859998A JP H10303368 A JPH10303368 A JP H10303368A
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Young Sun Kim
榮善 金
Seok-Jun Won
皙俊 元
Young-Min Kim
榮敏 金
Kyung-Hun Kim
景勲 金
Kab-Jin Nam
甲鎭 南
Young Dae Kim
榮大 金
Young-Wook Park
泳旭 朴
Seung-Hwan Lee
承桓 李
Sang Hyeop Lee
相協 李
Se-Jin Shim
世鎭 沈
You-Chan Jin
裕讚 陳
Ju-Tae Moon
周泰 文
Jin-Sok Choe
珍▲そく▼ 崔
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Abstract

(57)【要約】 【課題】 電極と誘電層特性が改善した集積回路キャパ
シタの製造方法及びその製造方法により製造されたキャ
パシタを提供する。 【解決手段】 集積回路キャパシタの製造方法におい
て、半導体基板上に導電層パターンを形成する段階と、
前記導電層パターン上に第１導電型のドープ剤を含む半
球形グレイン（ＨＳＧ）シリコン表面層を形成する段階
と、前記ＨＳＧシリコン表面層上に誘電層を形成する段
階と、前記ＨＳＧシリコン表面層の反対側に前記誘電層
上に電極を形成する段階とを備えることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造方
法及びその製造方法により製造された回路に係り、特に
集積回路キャパシタの製造方法及びその製造方法により
製造されたキャパシタに関する。
【０００２】
【従来の技術】高容量の半導体メモリ素子に対する需要
により高集積のメモリ素子及び構造を形成する技術が開
発されつつある。しかしながら、高集積化を実現するた
めにはメモリ素子の単位セルのサイズの縮小が求められ
るので、ＤＲＡＭ素子のようなメモリ素子におけるセル
キャパシタの占有面積を大幅に縮小させるべきである。
周知したように、セルキャパシタの面積を縮小させる
と、低電圧におけるメモリセルの性能は低下し、アルフ
ァ入射（α−particle radiation）によるソフトエラー
率（ＳＥＲ）も悪化する。
【０００３】セルキャパシタの面積を増大させるため
に、従来では半球形グレイン（Hemispherical Grain：
ＨＳＧ）シリコン表面層を有するセルキャパシタ電極
（例えば、ストレージ電極）を形成する。例えば、セル
キャパシタ電極の上部にＨＳＧシリコン表面層を形成す
る従来の方法は“Thakur”のアメリカ特許第５，４０
７，５３４号に開示されている。しかしながら、ＨＳＧ
表面層を備えるキャパシタ（以下、“ＨＳＧキャパシ
タ”という）は高集積回路では改善したキャパシタンス
を示すが、安定性の欠陥及び性能劣化をもたらして集積
回路メモリ素子の寿命に悪い影響を及ぼすという短所が
ある。各種の研究結果によれば、従来のＨＳＧキャパシ
タのキャパシタンスはキャパシタの電極に印加される電
圧の極性に応じて変化する。特に、ＨＳＧキャパシタの
上、下部電極間の電圧は正から負の値に極性が変わり、
読み出し及び書き込み動作で逆バイアスされる場合には
キャパシタンスが大幅に減少する。例えば、図２は上、
下部電極に電圧が印加されるとき、従来のＨＳＧキャパ
シタのキャパシタンス反応曲線を示す。示したように、
電極の電位差が正の場合は最大キャパシタンス（Ｃma
x）が得られるが、前記電位差が負の場合はキャパシタ
ンスが徐々に減少する。実に−１.５Ｖではキャパシタ
ンスが最大値の５５％に過ぎない最低値（Ｃmin）とな
る。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は集積回路キャパシタの製造方法及びその製造方法によ
り製造されたキャパシタを提供することにある。
【０００５】本発明の他の目的は表面積が増加した電極
を備える集積回路キャパシタの製造方法及びその製造方
法により製造されたキャパシタを提供することにある。
【０００６】本発明のさらに他の目的は逆バイアス及び
順バイアスの場合、均一なキャパシタンス特性を有する
集積回路キャパシタの製造方法及びその製造方法により
製造されたキャパシタを提供することにある。
【０００７】さらに、本発明の他の目的は信頼性が改善
したキャパシタを有する集積回路の製造方法及びこの製
造方法により製造されたキャパシタを提供することにあ
る。
【０００８】
【課題が解決するための手段】前記目的を達成するため
に本発明は、集積回路キャパシタの製造方法において、
キャパシタの下部電極を形成するために半導体基板上に
導電層パターン（例えば、シリコン層）を形成した後、
前記導電層パターン上に第１導電型の半球形グレイン
（ＨＳＧ）シリコン表面層を形成する。前記導電層パタ
ーンの外面にＨＳＧシリコン表面層を形成することによ
り、側面のサイズが固定された下部電極の有効表面積が
増加する。キャパシタが逆バイアスされる場合、前記下
部電極に形成され得る空乏層のサイズを最小化し、これ
によりキャパシタ特性であるＣmin／Ｃmax比を改善する
ためには前記ＨＳＧシリコン表面層は第１導電型のドー
プ剤(Dopant)(例えば、Ｎ型)で十分にドーピングするこ
とが望ましい。拡散障壁層（例えば、シリコン窒化膜）
を前記下部電極の上部に形成した後、誘電層を前記拡散
障壁層の上部に形成する。前記拡散障壁層は厚さが誘電
層と下部電極との反応及びＨＳＧシリコン表面層から誘
電層へのドープ剤の外部拡散を防止し得る程度となるよ
うに形成することが望ましい。かつ、前記誘電層はキャ
パシタンスを増加させるように高誘電率を有する物質で
形成することが望ましい。
【０００９】本発明の望ましい実施例により、ＨＳＧシ
リコン表面層の形成過程ではシリコンたね結晶（Silico
n Seed Crystal）で導電層パターンの上面にたね処理し
た後、前記たね結晶を単一結晶グレインに成長させる。
その後、前記導電層パターンをアニーリングし、前記Ｈ
ＳＧシリコン表面層をＰＨ3ソースガスにより提供され
たＮ型のドープ剤でドーピングする。前記ＨＳＧシリコ
ン表面層が隣接する半導体基板に伸びた前記導電層パタ
ーンの一部分のＮ型より大きいＮ型の電導率を有するよ
うに前記ドーピング過程を急速熱処理（ＲＴＰ：Rapid
Thermal Processing）装置で施すことが望ましい。これ
により、キャパシタが逆バイアスされる場合に下部電極
で空乏層が発生することを防止することができる。誘電
層へのドープ剤の外部拡散によるＨＳＧシリコン表面層
の電導率の減少を防止するため、前記拡散障壁層は第１
導電型のドープ剤でインシチュー（in−situ）ドーピン
グすることが望ましい。かつ、前記拡散障壁層を急速熱
窒化工程（ＲＴＮ：RapidThermal Nitridation）で形成
された第１シリコン窒化膜及び化学気相蒸着法（ＣＶ
Ｄ：Chemical Vapor Deposition）で形成された第２シ
リコン窒化膜からなる複合層で形成することができる。
前記誘電層はタンタル酸化膜のような高誘電物質で形成
することができる。特に、前記誘電層は多数のタンタル
酸化薄膜で形成した後、それぞれの薄膜を高密度化して
誘電層及び下部シリコン窒化拡散障壁層の特性を改善す
ることが望ましい。
【００１０】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例をより詳しく説明する。しかしな
がら、本発明は前記実施例に限るものでなく、各種の変
形が当分野において通常の知識を持つ者により可能なの
は明らかである。図面において、層と領域の厚さは本発
明を明確にするために誇張されている。すなわち、ある
層が他の層や基板の“上部”にあるとする場合、これは
その層や基板の真上に位置するということであるが、他
の介在層があり得るという意味でもある。かつ、同一な
参照番号は同一な部材を示す。“第１導電型”及び“第
２導電型”はＰ型やＮ型のように相互反対の導電型であ
り、後述する各実施例には補充実施例が含まれている。
【００１１】図１Ａ及び図１Ｂは本発明の望ましい一実
施例によるキャパシタの製造方法及びその製造方法によ
り製造されたキャパシタを備えたメモリ素子を示す。特
に、図１Ｂは図１Ａの方法により製造されたＨＳＧキャ
パシタを有するメモリセルを備えた集積回路メモリ素子
の断面図である。前記集積回路メモリ素子は第２導電型
（例えば、Ｐ型）の半導体基板２を備え、前記半導体基
板２には一対のアクセストランジスタ５Ａ，５Ｂが形成
された活性領域３を限定するフィールド酸化分離層４
Ａ，４Ｂが形成されている。それぞれのトランジスタは
活性領域３で第１導電型（例えば、Ｎ型）のソース領域
６を備える。第１導電型の共通ドレイン領域８も活性領
域３に形成される。前記共通ドレイン領域８はアクセス
トランジスタ５Ａ，５Ｂのゲート電極の反対方向に伸び
たそれぞれのチャンネル領域７により前記ソース領域６
から離隔される。前記アクセストランジスタ５Ａ，５Ｂ
のゲート酸化層９もそれぞれのチャンネル領域７上に形
成されている。絶縁ゲート電極１０はそれぞれのワード
ライン信号に応答してチャンネル領域７の電導率を調節
する役割を果たす。望ましくは、各ゲート電極１０はポ
リシリコン層１１とそれぞれの耐火金属シリサイド層１
２から構成される。側壁絶縁層１３は各ゲート電極１０
の相互反対側壁に形成されている。ワードラインとして
パタ二ングされるポリサイド層１４は望ましくはフィー
ルド酸化分離領域４Ａ，４Ｂ上に形成されている。示し
たように、第１層間絶縁層１５は第１保護膜として提供
される。貫通開口１７は第１層間絶縁層１５に形成され
て共通ドレイン領域８の表面の一部を露出させる。ドー
ピングされているポリシリコンやタングステンで製造さ
れた導電プラグ１６が共通ドレイン領域８とオーミック
接触（ohmic contact）して貫通開口１７に提供され
る。前記導電プラグ１６は、例えばドーピングされてい
るポリシリコン、耐火金属、ポリサイド又はシリサイド
で形成されたビットライン１８と接触する。第２層間絶
縁層１９も第２保護膜として提供され、前記ビットライ
ン１８と第１層間絶縁層１５を覆っている。他の貫通開
口２０はそれぞれのソース領域６の表面の一部を露出さ
せるために提供される。示したように、前記貫通開口２
０は第１，第２層間絶縁層１５，１９を貫通して伸びて
いる。
【００１２】示したメモリセルのそれぞれはソース領域
６に電気的に連結されている下部電極を有するストレー
ジキャパシタを備える。詳しく説明すると、各ストレー
ジキャパシタの下部電極２１は第１導電型のポリシリコ
ン層２１ａと屈曲表面を有するＨＳＧシリコン表面層を
備える。拡散障壁層２２はドープ剤不純物が下部電極２
１から上部電極２３へ外部拡散されることを防止するた
めに各下部電極２１の上に形成される。かつ、障壁層２
２は（ＨＳＧ表面層２１ｂを含めて）下部電極２１と誘
電層２３（例えば、タンタル酸化膜）との化学反応を防
止する。前記ストレージキャパシタを完成するために上
部電極の導電層２４を前記誘電層２３上に形成する。
【００１３】図１Ａを参照すれば、本発明の望ましいＨ
ＳＧキャパシタの製造方法においては、ブロック１ａに
示したように半導体基板２上に導電層パターン２１ａを
形成する。前記導電層パターン２１ａは単一晶質シリコ
ン（ａ−Ｓｉ）層や半導体基板２と接触するポリシリコ
ン層とポリシリコン層上に形成された非晶質シリコン層
の複合層で形成される。形成過程において、前記導電層
パターン２１ａは、望ましくはＮ型のような第１導電型
の不純物でインシチュードーピングされる。しかしなが
ら、前記導電層パターン２１ａが形成された後、前記ド
ーピング過程を施すこともできる。第１導電型の不純物
としては、リンやその類似したＮ型のドープ剤が用いら
れる。前記導電層パターン２１ａの第１導電型の不純物
のドーピング濃度は約１.０×１０20atoms／cm3が望ま
しい。かつ、前記ドープ剤不純物を完全に活性化させる
過程を行うことができる。周知したように、前記導電層
パターン２１ａのドープ剤不純物の濃度は前記導電層パ
ターン２１ａの面抵抗（sheet resistance）に反比例す
る。約３.７×１０19atoms／cm3の不純物濃度は、導電
層パターン２１ａの厚さが８０００Å、面抵抗が約３６
Ω／cm2の場合が好適である。
【００１４】図１のブロック１ｂを参照すれば、導電層
パターン２１ａを形成した後、前記導電層パターン２１
ａの露出表面から汚染物質を取り除くために洗浄過程を
行う。特に、前記洗浄過程は露出表面から自然酸化膜
（図示せず）を取り除くために行うことができる。洗浄
過程において、導電層パターン２１ａをフッ化水素酸
（ＨＦ）溶液又はバッファ酸化エッチ液（ＢＯＥ：Buff
ered Oxide Etchant）のような湿式洗浄剤に露出させ
る。望ましくはないが、前記洗浄過程を省略することが
できる。ブロック１ｃに示したように、導電層パターン
２１ａ上にＨＳＧシリコン表面層２１ｂを形成して導電
層パターン２１ａの露出表面積を増加させる。特に、Ｈ
ＳＧ層２１ｂは基板１０を反応チャンバーに入れて１０
-6torr未満の高真空状態を維持するとともに、高濃度の
シリコンたね結晶が導電層パターン２１ａの表面にシリ
コン核として形成されるように導電層パターン２１ａを
注入されたＳｉＨ4又はＳｉ2Ｈ6ガスに露出させて形成
する。その後、シリコン含有ガスの注入を中止する。前
記たね結晶は５６０〜６２０℃の適宜温度で成長させ
る。このような成長過程を十分に施してたね結晶の平均
グレインのサイズが１０００Åとなるようにする。周知
したように、他の方法を用いてシリコンたね結晶を単一
結晶グレインに成長させて導電層パターン２１ａの有効
表面積を増加させることもできる。
【００１５】ここで、本発明者はＨＳＧ表面層２１ｂの
単一結晶グレインのサイズ及び均一性は導電層パターン
２１ａのドープ剤不純物の濃度により影響を受けるとい
うことを見出した。特に、導電層パターン２１ａのドー
プ剤不純物の濃度と結果的に発生する結晶グレインのサ
イズ及び均一性との間には逆関係が成立するということ
を見出した。したがって、導電層パターン２１ａの第１
導電型のドープ剤不純物の濃度を制限することにより、
導電層パターン２１ａとその上に形成されるＨＳＧ表面
層２１ｂから構成される下部キャパシタ電極２１の表面
積は増加する。
【００１６】ブロック１ｄに示したように、非晶質の導
電層パターン２１ａを多結晶層に結晶化させるために
は、導電層パターン２１ａ及びその上部のたね処理され
たＨＳＧ表面層２１ｂを約８００℃で約３０分間アニー
リングすることが望ましい。前記アニーリングを行う場
合には、導電層パターン２１ａに他のドープ剤不純物を
ドープ剤不純物の拡散のような方法を用いて注入速度を
増加させることができる。注入速度の増加は図７に示し
ている。特に、図７は結晶導電層パターン７ｂと非結晶
導電層パターン７ａのドープ剤不純物の濃度（Ｙ軸）に
対する拡散深さ（Ｘ軸）の比較グラフである。示したよ
うに、全ての拡散深さで結晶導電層パターン７ｂのドー
プ剤不純物の濃度が非結晶導電層パターン７ａに比べて
高い。
【００１７】図１のブロック１ｅを参照すれば、ＨＳＧ
表面層２１ｂの露出表面から汚染物質を取り除くために
洗浄過程を施す。ブロック１ｂの洗浄過程と同様に、Ｈ
ＳＧ表面層２１ｂに形成され得る自然酸化膜（図示せ
ず）を取り除くことが望ましい。洗浄過程において、Ｈ
ＳＧ表面層２１ｂと多結晶導電層パターン２１ａから構
成された複合層をフッ化水素酸（ＨＦ）溶液やＢＯＥの
ような湿式洗浄剤に露出させる。
【００１８】ブロック１ｆを参照すれば、ＨＳＧ表面層
２１ｂと結晶化（及びドーピング）された導電層パター
ン２１ａを備える前記複合層２１は第１導電型のドープ
剤不純物でドーピングされる。前記第１導電型のドープ
剤不純物としてはリン（Ｐ）のようなＮ型が挙げられ
る。前記複合多結晶層２１をドーピングするとき、イオ
ン注入及びＰＯＣｌ3のような溶液を用いた拡散法を施
すことができる。しかしながら、イオン注入時に複合多
結晶層２１の表面の近所でドープ剤の均一性を得ること
は困難である。これは、複合多結晶層２１の表面にある
単一結晶グレインの側壁が垂直イオン注入光線に均一に
露出されないからである。ＰＯＣｌ3は複合層のシリコ
ンと化学反応を行い滑らかな層を形成するので望ましく
ない。
【００１９】その代わりに前記複合多結晶層２１を反応
チャンバーでＰＨ3ガスに露出させてドーピングするこ
とがより望ましい。ここで、ドーピング過程中に複合多
結晶層２１のグレイン構造（例えば、サイズ及び均一
性）を損なわないためにはＲＴＰ装備を用いることがで
きる。特に、ＲＴＰ装備は望ましい拡散温度（維持温
度）で迅速に加熱して短期間（短期維持期間）に前記拡
散温度を維持することができる。炉タイプの拡散過程を
用いた遅い加熱及び／又は相対的に長い維持期は前記複
合層２１を備え、その後に形成されるキャパシタの漏れ
及び電圧ブレーキダウン特性を劣化させることがある。
したがって、約１２０torrの圧力、１０℃／secの速度
及び約８００℃の維持温度に上昇するＲＴＰ処理器でリ
ンのような第１導電型の不純物を拡散することが望まし
い。前記維持温度は上昇速度と類似した速度で温度下降
する前に３００秒程度維持される。前記維持温度は５５
０〜９００℃であり、ＲＴＰ処理器の圧力は５〜５００
torrである。前記加熱速度はＨＳＧ表面層２１ｂの単一
結晶グレインが変形されなければ、上昇させることがで
きる。ＲＴＰ工程時のＰＨ3ガスの流速は２７０sccmに
設定し、水素ガスの流速は約９.５slmに設定する。
【００２０】このような過程により複合多結晶シリコン
層２１は上面から適宜深さで約３×１０20atoms／cm3の
第１導電型のドープ剤の濃度で形成される。このような
深さはキャパシタが逆バイアスされる場合、空乏層の拡
張を防止する。適宜深さ（例えば、５０Å）より深い場
合、バックグラウンドドープ剤不純物の濃度は約３×１
０20atoms／cm3未満となる。ＲＴＰ工程の代わりにＬＰ
ＣＶＤチャンバーで約１〜３torrの低圧力及び６５０〜
８５０℃の温度で相対的に長い維持期間にドープ剤拡散
過程を行うことができる。ブロック１ｇを参照すれば、
拡散障壁層２２（例えば、Ｓｉ3Ｎ4）はＨＳＧ表面層２
１ｂの上部に形成されてＨＳＧ表面層２１ｂからドープ
剤の外部拡散を防止する。これを図９Ａ乃至図９Ｃを参
照して詳しく後述する。
【００２１】ブロック１ｈ及び１ｉを参照すれば、誘電
層２３と上部電極２４は拡散障壁層２２上に順次に形成
される。ＨＳＧ表面層２１ｂの酸化防止と少なくとも洗
浄過程の省略又は時間短縮のためには、障壁層２２と誘
電層２３がＨＳＧ表面層２１ｂのドーピング後に同一な
ＲＴＰチャンバーで形成されることが望ましい。拡散層
２２及び誘電層２３は窒化−酸化（ＮＯ：Nitride−Oxi
de）複合物などの各種の誘電物質で形成されることがで
きる。他の誘電物質の例としは、ＴｉＯ2，ＳｒＴｉ
Ｏ3，ＢａＴｉＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3又は Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3などがある。窒化−酸化複合物が使
用されるとき、複合物の窒化物部分は下記のように拡散
障壁層として用いられる。
【００２２】図３乃至図６は、本発明により製造された
キャパシタのキャパシタンス曲線を示している。特に、
前記曲線データは、ＨＳＧ表面層２１ｂにより増加した
表面積が８９６００μｍ2であり、初期の不純物濃度が
約３.７×１０10atoms／cm3である非晶質シリコン導電
層パターン２１ａで形成されたキャパシタから得られ
る。前記窒化−酸化複合物の等価酸化膜の厚さは４０〜
７０Åであるが、５０Åが望ましい。
【００２３】図３Ａ乃至図３Ｃは工程条件の関数として
ＨＳＧキャパシタの最少キャパシタンス（Ｃmin）の変
化を示すグラフである。Ｃmin 条件は上部電極に−１.
５Ｖを印加し、キャパシタの下部電極は接地させること
により得られる。図３Ａ乃至図３Ｃは最も望ましいＨＳ
Ｇ下部電極を得るためのＲＴＰ条件を決めるために繰り
返し施す工程を示す。ＲＴＰチャンバー圧力、ＰＨ3の
流速、維持温度及び維持期間のような変数が調節されて
いる。図３Ａにおいて、維持温度及び維持期間はそれぞ
れ８００℃及び３００秒であった。図３Ａに示したよう
に、Ｃminにおける変化は圧力の関数として観察され、
望ましいＣmin特性を得るためのチャンバー圧力は約１
２０torrに維持されるべきである。６０torr未満の圧力
ではＣminが急速に下降した。図３ＡにおけるＣminはＰ
Ｈ3ガスよりは圧力に敏感である。しかしながら、高い
Ｃmin値を得るためには２００sccm以上の流速、望まし
くは約２７０sccmが求められる。
【００２４】図３Ｂにおいては、チャンバー圧力と維持
期間がそれぞれ１２０torr及び３００秒に設定されてい
る。図３Ａと同様に、図３Ｂではドープ剤の流速がＣmi
n値にあまり影響を及ぼさないが、Ｃmin値は拡散温度に
より大きな影響を受けるので、拡散温度は約７００℃以
上、望ましくは８００℃に設定されるべきである。図３
Ｃでは、チャンバー圧力とＰＨ3ドープ剤の流速がそれ
ぞれ１２０torr及び２７０sccmに設定されている。図３
Ｃを参照すれば、維持期間は２００秒以上であるが、約
３００秒が望ましい。要約すれば、図３Ａ乃至図３Ｃは
工程変数の変化が望ましいＣmin値に大きな影響を及ぼ
すということを示す。
【００２５】図４を参照すれば、従来のＨＳＧキャパシ
タのキャパシタンス（曲線４ａ）と本発明により形成さ
れたキャパシタのキャパシタンス（曲線４ｂ）を比較し
ている。曲線４ｂは約８００℃の維持温度と約１２０to
rrのチャンバー圧力でＲＴＰドーピングを用いて処理さ
れた望ましいＨＳＧキャパシタのキャパシタンスを示
す。ＰＨ3流速は約２７０sccmであり、維持期間は約３
００秒である。本発明によるＨＳＧキャパシタ（曲線４
ｂ）は従来のＨＳＧキャパシタ（曲線４ａ）に比べてＣ
min（−１.５Ｖ）乃至Ｃmax（１.５Ｖ）の電圧でより高
く、好適なキャパシタンス特性を示す。特に、図４にお
いては、ドーピングされていない従来のＨＳＧキャパシ
タのＣminは０.８nFであり、これは非ＨＳＧキャパシタ
と類似している。したがって、従来ではソースが逆バイ
アス（約−１.５Ｖ）されると、ＨＳＧ下部電極により
表面積が増加しても無効である。一方、本発明によるＨ
ＳＧキャパシタは１.０より高いＣmin／Ｃmax（１.７nF
／１.６５nF）比を維持するので、前記特定の電圧にお
いて従来のプレーナキャパシタや従来のＨＳＧキャパシ
タよりも安定的かつ良好なキャパシタンスを示す。図４
に示した結果は上部電極に比べて下部電極の不純物濃度
が高く維持されることにその原因がある。図１Ａのブロ
ック１ｆに示した望ましい第２ＲＴＰドーピング過程に
よる下部電極の高い不純物濃度は動作中の空乏層の厚さ
を減少させ、ＨＳＧ表面層２１ｂの形成時に優先的に損
なわれる電導率を回復させる。
【００２６】図５のキャパシタンスと電圧の関係を示す
グラフを参照すれば、ＲＴＰドーピング維持温度を高め
る場合、望ましいＨＳＧキャパシタのキャパシタンスに
及ぼす影響が示されている。ここで、下部電極の表面は
ＲＴＰによりＰＨ3ガスでドーピングされている。ＰＨ3
ガスの流速は約２７０sccmであり、ＲＴＰチャンバー圧
力は約１２０torrで維持され、維持期間は約３００秒で
ある。維持温度は約６２０℃の待機温度で温度上昇速度
を約１０℃／secに設定することにより得られる。図５
の曲線５ａに示したように、維持温度が約８００℃、８
２５℃又は８５０℃に設定される場合、キャパシタンス
には変化がなかった。しかしながら、１０℃／secの温
度上昇速度で維持温度が８７５℃に上昇すると、ＨＳＧ
表面の単一結晶グレインが変形するので、曲線５ｂにお
ける全体キャパシタンスは劣化する。ここで、本発明者
によれば、約８５０℃から９００℃までの維持温度で温
度上昇速度を約２℃／secに減少させると、グレイン変
形と曲線５ｂに示したキャパシタンスの減少を防止する
ことができる。
【００２７】図６を参照すれば、上述したようにＬＰＣ
ＶＤ方法を用いて形成したＨＳＧキャパシタの電圧に対
するキャパシタンス曲線が示されている。ここで、下部
電極の表面は約７００℃の炉温度でドーピングされ、約
１.５torr圧力のＣＶＤチャンバーでＰＨ3流速は約９０
０sccmであった。ＬＰＣＶＤドーピング過程は約３時間
も続けられる。実験結果は良好であり、ＲＴＰ過程と類
似しており、１.０より大きいＣmin／Ｃmax（１.７nF／
１.６５nF）比が得られた。
【００２８】本発明の他の実施例によれば、ＨＳＧ表面
層の不純物濃度を高めるために約０.５〜１torrの低圧
力でプラズマ放電工程を用いてＰＨ3を印加することが
できる。反応環境に応じてプラズマを維持するための高
周波（ＲＦ）パワーが２０００ワットまで上昇すること
もあるが、通常は約１００ワットであり、流速は約６０
分乃至１秒の該当時間に約１〜５００sccmに設定され得
る。一般的な流速は約３００sccmである。上述したドー
ピング過程（ＲＴＰ、ＬＰＣＶＤ及びプラズマ）後はア
ニーリング過程が行われる。
【００２９】図８はマルチチャンバーの一実施例を示す
ものであり、チャンバーごとに同一な圧力環境を維持さ
せ、移送チャンバー８４は導電層パターン２１ａを備え
た基板を第１チャンバー８０から第２チャンバー８２に
移送する。前記装置で第１チャンバー８０は導電層パタ
ーン２１ａ上にＨＳＧ表面層２１ｂを形成し、プラズマ
（ＰＨ3）放電によるドーピングとドーピングされてい
るＨＳＧ表面層２１ｂをアニーリングすることに用いら
れる。その後、基板は真空状態で第２チャンバー８２に
移動する。第２チャンバー８２ではシリコン窒化膜（Ｓ
ｉＮ）と上部酸化膜を蒸着して誘電層を形成する。
【００３０】図９Ａ、図９Ｂ及び図１のブロック１ｇを
参照して本発明の他の実施例を説明する。本実施例によ
れば、拡散障壁層２２はリンでドーピングされているＨ
ＳＧ表面層２１ｂと誘電層２３との間に形成され、その
後にＨＳＧ表面層２１ｂから誘電層２３へのドープ剤不
純物の外部拡散を防止することによりキャパシタの特性
を改善する。二つの物質間の反応を防止して副産物の生
成を防止する反応障壁とは異なり、拡散障壁層は二つの
隣接領域間の反応及び原子移動を防止するためには十分
な厚さを備えているべきである。例えば、タンタル酸化
物（Ｔａ2Ｏ5）のような誘電物質は高誘電定数を有する
ので、キャパシタの誘電物質として望ましい。
【００３１】しかしながら、前記誘電物質をシリコンベ
ース導電層上に形成すると、高温処理が求められるの
で、誘電物質（例えば、Ｔａ2Ｏ5）と下部のシリコンベ
ース導電層との間には良好でない反応が起こる。例え
ば、Ｔａ2Ｏ5とシリコンとの反応は寄生シリコンデオキ
サイド（ＳｉＯ2）層を形成してＨＳＧ表面層２１ｂの
表面積及び相対的に低い誘電定数を有する前記寄生層と
Ｔａ2Ｏ5からなる誘電層の有効誘電定数を減少させる。
高いドーピング濃度を有するＨＳＧ表面層２１ｂから誘
電層２３への外部拡散は下部電極の導電性を減少させて
キャパシタンスの安定性、すなわちＣmin／Ｃmax比に悪
影響を及ぼすので、これを防止するためには前記拡散障
壁層２２は十分な厚さを備えているべきである。したが
って、ＨＳＧ表面層からの外部拡散を防止するため、シ
リコンや選択された誘電物質と反応を起こさない物質で
拡散障壁層を形成し、前記拡散障壁層は前記外部拡散を
防止し得る程度の厚さを備えるべきである。拡散障壁物
質としてはＳｉＮが望ましい。
【００３２】本発明の他の望ましい実施例によれば、前
記拡散障壁層２２はＣＶＤにより形成されることができ
る。ＣＶＤ工程はロードロック機具（load-lock mechan
ism）及び真空調節装置が備えられたクラスタＣＶＤ装
置で行われる。特に、ＨＳＧ表面層２１ｂが形成された
後（必要であれば、その上面の自然酸化膜を取り除いた
後）、アンモニア、前駆体としてのＳｉ2Ｈ2Ｃｌ2及び
水素を含む混合ガスを約６５０℃のＣＶＤチャンバーに
注入してＳｉＮ拡散障壁層２２を蒸着することができ
る。アンモニア、Ｓｉ2Ｈ2Ｃｌ2及び水素の流速はそれ
ぞれ約９００sccm，３０sccm，２０slmである。ＣＶＤ
チャンバーの圧力は１００torrに設定することが望まし
い。周知したように、温度、圧力及び流速のような工程
変数は使用される工程装置に応じて異なる。
【００３３】拡散障壁層２２は約５Å乃至１００Å範囲
の厚さで形成されることができる。ここで、十分な厚さ
を有する拡散障壁層２２はＨＳＧ表面層２１ｂと誘電層
２３との外部拡散及び反応を防止し得るが、拡散障壁層
２２の厚さを拡大すると、拡散障壁層２２が選択された
誘電層２３の誘電定数より低い誘電定数を有しており／
有しているか、拡散障壁層２２と誘電層２３との総厚さ
が適宜水準を超える場合にはキャパシタンスが減少す
る。例えば、図１１はＣＶＤ ＳｉＮ拡散障壁層２２を
備えるキャパシタのキャパシタンスと電圧の関係を示す
曲線である。それぞれのグラフは下部電極が約８９６０
０μｍ2の表面積を有するキャパシタに該当する。図１
１の曲線３８は２０Åの厚さを有するＳｉＮ拡散障壁層
２２を備えるキャパシタのキャパシタンスと電圧の関係
を示す。曲線３６及び曲線３７は厚さがそれぞれ１０Å
及び１５ÅであるＳｉＮ拡散障壁層２２を有するキャパ
シタのキャパシタンスと電圧の関係を示す。最適のキャ
パシタンス特性を得るためにＨＳＧ表面層２１ｂの外部
拡散を防止して下部電極２１内に形成された空乏層の拡
張を十分に防止できる程度である拡散障壁層２２の厚さ
は約１０〜３０Åである。上述したように、空乏層の拡
張はキャパシタに印加される電圧が逆方向となるとき、
キャパシタンスの安定性を低下させる。
【００３４】さらに、本発明の他の実施例によれば、障
壁層２２を形成するためには、ＨＳＧ表面層２１ｂ上に
ＲＴＮ工程を用いて第１のＳｉＮ膜を形成した後、前記
第１膜上にＣＶＤ工程を用いて第２のＳｉＮ膜を形成す
る。前記第１のＳｉＮ膜はアンモニア（ＮＨ3）のよう
な混合ガスを高温でＨＳＧ表面層２１ｂに加えて形成さ
れる。前記第１膜の形成に必要なシリコン原子はＨＳＧ
表面層２１ｂにより提供されることができる。これは、
ＲＴＮ工程のための別途のシリコンソースが不要である
ということである。しかしながら、ＨＳＧ表面層２１ｂ
からシリコンを消耗すると、下部キャパシタ電極の表面
積とキャパシタンスが同時に低下する。
【００３５】ＲＴＮ工程も下部電極２１が不均一又は立
体的な表面を有する場合に発生するおそれのある漏れ電
流の量を減少させ得る。かつ、急速な反応時間によりＲ
ＴＮ工程はＨＳＧ表面層２１ｂからのドープ剤の外部拡
散と関連する熱を防止する役割を果たす。一方、ＣＶＤ
工程は工程時間がＲＴＮ工程時間より長いため、外部拡
散が大規模に発生することがある。さらに、ＲＴＮ工程
で十分な拡散障壁層の厚さを有する第１のＳｉＮ膜が生
成されなければ、第２のＳｉＮ膜はこのような付加厚さ
を提供するように形成される。したがって、ＲＴＮ工程
は外部拡散を防止するのみならず、漏れ電流特性を改善
させる。その後、ＣＶＤ工程を行い窒化障壁層２２を厚
く形成することができる。
【００３６】本発明のさらに他の実施例によれば、前記
障壁層２２はリンのような第１導電型のドープ剤でイン
シチュードーピングすることができ、これにより、ＨＳ
Ｇ表面層２１ｂと障壁層２２の境界面に負のドープ剤グ
ラジエント（gradient）の形成を防止してＨＳＧ表面層
２１ｂからの第１導電型のドープ剤の外部拡散を防止す
ることができる。ここで、ＨＳＧ表面層２１ｂからドー
プ剤不純物が障壁層２２へ拡散されることを防止するた
めには、ドーピングＲＴＮ工程及び／又はドーピングＣ
ＶＤ工程が行える。
【００３７】ドーピングＲＴＮ工程が用いられる場合、
ＰＨ3のような第１導電型の不純物ソース及びＮＨ3のよ
うな反応ソース、すなわち窒化ソースをＨＳＧ表面層２
１ｂに加えてリンでドーピングされたＳｉＮ拡散障壁層
２２を形成する。一方、ドーピングＣＶＤ工程が用いら
れる場合、ＳｉＮと望ましいドープ剤の混合ソースガス
がＨＳＧ表面層２１ｂ上に蒸着されることができる。上
述したように、ＳｉＮ障壁層２２の形成において後者の
方法はＨＳＧ表面層２１ｂの表面でシリコンが消失され
ないという長所がある。
【００３８】ドーピングＲＴＮ工程においては、ＨＳＧ
表面層２１ｂをチャンバーでＰＨ3ガス及びＮＨ3ガスに
露出させてリンでドーピングされたＳｉＮ拡散障壁層２
２を形成する。ここで、ＮＨ3ガスはＨＳＧ表面層２１
ｂのシリコンと反応して第１のＳｉＮ膜を形成し、ＰＨ
3ガスは前記第１のＳｉＮ膜にリンドープ剤を提供す
る。前記チャンバーは約５〜５００torrの圧力で維持さ
れ、温度は５００〜９００℃に設定される。ドーピング
ＣＶＤ工程はＨＳＧ表面層２１ｂをＳｉＨ4（又はＳｉ
Ｈ2Ｃｌ2），ＰＨ3，ＮＨ3に露出させてＣＶＤチャンバ
ーで行われる。前記ＣＶＤ反応チャンバーは０.１〜２
００torrの圧力及び５５０〜８５０℃の温度で維持され
る。
【００３９】本発明のさらに他の実施例によれば、急速
熱酸化（ＲＴＯ：Rapid Thermal Oxidation）工程によ
り窒化障壁層２２の電気的な特性を改善させることがで
きる。この工程は拡散障壁層２２を流速がそれぞれ８sl
mの酸素及び水素ガスに約１２０秒間露出させる。前記
ＲＴＯ工程はウェーハを約８５０℃で維持させながら、
加熱されたチャンバーで行われることができる。
【００４０】拡散障壁層２２の形成後、誘電層２３を拡
散障壁層２２上に形成する。望ましい実施例では、Ｔａ
2Ｏ5のような高誘電物質からなる誘電層を障壁層２２上
に形成する。この誘電層２３はＣＶＤ工程により障壁層
２２を流速がそれぞれ約３００sccm及び１slmのＴａ(Ｏ
Ｃ2Ｈ5)5 前駆体及び酸素に露出させて形成する。ここ
で、ＣＶＤ反応チャンバーは約４１０℃の温度及び約４
００milli−torrの圧力で維持することができる。一般
に、ＣＶＤで蒸着されたＴａ2Ｏ5誘電層２３の望ましい
厚さは約６０Åである。その後、誘電層２３に高密度化
工程を施して下部の拡散障壁層２２の物理的な特性を改
善させる。高密度化工程においては、約８００℃の温度
で維持される反応チャンバーで乾燥酸素を誘電層２３に
約３０分間印加する。高密度化工程によりＴａ2Ｏ5誘電
層２３から炭素のような望ましくない不純物を取り除
き、ＳｉＮ障壁層２２の物理特性を改善する。
【００４１】誘電層２３を形成するために複数のＴａ2
Ｏ5膜を形成し、それぞれの膜をその次の膜が形成され
る前にＵＶ−Ｏ3処理する。例えば、一般に約３０Åの
厚さで第１のＴａ2Ｏ5膜を形成した後、約３００℃の温
度で加熱され、オゾンガスで充填された反応チャンバー
で前記第１のＴａ2Ｏ5膜に約１５分間紫外線を照射して
ＵＶ−Ｏ3工程を行う。その後、例えば厚さが約３０Å
の第２のＴａ2Ｏ5膜が第１のＴａ2Ｏ5膜上に形成された
後、同一な工程を行う。最後に、二重誘電層２３を約８
００℃で約３０分間乾燥酸素に露出させる。高密度化工
程は約８００℃のチャンバー温度でＮ2Ｏガスを含む急
速熱アニーリング工程や湿式酸化法を用いて行うことが
できる。
【００４２】キャパシタを形成する付加過程では、上部
電極２４は誘電層２３の上部に形成される。上部電極用
の物質としてはチタン酸化物が望ましい。他の物質の例
としては、タングステン窒化物、チタン窒化物及び耐火
金属シリサイドからなる二重層、チタン窒化物及びポリ
シリコンからなる二重層、チタン窒化物及びその上に形
成された複数の耐火金属層からなるマルチ層、又はチタ
ン窒化物及びその上に形成されたポリサイド層からなる
マルチ層が挙げられる。
【００４３】図１０は本発明により形成されたキャパシ
タにおいてキャパシタンスと電圧の関係を示すグラフで
ある。それぞれのグラフは表面積が約８９６００μｍ2
の下部電極を備えるキャパシタに該当する。曲線３０は
ＲＴＯを用いて処理されたＳｉＮ拡散障壁層２２及びＴ
ａ2Ｏ5誘電層２３を備えるキャパシタを示す。曲線３２
はＲＴＯ工程を施すことなく、ＣＶＤ工程により形成さ
れたＳｉＮ拡散障壁層２２に該当する。曲線３４はＲＴ
Ｏ工程後、ＣＶＤ工程により形成された他のＳｉＮ拡散
障壁層２２を示す。曲線３２及び曲線３４に該当するそ
れぞれのＳｉＮ拡散障壁層２２の厚さは約２０Åであ
る。曲線３０に該当するＳｉＮ障壁層２２は厚さが６Å
に過ぎない。このような結果から、Ｃmin／Ｃmax比が
０.７５に過ぎない相対的に薄い障壁層２２を備えたＲ
ＴＮキャパシタに比べて（曲線３０参照）より厚いＣＶ
Ｄ ＳｉＮ障壁層２２を備えたキャパシタの（曲線３２
及び曲線３４参照）のＣmin／Ｃmax比がはるかに大きい
ということがわかる。曲線３４は拡散障壁層２２がＲＴ
Ｏ処理された場合、キャパシタンスの全体がより改善し
ていることを示す。
【００４４】図１２はＴａ2Ｏ5誘電層２３を備えたキャ
パシタにおいてキャパシタンスと電圧の関係を示すグラ
フであり、それぞれのグラフは表面積が約８９６００μ
ｍ2の下部電極を備えるキャパシタを示す。曲線４０は
ＲＴＮを用いて形成されたドーピングされていないＳｉ
Ｎ拡散障壁層２２を備えるキャパシタを示す。前記ＲＴ
Ｎ工程は約８５０℃の温度で約１分間行われ、ＮＨ3の
流速は約０.９slmであった。曲線４２はＲＴＮで形成さ
れたリンでインシチュードーピングされたＳｉＮ拡散障
壁層２２を示すものであり、ドープ剤ソースであるＰＨ
3及び反応ソースであるＮＨ3の流速はそれぞれ約４５０
sccm及び０.９slmであった。ここで、ＲＴＮ工程は約１
分間行われ、ウェーハレベルにおける反応チャンバーの
温度は約８５０℃であった。曲線４４はリンでドーピン
グされているＣＶＤ ＳｉＮ障壁層２２に該当する。Ｓ
ｉＨ2Ｃｌ2、ＮＨ3、ＰＨ3の流速はそれぞれ３０sccm，
０.９slm，４５０sccmであり、ウェーハレベルにおける
チャンバー温度は約７５０℃であった。曲線４６はＲＴ
Ｎを用いて形成された第１のＳｉＮ膜及びＣＶＤで形成
された第２のＳｉＮ膜を備えた複合ＳｉＮ障壁膜２２を
有するキャパシタを示す。第１膜（ＲＴＮ−ＳｉＮ）は
上述した曲線４２の工程に応じて形成され、第２膜（Ｃ
ＶＤ−ＳｉＮ）は上述した曲線４４の工程に応じて形成
された。その結果、ドーピングされた拡散障壁層を備え
たキャパシタのＣmin／Ｃmax比は曲線４２，４４及び４
６において、それぞれ０.９７，０.９７，０.９８で安
定している。かつ、曲線４２，４４及び４６のドーピン
グされた障壁層の全体キャパシタンスが一般により良好
である。曲線４０のドーピングされていないＲＴＮ反応
は相対的に低い０.７７であった。
【００４５】図面及び明細書には本発明の望ましい実施
例が開示されているが、使用された特定の用語は限定的
でなく、包括的かつ記述的である。したがって、本発明
の範囲は下記の請求範囲により決められるべきである。
【００４６】
【発明の効果】上述したように、本発明によれば、電極
と誘電層特性が改善した集積回路キャパシタの製造方法
及びその製造方法により製造されたキャパシタが得られ
る。
【図面の簡単な説明】
【図１】Ａは本発明の望ましい一実施例によるキャパシ
タの製造方法を示す流れ図、Ｂは図１Ａに示した方法に
より形成された半球形グレイン（ＨＳＧ）キャパシタを
備える集積回路メモリ素子の断面図。
【図２】従来のＨＳＧキャパシタのキャパシタンス反応
曲線を示すグラフ。
【図３】Ａ乃至Ｃは本発明により形成されたＨＳＧキャ
パシタにおいて、複数の工程条件によるキャパシタンス
を示す３次元のグラフ。
【図４】従来のＨＳＧキャパシタのキャパシタンス反応
曲線（４ａ）と本発明によるＨＳＧキャパシタのキャパ
シタンス反応曲線（４ｂ）を示すグラフ。
【図５】本発明により形成されたＨＳＧキャパシタのキ
ャパシタンス反応曲線を示すグラフ。
【図６】本発明により形成されたＨＳＧキャパシタのキ
ャパシタンス反応曲線を示すグラフ。
【図７】結晶導電層パターン（７ａ）と非結晶導電層パ
ターン（７ｂ）において、ドープ剤不純物の濃度（Ｙ
軸）に対する拡散深さ（Ｘ軸）を比較したグラフ。
【図８】本発明による工程を行うためのマルチチャンバ
ー工程装置の平面図。
【図９】Ａ及びＢは本発明によるＨＳＧキャパシタの製
造方法を示すためのキャパシタ構造の断面図。
【図１０】本発明の実施例により形成されたＨＳＧキャ
パシタのキャパシタンス反応曲線を示すグラフ。
【図１１】本発明の実施例により形成されたＨＳＧキャ
パシタのキャパシタンス反応曲線を示すグラフ。
【図１２】本発明の実施例により形成されたＨＳＧキャ
パシタのキャパシタンス反応曲線を示すグラフ。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １９９７ Ｐ ３５４６０ (32)優先日 1997年７月28日 (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９７ Ｐ ４８９３０ (32)優先日 1997年９月26日 (33)優先権主張国 韓国（ＫＲ） (72)発明者 金 景勲 大韓民国ソウル特別市龍山區元暁路１街31 番地４號 (72)発明者 南 甲鎭 大韓民国京畿道水原市長安區華西２洞244 番地26號 (72)発明者 金 榮大 大韓民国京畿道水原市長安區迎華洞278番 地１號 (72)発明者 朴 泳旭 大韓民国京畿道水原市長安區亭子洞37番地 42號 (72)発明者 李 承桓 大韓民国ソウル特別市瑞草區方背４洞817 番地７號 (72)発明者 李 相協 大韓民国ソウル特別市松坡區蠶室洞19番地 (72)発明者 沈 世鎭 大韓民国ソウル特別市九老區九老５洞108 番地２號 (72)発明者 陳 裕讚 大韓民国京畿道水原市八達區梅灘洞宇成ア パート101棟801號 (72)発明者 文 周泰 大韓民国京畿道水原市長安區松竹洞65番地 (72)発明者 崔 珍▲そく▼ 大韓民国京畿道水原市八達區梅灘２洞韓国 １次アパート104棟202號

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に導電層パターンを形成す
    る段階と、 前記導電層パターン上に第１導電型のドープ剤を含む半
    球形グレイン（ＨＳＧ）シリコン表面層を形成する段階
    と、 前記ＨＳＧシリコン表面層上に誘電層を形成する段階
    と、 前記ＨＳＧシリコン表面層の反対側に前記誘電層上に電
    極を形成する段階とを備えることを特徴とする集積回路
    キャパシタの製造方法。
  2. 【請求項２】 前記導電層パターンの形成段階は一領域
    に第１濃度の第１導電型のドープ剤を有する導電層パタ
    ーンを形成する段階を備え、 前記ＨＳＧシリコン表面層の形成段階は、前記導電層パ
    ターン上にＨＳＧシリコン表面層を形成する段階と、前
    記ＨＳＧシリコン表面層が第１濃度より高い第２濃度の
    第１導電型のドープ剤を有するように第１導電型のドー
    プ剤で前記ＨＳＧシリコン表面層をドーピングする段階
    とを備えることを特徴とする請求項１に記載の集積回路
    キャパシタの製造方法。
  3. 【請求項３】 第１導電型のドープ剤でＨＳＧシリコン
    表面層をドーピングする前記段階は、ＰＨ3ガスに前記
    ＨＳＧシリコン表面層を露出させる段階を備えることを
    特徴とする請求項２に記載の集積回路キャパシタの製造
    方法。
  4. 【請求項４】 前記ＨＳＧシリコン表面層の形成段階
    は、前記導電層パターンの上面にシリコンたね結晶でた
    ね処理する段階と、前記たね結晶を単一結晶グレインに
    成長させる段階とを備えることを特徴とする請求項２に
    記載の集積回路キャパシタの製造方法。
  5. 【請求項５】 前記導電層パターンは非晶質シリコン又
    は多結晶シリコンを備えることを特徴とする請求項４に
    記載の集積回路キャパシタの製造方法。
  6. 【請求項６】 第１導電型のドープ剤の第１濃度は約１
    ×１０20ｃｍ-3未満であり、第１導電型のドープ剤の第
    ２濃度は約１×１０20ｃｍ-3より高いことを特徴とする
    請求項２に記載の集積回路キャパシタの製造方法。
  7. 【請求項７】 前記導電層パターンは前記半導体基板と
    接触する第１多結晶シリコン層及び前記第１多結晶シリ
    コン層上に形成された非晶質シリコン層を備え、前記成
    長段階後は非晶質シリコン層及び単一結晶グレインをア
    ニーリングする段階を行うことを特徴とする請求項４に
    記載の集積回路キャパシタの製造方法。
  8. 【請求項８】 前記ＨＳＧシリコン層の形成段階前にフ
    ッ化水素酸（ＨＦ）溶液又はバッファ酸化エッチ液（Ｂ
    ＯＥ）からなる洗浄剤を用いて前記導電層パターンを洗
    浄する段階を行うことを特徴とする請求項１に記載の集
    積回路キャパシタの製造方法。
  9. 【請求項９】 前記ＨＳＧシリコン表面層のドーピング
    段階は、前記ＨＳＧシリコン表面層を急速熱処理（ＲＴ
    Ｐ）装置で第１導電型の不純物を含むドープ剤ガスに露
    出させる段階を備えることを特徴とする請求項２に記載
    の集積回路キャパシタの製造方法。
  10. 【請求項１０】 ＲＴＰ装置でＨＳＧシリコン表面層を
    ドープ剤ガスに露出させる前記段階は、前記ドープ剤ガ
    スの温度を約５５０〜９００℃の維持温度に第１速度で
    上昇させる段階を備えることを特徴とする請求項９に記
    載の集積回路キャパシタの製造方法。
  11. 【請求項１１】 前記ドープ剤ガスはＰＨ3を含めてお
    り、前記温度上昇段階はドープ剤ガスの温度を約１℃／
    sec〜１０℃／secの速度で上昇させて前記ＨＳＧシリコ
    ン表面層の劣化を防止する段階を備えることを特徴とす
    る請求項１０に記載の集積回路キャパシタの製造方法。
  12. 【請求項１２】 前記温度上昇段階は、ドープ剤ガスの
    温度を約１０℃／secの速度で約８００℃の維持温度に
    上昇させる段階を備えることを特徴とする請求項１１に
    記載の集積回路キャパシタの製造方法。
  13. 【請求項１３】 ＲＴＰ装置でＨＳＧシリコン表面層を
    ドープ剤ガスに露出させる前記段階は、ドープ剤ガスの
    温度を第１速度で約５５０〜９００℃の維持温度に上昇
    させる段階と、前記ドープ剤ガスの温度を第１期間維持
    させる段階と、前記ドープ剤ガスの温度を前記第１速度
    で下降させる段階とを備えることを特徴とする請求項１
    ０に記載の集積回路キャパシタの製造方法。
  14. 【請求項１４】 ＨＳＧシリコン表面層をＲＴＰ装置で
    ドープ剤ガスに露出させる前記段階は、ＲＴＰ装置内の
    圧力を約５〜５００torrで維持させながら、前記ＨＳＧ
    シリコン表面層をドープ剤ガスに露出させる段階を備え
    ることを特徴とする請求項１３に記載の集積回路キャパ
    シタの製造方法。
  15. 【請求項１５】 前記ドープ剤ガスは約２００〜２７０
    sccmの速度で前記ＲＴＰ装置に供給されることを特徴と
    する請求項１４に記載の集積回路キャパシタの製造方
    法。
  16. 【請求項１６】 前記ＨＳＧシリコン表面層のドーピン
    グ段階は、前記ＨＳＧシリコン表面層を低圧化学気相蒸
    着（ＬＰＣＶＤ）装置で第１導電型のドープ剤に露出さ
    せる段階を備えることを特徴とする請求項２に記載の集
    積回路キャパシタの製造方法。
  17. 【請求項１７】 前記ＨＳＧシリコン表面層のドーピン
    グ段階は、ＬＰＣＶＤ装置の圧力及び温度をそれぞれ約
    １〜３torr及び６５０〜８５０℃で維持させながら、前
    記ＨＳＧシリコン表面層を前記ＬＰＣＶＤ装置内で第１
    導電型のドープ剤に露出させる段階を備えることを特徴
    とする請求項２に記載の集積回路キャパシタの製造方
    法。
  18. 【請求項１８】 前記ＨＳＧシリコン表面層のドーピン
    グ段階は、前記ＨＳＧシリコン表面層を第１導電型のド
    ープ剤を含むプラズマに露出させる段階を備えることを
    特徴とする請求項２に記載の集積回路キャパシタの製造
    方法。
  19. 【請求項１９】 前記誘電層は厚さが約４０〜７０Åの
    窒化−酸化（ＮＯ）誘電層であることを特徴とする請求
    項１に記載の集積回路キャパシタの製造方法。
  20. 【請求項２０】 前記ＨＳＧシリコン表面層のドーピン
    グ段階前にＨＦ溶液又はＢＯＥからなる洗浄剤で前記Ｈ
    ＳＧシリコン表面層を洗浄する段階を行うことを特徴と
    する請求項２に記載の集積回路キャパシタの製造方法。
  21. 【請求項２１】 前記誘電層の形成段階前に前記ＨＳＧ
    シリコン表面層上に拡散障壁層を形成する段階を行うこ
    とを特徴とする請求項１に記載の集積回路キャパシタの
    製造方法。
  22. 【請求項２２】 前記拡散障壁層の形成段階は、前記Ｈ
    ＳＧシリコン表面層上に第１導電型のドープ剤を含むイ
    ンシチュードーピングされた拡散障壁層を形成する段階
    を備えることを特徴とする請求項２１に記載の集積回路
    キャパシタの製造方法。
  23. 【請求項２３】 前記拡散障壁層の形成段階は、化学気
    相蒸着法（ＣＶＤ）を用いてドーピングされるか、ドー
    ピングされていないシリコン窒化膜を形成する段階を備
    えることを特徴とする請求項２１に記載の集積回路キャ
    パシタの製造方法。
  24. 【請求項２４】 前記ＨＳＧシリコン表面層の形成段階
    は、前記ＨＳＧシリコン表面層を第１導電型のドープ剤
    を含むソースガスに露出させる段階を備えることを特徴
    とする請求項２１に記載の集積回路キャパシタの製造方
    法。
  25. 【請求項２５】 前記誘電層の形成段階は、前記拡散障
    壁層上にタンタル酸化物（Ｔａ2Ｏ5）を形成する段階を
    備えることを特徴とする請求項２１に記載の集積回路キ
    ャパシタの製造方法。
  26. 【請求項２６】 前記拡散障壁層の形成段階は、前記Ｈ
    ＳＧシリコン表面層上にシリコン窒化膜を形成する段階
    を備えることを特徴とする請求項２５に記載の集積回路
    キャパシタの製造方法。
  27. 【請求項２７】 前記シリコン窒化膜は、前記ＨＳＧシ
    リコン表面層上に急速熱窒化（ＲＴＮ）を用いて形成さ
    れた第１シリコン窒化膜及び第１シリコン窒化膜上にＣ
    ＶＤで形成された第２シリコン窒化膜を備えることを特
    徴とする請求項２６に記載の集積回路キャパシタの製造
    方法。
  28. 【請求項２８】 誘電層上に電極を形成する前記段階前
    に誘電層を乾燥酸素に露出させる段階を行うことを特徴
    とする請求項２１に記載の集積回路キャパシタの製造方
    法。
  29. 【請求項２９】 前記拡散障壁層の形成段階は、窒素含
    有反応ソースガス及び第１導電型のドープ剤不純物を含
    むドープ剤ソースガスに前記ＨＳＧシリコン表面層を露
    出させる段階を備えることを特徴とする請求項２２に記
    載の集積回路キャパシタの製造方法。
  30. 【請求項３０】 前記拡散障壁層の形成段階は、前記Ｈ
    ＳＧシリコン表面層をシリコン含有第１ソースガス、窒
    素含有第２ソースガス及び第１導電型のドープ剤不純物
    を含むドープ剤ソースガスに露出させる段階を備えるこ
    とを特徴とする請求項２２に記載の集積回路キャパシタ
    の製造方法。
  31. 【請求項３１】 前記拡散障壁層の形成段階は、前記Ｈ
    ＳＧシリコン表面層上に第１シリコン窒化膜をＲＴＮで
    形成する段階と、前記第１シリコン窒化膜上にＣＶＤで
    第２シリコン窒化膜を形成する段階とを備えることを特
    徴とする請求項２１に記載の集積回路キャパシタの製造
    方法。
  32. 【請求項３２】 拡散障壁層上にタンタル酸化膜を形成
    する前記段階は、前記拡散障壁層上に第１タンタル酸化
    膜を形成する段階と、前記第１タンタル酸化膜をオゾン
    雰囲気で紫外線を照射して高密度化する段階と、前記第
    １タンタル酸化膜上に第２タンタル酸化膜を形成する段
    階と、前記第２タンタル酸化膜を酸素に露出させて高密
    度化する段階とを備えることを特徴とする請求項２６に
    記載の集積回路キャパシタの製造方法。
  33. 【請求項３３】 拡散障壁層上にタンタル酸化膜を形成
    する前記段階は、拡散障壁層上にタンタル酸化膜を形成
    する段階と、前記タンタル酸化膜をＮ2Ｏの雰囲気でア
    ニーリングする段階とを備えることを特徴とする請求項
    ２６に記載の集積回路キャパシタの製造方法。
  34. 【請求項３４】 前記導電層パターンの形成段階は一領
    域に第１濃度の第１導電型のドープ剤を有する導電層パ
    ターンを形成する段階を備え、 前記ＨＳＧシリコン表面層の形成段階は、前記導電層パ
    ターン上にドーピングされていないＨＳＧシリコン表面
    層を形成する段階と、前記ＨＳＧシリコン表面層が第１
    濃度より高い第２濃度の第１導電型のドープ剤を有する
    ように第１導電型のドープ剤で前記ＨＳＧシリコン表面
    層をドーピングする段階とを備え、 前記誘電層の形成段階前に前記ＨＳＧシリコン表面層上
    に拡散障壁層を形成する段階を行うことを特徴とする請
    求項１に記載の集積回路キャパシタの製造方法。
  35. 【請求項３５】 前記拡散障壁層の形成段階は、前記Ｈ
    ＳＧシリコン表面層上に第１導電型のドープ剤を含むイ
    ンシチュードーピングされた拡散障壁層を形成する段階
    を備えることを特徴とする請求項３４に記載の集積回路
    キャパシタの製造方法。
  36. 【請求項３６】 前記拡散障壁層の形成段階は、ＣＶＤ
    でドーピングされるか、ドーピングされていないシリコ
    ン窒化膜を形成する段階を備えることを特徴とする請求
    項３４に記載の集積回路キャパシタの製造方法。
  37. 【請求項３７】 前記誘電層の形成段階は、前記拡散障
    壁層上にタンタル酸化膜を形成する段階を備えることを
    特徴とする請求項３５に記載の集積回路キャパシタの製
    造方法。
  38. 【請求項３８】 前記拡散障壁層は、前記ＨＳＧシリコ
    ン表面層上にＲＴＮで形成された第１シリコン窒化膜及
    び前記第１シリコン窒化膜上にＣＶＤで形成された第２
    シリコン窒化膜を備えることを特徴とする請求項３７に
    記載の集積回路キャパシタの製造方法。
  39. 【請求項３９】 前記拡散障壁層はＣＶＤで形成された
    シリコン窒化膜を備えることを特徴とする請求項３７に
    記載の集積回路キャパシタの製造方法。
  40. 【請求項４０】 拡散障壁層上に前記タンタル酸化膜を
    形成する段階は、 前記拡散障壁層上に第１タンタル酸化膜を形成する段階
    と、 前記第１タンタル酸化膜を紫外線に露出させる段階と、 第１タンタル酸化膜上に第２タンタル酸化膜を形成する
    段階と、 前記第２タンタル酸化膜を高密度化する段階とを備える
    ことを特徴とする請求項２６に記載の集積回路キャパシ
    タの製造方法。
  41. 【請求項４１】 半導体基板上に第１濃度の第１導電型
    のドープ剤を有する非晶質シリコン導電層パターンを形
    成する段階と、 前記非晶質シリコン導電層パターン上にＨＳＧシリコン
    表面層を形成する段階と、 前記非晶質シリコン導電層パターンを多結晶シリコンに
    変換する段階と、 前記ＨＳＧシリコン層の第１導電型のドープ剤の濃度が
    前記第１濃度より高い濃度となるように前記ＨＳＧシリ
    コン表面層を第１導電型のドープ剤でドーピングする段
    階と、 前記ＨＳＧシリコン表面層上に拡散障壁層を形成する段
    階と、 前記ＨＳＧシリコン表面層の反対側に前記拡散障壁層上
    に誘電層を形成する段階と、 前記拡散障壁層の反対側に前記誘電層上に電極を形成す
    る段階とを備えることを特徴とする集積回路キャパシタ
    の製造方法。
  42. 【請求項４２】 前記拡散障壁層の形成段階は前記ＨＳ
    Ｇシリコン層上にシリコン窒化膜を形成する段階を備
    え、前記誘電層の形成段階は前記シリコン窒化膜上にタ
    ンタル酸化膜を形成する段階を備えることを特徴とする
    請求項４１に記載の集積回路キャパシタの製造方法。
  43. 【請求項４３】 前記シリコン窒化膜の形成段階は、第
    １導電型のドープ剤を含むインシチュードーピングされ
    たシリコン窒化膜を形成する段階を備えることを特徴と
    する請求項４２に記載の集積回路キャパシタの製造方
    法。
  44. 【請求項４４】 前記シリコン窒化膜は、ＲＴＮで形成
    された第１シリコン窒化膜及びＣＶＤで形成された第２
    シリコン窒化膜の複合層を含むことを特徴とする請求項
    ４３に記載の集積回路キャパシタの製造方法。
  45. 【請求項４５】 前記シリコン窒化膜は、ＲＴＮで形成
    された第１シリコン窒化膜及びＣＶＤで形成された第２
    シリコン窒化膜の複合層を含むことを特徴とする請求項
    ４２に記載の集積回路キャパシタの製造方法。
  46. 【請求項４６】 タンタル酸化膜を高密度化する段階を
    さらに備えることを特徴とする請求項４５に記載の集積
    回路キャパシタの製造方法。
  47. 【請求項４７】 前記高密度化段階は、オゾン雰囲気又
    はＮ2Ｏ雰囲気で前記タンタル酸化膜を乾燥酸素ガスに
    露出させ、紫外線を照射することを特徴とする請求項４
    ６に記載の集積回路キャパシタの製造方法。
  48. 【請求項４８】 前記誘電層の形成段階前に前記拡散障
    壁層を急速熱酸化（ＲＴＯ）する段階を行うことを特徴
    とする請求項４２に記載の集積回路キャパシタの製造方
    法。
  49. 【請求項４９】 半導体基板に形成され、第１濃度の第
    １導電型のドープ剤を有する再結晶の非晶質シリコン層
    及び前記再結晶の非晶質シリコン層上に第１濃度より高
    い第２濃度の第１導電型のドープ剤を有するＨＳＧシリ
    コン表面層を備える第１キャパシタ電極と、 前記ＨＳＧシリコン表面層上に形成された拡散障壁層
    と、 前記拡散障壁層上に形成された誘電層と、 前記誘電層上に形成された第２キャパシタ電極とを備え
    ることを特徴とする集積回路キャパシタ。
  50. 【請求項５０】 前記拡散障壁層は第１導電型のドープ
    剤を有するシリコン窒化膜を備え、前記誘電層はタンタ
    ル酸化膜を備えることを特徴とする請求項４９に記載の
    集積回路キャパシタ。
  51. 【請求項５１】 前記シリコン窒化膜は、ＲＴＮで形成
    された第１シリコン窒化膜及びＣＶＤで形成された第２
    シリコン窒化膜の複合層を備えることを特徴とする請求
    項５０に記載の集積回路キャパシタ。
  52. 【請求項５２】 前記タンタル酸化膜は、複数の高密度
    タンタル酸化膜の複合層を備えることを特徴とする請求
    項５０に記載の集積回路キャパシタ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001200363A (ja) * 1999-12-03 2001-07-24 Asm Microchemistry Oy テクスチャ加工されたキャパシタ電極上のコンフォーマル薄膜
US6376328B1 (en) 1999-06-01 2002-04-23 Nec Corporation Method for producing capacitor elements, and capacitor element
KR100867046B1 (ko) * 2001-04-11 2008-11-04 엘피다 메모리, 아이엔씨. 반도체 집적 회로 장치 및 그 제조 방법

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555394B2 (en) 1995-11-28 2003-04-29 Samsung Electronics Co., Ltd. Methods of fabricating capacitors including Ta2O5 layers in a chamber including changing a Ta2O5 layer to heater separation or chamber pressure
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
US6165833A (en) * 1997-12-19 2000-12-26 Micron Technology, Inc. Semiconductor processing method of forming a capacitor
JP2000012796A (ja) * 1998-06-19 2000-01-14 Hitachi Ltd 半導体装置ならびにその製造方法および製造装置
KR100282709B1 (ko) * 1998-08-28 2001-03-02 윤종용 반구형 실리콘을 이용한 캐패시터의 제조 방법
JP3233113B2 (ja) * 1998-11-11 2001-11-26 日本電気株式会社 半導体装置の製造方法
US7067861B1 (en) 1998-11-25 2006-06-27 Micron Technology, Inc. Device and method for protecting against oxidation of a conductive layer in said device
US6303972B1 (en) * 1998-11-25 2001-10-16 Micron Technology, Inc. Device including a conductive layer protected against oxidation
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
KR100327584B1 (ko) * 1999-07-01 2002-03-14 박종섭 반도체소자의 고정전용량 커패시터 형성방법
GB2358284B (en) * 1999-07-02 2004-07-14 Hyundai Electronics Ind Method of manufacturing capacitor for semiconductor memory device
JP2001024165A (ja) * 1999-07-06 2001-01-26 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体製造装置
US6281543B1 (en) 1999-08-31 2001-08-28 Micron Technology, Inc. Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
JP3324579B2 (ja) * 1999-09-10 2002-09-17 日本電気株式会社 半導体記憶装置の製造方法
KR100328597B1 (ko) * 1999-10-05 2002-03-15 윤종용 반도체 소자의 커패시터 제조방법
KR100367404B1 (ko) * 1999-12-31 2003-01-10 주식회사 하이닉스반도체 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법
JP2001267527A (ja) * 2000-03-15 2001-09-28 Fujitsu Ltd 半導体装置及びその製造方法
US6660664B1 (en) 2000-03-31 2003-12-09 International Business Machines Corp. Structure and method for formation of a blocked silicide resistor
US6649502B2 (en) 2000-05-16 2003-11-18 Samsung Electronics Co., Ltd. Methods of forming multilayer dielectric regions using varied deposition parameters
US6475859B1 (en) * 2000-06-13 2002-11-05 Infineon Technologies Ag Plasma doping for DRAM with deep trenches and hemispherical grains
JP3706811B2 (ja) * 2000-06-14 2005-10-19 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、及び半導体製造装置
US7078321B2 (en) 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6562684B1 (en) * 2000-08-30 2003-05-13 Micron Technology, Inc. Methods of forming dielectric materials
US7217615B1 (en) * 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US7112503B1 (en) 2000-08-31 2006-09-26 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
US6403455B1 (en) * 2000-08-31 2002-06-11 Samsung Austin Semiconductor, L.P. Methods of fabricating a memory device
US6410968B1 (en) * 2000-08-31 2002-06-25 Micron Technology, Inc. Semiconductor device with barrier layer
US6420230B1 (en) * 2000-08-31 2002-07-16 Micron Technology, Inc. Capacitor fabrication methods and capacitor constructions
US6689668B1 (en) 2000-08-31 2004-02-10 Samsung Austin Semiconductor, L.P. Methods to improve density and uniformity of hemispherical grain silicon layers
JP2002124650A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd 半導体集積回路装置の製造方法
KR20020043815A (ko) 2000-12-04 2002-06-12 윤종용 반구형 그레인 커패시터의 제조방법
KR100393209B1 (ko) * 2001-01-18 2003-07-31 삼성전자주식회사 금속 산화막을 유전막으로 하는 반도체 커패시터의 형성방법
US6511876B2 (en) * 2001-06-25 2003-01-28 International Business Machines Corporation High mobility FETS using A1203 as a gate oxide
KR20030002863A (ko) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 코어를 가진 플러그 구조 상의 강유전체 메모리소자 및 그제조방법
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
TW541662B (en) * 2002-02-05 2003-07-11 Winbond Electronics Corp Memory floating gate and manufacturing method thereof
KR100464650B1 (ko) * 2002-04-23 2005-01-03 주식회사 하이닉스반도체 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
US7060557B1 (en) * 2002-07-05 2006-06-13 Newport Fab, Llc, Inc. Fabrication of high-density capacitors for mixed signal/RF circuits
KR20040008527A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7166896B2 (en) * 2002-08-26 2007-01-23 Micron Technology, Inc. Cross diffusion barrier layer in polysilicon
US6576977B1 (en) 2002-09-17 2003-06-10 National Semiconductor Corporation Low cost bias technique for dual plate integrated capacitors
KR100505441B1 (ko) * 2003-04-04 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US7440255B2 (en) 2003-07-21 2008-10-21 Micron Technology, Inc. Capacitor constructions and methods of forming
KR101001741B1 (ko) * 2003-08-18 2010-12-15 삼성전자주식회사 반도체 장치의 커패시터 및 그 제조 방법과 커패시터를구비하는 메모리 장치
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
CN100459101C (zh) * 2004-07-19 2009-02-04 友达光电股份有限公司 显示像素及其制造方法
US9659769B1 (en) * 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7790633B1 (en) 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
US7109556B2 (en) * 2004-11-16 2006-09-19 Texas Instruments Incorporated Method to improve drive current by increasing the effective area of an electrode
KR100712502B1 (ko) * 2004-11-30 2007-05-02 삼성전자주식회사 금속-유전막-금속 캐패시터 및 그 제조방법
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US7999299B2 (en) * 2005-06-23 2011-08-16 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor for peripheral circuit
US7851232B2 (en) * 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US7906174B1 (en) 2006-12-07 2011-03-15 Novellus Systems, Inc. PECVD methods for producing ultra low-k dielectric films using UV treatment
US7993457B1 (en) 2007-01-23 2011-08-09 Novellus Systems, Inc. Deposition sub-chamber with variable flow
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US7622162B1 (en) 2007-06-07 2009-11-24 Novellus Systems, Inc. UV treatment of STI films for increasing tensile stress
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US9456925B2 (en) * 2007-09-06 2016-10-04 Alcon Lensx, Inc. Photodisruptive laser treatment of the crystalline lens
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
WO2011078398A1 (en) 2009-12-25 2011-06-30 Ricoh Company, Ltd. Field-effect transistor, semiconductor memory, display element, image display device, and system
US9353439B2 (en) 2013-04-05 2016-05-31 Lam Research Corporation Cascade design showerhead for transient uniformity
US9525021B2 (en) 2014-11-06 2016-12-20 Texas Instruments Incorporated Methods and apparatus for high voltage integrated circuit capacitors
US10023959B2 (en) 2015-05-26 2018-07-17 Lam Research Corporation Anti-transient showerhead
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
KR102789286B1 (ko) * 2019-03-29 2025-04-01 삼성전자주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조 방법
KR102681791B1 (ko) * 2019-06-18 2024-07-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11145710B1 (en) * 2020-06-26 2021-10-12 Micron Technology, Inc. Electrode/dielectric barrier material formation and structures
CN111916347B (zh) * 2020-08-13 2023-03-21 中国电子科技集团公司第四十四研究所 一种用于soi片的磷扩散掺杂方法
CN119110582B (zh) * 2024-09-05 2025-10-21 福建省晋华集成电路有限公司 半导体器件及其制作方法

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4411708A (en) * 1980-08-25 1983-10-25 Trw Inc. Method of making precision doped polysilicon vertical ballast resistors by multiple implantations
JPS59171157A (ja) 1983-03-18 1984-09-27 Hitachi Ltd 半導体装置
US4978634A (en) * 1989-07-25 1990-12-18 Texas Instruments, Incorporated Method of making trench DRAM cell with stacked capacitor and buried lateral contact
US5010028A (en) * 1989-12-29 1991-04-23 Texas Instruments Incorporated Method of making hot electron programmable, tunnel electron erasable contactless EEPROM
US5691249A (en) 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
JP2886280B2 (ja) 1990-06-29 1999-04-26 宮城沖電気株式会社 半導体記憶装置の製造方法
US5234857A (en) 1991-03-23 1993-08-10 Samsung Electronics, Co., Ltd. Method of making semiconductor device having a capacitor of large capacitance
KR940011801B1 (ko) 1991-03-23 1994-12-26 삼성전자 주식회사 고용량 캐패시터를 포함하는 반도체 장치 및 그의 제조방법
JP2508948B2 (ja) 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
TW243541B (ja) 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
DE69219612T2 (de) * 1991-11-01 1997-10-02 Univ Birmingham Prüfungsvorrichtung
US5142438A (en) 1991-11-15 1992-08-25 Micron Technology, Inc. Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact
KR960010002B1 (ko) 1991-12-18 1996-07-25 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
US5208479A (en) 1992-05-15 1993-05-04 Micron Technology, Inc. Method of increasing capacitance of polycrystalline silicon devices by surface roughening and polycrystalline silicon devices
DE4321638A1 (de) 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
US5266514A (en) * 1992-12-21 1993-11-30 Industrial Technology Research Institute Method for producing a roughened surface capacitor
JP2786071B2 (ja) * 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
US5278091A (en) 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node
KR970000977B1 (ko) 1993-05-21 1997-01-21 현대전자산업 주식회사 반도체 소자의 캐패시터 제조방법
DE4419074C2 (de) 1993-06-03 1998-07-02 Micron Semiconductor Inc Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung
JPH0738068A (ja) 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5330931A (en) 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
JPH07161931A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
US5407534A (en) 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5656531A (en) 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
KR950021644A (ko) 1993-12-31 1995-07-26 김주용 반도체 기억장치 및 그 제조방법
US5362632A (en) 1994-02-08 1994-11-08 Micron Semiconductor, Inc. Barrier process for Ta2 O5 capacitor
US5696014A (en) 1994-03-11 1997-12-09 Micron Semiconductor, Inc. Method for increasing capacitance of an HSG rugged capacitor using a phosphine rich oxidation and subsequent wet etch
US5418180A (en) 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP2636755B2 (ja) * 1994-11-09 1997-07-30 日本電気株式会社 半導体装置および半導体装置の製造方法
JP2803589B2 (ja) 1995-01-13 1998-09-24 日本電気株式会社 半導体装置の製造方法
KR0165499B1 (en) 1995-01-26 1998-12-15 Samsung Electronics Co Ltd Capacitor fabrication method of semiconductor device
US5726085A (en) 1995-03-09 1998-03-10 Texas Instruments Inc Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback
KR0165496B1 (ko) 1995-03-22 1998-12-15 윤종용 고집적 반도체장치의 캐패시터 제조방법
JP2827958B2 (ja) * 1995-04-27 1998-11-25 日本電気株式会社 半導体記憶装置の容量素子の製造方法
US5658381A (en) 1995-05-11 1997-08-19 Micron Technology, Inc. Method to form hemispherical grain (HSG) silicon by implant seeding followed by vacuum anneal
US5597754A (en) 1995-05-25 1997-01-28 Industrial Technology Research Institute Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process
US5663090A (en) 1995-06-29 1997-09-02 Micron Technology, Inc. Method to thermally form hemispherical grain (HSG) silicon to enhance capacitance for application in high density DRAMs
KR100232160B1 (ko) 1995-09-25 1999-12-01 김영환 반도체 장치의 커패시터 구조 및 그 제조방법
US5639685A (en) 1995-10-06 1997-06-17 Micron Technology, Inc. Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon
US5634974A (en) 1995-11-03 1997-06-03 Micron Technologies, Inc. Method for forming hemispherical grained silicon
US5612558A (en) 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
KR100195216B1 (ko) * 1995-12-26 1999-06-15 윤종용 반도체 메모리 장치의 커패시터 및 그 제조 방법
US5753559A (en) 1996-01-16 1998-05-19 United Microelectronics Corporation Method for growing hemispherical grain silicon
US5691228A (en) 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US5891744A (en) 1996-01-29 1999-04-06 Micron Technology, Inc. Method of monitoring a process of manufacturing a semiconductor wafer including hemispherical grain polysilicon
US5554557A (en) 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
JPH09232529A (ja) * 1996-02-21 1997-09-05 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5721171A (en) 1996-02-29 1998-02-24 Micron Technology, Inc. Method for forming controllable surface enhanced three dimensional objects
KR100195329B1 (ko) 1996-05-02 1999-06-15 구본준 반도체 소자의 캐패시터 제조 방법
US5618747A (en) 1996-06-03 1997-04-08 Industrial Technology Research Institute Process for producing a stacked capacitor having polysilicon with optimum hemispherical grains
US5798280A (en) 1996-12-02 1998-08-25 Micron Technology, Inc. Process for doping hemispherical grain silicon
US5804480A (en) 1997-02-28 1998-09-08 Vanguard International Semiconductor Corporation method for forming a DRAM capacitor using HSG-Si technique and oxygen implant
US5759894A (en) 1997-02-28 1998-06-02 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor using HSG-Si
US5837581A (en) 1997-04-04 1998-11-17 Vanguard International Semiconductor Corporation Method for forming a capacitor using a hemispherical-grain structure
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
KR100247931B1 (ko) 1997-05-21 2000-03-15 윤종용 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법
US5874336A (en) 1997-06-23 1999-02-23 Vanguard International Semiconductor Manufacturing Method to improve yield for capacitors formed using etchback of polysilicon hemispherical grains
US5763306A (en) 1997-10-24 1998-06-09 Vanguard International Semiconductor Corporation Method of fabricating capacitor over bit line COB structure for a very high density DRAM applications
US5885867A (en) 1997-12-03 1999-03-23 Samsung Electronics Co., Ltd. Methods of forming hemispherical grained silicon layers including anti-nucleation gases
US5897352A (en) 1998-03-25 1999-04-27 Vanguard International Semiconductor Corporation Method of manufacturing hemispherical grained polysilicon with improved adhesion and reduced capacitance depletion
US6124161A (en) * 1998-12-01 2000-09-26 United Microelectronics Corp. Method for fabricating a hemispherical silicon grain layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376328B1 (en) 1999-06-01 2002-04-23 Nec Corporation Method for producing capacitor elements, and capacitor element
JP2001200363A (ja) * 1999-12-03 2001-07-24 Asm Microchemistry Oy テクスチャ加工されたキャパシタ電極上のコンフォーマル薄膜
KR100867046B1 (ko) * 2001-04-11 2008-11-04 엘피다 메모리, 아이엔씨. 반도체 집적 회로 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US6218260B1 (en) 2001-04-17
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US6876029B2 (en) 2005-04-05

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